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KR20190062179A - 패키지 구조체 및 그 제조 방법 - Google Patents

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KR20190062179A
KR20190062179A KR1020180133257A KR20180133257A KR20190062179A KR 20190062179 A KR20190062179 A KR 20190062179A KR 1020180133257 A KR1020180133257 A KR 1020180133257A KR 20180133257 A KR20180133257 A KR 20180133257A KR 20190062179 A KR20190062179 A KR 20190062179A
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conductive
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protective layer
disposed
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치엔 샹위 창
헝신 쉬
난춘 린
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파워테크 테크놀로지 인코포레이티드
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4905—Shape
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    • H01L2224/49052—Different loop heights
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
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    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
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    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
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    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
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Abstract

본 발명은 재배선 구조체, 다이, 적어도 하나의 접속 모듈, 제 1 절연 밀봉재, 칩 스탭, 및 제 2 절연 밀봉재를 포함하는 패키지 구조체에 관한 것이다. 상기 다이는 상기 재배선 구조체 상에 배치되고 상기 재배선 구조체와 전기적으로 접속된다. 상기 접속 모듈은 상기 재배선 구조체 상에 배치된다. 상기 접속 모듈은 보호층 및 복수의 도전성 바를 갖는다. 상기 도전성 바는 상기 보호층에 매립된다. 상기 보호층은 상기 도전성 바에 대응하는 복수의 개구를 포함한다. 상기 제 1 절연 밀봉재는 상기 다이 및 상기 접속 모듈을 밀봉한다. 상기 칩 스택은 상기 제 1 절연 밀봉재 및 상기 다이 상에 배치된다. 상기 칩 스택은 상기 접속 모듈과 전기적으로 접속된다. 상기 제 2 절연 밀봉재는 상기 칩 스택을 밀봉한다.

Description

패키지 구조체 및 그 제조 방법{PACKAGE STRUCTURE AND MANUFACTURING METHOD THEREOF}
본 출원은 2017년 11월 27일자로 제출된 미국 가출원 제62/591,166호의 우선권 이익을 주장한다. 상기 언급된 특허 출원의 전체는 본원에 참조에 의해 포함되며 명세서의 일부를 구성한다.
본 개시는 패키지 구조체 및 그 제조 방법에 관한 것이고, 구체적으로는 접속 모듈을 갖는 패키지 구조체 및 그 제조 방법에 관한 것이다.
최근, 반도체 패키지 기술의 개발은 소형화, 경량화, 고집적화, 및 저렴한 제조 비용으로 제품을 공급하는데에 중점을 두고 있다. 다기능 반도체 패키지의 경우, 칩을 스택킹하는 기술을 사용하여 데이터를 저장하거나 처리할 수 있는 대용량의 패키지를 제공해 왔다. 개선된 소망의 특성을 갖는 다기능 전자 부품에 대한 수요의 급격한 증가는 이 분야의 연구자들에게 과제로 되고 있다.
본 개시는 저렴한 제조 비용으로 패키지 구조체의 높이를 효과적으로 감소시킬 수 있는 패키지 구조체 및 그 제조 방법을 제공한다.
본 개시는 재배선 구조체, 다이, 적어도 하나의 접속 모듈, 제 1 절연 밀봉재, 칩 스택, 및 제 2 절연 밀봉재를 포함하는 패키지 구조체를 제공한다. 다이는 재배선 구조체 상에 배치되고, 재배선 구조체와 전기적으로 접속된다. 접속 모듈은 재배선 구조체 상에 배치된다. 접속 모듈은 보호층 및 복수의 도전성 바를 갖는다. 도전성 바는 보호층에 매립되어 있다. 보호층은 도전성 바에 대응하는 복수의 개구를 포함한다. 제 1 절연 밀봉재는 다이 및 접속 모듈을 밀봉한다. 칩 스택은 제 1 절연 밀봉재 및 다이 상에 배치된다. 칩 스택은 접속 모듈에 전기적으로 접속된다. 제 2 절연 밀봉재는 칩 스택을 밀봉한다.
본 개시는 패키지 구조체의 제조 방법을 제공한다. 상기 방법은 적어도 다음의 단계를 포함한다. 캐리어가 제공된다. 재배선 구조체가 캐리어 상에 형성된다. 복수의 다이 및 복수의 접속 모듈은 재배선 구조체 상에 배치된다. 각각의 접속 모듈은 보호층 및 상기 보호층에 매립된 복수의 도전성 바를 갖는다. 제 1 절연 밀봉재는 다이 및 접속 모듈을 밀봉하도록 형성된다. 캐리어는 재배선 구조체로부터 제거된다. 접속 모듈의 보호층에 복수의 개구가 형성된다. 상기 개구는 도전성 바에 대응한다. 칩 스택은 다이 상에 배치되고, 제 1 절연 밀봉재는 재배선 구조체에 대향한다. 칩 스택은 접속 모듈에 전기적으로 접속된다. 제 2 절연 밀봉재는 칩 스택을 밀봉한다.
상기에 기초하여, 용이하게 이용가능한 사전제작형 접속 모듈은 패키지 구조체 내의 수직 접속 특징부로서 기능할 수 있다. 접속 모듈의 두께가 얇기 때문에 패키지 구조체의 크기가 효과적으로 줄어들 수 있다. 또한, 접속 모듈의 적용에 의해 종래의 패키지 구조체에 있어서 추가의 캐리어 또는 더 두꺼운 구리 기둥이 제거됨으로써 제조 비용을 절감할 수 있다.
상술한 내용을 더 이해하기 쉽게 하기 위해, 도면을 수반하는 몇몇 실시형태가 다음과 같이 상세히 설명된다.
첨부된 도면은 본 발명의 더 나은 이해를 제공하기 위해 포함되고, 본 명세서에 통합되고 본 명세서의 일부를 구성한다. 도면은 본 발명의 실시형태를 도시하고, 설명과 함께 본 개시에 제시된 원리를 설명하는 역할을 한다. 동일하거나 유사한 도면 부호는 도면 전체에 걸쳐 동일하거나 유사한 요소를 지칭한다.
도 1a~도 1k는 본 개시의 일부 실시형태에 따른 패키지 구조체의 제조 방법을 도시하는 개략 단면도이다.
도 2a~도 2d는 본 개시의 다양한 실시형태에 따른 도 1c의 접속 모듈을 도시하는 개략 상면도이다.
도 3은 본 개시의 일부 대안적인 실시형태에 따른 패키지 구조체를 도시하는 개략 단면도이다.
지금부터 본 발명의 바람직한 실시형태에 대한 참조가 상세히 이루어질 것이며, 그 예들은 첨부된 도면에 도시된다. 가능한 모든 경우에, 도면 및 설명에서 동일하거나 유사한 부분을 나타내기 위해 동일한 참조 부호가 사용된다.
도 1a~도 1k는 본 개시의 일부 실시형태에 따른 패키지 구조체(10)의 제조 방법을 도시하는 개략 단면도이다. 도 1a를 참조하면, 디본딩층(102)이 위에 형성된 캐리어(100)가 제공된다. 캐리어(100)는 유리 기판이거나 유리 지지판일 수 있다. 그러나, 본 개시를 한정하지 않는 것으로 이해한다. 재료가 그 위에 형성된 패키지 구조체를 구조적으로 지지하면서 후속 공정을 견딜 수 있는 한, 다른 적합한 기판 재료가 적용될 수 있다. 디본딩층(102)은 광열 변환(LTHC) 재료, 에폭시 수지, 무기 재료, 유기 중합체 재료, 또는 다른 적합한 접착 재료를 포함할 수 있다. 그러나, 본 개시는 이들에 한정되지 않고, 일부 대안적인 실시형태에 있어서 다른 적합한 디본딩층이 사용될 수 있다.
도 1b를 참조하면, 재배선 구조체(200)가 캐리어(100) 상에 형성된다. 재배선 구조체(200)는 적어도 하나의 유전체층(202), 복수의 도전성 패턴(204), 및 복수의 도전성 비아(206)를 포함할 수 있다. 유전체층(202)은 스핀-온 코팅, 화학 기상 증착(CVD), 플라즈마 강화 화학 기상 증착(PECVD) 등과 같은 적합한 제조 기술에 의해 형성될 수 있다. 유전체층(202)은 산화규소, 질화규소, 탄화규소, 산질화규소, 폴리이미드, 벤조시클로부텐(BCB) 등과 같은 무기 또는 유기 유전체 재료로 제조될 수 있다. 도전성 패턴(204) 및 도전성 비아(206)는 스퍼터링, 증착, 무전해 도금, 또는 전해 도금에 의해 형성될 수 있다. 도전성 패턴(204) 및 도전성 비아(206)는 유전체층(202) 내에 매립된다. 유전체층(202) 및 도전성 패턴(204)은 교대로 형성될 수 있다. 도전성 비아(206)는 유전체층(202)을 관통하여 도전성 패턴(204)을 서로 전기적으로 접속시킨다. 도전성 패턴(204) 및 도전성 비아(206)는 구리, 알루미늄, 니켈, 금, 은, 주석, 그것의 조합, 구리/니켈/금의 복합 구조, 또는 다른 적합한 도전성 재료로 제조될 수 있다.
도 1b의 예시적인 실시형태에 있어서, 재배선 구조체(200)는 4개의 유전체층(202)을 포함한다. 그러나, 유전체층(202)의 수는 제한되지 않으며, 회로 설계에 기초하여 조정될 수 있다. 상부 유전체층(202)은 후속 공정에서 전기적 접속을 위해 상부 도전성 패턴(204)을 노출시키는 복수의 개구(OP1)를 가질 수 있다. 하부 유전체층(202)은 하부 도전성 패턴(204)이 도전성 비아(206)를 통해 다른 도전성 패턴(204)과 상호접속되도록 하부 도전성 패턴(204)의 일부를 노출시킬 수 있다.
도 1c를 참조하면, 재배선 구조체(200) 상에 복수의 다이(300) 및 복수의 접속 모듈(500)이 배치된다. 다이(300)는 디지털 다이, 아날로그 다이, 또는 혼합 신호 다이를 포함할 수 있다. 예를 들면, 다이(300)는 주문형 집적회로(ASIC) 다이, 로직 다이, 또는 다른 적합한 다이일 수 있다. 각각의 다이(300)는 반도체 기판(302), 복수의 도전성 패드(304), 패시베이션층(306), 및 복수의 도전성 커넥터(308)를 포함한다. 일부 실시형태에 있어서, 반도체 기판(302)은 능동 부품(예를 들면, 트랜지스터 등) 및 선택적으로는 그 안에 형성된 수동 부품(예를 들면, 레지스터, 커패시터, 인덕터 등)을 포함하는 실리콘 기판일 수 있다. 도전성 패드(304)는 반도체 기판(302) 위에 분포되어 있다. 도전성 패드(304)는 알루미늄 패드, 구리 패드, 또는 다른 적합한 금속 패드를 포함할 수 있다. 패시베이션층(306)은 반도체 기판(302) 위에 형성되어 각각의 접속 패드(304)를 부분적으로 덮는다. 즉, 패시베이션층(306)은 각각의 접속 패드(304)의 적어도 일부를 드러내는 복수의 접촉 개구를 갖는다. 패시베이션층(306)은 산화규소층, 질화규소층, 산질화규소층, 또는 중합체 재료 또는 다른 적합한 유전체 재료로 형성된 유전체층일 수 있다. 도전성 커넥터(308)는 도전성 패드(304) 상에 배치된다. 예를 들면, 도전성 커넥터(308)는 패시베이션층(306)의 접촉 개구 내에 부분적으로 배치되어 도전성 패드(304)와 전기적으로 접속되게 한다. 일부 실시형태에 있어서, 각각의 도전성 커넥터(308)는 도전성 포스트(308a) 및 도전성 포스트(308a) 상에 배치된 도전성 범프(308b)를 포함할 수 있다. 도전성 포스트(308a)는 도전성 패드(304) 상에 도금될 수 있다. 도금 공정은 예를 들면, 전해 도금, 무전해 도금, 침지 도금 등이다. 도전성 포스트(308a)는 구리, 구리 합금 등을 포함할 수 있다. 도전성 범프(308b)는 구리, 니켈, 주석, 은, 또는 그것의 조합으로 이루어질 수 있다. 일부 실시형태에 있어서, 도전성 포스트(308a)는 생략될 수 있다. 즉, 도전성 커넥터(308)는 C2(Chip Connection: 칩 접속) 범프 또는 C4(Controlled Collapse Chip Connection: 붕괴 제어형 칩 접속) 범프를 포함할 수 있다.
일부 실시형태에 있어서, 각각의 다이(300)는 활성 표면(300a) 및 활성 표면(300a)에 대향하는 후면(300b)을 갖는다. 도 1c에 도시된 바와 같이, 다이(300)는 다이(300)의 활성 표면(300a)이 재배선 구조체(200)쪽을 향하도록 페이스 다운 방식으로 배치된다. 다이(300)는 플립 칩 본딩을 통해 재배선 구조체(200)에 전기적으로 접속될 수 있다. 예를 들면, 다이(300)의 도전성 커넥터(308)는 재배선 구조체(200)의 상부 도전성 패턴(204)과 직접 접촉되도록 상부 유전체층(202)의 개구(OP1)의 일부분 내에 배치될 수 있다. 이렇게 해서, 다이(300)와 재배선 구조체(200) 사이의 전기적 접속이 달성될 수 있다. 재배선 구조체(200)는 전기 신호를 다이(300)로/다이(300)로부터 재라우팅하는데에 사용될 수 있고, 다이(300)보다 넓은 영역에 확장될 수 있다. 따라서, 일부 실시형태에 있어서 재배선 구조체(200)는 "팬-아웃 재배선 구조체"로 지칭될 수 있다.
일부 실시형태에 있어서, 도전성 커넥터(308)와 상부 도전성 패드(204) 사이의 결합을 보호하고 절연시키기 위해 재배선 구조체(200)와 다이(300) 사이에 언더필(400)이 형성된다. 일부 실시형태에 있어서, 언더필(400)은 상부 유전체층(202)의 개구(OP1)에 채워진다. 언더필(400)은 모세관 언더필(CUF)에 의해 형성될 수 있고 중합체 재료, 수지, 또는 실리카 첨가제를 포함할 수 있다.
도 1c의 예시적인 실시형태에 있어서, 접속 모듈(500)은 다이(300)를 감싸도록 배치된다. 각각의 접속 모듈(500)은 복수의 도전성 바(502), 복수의 배리어층(504), 복수의 도전성 캡(506), 및 보호층(508)을 포함한다. 도전성 바(502)는 원통형 기둥의 형태를 가질 수 있다. 그러나, 본 개시는 이들에 한정되지 않는다. 일부 대안적인 실시형태에 있어서, 도전성 바(502)는 다각형 기둥 또는 다른 적합한 형상의 형태를 취할 수 있다. 도전성 바(502)의 재료는 구리, 알루미늄, 니켈, 주석, 금, 은, 그것의 합금 등을 포함한다. 도전성 캡(506)은 도전성 바(502)에 대응하여 배치되어 다른 후속하여 형성되는 요소와의 접속 모듈(500)의 전기적 접속 및 와이어 본딩성을 더욱 향상시킨다. 일부 실시형태에 있어서, 도전성 캡(506)의 재료는 도전성 바(502)의 재료와 다르다. 예를 들면, 도전성 캡(506)은 우수한 전기전도성 및 양호한 와이어 본딩성을 갖는 금 또는 다른 금속 재료를 포함할 수 있다. 일부 실시형태에 있어서, 배리어층(504)은 니켈, 솔더, 은, 또는 다른 적합한 도전성 재료를 포함할 수 있다. 각각의 배리어층(504)은 도전성 캡(506)과 도전성 바(502) 사이에 개재되어 도전성 캡(506)과 도전성 바(502) 사이의 원자 확산을 방지한다. 예를 들면, 도전성 바(502), 배리어층(504), 및 도전성 캡(506)이 각각 구리, 니켈, 및 금으로 각각 이루어지는 경우, 니켈로 형성된 배리어층(504)은 도전성 바(502)의 구리 원자가 도전성 캡(506)으로 확산되는 것을 방지할 수 있다. 도전성 캡(506)이 구리와 혼합되면, 도전성 캡(506)이 쉽게 산화됨으로써 와이어 본딩성이 나빠진다. 그러나, 배리어층(504)을 이용하면 상술한 악영향이 충분히 방지될 수 있다. 일부 실시형태에 있어서, 도전성 바(502)가 상기 후속하여 형성된 요소와의 와이어 본딩성을 이미 충분히 갖고 있다면 도전성 캡(506) 및 배리어층(504)은 생략될 수 있다.
도 1c의 예시적인 실시형태에 있어서, 도전성 바(502), 배리어층(504), 및 도전성 캡(506)은 보호층(508)에 매립된다. 즉, 도전성 바(502), 배리어층(504), 및 도전성 캡(506)은 보호층(508)에 의해 외부 요소로부터 보호된다. 보호층(508)의 재료는 중합체, 에폭시, 성형 화합물, 또는 다른 적합한 유전체 재료를 포함할 수 있다.
일부 실시형태에 있어서, 각각의 접속 모듈(500)은 복수의 도전성 범프(510)를 더 포함할 수 있다. 도전성 범프(510)는 도전성 바(502) 상에 대응하여 배치된다. 도전성 범프(510)는 도전성 캡(506)으로부터 반대쪽을 향하는 도전성 바(502)의 표면 상에 배치된다. 도전성 범프(510)는 솔더 범프 등을 포함할 수 있다. 도전성 범프(510)는 재배선층(200)의 개구(OP1)의 다른 부분 내에 배치되어 접속 모듈(500)과 재배선 구조체(200) 사이에 전기적 접속을 형성할 수 있다. 도전성 범프(510)는 도전성 바(502)와 재배선 구조체(200) 사이에 개재될 수 있다.
일부 실시형태에 있어서, 접속 모듈(500)은 재배선 구조체(200) 상에 배치되기 전에 사전 제작된다. 일부 실시형태에 있어서, 접속 모듈(500)은 다이 본더, 칩 소터, 또는 SMT(표면 실장 기술) 장치에 의해 재배선 구조체 상에 픽-앤드-플레이스(pick-and-place)될 수 있다. 각각의 접속 모듈(500) 내의 다수의 도전성 바(502)는 설계 요건에 따라 달라질 수 있다. 접속 모듈(500)의 구성은 도 2a~도 2 d와 관련하여 이하에서 논의될 것이다.
도 2a~도 2d는 본 개시의 다양한 실시형태에 따른 도 1c의 접속 모듈(500)을 도시하는 개략 상면도이다. 도 2a를 참조하면, 각각의 접속 모듈(500)은 위에서 볼 때 직사각형 형상을 나타낼 수 있다. 일부 실시형태에 있어서, 접속 모듈(500)은 5mm~15mm의 길이(L) 및 1.5mm~2mm의 폭(W)을 갖는다. 도 2a에 도시된 바와 같이, 도전성 바(502)는 도전성 바(502) 사이의 효과적인 전기적 절연을 유지하면서 도전성 바(502) 사이의 거리가 최소화되도록 보호층(508) 내에 분포된다. 접속 모듈(500)이 직사각형 형상인 경우, 다수의 접속 모듈(500)은 각각의 다이(300)의 네변을 감싸도록 재배선 구조체(200) 상에 픽-앤드-플레이스될 수 있다.
도 2b를 참조하면, 각각의 접속 모듈(500)은 위에서 볼 때 정사각형 형상을 나타낼 수 있다. 일부 실시형태에 있어서, 접속 모듈(500)의 각각의 변의 길이(L)는 5mm~15mm의 범위일 수 있다. 접속 모듈(500)이 정사각형인 경우, 다수의 접속 모듈(500)은 각각의 다이(300)의 네 변을 감싸도록 재배선 구조체(200) 상에 픽-앤드-플레이스될 수 있다.
도 2c를 참조하면, 각각의 접속 모듈(500)은 위에서 볼 때 링 형상일 수 있다. 즉, 캐비티(C)는 다이(300)를 수용하도록 접속 모듈(500)에 의해 감싸여질 수 있다. 일부 실시형태에 있어서, 캐비티(C)는 하나의 다이(300)를 수용할 수 있다. 즉, 상이한 다이(300)를 감싸도록 재배선 구조체(200) 상에 다수의 접속 모듈(500)이 픽-앤드-플레이스될 수 있다.
도 2d를 참조하면, 각각의 접속 모듈(500)은 복수의 캐비티(C)를 감쌀 수 있다. 일부 실시형태에 있어서, 각각의 캐비티(C)는 하나의 다이(300)를 수용할 수 있다, 즉, 배치식 생산을 달성하기 위해 하나의 접속 모듈(500)은 다수의 다이(300)를 감싸도록 재배선 구조체(200) 상에 픽-앤드-플레이스될 수 있다.
다시 도 1d를 참조하면, 절연재(612)는 재배선 구조체(200) 상에 형성되어 다이(300), 언더필(400), 및 접속 모듈(500)을 밀봉한다. 절연재(612)의 재료는 접속 모듈(500)의 보호층(508)의 재료와 다를 수 있다. 예를 들면, 절연재(612)는 성형 공정에 의해 형성된 성형 화합물 또는 에폭시, 실리콘, 또는 다른 적합한 수지와 같은 절연재를 포함할 수 있다.
도 1e를 참조하면, 절연재(612)를 형성한 후, 디본딩층(102), 및 캐리어(100)가 재배선 구조체(200)로부터 제거된다. 상술한 바와 같이, 디본딩층(102)은 LTHC층일 수 있다. UV 레이저광에 노출되면, 디본딩층(102) 및 캐리어(100)는 재배선 구조체(200)의 하부 유전체층(202) 및 하부 도전성 패턴(204)으로부터 박리되어 분리될 수 있다. 일부 실시형태에 있어서, 디본딩층(102) 및 캐리어(100)가 제거된 후, 도 1e에 도시된 구조는 종래의 와이어 본딩 조립을 위해 스트립 형태로 절단될 수 있다.
도 1f를 참조하면, 절연재(612)의 두께를 줄여 제 1 절연 밀봉재(610)를 형성할 수 있다. 절연재(612)의 일부를 제거하여 접속 모듈(500)의 보호층(508) 및 선택적으로는 다이(300)의 후면(300b)을 노출시킬 수 있다. 한편, 도정성 캡(506)은 여전히 보호층(508)에 의해 잘 보호되어 있다. 일부 실시형태에 있어서, 절연재(612)는 평탄화 공정을 통해 제거될 수 있다. 평탄화 공정은 예를 들면, 화학적 기계 연마(CMP), 기계적 연삭, 에칭, 또는 다른 적합한 공정을 포함한다. 일부 실시형태에 있어서, 접속 모듈(500)의 보호층(508) 및 다이(300)의 후면(300b)이 노출된 후, 접속 모둘(500), 절연재(612), 및 다이(300)는 더 연삭되어서 상기 후속하여 형성된 패키지 구조체(10)의 전체 두께를 감소시킬 수 있다. 평탄화 공정 후, 다이(300) 및 접속 모듈(500)을 측방향으로 밀봉하기 위해 제 1 절연 밀봉재(610)가 재배선 구조체(200) 상에 배치된다. 일부 실시형태에 있어서, 보호층(508)의 상부 표면(508a), 제 1 절연 밀봉재(610)의 상부 표면(610a), 및 다이(300)의 후면(300b)은 서로 실질적으로 동일 평면상에 있다. 상술한 바와 같이, 제 1 절연 밀봉재(610) 및 접속 모듈(500)의 보호층(508)은 상이한 재료로 제조되기 때문에, 이들 2개의 층은 2개의 별개의 층으로 간주된다. 즉, 이들 2개의 요소 사이에는 명확한 계면이 보여질 수 있다. 일부 대안적인 실시형태에 있어서, 박막화 공정(thinning process)은 도 1e에 도시된 디본딩 공정 전에 행해질 수 있다.
도 1g를 참조하면, 복수의 개구(OP2)가 접속 모듈(500)의 보호층(508)에 형성된다. 일부 실시형태에 있어서, 개구(OP2)는 레이저 천공 공정을 통해 형성된다. 예를 들면, 도전성 캡(506) 바로 위에 위치된 보호층(508)은 개구(OP2)를 만들기 위해 부분적으로 제거될 수 있다. 즉, 개구(OP2)의 위치는 도전성 캡(506), 배리어층(504), 및 도전성 바(502)의 위치에 대응한다. 각각의 개구(OP2)는 접속 모듈(500)의 각각의 도전성 캡(506)의 적어도 일부분을 노출시킨다.
도 1h를 참조하면, 칩 스택(710)은 재배선 구조체(200)에 대향하는 다이(300) 및 제 1 절연 밀봉재(610) 상에 배치된다. 칩 스택(710)은 다이(300)의 후면(300b) 및 제 1 절연 밀봉재(610)의 상부 표면(610a) 상에 배치될 수 있다. 일부 실시형태에 있어서, 칩 스택(710)은 서로 스태킹된 복수의 칩에 의해 구성될 수 있다. 칩은 NAND 플래시와 같은 비휘발성 메모리를 갖는 메모리 칩을 포함할 수 있다. 그러나, 본 개시는 이들에 한정되지 않는다. 일부 대안적인 실시형태에 있어서, 칩 스택(710)의 칩은 로직 기능, 컴퓨팅 기능 등과 같은 다른 기능을 수행할 수 있는 칩일 수 있다. 칩 부착층은 이들 2개의 칩 사이의 부착력을 향상시키기 위해 칩 스택(710) 내의 2개의 인접한 칩 사이에서 보여질 수 있다.
칩 스택(710)은 복수의 도전성 와이어(720)를 통해 접속 모듈(500)의 도전성 캡(506)에 전기적으로 접속될 수 있다. 예를 들면, 칩 스택(710)이 다이(300) 및 제 1 절연 밀봉재(610) 상에 배치되고, 복수의 도전성 와이어(720)는 와이어 본딩 공정을 통해 형성될 수 있다. 도전성 와이어(720)의 한쪽 단부는 칩 스택(720)의 적어도 하나의 칩과 접속된다. 한편, 도전성 와이어(720)의 다른 쪽 단부는 도전성 캡(506)과 접속되도록 보호층(508)의 개구(OP2)로 연장된다. 도전성 와이어(720)의 재료는 금, 알루미늄, 또는 다른 적합한 도전성 재료를 포함할 수 있다. 일부 실시형태에 있어서, 도전성 와이어(720)의 재료는 도전성 캡(506)의 재료와 동일하다.
도 1i를 참조하면, 제 1 절연 밀봉재(610) 및 접속 모듈(500) 상에 제 2 절연 밀봉재(620)가 형성되어 칩 스택(710) 및 도전성 와이어(720)를 밀봉한다. 제 2 절연 밀봉재(620)의 재료는 제 1 절연 밀봉재(610)의 재료와 동일하거나 상이할 수 있다. 예를 들면, 제 2 절연 밀봉재(620)의 재료는 에폭시, 성형 화합물, 또는 다른 적합한 절연재를 포함할 수 있다. 일부 실시형태에 있어서, 제 2 절연 밀봉재(620)의 재료는 흡습률이 낮을 수 있다. 제 2 절연 밀봉재(620)는 압축 성형, 트랜스퍼 성형, 또는 다른 밀봉 공정을 통해 형성될 수 있다. 도 1i에 도시된 바와 같이, 제 2 절연 밀봉재(620)는 접속 모듈(500)의 보호층(508)의 개구(OP2)에 채워져서 개구(OP2)에 위치된 도전성 와이어(720)의 세그먼트를 보호한다. 제 2 절연 밀봉재(620)는 칩 스택(710) 및 도전성 와이어(720)에 대한 물리적 지지, 기계적 보호, 및 전기적 및 환경적 절연을 제공한다. 즉, 칩 스택(710) 및 도전성 와이어(720)는 제 2 절연 밀봉재(620)에 매립된다.
도 1j를 참조하면, 복수의 도전성 단자(800)는 다이(300) 및 접속 모듈(500)에 대향하는 재배선 구조체(200) 상에 형성된다. 일부 실시형태에 있어서, 도전성 단자(800)는 재배선 구조체(200)의 하부 도전성 패턴(204) 상에 배치된다. 즉, 재배선 구조체(200)의 하부 도전성 패턴(204)은 언더-볼 금속화(under-ball metallization: UBM) 패턴으로 지칭된다. 도전성 단자(800)는 볼 배치 공정 및/또는 리플로우 공정에 의해 형성될 수 있다. 도전성 단자(800)는 솔더 볼과 같은 도전성 범프일 수 있다. 그러나, 본 개시는 이들에 한정되지 않는다. 일부 대안적인 실시형태에 있어서, 도전성 단자(800)는 설계 요건에 기초하여 가능한 형태 및 형상을 취할 수 있다. 예를 들면, 도전성 단자(800)는 도전성 필라 또는 도전성 포스트의 형태를 취할 수 있다.
도 1k를 참조하면, 도전성 단자(800)를 형성한 후, 복수의 패키지 구조체(10)를 얻기 위해 개별화 공정이 행해진다. 개별화 공정은 예를 들면, 회전 블레이드 또는 레이저 빔을 이용한 절단을 포함한다.
용이하게 이용가능한 사전 제작형 접속 모듈을 패키지 구조체(10) 내의 수직 접속 특징부로서 사용함으로써, 접속 모듈(500)의 얇은 두께로 인해 패키지 구조체(10)의 크기가 효과적으로 감소될 수 있다. 또한, 접속 모듈(500)의 적용에 의해 종래 패키지 구조체에 있어서 추가의 캐리어 또는 더 두꺼운 구리 기둥이 제거됨으로써 제조 비용을 저감할 수 있다.
도 3은 본 개시의 일부 대안적인 실시형태에 따른 패키지 구조체(20)를 도시하는 개략 단면도이다. 도 3을 참조하면, 도 3의 패키지 구조체(20)는 도 1k의 패키지 구조체(10)와 유사하므로, 유사한 요소는 동일한 참조 부호로 표시되며 그에 대한 상세한 설명은 본원에서 생략한다. 도 3의 패키지 구조체(20)와 도 1k의 패키지 구조체(10) 사이의 차이는 패키지 구조체(20)가 다이(300)와 접속 모듈(500) 사이에 배치된 복수의 더미 다이(910)를 더 포함한다는 것이다. 더미 다이(910)는 제 1 절연 밀봉재(610)의 형성 이전에 재배선 구조체(200) 상에 배치될 수 있다. 더미 다이(910)는 픽-앤드-플레이스 공정을 통해 재배선 구조체(200) 상에 배치될 수 있다. 도 3에 도시된 바와 같이, 제 1 절연 밀봉재(610)의 상부 표면(610a), 더미 다이(910)의 상부 표면(910a), 다이(300)의 후면(300b), 및 보호층(508)의 상부 표면(508a)은 서로 실질적으로 동일 평면상에 있다.
일부 실시형태에 있어서, 더미 다이(910)는 전기적으로 플로팅된다. 더미 다이(910)는 재배선 구조체(200), 다이(300), 접속 모듈(500), 및 칩 스택(710)으로부터 전기적으로 절연된다. 일부 실시형태에 있어서, 더미 다이(910)는 능동 소자가 없을 수 있다. 즉, 더미 다이(910)는 패키지 구조체(20)의 작동에 기여하지 않을 수 있다.
일부 실시형태에 있어서, 각각의 더미 다이(910)는 접착층(920)을 통해 재배선 구조체(200)에 접착될 수 있다. 예를 들면, 접착층(920)은 더미 다이(910)와 재배선 구조체(200) 사이에 배치될 수 있다. 접착층(920)은 더미 다이(910)의 배치로 인한 단차(indentation)로부터 재배선 구조체(200)를 보호할 수 있고, 재배선 구조체(200) 상의 더미 다이(910)의 이동을 최소화할 수 있다. 일부 실시형태에 있어서, 접착층(920)은 다이 부착 필름(DAF) 또는 다른 유사 재료를 포함할 수 있다.
일부 실시형태에 있어서, 다이(300)의 크기가 칩 스택(710)보다 작으면 더미 다이(910)는 스페이서로서 기능할 수 있다. 즉, 더미 다이(910)는 칩 스택(710)에 대한 추가의 물리적 지지를 제공하는데에 사용될 수 있다. 2개의 더미 다이(910)가 도 3에 도시되어 있지만, 본 개시는 이들에 한정되지 않는다는 것을 유의해야 한다. 더미 다이(910)의 수는 칩 스택(710)과 다이(300)의 크기에 따라 조정될 수 있다.
상기에 기초하여, 용이하게 이용가능한 사전 제작형 접속 모듈은 패키지 구조체 내의 수직 접속 특징부로서 기능할 수 있다. 접속 모듈의 두께가 얇기 때문에, 패키지의 크기가 효과적으로 줄어들 수 있다. 또한, 접속 모듈의 적용에 의해 종래 패키지 구조체에 있어서 추가의 캐리어 또는 더 두꺼운 구리 기둥이 제거됨으로써 제조 비용을 절감할 수 있다.
본 발명의 범위 및 사상으로부터 벗어나는 일 없이 본원에 개시된 실시형태 및 개념에 대해 다양한 수정 및 변경이 이루어질 수 있음을 당업자는 알 수 있을 것이다. 상술한 관점에서, 본 개시는 본 발명의 수정 및 변경을 포함하며, 그들은 하기 청구범위 및 그 등가물의 범위 내에 포함되는 것으로 의도된다.

Claims (20)

  1. 재배선 구조체;
    상기 재배선 구조체 상에 배치되고, 상기 재배선 구조체에 전기적으로 접속된 다이;
    상기 재배선 구조체 상에 배치되고, 보호층 및 복수의 도전성 바를 갖는 접속 모듈로서, 상기 도전성 바는 상기 보호층에 매립되고, 상기 보호층은 상기 도전성 바에 대응하는 복수의 개구를 포함하는, 적어도 하나의 접속 모듈;
    상기 다이 및 상기 접속 모듈을 밀봉하는 제 1 절연 밀봉재;
    상기 제 1 절연 밀봉재 및 상기 다이 상에 배치되고, 상기 접속 모듈에 전기적으로 접속된 칩 스택; 및
    상기 칩 스택을 밀봉하는 제 2 절연 밀봉재를 포함하는, 패키지 구조체.
  2. 제 1 항에 있어서,
    상기 다이 및 상기 접속 모듈에 대향하는 상기 재배선 구조체 상에 배치된 복수의 도전성 단자를 더 포함하는, 패키지 구조체.
  3. 제 1 항에 있어서,
    상기 재배선 구조체와 상기 다이 사이에 배치된 언더필을 더 포함하는, 패키지 구조체.
  4. 제 1 항에 있어서,
    상기 보호층의 재료는 상기 제 1 절연 밀봉재의 재료와 다른, 패키지 구조체.
  5. 제 1 항에 있어서,
    상기 제 2 절연 밀봉재에 매립된 복수의 도전성 와이어를 더 포함하고,
    상기 칩 스택은 상기 도전성 와이어를 통해 상기 접속 모듈과 전기적으로 접속되고, 상기 도전성 와이어는 상기 보호층의 개구로 연장되는, 패키지 구조체.
  6. 제 1 항에 있어서,
    상기 접속 모듈은 상기 도전성 바와 상기 재배선 구조체 사이에 개재된 복수의 도전성 범프를 더 포함하는, 패키지 구조체.
  7. 제 1 항에 있어서,
    상기 접속 모듈은 상기 도전성 바 상에 대응하여 배치된 복수의 도전성 캡을 더 포함하고, 상기 보호층의 개구는 각각의 도전성 캡의 적어도 일부분을 노출시키는, 패키지 구조체.
  8. 제 7 항에 있어서,
    상기 도전성 바의 재료는 상기 도전성 캡의 재료와 다른, 패키지 구조체.
  9. 제 1 항에 있어서,
    상기 제 2 절연 밀봉재는 상기 보호층의 개구에 채워지는, 패키지 구조체.
  10. 제 1 항에 있어서,
    상기 다이와 상기 접속 모듈 사이에 배치된 복수의 더미 다이를 더 포함하는, 패키지 구조체.
  11. 캐리어를 제공하는 단계;
    상기 캐리어 상에 재배선 구조체를 형성하는 단계;
    상기 재배선 구조체 상에 복수의 다이 및 복수의 접속 모듈을 배치하는 단계로서, 상기 접속 모듈 각각은 보호층 및 복수의 도전성 바를 갖고, 상기 도전성 바는 상기 보호층에 매립되는 단계;
    상기 다이 및 상기 접속 모듈을 밀봉하기 위해 제 1 절연 밀봉재를 형성하는 단계;
    상기 재배선 구조체로부터 상기 캐리어를 제거하는 단계;
    상기 접속 모듈의 상기 보호층에 상기 도전성 바에 대응하는 복수의 개구를 형성하는 단계;
    상기 재배선 구조체에 대향하는 상기 다이 및 상기 제 1 절연 밀봉재 상에 칩 스택을 배치하는 단계로서, 상기 칩 스택은 상기 접속 모듈과 전기적으로 접속되는 단계; 및
    상기 칩 스택을 제 2 절연 밀봉재에 의해 밀봉하는 단계를 포함하는, 패키지 구조체의 제조 방법.
  12. 제 11 항에 있어서,
    상기 다이 및 상기 접속 모듈에 대향하는 상기 재배선 구조체 상에 복수의 도전성 단자를 형성하는 단계를 더 포함하는, 패키지 구조체의 제조 방법.
  13. 제 11 항에 있어서,
    상기 제 2 절연 밀봉재에 매립된 복수의 도전성 와이어를 형성하는 단계를 더 포함하고, 상기 칩 스택은 상기 도전성 와이어를 통해 상기 접속 모듈과 전기적으로 접속되고, 상기 도전성 와이어는 상기 보호층의 개구로 연장되는, 패키지 구조체의 제조 방법.
  14. 제 11 항에 있어서,
    개별화 공정을 행하는 단계를 더 포함하는, 패키지 구조체의 제조 방법.
  15. 제 11 항에 있어서,
    상기 재배선 구조체와 상기 다이 사이에 언더필을 형성하는 단계를 더 포함하는, 패키지 구조체의 제조 방법.
  16. 제 11 항에 있어서,
    상기 다이는 플립 칩 본딩을 통해 상기 재배선 구조체와 접속되는, 패키지 구조체의 제조 방법.
  17. 제 11 항에 있어서,
    각각의 접속 모듈은 복수의 도전성 범프를 더 포함하고, 상기 접속 모듈은 상기 도전성 범프가 상기 재배선 구조체와 직접 접촉하도록 픽-앤드-플레이스 공정을 통해 상기 재배선 구조체 상에 배치되는, 패키지 구조체의 제조 방법.
  18. 제 11 항에 있어서,
    각각의 접속 모듈은 상기 도전성 바에 대응하여 배치된 복수의 도전성 캡을 더 포함하고, 상기 보호층의 상기 개구는 각각의 도전성 캡의 적어도 일부를 노출시키는, 패키지 구조체의 제조 방법.
  19. 제 11 항에 있어서,
    상기 다이와 상기 접속 모듈 사이에 복수의 더미 다이를 배치하는 단계를 더 포함하는, 패키지 구조체의 제조 방법.
  20. 제 11 항에 있어서,
    상기 다이는 활성 표면 및 활성 표면에 대향하는 후면을 갖고, 상기 다이는 상기 활성 표면 상에 위치된 복수의 도전성 커넥터를 포함하고, 상기 제 1 절연 밀봉재를 형성하는 단계는:
    상기 다이 및 상기 접속 모듈을 덮기 위해 상기 재배선 구조체 위에 절연재를 형성하는 단계; 및
    상기 접속 모듈의 보호층 및 상기 다이의 후면을 노출시키기 위해 상기 절연재의 일부를 제거하는 단계를 포함하는, 패키지 구조체의 제조 방법.
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9922964B1 (en) * 2016-09-19 2018-03-20 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure with dummy die
US11948917B2 (en) * 2019-04-23 2024-04-02 Intel Corporation Die over mold stacked semiconductor package
US11383970B2 (en) * 2019-07-09 2022-07-12 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor devices and related methods
JP2021034606A (ja) * 2019-08-27 2021-03-01 キオクシア株式会社 半導体装置およびその製造方法
US11854984B2 (en) * 2019-09-25 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and manufacturing method thereof
TWI711131B (zh) * 2019-12-31 2020-11-21 力成科技股份有限公司 晶片封裝結構
TWI768294B (zh) * 2019-12-31 2022-06-21 力成科技股份有限公司 封裝結構及其製造方法
TW202143401A (zh) * 2020-05-08 2021-11-16 力成科技股份有限公司 半導體封裝方法及其結構
JP2022014121A (ja) * 2020-07-06 2022-01-19 キオクシア株式会社 半導体装置およびその製造方法
KR102774728B1 (ko) 2020-07-09 2025-03-04 에스케이하이닉스 주식회사 적층 반도체 칩을 포함하는 반도체 패키지
KR20220008168A (ko) 2020-07-13 2022-01-20 삼성전자주식회사 반도체 패키지
KR102684964B1 (ko) * 2020-07-27 2024-07-16 에스케이하이닉스 주식회사 적층 반도체 칩을 포함하는 반도체 패키지
KR102774741B1 (ko) 2020-07-31 2025-03-04 에스케이하이닉스 주식회사 적층 반도체 칩을 포함하는 반도체 패키지
CN111968949B (zh) * 2020-08-27 2022-05-24 青岛歌尔微电子研究院有限公司 芯片封装工艺及封装芯片
JP2022129462A (ja) * 2021-02-25 2022-09-06 キオクシア株式会社 半導体装置および半導体装置の製造方法
KR20220150093A (ko) * 2021-05-03 2022-11-10 삼성전자주식회사 반도체 패키지
KR20230008932A (ko) * 2021-07-07 2023-01-17 삼성전자주식회사 반도체 패키지
US20230245988A1 (en) * 2022-01-28 2023-08-03 Apple Inc. Harvested Reconstitution Bumping
US20240063166A1 (en) * 2022-08-18 2024-02-22 Micron Technology, Inc. Spacers for semiconductor device assemblies
KR102734679B1 (ko) * 2023-04-10 2024-11-27 에센코어 리미티드 메모리 장치를 처리하는 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150001708A1 (en) * 2013-06-28 2015-01-01 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Low Profile 3D Fan-Out Package
KR20150011893A (ko) * 2013-07-24 2015-02-03 에스티에스반도체통신 주식회사 적층형 반도체패키지 및 그 제조방법
KR20160047424A (ko) * 2014-09-26 2016-05-02 인텔 코포레이션 와이어-접합 멀티-다이 스택을 구비한 집적 회로 패키지
KR20160129687A (ko) * 2015-04-30 2016-11-09 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 더미 다이들을 갖는 팬-아웃 적층 시스템 인 패키지(ｓｉｐ) 및 그 제조 방법

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8021976B2 (en) * 2002-10-15 2011-09-20 Megica Corporation Method of wire bonding over active area of a semiconductor circuit
US6358836B1 (en) * 2000-06-16 2002-03-19 Industrial Technology Research Institute Wafer level package incorporating elastomeric pads in dummy plugs
JP4012527B2 (ja) * 2004-07-14 2007-11-21 日本無線株式会社 電子部品の製造方法
US9082806B2 (en) * 2008-12-12 2015-07-14 Stats Chippac, Ltd. Semiconductor device and method of forming a vertical interconnect structure for 3-D FO-WLCSP
CN101866915B (zh) * 2009-04-15 2015-08-19 三星电子株式会社 集成电路装置及其操作方法、存储器存储装置及电子系统
US8624374B2 (en) * 2010-04-02 2014-01-07 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with fan-out and with connecting elements for stacking and manufacturing methods thereof
KR101855294B1 (ko) * 2010-06-10 2018-05-08 삼성전자주식회사 반도체 패키지
US8941222B2 (en) * 2010-11-11 2015-01-27 Advanced Semiconductor Engineering Inc. Wafer level semiconductor package and manufacturing methods thereof
JP5646415B2 (ja) * 2011-08-31 2014-12-24 株式会社東芝 半導体パッケージ
US9613830B2 (en) 2011-12-30 2017-04-04 Deca Technologies Inc. Fully molded peripheral package on package device
US20130249101A1 (en) * 2012-03-23 2013-09-26 Stats Chippac, Ltd. Semiconductor Method of Device of Forming a Fan-Out PoP Device with PWB Vertical Interconnect Units
US9385006B2 (en) * 2012-06-21 2016-07-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming an embedded SOP fan-out package
US9391041B2 (en) * 2012-10-19 2016-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out wafer level package structure
CN203118928U (zh) * 2012-12-13 2013-08-07 欣兴电子股份有限公司 封装结构
US9368438B2 (en) * 2012-12-28 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Package on package (PoP) bonding structures
TWI517269B (zh) * 2013-09-27 2016-01-11 矽品精密工業股份有限公司 層疊式封裝結構及其製法
KR101938949B1 (ko) 2013-12-23 2019-01-15 인텔 코포레이션 패키지 온 패키지 아키텍처 및 그 제조 방법
US9653442B2 (en) * 2014-01-17 2017-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and methods of forming same
US20150287697A1 (en) * 2014-04-02 2015-10-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Device and Method
US9527723B2 (en) 2014-03-13 2016-12-27 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming microelectromechanical systems (MEMS) package
TWI517343B (zh) 2014-03-25 2016-01-11 恆勁科技股份有限公司 覆晶堆疊封裝結構及其製作方法
US9881859B2 (en) 2014-05-09 2018-01-30 Qualcomm Incorporated Substrate block for PoP package
CN104064551B (zh) 2014-06-05 2018-01-16 华为技术有限公司 一种芯片堆叠封装结构和电子设备
US10453785B2 (en) 2014-08-07 2019-10-22 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming double-sided fan-out wafer level package
US9941207B2 (en) 2014-10-24 2018-04-10 STATS ChipPAC Pte. Ltd. Semiconductor device and method of fabricating 3D package with short cycle time and high yield
TWI654723B (zh) * 2015-02-06 2019-03-21 矽品精密工業股份有限公司 封裝結構之製法
US9837484B2 (en) * 2015-05-27 2017-12-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming substrate including embedded component with symmetrical structure
US9679873B2 (en) * 2015-06-18 2017-06-13 Qualcomm Incorporated Low profile integrated circuit (IC) package comprising a plurality of dies
KR101809521B1 (ko) * 2015-09-04 2017-12-18 주식회사 네패스 반도체 패키지 및 그 제조방법
TWI566356B (zh) * 2015-10-15 2017-01-11 力成科技股份有限公司 封裝結構及其製造方法
US10483211B2 (en) * 2016-02-22 2019-11-19 Mediatek Inc. Fan-out package structure and method for forming the same
US10797038B2 (en) * 2016-02-25 2020-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and rework process for the same
TWM537310U (zh) * 2016-11-14 2017-02-21 Jorjin Tech Inc ３ｄ多晶片模組封裝結構（一）

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150001708A1 (en) * 2013-06-28 2015-01-01 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Low Profile 3D Fan-Out Package
KR20150011893A (ko) * 2013-07-24 2015-02-03 에스티에스반도체통신 주식회사 적층형 반도체패키지 및 그 제조방법
KR20160047424A (ko) * 2014-09-26 2016-05-02 인텔 코포레이션 와이어-접합 멀티-다이 스택을 구비한 집적 회로 패키지
KR20160129687A (ko) * 2015-04-30 2016-11-09 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 더미 다이들을 갖는 팬-아웃 적층 시스템 인 패키지(ｓｉｐ) 및 그 제조 방법

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