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JP2022014121A - 半導体装置およびその製造方法 - Google Patents

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JP2022014121A
JP2022014121A JP2020116296A JP2020116296A JP2022014121A JP 2022014121 A JP2022014121 A JP 2022014121A JP 2020116296 A JP2020116296 A JP 2020116296A JP 2020116296 A JP2020116296 A JP 2020116296A JP 2022014121 A JP2022014121 A JP 2022014121A
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JP
Japan
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semiconductor chip
resin layer
semiconductor
wiring board
semiconductor device
Prior art date
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Application number
JP2020116296A
Other languages
English (en)
Inventor
恵一 丹羽
Keiichi Niwa
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to TW109146143A priority patent/TWI777337B/zh
Priority to CN202110059849.6A priority patent/CN113903731A/zh
Priority to US17/190,918 priority patent/US11804464B2/en
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
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    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
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    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83194—Lateral distribution of the layer connectors
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
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    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
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    • H01L2225/06503—Stacked arrangements of devices
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Abstract

Figure 2022014121000001

【課題】スペーサチップを用いることなく、半導体チップをより適切に支えることができる半導体装置およびその製造方法を提供する。
【解決手段】本実施形態による半導体装置は、配線基板と、第１半導体チップと、樹脂層と、第２半導体チップと、を備える。第１半導体チップは、第１面と該第１面の反対側である第２面とを有し、第１面側において、接続バンプを介して配線基板と接続される。樹脂層は、第１半導体チップと配線基板との間において接続バンプを被覆し、第１半導体チップの周囲において上面が第１半導体チップの第２面と略平行になるように設けられる。第２半導体チップは、第３面と該第３面の反対側である第４面とを有し、第３面側において、接着層を介して第１半導体チップの第２面および樹脂層の上面と接着される。樹脂層の上面は、前記第２半導体チップの第４面の上方から見て、第２半導体チップの外縁の少なくとも一部よりも外側に突出している。
【選択図】図１

Description

本実施形態は、半導体装置およびその製造方法に関する。
半導体装置のパッケージ構造において、基板とフリップチップ接続したコントローラチップの上方に、メモリチップが（複数）積層される構造が知られている。例えば、コントローラチップの周囲にスペーサチップが設けられ、コントローラチップおよびスペーサチップでメモリチップを支えるスペーサ構造が知られている。
しかし、スペーサチップを用いるため組み立てコストが高くなり、また、工程数が増加してしまう。さらに、コントローラチップとスペーサチップとの間で高さを合わせることが難しく、段差が生じると、最下段のメモリチップの濡れ性が悪化してしまう。さらに、トンネル部のモールド充填性が悪化する場合もある。
特開２０１８－１５２４１７号公報
スペーサチップを用いることなく、半導体チップをより適切に支えることができる半導体装置およびその製造方法を提供する。
本実施形態による半導体装置は、配線基板と、第１半導体チップと、樹脂層と、第２半導体チップと、を備える。第１半導体チップは、第１面と該第１面の反対側である第２面とを有し、第１面に接続バンプを有する第１半導体チップであって、第１面側において、接続バンプを介して配線基板と接続される。樹脂層は、第１半導体チップと配線基板との間において接続バンプを被覆し、第１半導体チップの周囲において上面が第１半導体チップの第２面と略平行になるように設けられる。第２半導体チップは、第３面と該第３面の反対側である第４面とを有し、第３面に接着層を有する第２半導体チップであって、第３面側において、接着層を介して第１半導体チップの第２面および樹脂層の上面と接着される。樹脂層の上面は、前記第２半導体チップの第４面の上方から見て、第２半導体チップの外縁の少なくとも一部よりも外側に突出している。
第１実施形態による半導体装置の構成例を示す断面図。 図１の配線基板、半導体チップおよび樹脂層の位置関係の一例を示す平面図。 第１実施形態による半導体装置の製造方法の一例を示す図。 図３に続く、半導体装置の製造方法の一例を示す図。 図４に続く、半導体装置の製造方法の一例を示す図。 図５に続く、半導体装置の製造方法の一例を示す図。 図６に続く、半導体装置の製造方法の一例を示す図。 図７に続く、半導体装置の製造方法の一例を示す図。 図８に続く、半導体装置の製造方法の一例を示す図。 図９に続く、半導体装置の製造方法の一例を示す図。 図１０に続く、半導体装置の製造方法の一例を示す図。 図１１に続く、半導体装置の製造方法の一例を示す図。 半導体チップおよび樹脂層の位置関係の一例を示す平面図。 半導体チップおよび樹脂層の位置関係の一例を示す平面図。 塗布量が少ない場合における樹脂層の材料の一例を示す図。 塗布量が多い場合における樹脂層の材料の一例を示す図。 樹脂層の材料の塗布位置の一例を示す平面図。 図１５Ａの塗布位置における半導体チップおよび樹脂層の位置関係を示す平面図。 樹脂層の材料の塗布位置の一例を示す平面図。 図１５Ｃの塗布位置における半導体チップおよび樹脂層の位置関係を示す平面図。 半導体チップおよび樹脂層の位置関係の一例を示す平面図。 半導体チップおよび樹脂層の位置関係の一例を示す平面図。 半導体チップおよび樹脂層の位置関係の一例を示す平面図。 半導体チップおよび樹脂層の位置関係の一例を示す平面図。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、配線基板の上下方向は、半導体チップが搭載される面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
図１は、第１実施形態による半導体装置１の構成例を示す断面図である。半導体装置１は、配線基板１０と、半導体チップ２０、３０～３３と、接着層４０～４３と、金属材料７０と、樹脂層８０と、ボンディングワイヤ９０と、封止樹脂９１とを備えている。半導体装置１は、例えば、ＮＡＮＤ型フラッシュメモリのパッケージである。
配線基板１０は、配線層１１と絶縁層１５とを含むプリント基板やインタポーザでよい。配線層１１には、例えば、銅、ニッケルまたはそれらの合金等の低抵抗金属が用いられる。絶縁層１５には、例えば、ガラスエポキシ樹脂等の絶縁性材料が用いられる。図では、絶縁層１５の表面と裏面のみに配線層１１が設けられている。しかし、配線基板１０は、複数の配線層１１および複数の絶縁層１５を積層して構成された多層配線構造を有していてもよい。配線基板１０は、例えば、インタポーザのように、その表面と裏面とを貫通する貫通電極１２を有してもよい。
配線基板１０の表面には、配線層１１上に設けられたソルダレジスト層１４が設けられている。ソルダレジスト層１４は、金属材料７０から配線層１１を保護し、ショート不良を抑制するための絶縁層である。ソルダレジスト層１４には、開口部ＯＰが設けられており、配線層１１の一部および絶縁層１５は開口部ＯＰから露出されている。
配線基板１０の裏面にも、配線層１１上に設けられたソルダレジスト層１４が設けられている。ソルダレジスト層１４から露出された配線層１１には、金属バンプ１３が設けられている。金属バンプ１３は、図示しない他の部品と配線基板１０とを電気的に接続するために設けられている。
半導体チップ２０は配線基板１０の表面側に設けられる。半導体チップ２０は、例えば、メモリチップを制御するコントローラチップである。半導体チップ２０の配線基板１０を向いた面には、図示しない半導体素子が設けられている。半導体素子は、例えば、コントローラを構成するＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路でよい。半導体チップ２０の裏面には、半導体素子と電気的に接続される電極ピラー２１が設けられている。電極ピラー２１には、例えば、銅、ニッケルまたはそれらの合金等の低抵抗金属材料が用いられている。
接続バンプとしての電極ピラー２１は、配線基板１０の開口部ＯＰに挿入されている。電極ピラー２１の周囲には、金属材料７０が設けられている。電極ピラー２１は、金属材料７０を介して開口部ＯＰにおいて露出された配線層１１と電気的に接続される。金属材料７０には、例えば、はんだ、銀、銅等の低抵抗金属材料が用いられている。金属材料７０は、例えば、開口部ＯＰ内で配線基板１０の配線層１１の一部を被覆し、かつ、半導体チップ２０の電極ピラー２１の側面の一部も被覆している。これにより、金属材料７０は、半導体チップ２０の電極ピラー２１と配線基板１０の配線層１１とを電気的に接続する。
より詳細には、半導体チップ２０は、面２０ａと該面２０ａの反対側である面２０ｂとを有し、面２０ａに電極ピラー２１を有する。また、半導体チップ２０は、面２０ａ側において、電極ピラー２１を介して配線基板１０と接続される。
半導体チップ２０の周囲、および、半導体チップ２０と配線基板１０との間には、樹脂層（アンダフィル）８０が設けられている。樹脂層８０は、例えば、ＮＣＰ（Non Conductive Past）を硬化させたものであり、半導体チップ２０の周囲を被覆して保護する。
より詳細には、樹脂層８０は、半導体チップ２０と配線基板１０との間において電極ピラー２１を被覆する。また、樹脂層８０は、半導体チップ２０の周囲において上面Ｓが半導体チップ２０の面２０ｂと略平行になるように設けられる。図１に示すように、樹脂層８０は、略台形状の断面形状を有する。すなわち、樹脂層８０の外周端部には、勾配が設けられる。従って、樹脂層８０の下部の面積は、上面Ｓの面積よりも大きい。樹脂層８０の上方向は、図１の紙面上方向である。樹脂層８０の下方向は、図１の紙面下方向である。
半導体チップ２０の上には、接着層４０を介して半導体チップ３０が接着されている。半導体チップ３０は、例えば、ＮＡＮＤ型フラッシュメモリを含むメモリチップである。半導体チップ３０は、その表面に半導体素子（図示せず）を有する。半導体素子は、例えば、メモリセルアレイおよびその周辺回路（ＣＭＯＳ回路）でよい。メモリセルアレイは、複数のメモリセルを三次元配置した立体型メモリセルアレイでもよい。また、半導体チップ３０上には、接着層４１介して半導体チップ３１が接着されている。半導体チップ３１上には、接着層４２介して半導体チップ３２が接着されている。半導体チップ３２上には、接着層４３介して半導体チップ３３が接着されている。半導体チップ３１～３３は、例えば、半導体チップ３０と同様に、ＮＡＮＤ型フラッシュメモリを含むメモリチップである。半導体チップ３０～３３は、同一のメモリチップでもよい。図では、コントローラチップとしての半導体チップ２０の他、４つのメモリチップとしての半導体チップ３０～３３が積層されている。しかし、半導体チップの積層数は、３以下でも、５以上であってもよい。
より詳細には、半導体チップ３０は、面３０ａと該面３０ａの反対側である面３０ｂとを有し、面３０ａに接着層４０を有する。また、半導体チップ３０は、面３０ａ側において、接着層４０を介して半導体チップ２０の面２０ｂおよび樹脂層８０の上面Ｓと接着される。
また、樹脂層８０は、半導体チップ３０を支持するように設けられる。従って、半導体チップ３０と配線基板１０との間にスペーサが設けられない。樹脂層８０は、半導体チップ２０の周辺だけでなく、広い面積で設けられている。図１に示す例では、樹脂層８０の外周端部は、半導体チップ３０の外側と配線層１１（パッド１０ｐ）との間に位置する。これにより、ボンディングワイヤ９０が半導体チップ３０のパッド（図２に示すパッド３０ｐを参照）に接続される際に、半導体チップ３０を適切に支えることができる。従って、樹脂層８０が半導体チップ３０を支えるため、半導体チップ３０を支えるためのスペーサが不要になる。尚、図１に示す例では、半導体チップ３０の下方が全て樹脂層８０で充填されている。しかし、これに限られず、半導体チップ３０を支持できる範囲内であれば樹脂層８０の幅が狭くてもよい。この場合には、半導体チップ３０と配線基板１０との間において、樹脂層８０以外に封止樹脂９１が充填される。
ボンディングワイヤ９０は、配線基板１０、半導体チップ３０～３３の任意のパッドに接続されている。ボンディングワイヤ９０で接続するために、半導体チップ３０～３３は、パッドの分だけずらされて積層されている。尚、半導体チップ２０は、電極ピラー２１によってフリップチップ接続されているので、ワイヤボンディングはされていない。しかし、半導体チップ２０も、電極ピラー２１による接続に加えて、ワイヤボンディングしても構わない。
さらに、封止樹脂９１が、半導体チップ２０、３０～３３、スペーサチップ５０、樹脂層８０、ボンディングワイヤ９０等を封止している。これにより、半導体装置１は、複数の半導体チップ２０、３０～３３を配線基板１０上において１つの半導体パッケージとして構成されている。
図２は、図１の配線基板１０、半導体チップ２０、３０および樹脂層８０の位置関係の一例を示す平面図である。図２は、半導体チップ３０の第２面の上方から見た図である。尚、図２のＡ－Ａ線から見た断面図は、図１に対応する。
２０ｏは、半導体チップ２０の外縁を示す。３０ｏは、半導体チップ３０の外縁を示す。１０ｐは、配線基板１０に設けられるパッドを示す。３０ｐは、半導体チップ３０の面３０ｂに設けられるパッドを示す。３０ｓ１は、半導体チップ３０の辺のうち、パッド３０ｐが設けられる辺を示す。辺３０ｓ１は、図２に示す例では、半導体チップ３０の長辺である。３０ｓ２は、半導体チップ３０の辺のうち、パッド３０ｐが設けられない辺を示す。辺３０ｓ１は、図２に示す例では、半導体チップ３０の短辺である。
Ｌ１は、辺３０ｓ１とパッド１０ｐとの間の距離を示す。Ｌ２は、辺３０ｓ２と、上面Ｓの外縁と、の間の距離を示す。
樹脂層８０の上面Ｓは、半導体チップ２０の外縁２０ｏよりも広い。これにより、樹脂層８０は、半導体チップ２０を適切に囲み、保護することができる。
樹脂層８０の上面Ｓは、半導体チップ３０の面３０ｂの上方から見て、半導体チップ３０の外縁３０ｏの少なくとも一部よりも外側に突出している。すなわち、樹脂層８０は、半導体チップ２０の周辺だけでなく、広い面積で設けられている。さらに、樹脂層８０は、一部が外縁３０ｏを超えて設けられている。
また、樹脂層８０の上面Ｓは、半導体チップ３０の面３０ｂの上方から見て、半導体チップ３０の面３０ｂに設けられるパッド３０ｐ側の外縁３０ｏよりも外側に突出している。図２に示す例では、パッド３０ｐは、半導体チップ３０の辺３０ｓ１に沿って配置される。すなわち、樹脂層８０の上面Ｓは、辺３０ｓ１よりも外側に突出している。
また、樹脂層８０の上面Ｓは、パッド３０ｐ側の外縁３０ｏ以外の外縁３０ｏよりも内側であってもよい。図２に示す例では、樹脂層８０の下部および上面Ｓは、辺３０ｓ２を突出することなく、辺３０ｓ２の内側である。すなわち、方向によって、樹脂層８０が外縁３０ｏの内側に収まっていてもよい。これは、パッケージサイズの規格により、製品等によってはパッケージサイズや樹脂層８０の幅に制約があるためである。
また、樹脂層８０は、該樹脂層８０の上面Ｓにより支持される半導体チップ３０の面３０ｂに設けられるパッド３０ｐにボンディングワイヤ９０を接続可能であり、かつ、配線基板１０に設けられ、ボンディングワイヤ９０と接続するパッド１０ｐの手前までの範囲に設けられる。図２に示す例では、外縁３０ｏ（辺３０ｓ１）の外側に突出する樹脂層８０の下部は、Ｌ１を超えないように位置する。従って、樹脂層８０はパッド１０ｐに接触しない。もし、樹脂層８０がパッド１０ｐに接触してしまうと、ボンディングワイヤ９０をパッド１０ｐに接続することが困難になるためである。また、図２に示す例では、樹脂層８０の上面Ｓが辺３０ｓ２の内側であっても、Ｌ２が短いため、半導体チップＳ１の大部分が上面Ｓで支えられている。従って、樹脂層８０は、ワイヤボンディング時に半導体チップ３０を支えることができる。もし、Ｌ２が長くなると、ワイヤボンディング時に半導体チップ３０が変形してしまい、ボンディングワイヤ９０を接続することができなくなってしまう可能性がある。Ｌ２は、例えば、パッド３０ｐが約５０μｍ角である場合、約２００μｍ以下であることが好ましい。従って、樹脂層８０は、上記の位置関係により、ワイヤボンディング時に半導体チップ３０を支えることができ、かつ、パッド１０ｐに接触しないように配置されている。尚、Ｌ２の上限距離は、例えば、パッド３０ｐの配置等によっても変化する場合がある。例えば、パッド３０ｐが辺３０ｓ１の中央部付近のみに設けられる場合、Ｌ２の上限距離は、長くなる。従って、この場合における樹脂層８０は、Ｌ２が長くても半導体チップ３０を支えることができる。
尚、図２に示す例では、図２の紙面下方において、半導体チップ３２、３３と接続するためのパッド１０ｐが設けられている。樹脂層８０の上面Ｓは、図２の紙面下方においても外縁３０ｏよりも外側に突出している。
次に、本実施形態による半導体装置１の製造方法を説明する。
図３～図１２は、第１実施形態による半導体装置１の製造方法の一例を示す図である。
まず、半導体ウェハＷに半導体素子を形成する。図３は、半導体素子が形成された半導体ウェハＷの斜視図である。半導体ウェハＷ上に半導体素子が形成されており、ポリイミドＰＩが半導体素子を被覆している。半導体ウェハＷは、後述のダイシング工程において個片化される複数の半導体チップ２０（または３０～３３）を含んでいる。
次に、図４に示すように、ポリイミドＰＩ上に保護テープＴＰ１を貼付する。次に、図５に示すように、保護テープＴＰ１を下にして、半導体ウェハＷの裏面をグラインダＧで研磨する。
保護テープＴＰ１を剥がした後、図６に示すように、ウェハリングＷＲ内に張られた可撓性の樹脂テープＴＰ２に半導体ウェハＷの裏面を貼り付ける。次に、図７に示すように、レーザ発振器ＬＧを用いて、半導体ウェハＷの表面または裏面のダイシングラインに沿ってレーザ光を照射する。これにより、ダイシングラインに溝（グルーブ）が形成される。
次に、図８に示すように、ダイシングブレードＤＢで、ダイシングラインの溝に沿って半導体ウェハＷを切断する。これにより、半導体ウェハＷは半導体チップ２０（または３０～３３）に個片化される。個片化された半導体チップ２０（または３０～３３）は、配線基板１０に実装されるために、樹脂テープＴＰ２からピックアップされる。
一方、配線基板１０では、絶縁層１５、配線層１１、貫通電極１２、ソルダレジスト層１４を形成する。次に、ソルダレジスト層１４上に形成されたマスク材を用いて、ソルダレジスト層１４に開口部ＯＰを形成する。このとき、開口部ＯＰは、配線層１１およびその周辺の絶縁層１５を露出するように形成される。
次に、図９に示すように、配線基板１０上に樹脂層８０の材料８０ａを塗布する。図２を用いて説明したように、樹脂層８０が半導体チップ２０を支持することができるように、十分な量の材料８０ａが塗布される。
次に、図１０に示すように、図８に示す工程で形成された半導体チップ２０をピックアップして、マウントツールＭＴにより、半導体チップ２０の面２０ａを配線基板１０に対面させる。マウントツールＭＴは、吸着穴（図示せず）を有し、同じように吸着穴があけられたフィルムＦを介して、半導体チップ２０を吸着する。フィルムＦは、マウントツールＭＴによる材料８０ａの押圧時に、材料８０ａが這い上がってマウントツールＭＴに接触することを抑制する。もし、マウントツールＭＴの吸着穴に材料８０ａが侵入すると、マウントツールＭＴとして使うことができなくなってしまうためである。すなわち、フィルムＦは、マウントツールＭＴを保護する。また、マウントツールＭＴにおける面２０ｂとの対向面のサイズは、半導体チップ２０のサイズよりも十分に大きいことが好ましい。
次に、図１１に示すように、マウントツールＭＴにより半導体チップ２０および材料８０ａを押圧する。押圧により、材料８０ａは、図１１の紙面左右方向に広がる。従って、材料８０ａをマウントツールＭＴの端部まで充填させることができる。マウントツールＭＴにおける面２０ｂとの対向面は略平坦であるため、上面Ｓも略平坦になる。また、例えば、熱圧着によりフリップチップ接続が行われる。これにより、半導体チップ２０が配線基板１０と接続される。
次に、図示しないが、樹脂層８０の硬化処理およびプラズマ処理が行われる。プラズマ処理により、半導体チップ２０の面２０ｂと接着層４０との密着性が向上する。尚、樹脂層８０は、硬化により収縮する。従って、上面Ｓと面２０ｂとは、厳密に平行になるとは限らない場合がある。しかし、上面Ｓと面２０ｂとの差は十分小さく、また、接着層４０により半導体チップ２０への影響は抑制される。
すなわち、半導体チップ２０の面２０ａを配線基板１０に対向させて電極ピラー２１を樹脂層８０内で配線基板１０に接続するとともに、樹脂層８０の上面Ｓが半導体チップ２０の面２０ｂと略平行になるように樹脂層８０を硬化させる。また、樹脂層８０の上面Ｓは、半導体チップ２０の外周端部と樹脂層８０との境界部Ｂにおいて、半導体チップ２０の面２０ｂと略平行である。これは、材料８０ａが、略平坦な下面を有するマウントツールＭＴにより押圧されて、半導体チップ２０の外周端部においてフィルムＦと接するように充填されるためである。
次に、図１２に示すように、図８に示す工程で形成された半導体チップ３０をピックアップして、半導体チップ２０および樹脂層８０に半導体チップ３０を接着させる。すなわち、半導体チップ３０の面３０ａを、接着層４０を介して、半導体チップ２０の面２０ｂおよび樹脂層８０の上面Ｓに接着する。
その後、半導体チップ３１～３３の接着、ボンディングワイヤ９０の接続、および、封止樹脂９１による半導体チップ２０、３０～３３の封止を行う。
以上のように、第１実施形態によれば、樹脂層８０は、半導体チップ２０の周囲において上面Ｓが半導体チップ２０の面２０ｂと略平行になるように設けられる。また、樹脂層８０の上面Ｓは、半導体チップ３０の面３０ｂの上方から見て、半導体チップ３０の外縁３０ｏの少なくとも一部よりも外側に突出している。例えば、半導体チップ２０の面積に匹敵する面積の上面Ｓを有する樹脂層８０が設けられる。これにより、樹脂層８０は適切に半導体チップ２０を支持する。従って、スペーサチップを用いることなく、半導体チップ３０をより適切に支えることができる。スペーサチップが用いられないため、例えば、工程数の増加を抑制することができる。
また、スペーサチップを用いずに、厚いＤＡＦ（Die Attach Film）でコントローラチップを覆うようにメモリチップを配置する構造が知られている。しかし、この構造では、ＤＡＦでコントローラチップを埋め込む際にメモリチップがドーム状に歪んでしまう場合がある。また、メモリチップの中心をコントローラチップの中心と合わせるようにする必要がある。もし、メモリチップがコントローラチップに対してずれてしまうと、コントローラチップの埋め込みが難しく、メモリチップを支えることが困難になってしまう場合がある。この結果、メモリチップが傾斜しやすくなる場合もある。従って、適切にメモリチップを支えることができない可能性がある。
これに対して、第１実施形態では、半導体チップ２０を埋め込む必要が無く、半導体チップ３０を半導体チップ２０および樹脂層８０に接着するだけでよい。従って、半導体チップ３０のマウントの難易度が低い。また、半導体チップ３０を必ずしも半導体チップ２０の直上に配置する必要がない。従って、半導体チップ３０の搭載位置の自由度を向上させることができる。また、ＤＡＦ（接着層４０）を薄くすることができるため、材料費を削減することができる。
（第２実施形態）
図１３Ａおよび図１３Ｂは、第３実施形態による半導体装置１を説明する図である。第２実施形態は、半導体チップ３０の位置にオフセット（ずれ）が存在する点で、第１実施形態と異なる。図１３Ａおよび図１３Ｂは、それぞれ、半導体チップ３０および樹脂層８０の位置関係の一例を示す平面図である。尚、上面Ｓは省略されている。また、図１３Ａおよび図１３Ｂに示す樹脂層８０は、半導体チップ３０の外縁３０ｏ全体よりも外側に突出している。
図１３Ａに示す例では、半導体チップ３０の中心位置は、半導体チップ２０の中心位置および樹脂層８０の中心位置と略一致している。一方、図１３Ｂに示す半導体チップ３０は、図１３Ａに示す半導体チップ３０よりも紙面下方向にずれて配置されている。従って、半導体チップ３０の中心位置は、半導体チップ２０の中心位置および樹脂層８０の中心位置からずれている。すなわち、半導体チップ３０は、半導体チップ３０の面３０ｂの上方から見て、半導体チップ２０または樹脂層８０に対してずれて配置される。より詳細には、半導体チップ３０は、該半導体チップ３０に設けられるパッド３０ｐが、配線基板１０に設けられ、パッド３０ｐと電気的に接続するパッド１０ｐから離れるように、半導体チップ２０または樹脂層８０に対してずれて配置される。これにより、例えば、パッド１０ｐとパッド３０ｐとの間の距離を長くすることができる。パッド１０ｐ、３０ｐ間の距離を長くすることにより、ワイヤボンディング性を向上させることができる。
このように、樹脂層８０が半導体チップ３０を支えることができる範囲内で、半導体チップ３０のマウント位置は変更可能である。従って、パッケージ設計の自由度を向上させることができる。
また、上記で説明した、厚いＤＡＦでコントローラチップを覆うようにメモリチップを配置する構造では、メモリチップのマウント位置がコントローラチップの位置で決まってしまう。従って、パッド１０ｐ、３０ｐの位置関係も変更することが難しい。
これに対して、第２実施形態では、半導体チップ３０の配置をずらして、パッド１０ｐ、３０ｐ間の距離を変更することができる。また、パッケージ設計において、パッド１０ｐの位置の設計自由度を向上させることができる。
第２実施形態による半導体装置１のその他の構成は、第１実施形態による半導体装置１の対応する構成と同様であるため、その詳細な説明を省略する。第２実施形態による半導体装置１は、第１実施形態と同様の効果を得ることができる。
（第３実施形態）
図１４Ａおよび図１４Ｂは、第３実施形態による半導体装置１を説明する図である。第３実施形態は、調整された量の樹脂層８０の材料８０ａが配線基板１０上に塗布される点で、第１実施形態と異なる。図１４Ａは、塗布量が少ない場合における樹脂層８０の材料８０ａの一例を示す図である。図１４Ａにおいて、上段は断面図を示し、下段は平面図を示す。図１４Ｂは、塗布量が多い場合における樹脂層８０の材料８０ａの一例を示す図である。図１４Ｂにおいて、上段は断面図を示し、下段は平面図を示す。
図１４Ａおよび図１４Ｂの平面図は、図９における材料８０ａの塗布工程を示す。図１４Ａおよび図１４Ｂに示す例では、開口部ＯＰ付近に、材料８０ａがＸ字状に塗布される。
図９に示す工程において、配線基板１０上に、樹脂層８０の上面Ｓが所定の面積になるように調整された量の樹脂層８０の材料を塗布する。図１４Ａに示す例では、材料８０ａの塗布量が少ないため、硬化した樹脂層８０の面積は小さくなる。一方、図１４Ｂに示す例では、材料８０ａの塗布量が多いため、硬化した樹脂層８０の面積は大きくなる。尚、所定の面積に応じた大きさのマウントツールＭＴを用いて樹脂層８０を押圧する必要がある。
このように、材料８０ａの塗布量を調整することにより、樹脂層８０の面積（容積）および樹脂層の上面Ｓの面積を調整することができる。
第３実施形態による半導体装置１のその他の構成は、第１実施形態による半導体装置１の対応する構成と同様であるため、その詳細な説明を省略する。第３実施形態による半導体装置１は、第１実施形態と同様の効果を得ることができる。また、第３実施形態による半導体装置１に第２実施形態を組み合わせてもよい。
（第４実施形態）
図１５Ａ～図１５Ｄは、第４実施形態による半導体装置１を説明する図である。第４実施形態は、樹脂層８０の材料８０ａの塗布位置によって、半導体チップ２０、３０に対する樹脂層８０の大きさや位置が変化する点で、第１実施形態と異なる。図１５Ａは、樹脂層８０の材料８０ａの塗布位置の一例を示す平面図である。図１５Ｂは、図１５Ａの塗布位置における半導体チップ３０および樹脂層８０の位置関係を示す平面図である。
図９に示す工程において、樹脂層８０を配線基板１０上の所定の位置に形成するように、または、樹脂層８０を所定の形状で形成するように、配線基板１０上に樹脂層８０の材料を塗布する。図１５Ａに示す例では、開口部ＯＰ付近に、樹脂層８０の材料８０ａが十字状に塗布される。また、材料８０ａは、紙面左右方向に長く塗布されている。これにより、図１５Ｂに示すように、紙面左右方向に長い樹脂層８０が形成される。
図１５Ｃは、樹脂層８０の材料８０ａの塗布位置の一例を示す平面図である。図１５Ｄは、図１５Ｃの塗布位置における半導体チップ３０および樹脂層８０の位置関係を示す平面図である。
図１５Ｃに示す例では、開口部ＯＰ付近に、樹脂層８０の材料８０ａがＸ字状に塗布される。また、開口部ＯＰから離れた紙面左方向および紙面下方向の２点において、樹脂層８０の材料８０ａが丸状に塗布されている。これにより、図１５Ｄに示すように、半導体チップ２０を覆いつつ、紙面左下方向に長い樹脂層８０が形成される。
このように、材料８０ａの塗布位置および塗布形状を調整することにより、樹脂層８０の位置および形状を調整することができる。
第４実施形態による半導体装置１のその他の構成は、第１実施形態による半導体装置１の対応する構成と同様であるため、その詳細な説明を省略する。第４実施形態による半導体装置１は、第１実施形態と同様の効果を得ることができる。また、第４実施形態による半導体装置１に第２実施形態および第３実施形態を組み合わせてもよい。
（第５実施形態）
図１６Ａ～図１６Ｄは、第４実施形態による半導体装置１を説明する図である。第５実施形態は、半導体チップ３０と樹脂層８０との位置関係が第１実施形態と異なる。図１６Ａ～図１６Ｄは、それぞれ、半導体チップ３０および樹脂層８０の位置関係の一例を示す平面図である。尚、樹脂層８０の大きさおよび形状の調整方法は、それぞれ第３実施形態および第４実施形態と同様でよい。
図１６Ａに示す例では、樹脂層８０は、半導体チップ３０の短辺を突出しているが、半導体チップ３０の長辺を突出していない。図１６Ｂに示す例では、樹脂層８０は、半導体チップ３０の短辺および紙面上側の長辺を突出しているが、半導体チップ３０の紙面下側の長辺を突出していない。図１６Ｃに示す例では、樹脂層８０は、半導体チップ３０の長辺を突出している。樹脂層８０の外周端部は、半導体チップ３０の上方から見て、半導体チップ３０の短辺とほぼ一致している。図１６Ｄに示す例では、樹脂層８０は、半導体チップ３０の紙面下側の長辺および紙面右側の短辺を突出しているが、半導体チップ３０の紙面上側の長辺および紙面左側の短辺を突出していない。
また、より詳細には、樹脂層８０は、半導体チップ３０の面３０ｂの上方から見て、半導体チップ２０または半導体チップ３０に対してずれて配置される。図１６Ｂおよび図１６Ｄに示す例では、例えば、樹脂層８０の中心位置は、半導体チップ２０の中心位置および半導体チップ３０の中心位置からずれている。
このように、樹脂層８０の特定の辺のみが、半導体チップ３０より大きく、または、小さくてもよい。すなわち、樹脂層８０が半導体チップ３０を支えることができる範囲内で、樹脂層８０の位置や形状等は、変更可能である。従って、パッケージ設計の自由度を向上させることができる。
第５実施形態による半導体装置１のその他の構成は、第１実施形態による半導体装置１の対応する構成と同様であるため、その詳細な説明を省略する。第５実施形態による半導体装置１は、第１実施形態と同様の効果を得ることができる。また、第５実施形態による半導体装置１に第２実施形態～第４実施形態を組み合わせてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１ 半導体装置、１０ 配線基板、１０ｐ パッド、２０ 半導体チップ、２０ａ 面、２０ｂ 面、２１ 電極ピラー、３０ 半導体チップ、３０ａ 面、３０ｂ 面、３０ｏ 外縁、３０ｐ パッド、４０ 接着層、８０ 樹脂層、８０ａ 材料、９０ ボンディングワイヤ、Ｂ 境界部、Ｓ 上面

Claims (12)

  1. 配線基板と、
    第１面と該第１面の反対側である第２面とを有し、前記第１面に接続バンプを有する第１半導体チップであって、前記第１面側において、前記接続バンプを介して前記配線基板と接続される第１半導体チップと、
    前記第１半導体チップと前記配線基板との間において前記接続バンプを被覆し、前記第１半導体チップの周囲において上面が前記第１半導体チップの前記第２面と略平行になるように設けられる樹脂層と、
    第３面と該第３面の反対側である第４面とを有し、前記第３面に接着層を有する第２半導体チップであって、前記第３面側において、前記接着層を介して前記第１半導体チップの前記第２面および前記樹脂層の上面と接着される第２半導体チップと、を備え、
    前記樹脂層の上面は、前記第２半導体チップの前記第４面の上方から見て、前記第２半導体チップの外縁の少なくとも一部よりも外側に突出している、半導体装置。
  2. 前記第２半導体チップと前記配線基板との間にスペーサが設けられない、請求項１に記載の半導体装置。
  3. 前記樹脂層の上面は、前記第２半導体チップの前記第４面の上方から見て、前記第２半導体チップの前記第４面に設けられる第１パッド側の前記外縁よりも外側に突出している、請求項１または請求項２に記載の半導体装置。
  4. 前記第２半導体チップは、前記第２半導体チップの前記第４面の上方から見て、前記第１半導体チップまたは前記樹脂層に対してずれて配置される、請求項１から請求項３のいずれか一項に記載の半導体装置。
  5. 前記第２半導体チップは、該第２半導体チップに設けられる第１パッドが、前記配線基板に設けられ、前記第１パッドと電気的に接続する第２パッドから離れるように、前記第１半導体チップまたは前記樹脂層に対してずれて配置される、請求項４に記載の半導体装置。
  6. 前記樹脂層は、前記第２半導体チップの前記第４面の上方から見て、前記第１半導体チップまたは前記第２半導体チップに対してずれて配置される、請求項１から請求項５のいずれか一項に記載の半導体装置。
  7. 前記樹脂層の上面は、前記第２半導体チップの外周端部と前記樹脂層との境界部において、前記第１半導体チップの前記第２面と略平行である、請求項１から請求項６のいずれか一項に記載の半導体装置。
  8. 前記樹脂層は、該樹脂層の上面により支持される前記第２半導体チップの前記第４面に設けられる第１パッドにワイヤを接続可能であり、かつ、前記配線基板に設けられ、前記ワイヤと接続する第２パッドの手前までの範囲に設けられる、請求項１から請求項７のいずれか一項に記載の半導体装置。
  9. 配線基板上に樹脂層の材料を塗布し、
    第１面と該第１面の反対側にある第２面とを有し、前記第１面に接続バンプを有する第１半導体チップの前記第１面を前記配線基板に対向させて前記接続バンプを前記樹脂層内で前記配線基板に接続するとともに、前記樹脂層の上面が前記第１半導体チップの前記第２面と略平行になるように前記樹脂層を硬化させ、
    第３面と該第３面の反対側にある第４面とを有し、前記第３面に接着層を有する第２半導体チップの前記第３面を、前記接着層を介して、前記第１半導体チップの前記第２面および前記樹脂層の上面に接着する、ことを具備し、
    前記樹脂層の上面は、前記第２半導体チップの前記第４面の上方から見て、前記第２半導体チップの外縁の少なくとも一部よりも外側に突出している、ことをさらに具備する、半導体装置の製造方法。
  10. 前記樹脂層を前記配線基板上の所定の位置に形成するように、または、前記樹脂層を所定の形状で形成するように、前記配線基板上に前記樹脂層の材料を塗布する、ことをさらに具備する、請求項９に記載の半導体装置の製造方法。
  11. 前記配線基板上に、前記樹脂層の上面が所定の面積になるように調整された量の前記樹脂層の材料を塗布する、ことをさらに具備する、請求項９または請求項１０に記載の半導体装置の製造方法。
  12. 前記第２半導体チップと前記配線基板との間にスペーサが設けられない、ことをさらに具備する、請求項９から請求項１１のいずれか一項に記載の半導体装置の製造方法。
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