[go: up one dir, main page]

KR20190048111A - 양면 세라믹 기판 제조방법, 그 제조방법에 의해 제조되는 양면 세라믹 기판 및 이를 포함하는 반도체 패키지 - Google Patents

양면 세라믹 기판 제조방법, 그 제조방법에 의해 제조되는 양면 세라믹 기판 및 이를 포함하는 반도체 패키지 Download PDF

Info

Publication number
KR20190048111A
KR20190048111A KR1020170142650A KR20170142650A KR20190048111A KR 20190048111 A KR20190048111 A KR 20190048111A KR 1020170142650 A KR1020170142650 A KR 1020170142650A KR 20170142650 A KR20170142650 A KR 20170142650A KR 20190048111 A KR20190048111 A KR 20190048111A
Authority
KR
South Korea
Prior art keywords
ceramic substrate
manufacturing
double
metal paste
sided ceramic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
KR1020170142650A
Other languages
English (en)
Inventor
조현춘
박익성
이준태
Original Assignee
주식회사 아모센스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 아모센스 filed Critical 주식회사 아모센스
Priority to KR1020170142650A priority Critical patent/KR20190048111A/ko
Priority to CN201880070210.4A priority patent/CN111279470A/zh
Priority to PCT/KR2018/012980 priority patent/WO2019088637A1/ko
Publication of KR20190048111A publication Critical patent/KR20190048111A/ko
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15—Ceramic or glass substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3164—Partial encapsulation or coating the coating being a foil
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Abstract

본 발명은 세라믹 그린쉬트에 형성시킨 비아 홀(via hole)에 금속 페이스트(paste)를 충진하는 단계 및 상기 금속 페이스트를 충진하는 단계에 의해 충진된 금속 페이스트를 용융하는 단계를 포함하는 양면 세라믹 기판 제조방법으로서, 본 발명에 의하면, 비아 홀 내부에 기포나 공극이 발생하는 것을 방지할 수 있다.

Description

양면 세라믹 기판 제조방법, 그 제조방법에 의해 제조되는 양면 세라믹 기판 및 이를 포함하는 반도체 패키지{METHOD FOR MANUFACTURING DOUBLE-SIDED CERAMIC SUBSTRATE, DOUBLE-SIDED CERAMIC SUBSTRATE SEMICONDUCTOR PACKAGE COMPRISING THIS}
본 발명은 세라믹 기판을 제조하는 방법으로서, 특히 양면에 회로 패턴이 인쇄되는 양면 세라믹 기판을 제조하는 방법에 관한 것이다.
조명, 자동차, 스마트폰 플래시 등에 사용되는 LED, ADAS 용 등에 사용되는 Laser diode, 무선통신용 RF chip 등과 같이, 열이 많이 발생하는 반도체 소자를 패키징할 때의 방열 문제와 그에 따른 신뢰성 저하를 방지하기 위해서 열전도성과 내열성이 우수한 세라믹 기판이 주로 사용된다.
이때 사용되는 DPC 세라믹 기판은 절연체인 베이스 기재(즉, 세라믹)의 상면 및 하면에 금속 전극을 각각 형성하고, 베이스 기재에 전도성 물질이 충진된 비아 홀(쓰루 홀)을 형성하여 두 금속 전극을 연결하는 구조로 형성된다.
종래의 DPC 세라믹 기판의 제조 방법은 소성된 세라믹 기재에 비아 홀을 형성한 후 전기 도금을 통해 비아 홀에 구리(Cu)를 충진한다.
동시에, 세라믹 기재의 상면 및 하면에도 구리(Cu)가 도금된다.
그런데, 이와 같이 비아 홀의 표면과 세라믹 기재의 표면에 동시에 도금되는 경우, 비아 홀의 입구 쪽이 비아 홀의 내부보다 먼저 도금이 되므로, 특수한 도금액과 도금 설비 및 특수한 도금 공정(예를 들면, 도금 및 박리의 반복)을 필요로 하여 제조 비용이 상승하는 문제점이 있다.
또한, 종래의 세라믹 기판의 제조방법은 도금 공정의 본질적인 문제로 인해 비아 홀에 구리(Cu)를 충진하는 과정에서 공극(void)이 발생하고, 공극 내에 도금액이 잔류하게 된다.
이 경우, 후속 공정(패키지) 중 고열 공정에서 비아 홀이 손상되어 공정 수율이 저하되거나, 필드에서 장시간 사용 중에 비아 홀이 손상되어 신뢰성이 심각하게 저하되는 문제점이 있다.
즉, 종래의 세라믹 기판 제조방법은 전기 도금 공정을 통해 비아 홀을 충진하기 때문에, 비아 홀에 도금액이 잔류하는 결함이 발생하는 확률이 높아 공정 수율 및 신뢰성이 저하되는 것이다.
그리고, 비아 홀의 손상이 발생하는 문제점으로 인해, 반도체 칩 패키지 후 비아 홀의 상부에 위치하는 반도체 칩이 손상되는 문제점이 있다.
또한, 비아 홀을 형성하는 방법에 있어서, 종래에는 소결된 세라믹에 Laser등을 사용하여 형성하므로 비아 홀의 직경이 증가할 수롤 형성 비용이 기하급수 적으로 증가하는 문제점이 있다.
그리고 비아 홀을 채우는 방법에 있어서도, 도금으로 비아 홀을 완전히 채우는 방식이므로, 비아 홀의 크기(직경)가 증가할수록 비아 홀 필링(via filling, 도금) 비용이 증가하는 문제점도 있다.
이상의 배경기술에 기재된 사항은 발명의 배경에 대한 이해를 돕기 위한 것으로서, 이 기술이 속하는 분야에서 통상의 지식을 가진 자에게 이미 알려진 종래기술이 아닌 사항을 포함할 수 있다.
한국등록특허공보 제10-1768330호 한국공개특허공보 제10-2016-0080430호 한국공개특허공보 제10-2016-0081479호 일본등록특허공보 제6147981호
본 발명은 상술한 문제점을 해결하고자 안출된 것으로서, 본 발명은 비아 홀 내부에 기포나 공극이 발생하는 것을 방지할 수 있는 양면 세라믹 기판 제조방법, 그 제조방법에 의해 제조되는 양면 세라믹 기판 및 이를 포함하는 반도체 패키지을 제공하는 데 그 목적이 있다.
본 발명의 일 관점에 의한 양면 세라믹 기판 제조방법은, 세라믹을 소성하기 전 상태인 그린쉬트에 비아홀(via hole)을 형성 한 후 소성한다. 이 경우 레이저 뿐만 아니라 펀치(punch) 등으로도 가능하므로 펀치의 직경만 키우면 비용증가 없이 직경크기를 쉽게 변경 가능하다. 이렇게 비아홀을 형성하여 소성한 세라믹에 금속 페이스트(paste)를 충진하는 단계 및 상기 금속 페이스트를 충진하는 단계에 의해 충진된 금속 페이스트를 용융하는 단계를 포함한다. 물론 필요에 따라 기존 방법과 같이 이미 소성된 세라믹에 laser 등을 이용하여 비아 홀을 형성한 기판에 동일한 페이스트 충진 및 페이스트 용융방법을 적용할 수 있다.
상기의 세라믹은 소결하지 않은 그린쉬트 상에서 비아 홀을 형성시킨 후 소결하는 단계에 의해 제작되는 것을 특징으로 한다.
그리고, 상기 금속 페이스트를 용융 처리한 상기 세라믹의 양 면에 시드층을 코팅하는 단계 및 상기 시드층 상에 포토리소그래피(photolithography)에 의해 전극 패턴을 형성시키는 단계를 더 포함할 수 있다.
또한, 상기 전극 패턴을 형성시키는 단계 후 전극 도금층을 형성하는 단계를 더 포함할 수 있다.
나아가, 상기 전극 도금층을 형성하는 단계 후 평탄화 연마하는 단계 및 표면 처리 및 상기 시드층을 엣칭하는 단계를 더 포함할 수 있다.
한편, 상기 금속 페이스트를 용융하는 단계 후 평탄화 연마하는 단계를 더 포함할 수 있다.
다음으로, 본 발명은 상기의 제조방법에 의해 제조되는 양면 세라믹 기판을 포함한다.
그리고, 본 발명의 일 관점에 의한 반도체 패키지는 상기의 양면 세라믹 기판 및 상기 세라믹 기판의 일 면에 실장된 반도체 소자를 포함한다.
여기서, 상기 반도체 소자는 엘이디 소자, 레이저 소자, 고주파 통신용 소자 및 파워반도체 소자 중 적어도 하나를 포함할 수 있다.
본 발명의 양면 세라믹 기판 제조방법은, 필요에 따라 비아 홀을 세라믹을 소결하기 전에 형성할 수 있으므로, 비아 홀의 크기를 증가시키더라도 비아 형성 비용이 증가하지 않는다.
그리고, 비아 홀에 전도성 물질을 도금에 의하지 않고, 금속 페이스트를 용융하는 공정에 의함으로써, 비아 홀 내부에 공극이 발생하지 않도록 하여 고열 공정에서 비아 홀 손상을 예방하고, 공정 수율 및 신뢰성을 확보할 수가 있게 한다.
또한, 비아 홀 상부에 위치할 반도체 칩의 손상을 예방하고, 비아 홀이 커지더라도 비아 홀 필링 비용이 급격하게 증가하지 않게 하여 경제적이다.
도 1은 본 발명에 의한 양면 세라믹 기판 제조방법을 플로우로 나타낸 것이다.
도 2는 본 발명에 의한 양면 세라믹 기판 제조방법에 따라 제조되는 공정을 도시한 것이다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
본 발명의 바람직한 실시 예를 설명함에 있어서, 본 발명의 요지를 불필요하게 흐릴 수 있는 공지의 기술이나 반복적인 설명은 그 설명을 줄이거나 생략하기로 한다.
도 1은 본 발명에 의한 양면 세라믹 기판 제조방법을 플로우로 나타낸 것이고, 도 2는 본 발명에 의한 양면 세라믹 기판 제조방법에 따라 제조되는 공정을 도시한 것이다.
이하, 도 1 및 도 2를 참조하여 본 발명의 일 실시예에 의한 양면 세라믹 기판 제조방법을 설명하기로 한다.
본 발명에 의한 세라믹 기판 제조방법은 양면에 전극층을 형성하기 위해 비아 홀(via hole)에 금속을 충진시키되, 기존과 같은 도금 공정에 의하지 않음으로써 비아 홀에 기포나 공극이 발생하지 않도록 하여 제조한다.
먼저 세라믹 그린쉬트(11)를 제작하고(S11), 세라믹 그린쉬트(11)에 펀치(punch)나 레이저를 이용하여 비아 홀(12)을 형성시킨 후(S12) 소결시킴으로써(S13) 비아 홀이 형성된 세라믹 쉬트(10)를 제조한다.
다른 방식으로, 소결된 세라믹(21)을 제조하고(S21), 소결된 세라믹(21) 상에 비아 홀(22)을 형성시킬 수도 있다(S22).
다만, 비아 홀이 형성된 그린쉬트를 소성하여 세라믹 시트를 형성하면(S13), 비아 홀의 크기 증가에 따른 제조 비용 증가를 최소화하고 열 방출 특성을 향상시켜 열 저항성이 감소된 세라믹 기판의 제조가 가능하다.
다음으로, 금속 페이스트를 준비하여(S31), 금속 페이스트(30)를 비아 홀에 충진한다(S30).
그리고, 본 발명은 금속 페이스트를 소결시키지 않고 금속 페이스트의 융점 이상의 온도에서 용융 열처리(melting)를 한다(S40).
필요한 경우, 페이스트 내에 존재하는 기체 성분을 제거하여 잔류하지 못하도록 하게 위해, 이 공정은 진공에서 진행할 수 있다.
금속 페이스트의 용융온도보다 낮은 온도에서 소결할 경우에는 페이스트 속 각각의 금속 입자들이 서로 연결되는 구조이므로 미세한 공극이 필연적으로 존재하게 된다.
또한, 소결 후 금속 페이스트가 심하게 수축하고, 또 상온으로 냉각 중 금속이 세라믹 기재보다 열수축이 크기 때문에 기재와 비아를 채우는 금속 사이에 수축 부정합(shrinkage mismatch)이 매우 심하게 발생한다.
그래서, 이로 인해 금속과 세라믹 기재의 계면이 분리되거나 균열이 발생할 수가 있는데, 이를 방지하기 위해 금속 페이스트에 세라믹이나 유리 성분을 첨가하여 비아 충진재의 수축율을 낮춰 shrinkage mismatch를 완화할 수 있지만, 이로 인해 소결 후 비아 충진재 중에 많은 미세 공극이 존재하게 되며, 이러한 비아 위에 도금으로 전극을 형성하면 도금액이 공극에 침투, 잔류하여 심각한 불량을 야기시킬 수가 있다.
본 발명은 이를 방지하기 위해 금속 페이스트를 용융하여 재응고 시키는 것이다. 이러한 용융 및 응고 과정을 거친 후 비아를 채우는(via filling) 금속 소재는 은(Ag), 팔라이움(Pd), 구리(Cu) 중 적어도 하나 이상을 포함한다.
그런 다음, 용융 처리된 금속 페이스트(31)를 선택적으로 평탄화 연마하여 연마된 금속 페이스트층(32)을 형성시킬 수 있다(S41).
이와 같이 금속 페이스트를 용융한 후, 세라믹과의 접합력을 강화하는 seed 층을 양면에 코팅하며(S50), 일례로 Ti(Titanium)일 수 있고 이에 한정되지는 않는다.
그리고 보호층을 양면에 코팅하며, 일례로 Cu(Copper)일 수 있고 이에 한정되지 않는다.
시드층은 금속도금을 하기 위한 코팅층이며, 금속성분의 두께, 금속층의 개수는 필요에 따라 다양하게 할 수 있다.
그리고, 포토레지스트(50) 도포 및 마스크(mask)를 통한 포토리소그래피(photolithography)를 수행하여(S60), 패턴을 형성시킨다.
이후, 전극층(60)을 도금한 후(S70), 표면처리 및 시드층을 엣칭함으로써(S80) 세라믹 기판을 제조한다. 또한, 도금(S70) 후 평탄화 연마를 수행할 수 있다(S71).
표면처리는 일례로 Ni/Au, Ni/Ag, Ni/Pd/Au 등일 수 있고 이에 한정되지는 않는다. 필요한 경우, 반도체 chip 접합을 위한 AuSn 등을 추가할 수 있다.
이상과 같이, 본 발명에 의한 양면 세라믹 기판 제조방법은 비아 홀을 금속 도금에 의하지 않고, 금속 페이스트를 충진하여 소결이 아닌 용융에 의해 채움으로써 비아 홀에 기포나 공극이 발생하지 않게 하여 기판의 신뢰성을 높일 수 있게 한다.
이상과 같은 본 발명은 예시된 도면을 참조하여 설명되었지만, 기재된 실시 예에 한정되는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않고 다양하게 수정 및 변형될 수 있음은 이 기술의 분야에서 통상의 지식을 가진 자에게 자명하다. 따라서 그러한 수정 예 또는 변형 예들은 본 발명의 특허청구범위에 속한다 하여야 할 것이며, 본 발명의 권리범위는 첨부된 특허청구범위에 기초하여 해석되어야 할 것이다.
10 : 소결된 세라믹 그린쉬트
30 : 금속 페이스트
40 : 시드층
50 : 포토 레지스트
60 : 전극층
70 : 표면층

Claims (9)

  1. 세라믹에 형성시킨 비아 홀(via hole)에 금속 페이스트(paste)를 충진하는 단계; 및
    상기 금속 페이스트를 충진하는 단계에 의해 충진된 금속 페이스트를 용융하는 단계를 포함하는,
    양면 세라믹 기판 제조방법.
  2. 청구항 1에 있어서,
    상기 세라믹은 소결하지 않은 그린쉬트 상에서 비아 홀을 형성시킨 후 소결하는 단계에 의해 제작되는 것을 특징으로 하는,
    양면 세라믹 기판 제조방법.
  3. 청구항 2에 있어서,
    상기 금속 페이스트를 용융 처리한 상기 세라믹의 양 면에 시드층을 코팅하는 단계; 및
    상기 시드층 상에 포토리소그래피(photolithography)에 의해 전극 패턴을 형성시키는 단계를 더 포함하는,
    양면 세라믹 기판 제조방법.
  4. 청구항 3에 있어서,
    상기 전극 패턴을 형성시키는 단계 후 전극 도금층을 형성하는 단계를 더 포함하는,
    양면 세라믹 기판 제조방법.
  5. 청구항 4에 있어서,
    상기 전극 도금층을 형성하는 단계 후 평탄화 연마하는 단계; 및
    표면 처리 및 상기 시드층을 엣칭하는 단계를 더 포함하는,
    양면 세라믹 기판 제조방법.
  6. 청구항 3에 있어서,
    상기 금속 페이스트를 용융하는 단계 후 평탄화 연마하는 단계를 더 포함하는,
    양면 세라믹 기판 제조방법.
  7. 청구항 2의 제조방법에 의해 제조되는,
    양면 세라믹 기판.
  8. 청구항 7의 양면 세라믹 기판; 및
    상기 세라믹 기판의 일 면에 실장된 반도체 소자를 포함하는,
    반도체 패키지.
  9. 청구항 8에 있어서,
    상기 반도체 소자는 엘이디 소자, 레이저 소자, 고주파 통신용 소자 및 파워반도체 소자 중 적어도 하나를 포함하는,
    반도체 패키지.
KR1020170142650A 2017-10-30 2017-10-30 양면 세라믹 기판 제조방법, 그 제조방법에 의해 제조되는 양면 세라믹 기판 및 이를 포함하는 반도체 패키지 Ceased KR20190048111A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020170142650A KR20190048111A (ko) 2017-10-30 2017-10-30 양면 세라믹 기판 제조방법, 그 제조방법에 의해 제조되는 양면 세라믹 기판 및 이를 포함하는 반도체 패키지
CN201880070210.4A CN111279470A (zh) 2017-10-30 2018-10-30 双面陶瓷基板的制备方法、使用该方法制备的双面陶瓷基板以及包括其的半导体封装体
PCT/KR2018/012980 WO2019088637A1 (ko) 2017-10-30 2018-10-30 양면 세라믹 기판 제조방법, 그 제조방법에 의해 제조되는 양면 세라믹 기판 및 이를 포함하는 반도체 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170142650A KR20190048111A (ko) 2017-10-30 2017-10-30 양면 세라믹 기판 제조방법, 그 제조방법에 의해 제조되는 양면 세라믹 기판 및 이를 포함하는 반도체 패키지

Publications (1)

Publication Number Publication Date
KR20190048111A true KR20190048111A (ko) 2019-05-09

Family

ID=66333258

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170142650A Ceased KR20190048111A (ko) 2017-10-30 2017-10-30 양면 세라믹 기판 제조방법, 그 제조방법에 의해 제조되는 양면 세라믹 기판 및 이를 포함하는 반도체 패키지

Country Status (3)

Country Link
KR (1) KR20190048111A (ko)
CN (1) CN111279470A (ko)
WO (1) WO2019088637A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022005097A1 (ko) * 2020-07-01 2022-01-06 주식회사 아모센스 파워모듈 및 이에 포함되는 세라믹기판 제조방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6147981A (ja) 1984-08-16 1986-03-08 日産自動車株式会社 車両用経路誘導装置
KR20160081479A (ko) 2014-12-31 2016-07-08 주식회사 케이에이치바텍 무선통신기기용 금속외장재 및 이의 제조 방법
KR20160080430A (ko) 2014-12-29 2016-07-08 (주)와이솔 휨이 개선된 세라믹 기판
KR101768330B1 (ko) 2015-10-16 2017-08-16 주식회사 케이씨씨 세라믹 회로기판 및 이의 제조방법

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1321545A (en) * 1971-12-08 1973-06-27 Ibm Method of fabricating multilayer circuits
GB2156593B (en) * 1984-03-28 1987-06-17 Plessey Co Plc Through hole interconnections
JPH03154395A (ja) * 1989-11-13 1991-07-02 Sumitomo Electric Ind Ltd 回路基板およびその製造方法
JPH1093224A (ja) * 1996-07-01 1998-04-10 Denso Corp セラミック基板用導電材料およびセラミック配線板
JPH10284836A (ja) * 1997-04-08 1998-10-23 Hitachi Ltd セラミック一括積層配線基板及びその製造方法
TW200644757A (en) * 2005-04-19 2006-12-16 Tdk Corp Multilayer ceramic substrate and production method thereof
JP5006680B2 (ja) * 2007-03-30 2012-08-22 キヤノン株式会社 インクジェット記録ヘッドおよびインクジェット記録ヘッドの製造方法
KR20090107780A (ko) * 2008-04-10 2009-10-14 삼성전기주식회사 무수축 세라믹 기판의 제조방법
JP5265256B2 (ja) * 2008-06-26 2013-08-14 日本特殊陶業株式会社 セラミック配線基板
JP5248941B2 (ja) * 2008-07-18 2013-07-31 日本特殊陶業株式会社 セラミック部品及びその製造方法
WO2011125874A1 (ja) * 2010-03-31 2011-10-13 京セラ株式会社 実装基板および実装基板の製造方法
JP5693940B2 (ja) * 2010-12-13 2015-04-01 株式会社トクヤマ セラミックスビア基板、メタライズドセラミックスビア基板、これらの製造方法
KR20170049389A (ko) * 2015-10-27 2017-05-10 주식회사 아모센스 세라믹 기판 제조 방법 및 세라믹 기판
KR102504238B1 (ko) * 2016-03-08 2023-03-02 주식회사 아모센스 세라믹 기판의 비아홀 충진 방법
CN107172808A (zh) * 2016-03-08 2017-09-15 讯芯电子科技（中山）有限公司 双面直接镀铜陶瓷电路板及其制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6147981A (ja) 1984-08-16 1986-03-08 日産自動車株式会社 車両用経路誘導装置
KR20160080430A (ko) 2014-12-29 2016-07-08 (주)와이솔 휨이 개선된 세라믹 기판
KR20160081479A (ko) 2014-12-31 2016-07-08 주식회사 케이에이치바텍 무선통신기기용 금속외장재 및 이의 제조 방법
KR101768330B1 (ko) 2015-10-16 2017-08-16 주식회사 케이씨씨 세라믹 회로기판 및 이의 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022005097A1 (ko) * 2020-07-01 2022-01-06 주식회사 아모센스 파워모듈 및 이에 포함되는 세라믹기판 제조방법

Also Published As

Publication number Publication date
WO2019088637A1 (ko) 2019-05-09
CN111279470A (zh) 2020-06-12

Similar Documents

Publication Publication Date Title
JP5093840B2 (ja) 発光素子実装用多層配線基板とその製造方法
KR102357629B1 (ko) 세라믹 기판 제조 방법
US9307637B2 (en) Metallized via-holed ceramic substrate, and method for manufacture thereof
JP5566383B2 (ja) 回路基板の製造方法、及び、これにより製造される回路基板、及び、これに用いられる回路基板用母基板
JP4926789B2 (ja) 発光素子実装用多層配線基板とその製造方法
JPWO2016092956A1 (ja) 発光装置用基板及び発光装置用基板の製造方法
TW201325330A (zh) 配線基板及其製造方法以及半導體裝置
US7018494B2 (en) Method of producing a composite sheet and method of producing a laminate by using the composite sheet
TW201543979A (zh) 多層陶瓷散熱電路基板的製造方法及其製品
JP2019102733A (ja) 配線基板、半導体装置、及び配線基板の製造方法
KR100891814B1 (ko) 저온동시소성 세라믹 기판 및 그 제조 방법
JP5397744B2 (ja) 多層セラミック基板およびこれを用いた電子部品並びに多層セラミック基板の製造方法
TW201715921A (zh) 絕緣膠體材料與多層線路結構
KR20190048111A (ko) 양면 세라믹 기판 제조방법, 그 제조방법에 의해 제조되는 양면 세라믹 기판 및 이를 포함하는 반도체 패키지
TWI581697B (zh) Method for manufacturing heat dissipation structure of ceramic substrate
KR20170104757A (ko) 세라믹 기판의 비아홀 충진 방법 및 이를 이용하여 충진된 세라믹 기판의 비아홀 충진체
JP2008159969A (ja) 回路基板、電子装置および回路基板の製造方法
KR102691326B1 (ko) 인쇄회로기판 및 패키지
KR100942944B1 (ko) 다층 박막 기판의 제조 방법 및 그 다층 박막 기판
JP2006100422A (ja) 積層コンデンサ及びその製造方法
KR101108823B1 (ko) 세라믹 기판 제조 방법
JP2013098404A (ja) セラミック基板と、そのセラミック基板を用いた電子部品モジュール
JP2006173389A (ja) 表面実装部品を搭載した回路基板の製造方法
JP2016092018A (ja) 配線基板、電子装置および電子モジュール
KR102360856B1 (ko) 세라믹 기판 및 이를 포함하는 엘이디 패키지

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20171030

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20201026

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20171030

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20211125

Patent event code: PE09021S01D

E90F Notification of reason for final refusal
PE0902 Notice of grounds for rejection

Comment text: Final Notice of Reason for Refusal

Patent event date: 20220512

Patent event code: PE09021S02D

E601 Decision to refuse application
PE0601 Decision on rejection of patent

Patent event date: 20220716

Comment text: Decision to Refuse Application

Patent event code: PE06012S01D

Patent event date: 20220512

Comment text: Final Notice of Reason for Refusal

Patent event code: PE06011S02I

Patent event date: 20211125

Comment text: Notification of reason for refusal

Patent event code: PE06011S01I