[go: up one dir, main page]

KR20190035331A - Manufacturing method of trench gate type MOSFET with rounded trench corner - Google Patents

Manufacturing method of trench gate type MOSFET with rounded trench corner Download PDF

Info

Publication number
KR20190035331A
KR20190035331A KR1020170124411A KR20170124411A KR20190035331A KR 20190035331 A KR20190035331 A KR 20190035331A KR 1020170124411 A KR1020170124411 A KR 1020170124411A KR 20170124411 A KR20170124411 A KR 20170124411A KR 20190035331 A KR20190035331 A KR 20190035331A
Authority
KR
South Korea
Prior art keywords
trench
layer
dummy
corner
rounded
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
KR1020170124411A
Other languages
Korean (ko)
Other versions
KR102365375B1 (en
Inventor
강인호
김상철
김형우
나문경
문정현
방욱
석오균
Original Assignee
한국전기연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국전기연구원 filed Critical 한국전기연구원
Priority to KR1020170124411A priority Critical patent/KR102365375B1/en
Publication of KR20190035331A publication Critical patent/KR20190035331A/en
Application granted granted Critical
Publication of KR102365375B1 publication Critical patent/KR102365375B1/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D30/6212—Fin field-effect transistors [FinFET] having fin-shaped semiconductor bodies having non-rectangular cross-sections
    • H10D30/6213—Fin field-effect transistors [FinFET] having fin-shaped semiconductor bodies having non-rectangular cross-sections having rounded corners
    • H01L29/7854—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H01L29/4236—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

The present invention relates to a manufacturing method of a trench gate type MOSFET with a rounded trench corner comprises the steps of: sequentially stacking a dummy epi layer and an etch mask on top of an n-type source layer; etching a trench using the etch mask; forming a corner of the trench roundly through heat treatment; and removing the dummy epi layer through polishing. Accordingly, in manufacturing a trench gate type MOSFET, a curvature control of the trench corner can be obtained through a dummy epi layer forming a trench through etching and having a thickness greater than a desired radius of curvature of the trench.

Description

둥근 트렌치 코너를 갖는 트렌치 게이트형 모스펫 제조방법 {Manufacturing method of trench gate type MOSFET with rounded trench corner}[0001] The present invention relates to a method of manufacturing a trench gate type MOSFET having a rounded trench corner,

본 발명은 둥근 트렌치 코너를 갖는 트렌치 게이트형 MOSFET 제조방법에 관한 것으로, 더욱 상세하게는 식각을 통해 트렌치를 형성하고 트렌치 게이트 하부 모서리에 집중하는 전계를 감소시키기 위해 열처리를 통해 상하부 모서리의 곡률을 제어하고, 화학적 기계적 연마 공정을 통해 상부 모서리가 위치하는 더미에피층을 제거함으로써 트렌치 바닥의 곡률반경을 증가시킨 트렌치 게이트형 MOSFET의 제조 방법에 대한 것이다.The present invention relates to a method of manufacturing a trench gate type MOSFET having a rounded trench corner, and more particularly, to a method of manufacturing a trench gate type MOSFET having a rounded trench corner by forming a trench through etching and controlling the curvature of upper and lower edges by heat treatment And a method of manufacturing a trench gate type MOSFET in which the radius of curvature of the bottom of the trench is increased by removing the layer on the dummy where the upper edge is located through the chemical mechanical polishing process.

트렌치 게이트형 MOSFET(Metal Oxide Semiconductor Field Effect transistor, 모스펫)는 트렌지스터(transistor) 동작의 핵심이 되는 전류 흐름의 개폐가 이루어지는 채널이 플래너 구조와 달리 수직으로 존재한다. 따라서 주어진 면적에 더 많은 채널을 형성시킬 수 있어서 전류밀도가 높아지며 온저항은 낮아지는 장점이 있다. Unlike a planar structure, a trench gate type MOSFET (Metal Oxide Semiconductor Field Effect Transistor) is a channel in which a current flow, which is a core of a transistor operation, is opened and closed. Therefore, it is possible to form more channels in a given area, thereby increasing the current density and reducing the on-resistance.

도 1은 둥근 트렌치 코너를 갖는 트렌치 게이트형 MOSFET의 대표적인 단면도이다. 일반적으로 MOSFET의 3단자인 소스전극(10), 게이트전극(17), 드레인전극(19)으로 이루어진 전극들과, n형 MOSFET에서 전자를 공급하는 n형 소스층(14), 반전에 의해 채널이 형성되는 p형 베이스층(15), p형 베이스층(15)에 의해서 발생하는 2차 항복을 감소시키고 역방향 인가시 보디 다이오드 역할을 하기 위한 p형 소스층(13), 항복전압을 유지시키는 드리프트층(18), 산화막(16), 소스전극(10)과 게이트전극(17)을 격리시키는 유전체(11), 그리고 소스전극(10) 및 드레인전극(19)의 저항을 낮추는 오믹층(12, 19)으로 구성된다. 도 1과 같이 둥근 트렌치 코너를 얻기 위해서는 일반적으로 건식식각을 통해서 트렌치를 형성한 후, 수소(H2) 또는 실란/아르곤(SiH4/Ar) 분위기에서 열처리를 해야 한다. 이 과정에서 상부코너는 식각이 되고 하부코너는 탄화규소(SiC) 성장이 일어나서 하부코너는 둥근 모양이 된다. 이때 열처리 조건을 조정하면 하부코너의 곡률 반경이 커지면서 트렌치 바닥 전체가 둥근 모양이 될 수도 있다. 둥근 모양의 트렌치 바닥을 가지면 트렌치에 인가되는 전계가 낮아져 낮은 전압에서 트렌치 게이트가 파괴되는 것을 막을 수 있다.1 is a representative cross-sectional view of a trench gate type MOSFET having rounded trench corners. An n-type source layer 14 for supplying electrons from the n-type MOSFET, and an n-type source layer 14 for supplying electrons from the n- A p-type source layer 13 for reducing the secondary breakdown caused by the p-type base layer 15 and the p-type base layer 15 and serving as a body diode when the reverse bias is applied, A drift layer 18, an oxide film 16, a dielectric 11 for isolating the source electrode 10 from the gate electrode 17 and an ohmic layer 12 for lowering the resistance of the source electrode 10 and the drain electrode 19 , 19). In order to obtain a rounded trench corner as shown in FIG. 1, a trench is generally formed by dry etching and then heat treatment is performed in hydrogen (H 2 ) or silane / argon (SiH 4 / Ar) atmosphere. In this process, the upper corner is etched and the lower corner is made of silicon carbide (SiC) and the lower corner is rounded. At this time, if the heat treatment conditions are adjusted, the radius of curvature of the lower corner increases, and the entire bottom of the trench may become round. Having a round trench bottom reduces the electric field applied to the trench and can prevent the trench gate from breaking down at low voltages.

상기의 목적을 달성하기 위해서는 상부 모서리에서는 탄화규소 식각이 일어나야 하고 하부 모서리에서는 SiC 성장이 일어나야 한다. 하지만 상부코너의 과도한 식각은 n형 소스층(14) 상단 표면을 식각하여 상단의 면적을 감소시킨다. 상단 면적이 감소하면 n형 소스층(14) 위에 형성되는 오믹층(12)의 면적이 감소하여 n형 소스층(14)의 저항이 증가한다는 문제점이 생긴다. 또한 p형 베이스층(15) 역시 식각이 일어나기 때문에 트렌치 측벽의 p형 베이스층(15)가 드러나는 면적이 증가하게 되는데, 트렌치 게이트형 MOSFET에서는 측벽을 따라서 채널이 형성되어 전류가 흐르기 때문에 측벽의 면적 증가는 채널 길이를 증가시켜 저항 성분을 증가시키는 요인이 된다.In order to achieve the above object, silicon carbide etching must be performed at the upper corner and SiC growth at the lower corner. However, excessive etching of the upper corner causes the top surface of the n-type source layer 14 to be etched to reduce the area of the top. When the top area decreases, the area of the ohmic layer 12 formed on the n-type source layer 14 decreases, and the resistance of the n-type source layer 14 increases. Also, since the p-type base layer 15 is also etched, the exposed area of the p-type base layer 15 of the trench sidewall increases. In the trench gate type MOSFET, a channel is formed along the sidewall, Increasing the channel length increases the resistance component.

US7682911US7682911

따라서 본 발명의 목적은, 식각을 통해 트렌치를 형성하고 열처리를 통해 상하부 모서리의 곡률을 제어하고 화학적 기계적 연마 공정을 통해 상부 모서리가 위치하는 더미에피층을 제거함으로써 트렌치 바닥의 곡률반경을 증가시킨 둥근 트렌치 코너를 갖는 트렌치 게이트형 MOSFET 제조방법을 제공하는 것이다.It is therefore an object of the present invention to provide a method and apparatus for forming a trench through etching to control the curvature of the upper and lower edges through heat treatment and remove the layer on the dummy where the upper edge is located through a chemical mechanical polishing process, And to provide a method of manufacturing a trench gate type MOSFET having a trench corner.

상기한 목적은, n형 소스층의 상부에 더미에피층(dummy epi layer) 및 식각마스크를 순차적으로 적층하는 단계와; 상기 식각마스크를 이용하여 트렌치를 식각하는 단계와; 열처리를 통해 상기 트렌치의 코너(coner)를 둥글게 형성하는 단계와; 연마를 통해 상기 더미에피층을 제거하는 단계를 포함하는 것을 특징으로 하는 둥근 트렌치 코너를 갖는 트렌치 게이트형 MOSFET 제조방법에 의해서 달성된다.The above-mentioned object is achieved by a method of manufacturing a semiconductor device, comprising the steps of sequentially laminating a dummy epi layer and an etch mask on an upper portion of an n-type source layer; Etching the trench using the etch mask; Forming a rounded cone of the trench through heat treatment; And removing the sidewall layer from the dummy through polishing. The method of manufacturing a trench gate type MOSFET having a rounded trench corner is also provided.

여기서, 상기 더미에피층을 제거하는 단계 이후에, 산화막 증착 및 이온주입 마스크를 형성하는 단계와; 상기 이온주입 마스크를 이용하여 p형 소스층을 형성하는 단계와; 상기 산화막을 식각하여 트렌치바닥을 형성하는 단계와; 상기 트렌치바닥 주변에 게이트 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 둥근 트렌치 코너를 갖는 트렌치 게이트형 MOSFET 제조방법에 의해서 달성된다.Forming an oxide film deposition and ion implantation mask after the step of removing the dummy layer; Forming a p-type source layer using the ion implantation mask; Etching the oxide film to form a trench bottom; And forming a gate oxide film around the bottom of the trench, wherein the gate oxide film is formed around the bottom of the trench.

여기서, 상기 더미에피층은 상기 n형 소스층이 둥글게 형성되는 것을 방지하며, 상기 더미에피층의 두께는 상기 트렌치 코너의 곡률 반경 이상으로 형성되는 것이 바람직하며, 상기 더미에피층은 드리프트층과 동일한 탄화규소(SiC) 소재로 이루어지는 것이 바람직하다.It is preferable that the n-type source layer is formed on the dummy layer so that the n-type source layer is rounded. The thickness of the dummy layer is preferably not less than the radius of curvature of the trench corner. It is preferably made of silicon carbide (SiC).

또한, 상기 열처리를 통해 상기 트렌치의 코너(coner)를 둥글게 형성하는 단계에서, 상기 더미에피층을 통해 드리프트층이 재성장(regrow)하여 상기 트렌치의 코너가 둥글게 형성되며, 상기 열처리는 1500 내지 1800℃에서 실란(SiH4), 수소(H2) 또는 아르곤(Ar) 분위기 하에서 이루어지는 것이 바람직하다.Further, in the step of forming a cone of the trench through the heat treatment, a drift layer regrows through the layer in the dummy to form a round corner of the trench, and the heat treatment is performed at a temperature of 1500 to 1800 DEG C In an atmosphere of silane (SiH 4 ), hydrogen (H 2 ), or argon (Ar).

상기 연마는 화학적 기계적 연마(chemical mechanical polishing: CMP)인 것이 바람직하다.Preferably, the polishing is chemical mechanical polishing (CMP).

상술한 본 발명의 구성에 따르면, 트렌치 게이트형 MOSFET을 제조함에 있어 열처리를 통해 상하부 모서리의 곡률을 제어하고 화학적 기계적 연마 공정을 통해 상부 모서리가 위치하는 더미에피층을 제거함으로써 트렌치 바닥의 곡률반경을 증가시킬 수 있다.According to the above-described structure of the present invention, in manufacturing the trench gate type MOSFET, the curvature of the upper and lower edges is controlled through heat treatment and the curvature radius of the bottom of the trench is removed by removing the layer on the dummy where the upper edge is located through the chemical mechanical polishing process .

도 1은 종래기술에 따른 둥근 트렌치 코너를 갖는 트렌치 게이트형 MOSFET 단면도이고,
도 2 및 도 3은 본 발명의 실시예에 따른 둥근 트렌치 코너를 갖는 트렌치 게이트형 MOSFET 제조방법의 순서도이다.1 is a sectional view of a trench gate type MOSFET having a rounded trench corner according to the prior art,
FIGS. 2 and 3 are flowcharts of a method of manufacturing a trench gate type MOSFET having a round trench corner according to an embodiment of the present invention.

이하 본 발명에 따른 둥근 트렌치 코너를 갖는 트렌치 게이트형 MOSFET 제조방법을 도면을 통해 상세히 설명한다.Hereinafter, a method of manufacturing a trench gate type MOSFET having a round trench corner according to the present invention will be described in detail with reference to the drawings.

도 2 및 도 3에 도시된 바와 같이 먼저, n형 소스층(140)의 상부에 더미에피층(115, dummy epi layer) 및 식각마스크(105)를 순차적으로 적층한다(S1).As shown in FIGS. 2 and 3, first, a dummy epi layer 115 and an etch mask 105 are sequentially stacked on the n-type source layer 140 (S1).

응용분야에 따라 정해지는 항복전압에 맞는 적당한 에피 두께 및 농도를 갖는 드리프트층(180) 및 기판(195)을 준비하고, 드리프트층(180) 및 기판(195) 위에 0.5㎛ 이상의 두께를 가지며 5×1016 에서 1×1018cm-3 범위의 농도를 가지는 p형 베이스층(150)을 이온주입 또는 에피성장을 통해 형성한다. 이러한 p형 베이스층(150)의 상부에는 0.1 내지 0.2㎛의 두께를 가지며 도핑 농도는 1×1019cm-3 이상인 n형 소스층(140)을 p형 베이스층(150)과 마찬가지로 이온주입 또는 에피성장을 통해 형성한다. n형 소스층(140)의 상부에는 트렌치(trench) 폭의 반 이하이며 도핑농도는 드리프트층(180)과 동일하거나 n형 소스층(140)과 동일한 더미에피층(115)을 형성하고, 더미에피층(115)의 상부에는 트렌치 식각을 위한 식각마스크(105)를 형성한다. 여기서 항복전압이 1200V급인 경우, 드리프트층(180)의 농도는 5×1015 에서 1×1016cm-3 범위가 적당하며, 두께는 10 에서 12㎛ 범위가 적당하다. A drift layer 180 and a substrate 195 having an appropriate epitaxial thickness and concentration suitable for the breakdown voltage determined according to the application field are prepared and a drift layer 180 and a substrate 195 are formed on the drift layer 180 and the substrate 195, A p-type base layer 150 having a concentration ranging from 10 16 to 1 x 10 18 cm -3 is formed through ion implantation or epitaxial growth. The n-type source layer 140 having a thickness of 0.1 to 0.2 μm and a doping concentration of 1 × 10 19 cm -3 or more is formed on the p-type base layer 150 by ion implantation or the like as in the case of the p- Through epitaxial growth. The dope concentration is equal to or less than half the trench width at the top of the n-type source layer 140 and the dope concentration is the same as that of the drift layer 180 or the dummy layer 115 is formed in the same dummy as the n-type source layer 140, An etch mask 105 for trench etching is formed on the epi layer 115. Here, when the breakdown voltage is 1200 V, the concentration of the drift layer 180 is suitably in the range of 5 × 10 15 to 1 × 10 16 cm -3 , and the thickness is suitably in the range of 10 to 12 μm.

더미에피층(115)의 두께는 이후의 단계에서 변형될 트렌치 코너의 곡률 반경 이상이어야 한다. 즉 바닥면 코너의 곡률반경이 트렌치폭 이하라면 그 정도 이상의 두께를 가질 필요는 없다. 더미에피층은 이후의 단계에서 트렌치 코너를 둥글게 형성하기 위해 열처리를 수행하게 되는데, 열처리에 의해 구조 중 상부에 해당하는 n형 소스층(140)이 함께 둥글게 형성되는 문제가 생기게 된다. n형 소스층(140)이 둥글게 형성되면, n형 소스층(140)의 상부에 형성될 오믹층(120)의 면적이 감소하여 저항이 증가한다는 문제가 생긴다. 따라서 더미에피층(115)을 형성하여 n형 소스층(140) 대신에 더미에피층(115)이 둥글게 형성되도록 한다.The thickness of the claw layer 115 in the dummy should be not less than the radius of curvature of the trench corner to be deformed in the subsequent step. That is, if the radius of curvature of the bottom corner is less than the trench width, it is not necessary to have a thickness equal to or greater than the trench width. The n-type source layer 140 corresponding to the upper part of the structure is formed in a round shape by heat treatment in order to form the trench corners round in the subsequent step. When the n-type source layer 140 is formed in a round shape, the area of the ohmic layer 120 to be formed on the n-type source layer 140 decreases, thereby increasing the resistance. Therefore, a crayed layer 115 is formed on the dummy so that the dummy layer 115 is rounded instead of the n-type source layer 140.

식각마스크(105)를 이용하여 트렌치를 식각한다(S2).The trench is etched using the etching mask 105 (S2).

식각마스크(105)의 소재는 일반적인 반도체 공정에 널리 사용되는 산화막을 이용할 수 있으나 이에 한정된 것은 아니며, 트렌치를 식각하는 S2 단계의 경우에도 마찬가지로 반도체 공정에 있어 통상적인 지식을 가진 자라면 쉽게 구현할 수 있는 단계에 해당하여 상세한 설명은 생략한다. 다만 기존의 식각 조건과 상이한 점은 이후의 단계에서 열처리로 인해 주의하던 마이크로 트렌치 형성을 크게 신경 쓸 필요가 없다는 점에서는 차이가 있다.The etch mask 105 may be an oxide film widely used in a general semiconductor process, but is not limited thereto. In the case of step S2 for etching the trench, the etch mask 105 may be easily formed by a person having ordinary knowledge in the semiconductor process. The detailed description will be omitted. However, it differs from the existing etching conditions in that there is no need to pay much attention to the formation of micro trenches due to heat treatment at a later stage.

열처리를 통해 트렌치 코너를 둥글게 형성한다(S3).The trench corners are rounded through heat treatment (S3).

S2 단계를 통해 형성된 트렌치의 코너를 열처리를 이용하여 둥글게 형성한다. 트렌치의 코너가 뾰족하게 형성되거나 곡률이 작을 경우 이 영역에 전계가 집중되며, 이로 인해 게이트가 망가지게 된다. 따라서 이를 해결하기 위해 더미에피층(115)을 통해 트렌치의 코너를 둥글게 형성한다.The corners of the trenches formed through step S2 are formed into a round shape by heat treatment. If the corner of the trench is sharp or the curvature is small, the electric field is concentrated in this area, and the gate is broken. Therefore, in order to solve this problem, the corners of the trench are formed round the dummy layer 115.

열처리 방법의 경우 소재가 실리콘(Si)인 경우에 주로 사용하는 방법으로 탄화규소(SiC)의 경우 실리콘 소재로 열처리를 할때와는 다른 온도 및 가스 조건으로 이루어지게 된다. 열처리는 원하는 트렌치 코너의 곡률반경을 얻을 수 있는 조건으로 조절하되, 바람직하게는 1500 내지 1800℃에서 실란(SiH4), 수소(H2) 또는 아르곤(Ar) 분위기 하에서 열처리를 수행하는 것이 좋다.In the case of the heat treatment method, silicon carbide (SiC) is mainly used in the case where the material is silicon (Si), and the temperature and gas conditions are different from those in the case of heat treatment in the silicon material. Preferably, the heat treatment is performed under a silane (SiH 4 ), hydrogen (H 2 ) or argon (Ar) atmosphere at a temperature of 1500 to 1800 ° C., preferably under a condition that a radius of curvature of a desired trench corner can be obtained.

열처리를 하게 되면 더미에피층(115)을 통해 드리프트층(180)이 재성장(regrow)하여 더미에피층(115)과 드리프트층(180)의 코너가 둥글게 형성된다. 즉 더미에피층(115)의 일부가 드리프트층(180)의 재성장에 이용되기 때문에 더미에피층(115)과 드리프트층(180)은 동일한 소재인 탄화규소로 이루어져야 한다. 이와 같이 재성장을 통해 트렌치 코너가 둥글게 형성되기 때문에 더미에피층(115)은 n형 소스층(140)이 둥글게 형성되는 것을 방지함과 동시에 드리프트층(180)의 형성에 영향을 미치기 때문에 반드시 필요한 구성에 해당한다.When the heat treatment is performed, the drift layer 180 regrows on the dummy via the claw layer 115, and the corners of the claw layer 115 and the drift layer 180 are formed on the dummy. That is, since part of the claw layer 115 on the dummy is used for regrowth of the drift layer 180, the claw layer 115 and the drift layer 180 should be made of silicon carbide, which is the same material. Since the trench corners are rounded by re-growth in this manner, the claw layer 115 on the dummy prevents the n-type source layer 140 from being rounded and affects the formation of the drift layer 180, .

연마를 통해 더미에피층(115)을 제거한다(S4).The bare layer 115 is removed from the dummy through polishing (S4).

S3 단계의 열처리를 통해 트렌치 코너를 둥글게 형성하면서 n형 소스층(140)이 함께 둥글게 형성되는 것을 방지하기 위해 n형 소스층(140)을 보호하는 더미에피층(115)을 연마를 통해 제거한다. 이때 연마는 화학적 기계적 연마(chemical mechanical polishing: CMP)가 가장 바람직하나 이에 한정되지는 않는다. 이러한 연마과정을 통해 n형 소스층(140)에 영향을 주지 않을 정도로 조건을 조절하여 더미에피층(115)을 제거할 수 있다.In order to prevent the n-type source layer 140 from being rounded together while forming the trench corners round through the heat treatment in the step S3, the dummy layer 115 is polished to remove the n-type source layer 140 . At this time, chemical mechanical polishing (CMP) is most preferable but not limited to polishing. Through such a polishing process, it is possible to control the conditions so as not to affect the n-type source layer 140 to remove the crayed layer 115 on the dummy.

산화막(135) 증착 및 이온주입 마스크를 형성한다(S5).An oxide film 135 is deposited and an ion implantation mask is formed (S5).

트렌치 코너를 둥글게 형성한 후 산화막(135)을 증착하고, 패턴 작업을 통해 이온주입 마스크를 형성한다. 이온주입 마스크는 이온주입 후 트렌치 바닥면 산화막으로 사용할 수 있도록 PECVD(plasma-enhanced chemical vapor deposition) 또는 LPCVD(low-pressure chemical vapor deposition) 등을 이용하여 산화막(135)으로 트렌치를 채우되, 트렌치가 완전히 채워지고 이온주입 마스크로써 사용할 수 있을 정도의 두께까지 채운다. 예를 들어 트렌치의 폭이 1㎛라고 한다면 2.5 내지 2.6㎛ 정도로 증착하면 충분하다. 즉 트렌치의 외부로 1 내지 2㎛ 정도 노출되도록 형성되는 것이 바람직하다.After the trench corner is rounded, an oxide film 135 is deposited, and an ion implantation mask is formed through patterning. The ion implantation mask is filled with the oxide film 135 by using plasma-enhanced chemical vapor deposition (PECVD) or low-pressure chemical vapor deposition (LPCVD) so that the ion implantation can be used as a trench bottom oxide film after ion implantation, Fill to full thickness and allow to use as ion implant mask. For example, if the width of the trench is 1 占 퐉, deposition of 2.5 to 2.6 占 퐉 is sufficient. That is, to be exposed to the outside of the trench by about 1 to 2 mu m.

이온주입 마스크를 이용하여 p형 소스층(130)을 형성한다(S6).A p-type source layer 130 is formed using an ion implantation mask (S6).

S5 단계를 통해 배치된 이온주입 마스크의 패턴을 이용하여 p형 베이스(150)에 원하는 패턴의 p형 소스층(130)을 형성한다. p형 소스층(130)은 1×1019cm-3 이상의 농도를 갖도록 만들고, 가능한한 깊게 이온주입하는 것이 항복특성에 유리하다. 바람직하게는 p형 소스층(130)이 0.3㎛ 이상의 깊이를 가지도록 이온주입할 수 있다. The p-type source layer 130 having a desired pattern is formed on the p-type base 150 using the pattern of the ion implantation mask disposed through step S5. The p-type source layer 130 is made to have a concentration of 1 x 10 19 cm -3 or more, and ion implantation as deep as possible is advantageous in yielding characteristics. Preferably, the p-type source layer 130 can be ion-implanted to have a depth of 0.3 mu m or more.

산화막(135)을 식각하여 트렌치바닥(145)을 형성한다(S7).The oxide film 135 is etched to form a trench bottom 145 (S7).

트렌치에 채워져 있는 산화막(135)을 식각하여 산화막(135)으로 이루어지며 두꺼운 두께를 가지는 트렌치바닥(145)을 형성한다. 산화막(135)을 트렌치바닥(145)으로 사용할 경우 p형 소스층(130)을 형성하기 위해 산화막(135)을 패턴한 부분에서 탄화규소가 드러나 있으므로 건식식각시 주의해야 한다. 만약 탄화규소 대비 산화막(135)의 식각비가 크지 않을 경우 p형 소스층(130)이 건식식각 과정에서 식각이 될 수 있다. 이와 같은 경우 산화막(135) 일부는 습식식각으로 제거하고, 남은 부분을 건식식각으로 정밀하게 제거하거나 아니면 전체 산화막(135)을 지우고 다시 산화막(135)을 증착하여 건식식각을 통해 트렌치바닥(145)을 형성할 수도 있다.The oxide film 135 filled in the trench is etched to form the trench bottom 145 having the oxide film 135 and having a large thickness. When the oxide film 135 is used as the trench bottom 145, silicon carbide is exposed at a portion where the oxide film 135 is patterned to form the p-type source layer 130, so care must be taken in dry etching. If the etch rate of the oxide layer 135 relative to the silicon carbide is not large, the p-type source layer 130 may be etched during the dry etching process. In this case, a part of the oxide film 135 may be removed by wet etching and the remaining part may be precisely removed by dry etching or the oxide film 135 may be removed by dry etching to remove the entire oxide film 135, May be formed.

산화막 트렌치바닥(145)의 두께는 항복전압에 따라서 달라질 수 있다. 특히 신뢰성을 담보하기 위해서는 트렌치바닥(145) 내의 최대 전계가 3MV/cm 이상을 넘어가지 않도록 트렌치바닥(145)의 두께를 설정하는 것이 바람직하다. 만약 항복전압이 1200V인 경우 1㎛ 이상의 트렌치바닥(145)을 형성하는 것이 바람직하다. The thickness of the oxide film trench bottom 145 may vary depending on the breakdown voltage. In order to ensure reliability, it is desirable to set the thickness of the trench bottom 145 so that the maximum electric field in the trench bottom 145 does not exceed 3 MV / cm. If the breakdown voltage is 1200 V, it is preferable to form the trench bottom 145 of 1 탆 or more.

트렌치바닥(145) 주변에 게이트 산화막(160)을 형성한다(S8).A gate oxide film 160 is formed around the trench bottom 145 (S8).

게이트 산화막(160)은 트렌치바닥(145)과 마찬가지로 산화막으로 이루어지는데, 탄화규소의 경우 1100℃ 이상에서 열산화 공정을 통해 산화막을 형성하며 이후에는 N2O 또는 NO 열처리를 통해서 열산화막 계면특성을 향상시키는 열처리를 수행하여 게이트 산화막(160)을 형성한다.A gate oxide film 160 is makin made of an oxide film like the trench bottom 145, in the case of the silicon carbide to form an oxide film through a thermal oxidation process at more than 1100 ℃ and to thereafter N 2 O or a thermal oxide film interface characteristic through the NO annealing A gate oxide film 160 is formed.

이후의 단계는 통상적인 트렌치 게이트형 MOSFET 공정과 동일하며, 이 분야에 대한 통상적인 지식을 가진 자라면 쉽게 구현할 수 있다. S9 단계에서는 게이트전극(170)으로 사용될 폴리실리콘을 증착하고, n형 소스층(140) 접합 깊이 정도까지 식각한다. 그 다음 S10 단계에서는 소스 컨택을 형성하기 위해 S8 단계에서 형성된 게이트 산화막(160)을 패턴 작업을 통해 일부 제거하고, 니켈(Ni) 또는 니켈/티타늄(Ni/Ti) 금속을 증착하여 열처리 함으로써 오믹층(120, 190)을 형성한다. S11 단계에서는 게이트전극(170)과 소스전극(100) 사이를 절연하기 위한 절연막(110)을 증착하고, 소스전극(100) 및 게이트전극(170)을 열고 두꺼운 패드금속을 증착하여 소스전극(100) 및 게이트전극(170)을 형성한다.The subsequent steps are identical to conventional trench-gated MOSFET processes, and can be readily implemented by one of ordinary skill in the art. In step S9, polysilicon to be used as the gate electrode 170 is deposited and etched to a depth of the n-type source layer 140 junction. Next, in step S10, a gate oxide film 160 formed in step S8 is partially removed by patterning to form a source contact, and nickel or Ni / Ti (Ni / Ti) (120, 190). An insulating film 110 for insulating the gate electrode 170 and the source electrode 100 is deposited and the source electrode 100 and the gate electrode 170 are opened to deposit a thick pad metal, And a gate electrode 170 are formed.

이와 같이 본 발명을 통해 트렌치 게이트형 MOSFET을 제조할 경우, 식각을 통해 트렌치를 형성하고 트렌치의 원하는 곡률반경과 동일한 두께의 더미에피층을 통해 트렌치 코너의 곡률 제어가 가능한 효과를 얻을 수 있다.As described above, when the trench gate type MOSFET is fabricated through the present invention, it is possible to form the trench through etching and obtain the effect of controlling the curvature of the trench corner through the dummy layer having the same thickness as the desired radius of curvature of the trench.

10, 100: 소스전극 11: 유전체
12, 19, 120, 190: 오믹층 13, 130: p형 소스층
14, 140: n형 소스 층 15, 150: p형 베이스층
16, 135: 산화막 17, 170: 게이트전극
18, 180: 드리프트층 19: 드레인전극
105: 식각마스크 110: 절연막
115: 더미에피층 145: 트렌치바닥
160: 게이트 산화막 195: 기판10, 100: source electrode 11: dielectric
12, 19, 120, 190: ohmic layer 13, 130: p-type source layer
14, 140: an n-type source layer 15, 150: a p-type base layer
16, 135: oxide film 17, 170: gate electrode
18, 180: drift layer 19: drain electrode
105: etching mask 110: insulating film
115: Pile layer to the pile 145: Trench bottom
160: gate oxide film 195: substrate

Claims (7)

둥근 트렌치 코너를 갖는 트렌치 게이트형 MOSFET 제조방법에 있어서,
n형 소스층의 상부에 더미에피층(dummy epi layer) 및 식각마스크를 순차적으로 적층하는 단계와;
상기 식각마스크를 이용하여 트렌치를 식각하는 단계와;
열처리를 통해 상기 트렌치의 코너(coner)를 둥글게 형성하는 단계와;
연마를 통해 상기 더미에피층을 제거하는 단계를 포함하는 것을 특징으로 하는 둥근 트렌치 코너를 갖는 트렌치 게이트형 MOSFET 제조방법.A method of manufacturing a trench gate MOSFET having a rounded trench corner,
sequentially stacking a dummy epi layer and an etch mask on top of the n-type source layer;
Etching the trench using the etch mask;
Forming a rounded cone of the trench through heat treatment;
And removing the sidewall layer from the dummy through polishing. ≪ RTI ID = 0.0 > 11. < / RTI > 제 1항에 있어서,
상기 더미에피층을 제거하는 단계 이후에,
산화막 증착 및 이온주입 마스크를 형성하는 단계와;
상기 이온주입 마스크를 이용하여 p형 소스층을 형성하는 단계와;
상기 산화막을 식각하여 트렌치바닥을 형성하는 단계와;
상기 트렌치바닥 주변에 게이트 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 둥근 트렌치 코너를 갖는 트렌치 게이트형 MOSFET 제조방법.The method according to claim 1,
After the step of removing the dirt layer on the dummy,
Forming an oxide film deposition and an ion implantation mask;
Forming a p-type source layer using the ion implantation mask;
Etching the oxide film to form a trench bottom;
Further comprising forming a gate oxide layer around the bottom of the trench. ≪ RTI ID = 0.0 > 11. < / RTI > 제 1항에 있어서,
상기 더미에피층은 상기 n형 소스층이 둥글게 형성되는 것을 방지하며,
상기 더미에피층의 두께는 상기 트렌치 코너의 곡률 반경 이상으로 형성되는 것을 특징으로 하는 둥근 트렌치 코너를 갖는 트렌치 게이트형 MOSFET 제조방법.The method according to claim 1,
The dummy layer prevents the n-type source layer from being rounded,
Wherein the thickness of the dummy layer is greater than a radius of curvature of the trench corner. ≪ RTI ID = 0.0 > 11. < / RTI > 제 1항에 있어서,
상기 더미에피층은 드리프트층과 동일한 탄화규소(SiC) 소재로 이루어지는 것을 특징으로 하는 둥근 트렌치 코너를 갖는 트렌치 게이트형 MOSFET 제조방법.The method according to claim 1,
Wherein the dummy layer is made of the same silicon carbide (SiC) material as the drift layer. 제 1항에 있어서,
상기 열처리를 통해 상기 트렌치의 코너(coner)를 둥글게 형성하는 단계에서, 상기 더미에피층을 통해 드리프트층이 재성장(regrow)하여 상기 트렌치의 코너가 둥글게 형성되는 것을 특징으로 하는 둥근 트렌치 코너를 갖는 트렌치 게이트형 MOSFET 제조방법.The method according to claim 1,
Wherein the step of forming the rounded cone of the trench through the heat treatment regrows a drift layer through the layer on the dummy to form a rounded corner of the trench. Method of fabricating gate type MOSFET. 제 1항에 있어서,
상기 열처리는 1500 내지 1800℃에서 실란(SiH4), 수소(H2) 또는 아르곤(Ar) 분위기 하에서 이루어지는 것을 특징으로 하는 둥근 트렌치 코너를 갖는 트렌치 게이트형 MOSFET 제조방법.The method according to claim 1,
Wherein the heat treatment is performed in a silane (SiH 4 ), hydrogen (H 2 ), or argon (Ar) atmosphere at 1500 to 1800 ° C. 제 1항에 있어서,
상기 연마는 화학적 기계적 연마(chemical mechanical polishing: CMP)인 것을 특징으로 하는 둥근 트렌치 코너를 갖는 트렌치 게이트형 MOSFET 제조방법.The method according to claim 1,
Wherein the polishing is chemical mechanical polishing (CMP). ≪ RTI ID = 0.0 > 11. < / RTI >
KR1020170124411A 2017-09-26 2017-09-26 Manufacturing method of trench gate type MOSFET with rounded trench corner Active KR102365375B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020170124411A KR102365375B1 (en) 2017-09-26 2017-09-26 Manufacturing method of trench gate type MOSFET with rounded trench corner

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170124411A KR102365375B1 (en) 2017-09-26 2017-09-26 Manufacturing method of trench gate type MOSFET with rounded trench corner

Publications (2)

Publication Number Publication Date
KR20190035331A true KR20190035331A (en) 2019-04-03
KR102365375B1 KR102365375B1 (en) 2022-02-18

Family

ID=66165665

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170124411A Active KR102365375B1 (en) 2017-09-26 2017-09-26 Manufacturing method of trench gate type MOSFET with rounded trench corner

Country Status (1)

Country Link
KR (1) KR102365375B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116598347A (en) * 2023-07-19 2023-08-15 北京昕感科技有限责任公司 SiC MOSFET cell structure, device and preparation method with curved gate trench

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003007676A (en) * 2001-06-18 2003-01-10 Sony Corp Method for manufacturing semiconductor device
JP2006351637A (en) * 2005-06-13 2006-12-28 Shibaura Mechatronics Corp Etching method and device manufacturing method
JP2009049138A (en) * 2007-08-17 2009-03-05 Spansion Llc Manufacturing method of semiconductor device
US7682911B2 (en) 2007-03-16 2010-03-23 Hynix Semiconductor Inc. Semiconductor device having a fin transistor and method for fabricating the same
KR101051809B1 (en) * 2009-02-17 2011-07-25 매그나칩 반도체 유한회사 High voltage device and manufacturing method thereof
KR20140139090A (en) * 2012-04-19 2014-12-04 가부시키가이샤 덴소 Silicon carbide semiconductor device and method for manufacturing same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003007676A (en) * 2001-06-18 2003-01-10 Sony Corp Method for manufacturing semiconductor device
JP2006351637A (en) * 2005-06-13 2006-12-28 Shibaura Mechatronics Corp Etching method and device manufacturing method
US7682911B2 (en) 2007-03-16 2010-03-23 Hynix Semiconductor Inc. Semiconductor device having a fin transistor and method for fabricating the same
JP2009049138A (en) * 2007-08-17 2009-03-05 Spansion Llc Manufacturing method of semiconductor device
KR101051809B1 (en) * 2009-02-17 2011-07-25 매그나칩 반도체 유한회사 High voltage device and manufacturing method thereof
KR20140139090A (en) * 2012-04-19 2014-12-04 가부시키가이샤 덴소 Silicon carbide semiconductor device and method for manufacturing same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116598347A (en) * 2023-07-19 2023-08-15 北京昕感科技有限责任公司 SiC MOSFET cell structure, device and preparation method with curved gate trench
CN116598347B (en) * 2023-07-19 2023-09-29 北京昕感科技有限责任公司 SiC MOSFET cell structure with curved gate trench, device and preparation method

Also Published As

Publication number Publication date
KR102365375B1 (en) 2022-02-18

Similar Documents

Publication Publication Date Title
JP7279277B2 (en) Multiple shield trench gate FET
US7459365B2 (en) Method for fabricating a semiconductor component
US8791002B2 (en) Semiconductor device and fabrication method for the same
TWI500150B (en) Semiconductor device and method having vertical charge compensation structure and secondary surface connection layer
US7524726B2 (en) Method for fabricating a semiconductor device
CN108807168B (en) Power rectifier
WO2017043607A1 (en) Device for annealing trench of vertical silicon carbide semiconductor device, method for manufacturing vertical silicon carbide semiconductor device, and vertical silicon carbide semiconductor device
JP5298565B2 (en) Semiconductor device and manufacturing method thereof
US20080173969A1 (en) Configuration of high-voltage semiconductor power device to achieve three dimensionalcharge coupling
US11245016B2 (en) Silicon carbide trench semiconductor device
CA2790741A1 (en) Method for manufacturing semiconductor device
CN111048420B (en) Method for manufacturing lateral double-diffused transistor
US8017494B2 (en) Termination trench structure for mosgated device and process for its manufacture
JP2018082057A (en) Semiconductor device and manufacturing method of semiconductor device
JP4842527B2 (en) Manufacturing method of semiconductor device
TW201133641A (en) Method for forming a thick bottom oxide (TBO) in a trench MOSFET
JP5715461B2 (en) Manufacturing method of semiconductor device
US7391077B2 (en) Vertical type semiconductor device
JP4075150B2 (en) Silicon carbide semiconductor device and manufacturing method thereof
CN110223959A (en) The Metal Oxide Semiconductor Field Effect Transistor and preparation method thereof of depth groove
JP4622905B2 (en) Method of manufacturing insulated gate semiconductor device
KR20190035331A (en) Manufacturing method of trench gate type MOSFET with rounded trench corner
TWI460823B (en) Method for manufacturing trench type metal oxide semiconductor field effect transistor
KR20190006313A (en) Manufacturing method of trench gate type silicon carbide MOSFET with thick trench bottom
US11398558B2 (en) Silicon carbide semiconductor device

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20170926

PG1501 Laying open of application
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20200326

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20170926

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20210628

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20220126

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20220216

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20220216

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20250211

Start annual number: 4

End annual number: 4