KR20190027700A - 전계효과 트랜지스터 - Google Patents
전계효과 트랜지스터Info
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Abstract
본 발명의 실시예에 따른 전계효과 트랜지스터는 서로 대향하는 제1 면 및 제2 면을 갖고, 상기 제1 면에 트렌치가 형성된 기판, 상기 트렌치 내에 배치되고, 제1 반도체층 및 상기 제1 반도체층 상의 제2 반도체층을 포함하는 활성층, 상기 기판의 상기 제1 면 상으로부터 상기 활성층 상으로 연장된 소스 또는 드레인 전극 및 상기 기판의 상기 제2 면 상에 배치되고, 상기 기판을 관통하여 상기 소스 또는 드레인 전극과 전기적으로 연결된 후면전극을 포함할 수 있다.
Description
본 발명은 전계효과 트랜지스터에 관한 것으로서, 보다 상세하게는, 이종 접합된 복수의 반도체층을 갖는 전계효과 트랜지스터에 관한 것이다.
정보통신 기술의 급격한 발달에 따라, 초고속, 대용량의 신호 전송을 위한 통신 기술에 대한 요구가 증가되고 있다. 특히 무선통신기술에서 개인 휴대폰, 위성통신, 군사용 레이더, 방송통신, 통신용 중계기 등의 수요가 점점 확대됨에 따라, 마이크로파와 밀리미터파 대역의 초고속 정보통신 시스템에 필요한 고속 및 고전력 전자소자에 대한 연구가 활발히 진행되고 있다.
대표적인 전력 전자소자로는 질화물계 고 전자 이동도 트랜지스터(HEMT: High-Electron-Mobility Transistor, 이하 HEMT)가 있다. HEMT는 서로 다른 에너지 밴드갭을 가지는 이종 반도체 층의 분극(polarization) 특성으로 인해 2차원 전자가스(2-dimensional electron gas, 이하 2DEG)를 형성한다. 2DEG는 소스와 드레인 전극 사이에 채널을 형성하며, 게이트 전극의 바이어스 전압에 의해 제어된다. HEMT는 높은 항복전압 및 빠른 응답속도로 인해 고전압 및 고주파 시스템에 적용될 수 있다.
본원 발명이 해결하고자 하는 기술적 과제는, 양산성 및 재현성이 향상된 전계효과 트랜지스터를 제공하는데 있다.
본 발명의 실시예들에 따른 전계효과 트랜지스터는, 서로 대향하는 제1 면 및 제2 면을 갖고, 상기 제1 면에 트렌치가 형성된 기판; 상기 트렌치 내에 배치되고, 제1 반도체층 및 상기 제1 반도체층 상의 제2 반도체층을 포함하는 활성층; 상기 기판의 상기 제1 면 상으로부터 상기 활성층 상으로 연장된 소스 또는 드레인 전극; 및 상기 기판의 상기 제2 면 상에 배치되고, 상기 기판을 관통하여 상기 소스 또는 드레인 전극과 전기적으로 연결된 후면전극을 포함할 수 있다.
본 발명의 실시예들에 따른 전계효과 트랜지스터는 그 상면에 트렌치가 형성된 기판; 상기 트렌치 내에 배치되고, 제1 반도체층 및 상기 제1 반도체층 상의 제2 반도체층을 포함하는 채널층; 상기 기판의 상기 상면 상으로부터 상기 채널층 층의 상면 상으로 연장된 소스 또는 드레인 전극; 및 상기 기판을 관통하며, 상기 소스 또는 드레인 전극과 전기적으로 연결된 관통전극을 포함할 수 있다.
본 발명의 실시예들에 따른 전계효과 트랜지스터는 이종 접합된 화합물 반도체 층이 트렌치 내에 격리된 구조를 가질 수 있으며, 기판의 아래에 소스 또는 드레인 전극과 연결된 후면 전극이 배치될 수 있다. 이에 따라, 기판 내의 스트레스가 완화되고, 열방출 효율이 증가되며, 양산성 및 재현성이 향상된 전계효과 트랜지스터가 제공될 수 있다.
도 1은 본 발명의 실시예들에 따른 전계효과 트랜지스터를 설명하기 위한 단면도이다.
도 2는 도 1의 A 부분을 확대한 확대도이다.
도 3a 내지 도 3g는 본 발명의 실시예들에 따른 전계효과 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
도 2는 도 1의 A 부분을 확대한 확대도이다.
도 3a 내지 도 3g는 본 발명의 실시예들에 따른 전계효과 트랜지스터의 제조방법을 설명하기 위한 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’ 및/또는 ‘포함하는(comprising)’은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하 도면들을 참조하여 본 발명의 실시예들에 따른 전계효과 트랜지스터에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 전계효과 트랜지스터를 설명하기 위한 단면도이다. 도 2는 도 1의 A 부분을 확대한 확대도이다.
도 1 및 도 2를 참조하면, 본 발명의 실시예들에 따른 전계효과 트랜지스터는 기판(100), 활성층(110), 베리어 막(105), 게이트 전극(130), 제1 전극(122), 제2 전극(124) 및 후면 전극(140)을 포함할 수 있다.
기판(100)은 반도체 기판일 수 있다. 기판(100)은, 예컨대, 실리콘(Si) 기판, 실리콘 카바이드(SiC) 기판, 사파이어(sapphire) 기판, 갈륨나이트라이드(GaN) 기판, 알루미늄 나이트라이드(AlN) 기판 또는 다이아몬드(diamond) 기판일 수 있다. 기판(100)은 제1 면(100u) 및 제1 면(100u)과 대향하는 제2 면(100l)을 가질 수 있다. 기판(100)의 제1 면(100u)에 트렌치(T)가 형성될 수 있다. 트렌치(T)는 기판(100)의 제1 면(100u)으로부터 기판(100)의 제2 면(100l)을 향하여 함몰된 형태를 가질 수 있다. 또한, 기판(100)을 관통하는 비아 홀(VH)이 형성될 수 있다. 비아 홀(VH)은 기판(100)의 제2 면(100l)으로부터 기판(100)의 제1 면(100u)을 향하여 형성된 것일 수 있다. 예컨대, 비아 홀(VH)은 기판(100)의 제2 면(100l)으로부터 멀어질수록 좁은 폭을 가질 수 있다. 기판(100), 트렌치(T) 및 비아 홀(VH)은, 도 3a 내지 도 3g를 참조하여 보다 상세히 후술된다.
활성층(110)이 트렌치(T) 내에 배치될 수 있다. 활성층(110)은 제1 전극(122)과 제2 전극(124) 사이에 채널영역을 형성하는 층으로써, 반도체층일 수 있다. 활성층(110)은 서로 이종접합(Hetero-junction)된 제1 반도체 층(112) 및 제2 반도체 층(114)을 포함할 수 있다.
구체적으로, 제1 반도체 층(112)은 트렌치(T)의 하부에 배치되어 트렌치(T)의 바닥면(Tb)과 접촉할 수 있다. 제1 반도체 층(112)은 Ⅲ-Ⅴ족 반도체 화합물을 포함할 수 있다. 제1 반도체 층(112)은, 예컨대, 갈륨 나이트라이드(GaN) 및 갈륨 아세나이드(GaAs) 등을 포함할 수 있다.
제2 반도체 층(114)이 제1 반도체 층(112) 상에 배치될 수 있다. 제2 반도체 층(114)의 상면은 기판(100)의 제1 면(100u)과 동일한 레벨에 위치할 수 있다. 제2 반도체 층(114)은 제1 반도체 층(112)과 직접 접촉할 수 있다. 제2 반도체 층(114)은 제1 반도체 층(112)과 이종 접합됨에 따라, 그 내부에 2차원 전자 가스 (2 Dimensional Electron Gas: 2DEG) 영역이 형성될 수 있다. 2차원 전자 가스 영역은 제1 전극(122) 및 제2 전극(124) 사이의 전류 통로, 즉, 채널영역으로 이용될 수 있다. 제2 반도체 층(114)은 Ⅲ-Ⅴ족 반도체 화합물 중 제1 반도체 층(112)과 다른 물질을 포함할 수 있다. 제2 반도체 층(114)은 예컨대, AlN, InN, AlGaN, InGaN, AlInN, AlGaInN, AlGaAs 및 InAlAs를 포함할 수 있다. 제2 반도체 층(114)은 제1 반도체 층(112)보다 넓은 밴드 갭을 가질 수 있다. 제2 반도체 층(114)은 제1 반도체 층(112)과 격자 상수가 다를 수 있다.
일 예에 따르면, 제2 반도체 층(114)은 다층 구조를 가질 수 있다. 이 경우, 제2 반도체 층(114)은 AlN, InN, AlGaN, InGaN, AlInN, AlGaInN, AlGaAs 및 InAlAs 중 서로 다른 물질을 포함하는 복수의 화합물 반도체층을 포함할 수 있다.
베리어 막(105)이 트렌치(T)의 내측면(Ts)과 활성층(110)의 사이에 배치될 수 있다. 도 2에 도시된 바와 같이, 베리어 막(105)은 트렌치(T)의 내측면(Ts)을 완전히 덮을 수 있다. 다시 말해서, 트렌치(T)의 내측면(Ts)과 활성층(110)은 베리어 막(105)을 사이에 두고 서로 이격될 수 있다. 베리어 막(105)은, 예컨대, 실리콘 질화막(SiNX) 또는 실리콘 산화막(SiOX)을 포함할 수 있다. 베리어 막(105)의 상면은 기판(100)의 제1 면(100u) 및 제2 반도체 층(114)의 상면과 동일한 레벨에 위치할 수 있다. 베리어 막(105)의 상면, 기판(100)의 제1 면(100u) 및 제2 반도체 층(114)의 상면은 공면을 이룰 수 있다.
제1 전극(122) 및 제2 전극(124)이 기판(100) 및 활성층(110) 상에 배치될 수 있다. 제1 전극(122) 및 제2 전극(124)은 기판(100)의 제1 면(100u) 상으로부터 활성층(110)의 상면 상으로 연장될 수 있다. 제1 전극(122)은 비아 홀(VH)에 의해 하면(122l)의 일부가 노출될 수 있다. 제2 전극(124)은 제1 전극(122)과 이격되어 배치될 수 있다. 제1 전극(122)은 소스 전극 또는 드레인 전극일 수 있다. 제2 전극(124)은 소스 전극 및 드레인 전극 중 제1 전극(122)과 다른 하나일 수 있다. 제1 전극(122) 및 제2 전극(124)은 티타늄(Ti) 및 알루미늄(Al)을 포함할 수 있다.
게이트 전극(130)이 활성층(110) 상에 배치될 수 있다. 게이트 전극(130)은 제2 반도체 층(114)과 접할 수 있다. 게이트 전극(203)은 하부의 폭보다 상부의 폭이 큰 형태로 제공될 수 있다. 예컨대, 게이트 전극(130)은 T 형상 또는 감마(Γ) 형상을 가질 수 있다. 게이트 전극(130)은 니켈(Ni), 금(Au), 티타늄(Ti), 백금(Pt) 또는 이들의 조합을 포함할 수 있다. 일 예에 따르면, 게이트 전극(130)은 다층구조를 가질 수 있다. 예컨대, 활성층(110)이 AlGaN/GaN 이종접합 구조를 갖는 경우, 게이트 전극(130)은 Ni/Au의 다층 구조를 가질 수 있다. 예컨대, 활성층(110) AlGaAs/InGaAs 또는 AlGaAs/GaAs 이종접합 구조를 갖는 경우, 게이트 전극(130)은 Ti/Pt/Au의 다층 구조를 가질 수 있다.
후면 전극(140)이 기판(100)의 제2 면(100l) 상에 배치될 수 있다. 후면 전극(140)은 금(Au), 구리(Cu) 또는 니켈(Ni)을 포함할 수 있다. 후면 전극(140)의 두께는, 예컨대, 1μm보다 클 수 있다. 후면 전극(140)은 비아 홀(VH)을 통하여 제1 전극(122)과 전기적으로 연결될 수 있다. 후면 전극(140)은 제1 전극에 그라운드 전위를 제공하는 접지 전극으로 기능할 수 있다. 후면 전극(140)이 기판의 제2 면(100l) 상에 배치됨에 따라 전계효과 트랜지스터의 방열 성능이 향상될 수 있다.
일 예에 따르면, 후면 전극(140)은 기판(100)을 관통하여 제1 전극(122)과 전기적으로 연결될 수 있다. 구체적으로, 후면 전극(140)은 기판(100)의 제2 면(100l)으로부터 비아 홀(VH)의 내부로 연장되어, 비아 홀(VH)의 내벽 및 제1 전극(122)의 하면(122l)의 일부를 덮을 수 있다. 후면 전극(140)은 제1 전극(122)의 하면(122l)과 직접 접촉할 수 있다. 그러나 본 발명의 실시예가 이에 제한되는 것은 아니다. 다른 예에 따르면, 제1 전극(122)과 후면 전극(140)의 사이에 관통전극이 배치될 수 있다.
도 3a 내지 도 3g는 본 발명의 실시예들에 따른 전계효과 트랜지스터의 제조방법을 설명하기 위한 단면도들이다. 앞서 언급한 구성들과 동일한 참조번호로 표시된 구성들은 특별히 언급하지 않는 한 앞서 언급한 구성들과 동일한 물질을 포함할 수 있다.
도 3a를 참조하여, 기판(100)을 준비할 수 있다. 기판(100)은 단일 층(single layer)일 수 있다. 일 예에 따르면, 기판(100)은 단결정 구조를 가질 수 있다. 다시 말해서, 기판(100)은 제1 면(100u)으로부터 제2 면(100l) 까지 균일한 결정구조를 가질 수 있다. 예컨대, 기판(100)은 제1 면(100u) 및 제2 면(100l)은 [111] 결정면을 포함할 수 있다. 기판(100)의 제1 면(100u) 상에 식각 공정을 수행하여 트렌치(T)를 형성할 수 있다. 트렌치(T)를 형성하기 위한 식각 공정은 건식 식각 또는 습식 식각을 포함할 수 있다. 일 예에 따르면, 식각 공정은 플라즈마 상태로 여기된 식각 가스를 이용하여 수행될 수 있다. 식각 가스는 식각될 기판(100)의 종류에 따라 상이할 수 있다. 예컨대, 기판(100)이 실리콘 기판인 경우, 식각 가스는 SF6 계열의 가스일 수 있다. 예컨대, 기판(100)이 갈륨 아세나이드(GaAs) 기판인 경우, 식각 가스는 BCl3/Cl2 또는 Cl2 계열의 가스일 수 있다. 예컨대, 기판(100)이 실리콘 카바이드(SiC) 기판인 경우, 식각 가스는 SF6/O2 계열의 가스일 수 있다. 기판(100)이 단일 층을 가짐에 따라, 트렌치(T)는 일 회의 식각공정으로 형성될 수 있다.
도 3b를 참조하면, 기판(100) 상에 마스크막(103)을 형성할 수 있다. 마스크막(103)은 기판(100)의 제1 면(100u) 및 트렌치(T)의 내면을 컨포멀하게 덮을 수 있다. 마스크막(103)은 PECVD(Plasma-Enhanced Chemical Vapor Deposition) 공정 또는 에피택시얼 공정을 이용하여 형성될 수 있다. 마스크막(103)은 예컨대, 실리콘 질화막(SiNX) 및/또는 실리콘 산화막(SiOX)을 포함할 수 있다.
도 3c를 참조하면, 트렌치(T) 내에 제1 반도체 층(112) 및 제2 반도체 층(114)을 형성할 수 있다. 제1 반도체 층(112) 및 제2 반도체 층(114)을 형성하기 전에, 마스크막(103)의 일부를 제거하여, 트렌치(T)의 바닥면(Tb)의 적어도 일부를 노출시킬 수 있다. 이때, 트렌치(T)의 내측면 상에 형성된 마스크막(103)의 일부는 제거되거나 또는 잔존될 수 있다. 마스크막(103)의 일부를 제거하는 것은 식각 공정을 이용하여 수행될 수 있다. 마스크막(103)의 일부를 제거하기 위한 식각 공정은 습식 식각 또는 건식 식각 공정을 포함할 수 있다. 예컨대, 건식 식각 공정은 RIE(Reactive Ion Etching), MERIE(Magnetically Enhanced Reactive Ion Etching) 또는 ICP(Inductively Coupled Plasma) 등의 장비 내에서 CF4 또는 SF6 계열의 식각 가스를 이용하여 수행될 수 있다. 에컨대, 습식 식각의 경우, BOE(Buffered Oxide Etch) 용액을 이용하여 수행될 수 있다.
이어서, 트렌치(T) 내에 제1 반도체 층(112) 및 제2 반도체 층(114)을 순차적으로 형성할 수 있다. 제2 반도체 층(114)은 제1 반도체 층(112)의 표면 상에 직접 형성될 수 있다. 제1 반도체 층(112) 및 제2 반도체 층(114)은 서로 직접 접합되어 활성층(110)을 구성할 수 있다. 제1 반도체 층(112) 및 제2 반도체 층(114)을 형성하는 것은 에피택시얼 공정을 이용하여 수행될 수 있다. 제1 반도체 층(112) 및 제2 반도체 층(114)을 형성하기 위한 에피택시얼 공정은, 에컨대, 유기 금속 화학 기상증착(metal-organic chemical vapor deposition: MOCVD) 및 분자선 에피택시(molecular beam epitaxy: MBE)를 포함할 수 있다. 제1 반도체 층(112) 및 제2 반도체 층(114)이 트렌치(T) 내에 격리되어 형성됨에 따라, 기판(100) 내의 스트레스가 완화될 수 있으며, 후술될 비아 홀(VH) 형성 공정이 단순해질 수 있다.
도 3d를 참조하면, 평탄화 공정을 수행하여, 기판의 제1 면(100u)을 노출시킬 수 있다. 평탄화 공정에 의해 마스크막(103)의 다른 일부가 제거되어, 활성층(110) 및 트렌치(T)의 내측면(Ts) 사이의 베리어 막(105)이 형성될 수 있다.
도 3e를 참조하면, 기판(100) 및 활성층(110) 상에 제1 전극(122) 및 제2 전극(124)을 형성할 수 있다. 제1 전극(122) 및 제2 전극(124)을 형성하는 것은 기판(100) 상에 패터닝 공정, 증착 공정, 리프트-오프 공정 및 열처리 공정을 수행하는 것을 포함할 수 있다.
일 예에 따르면, 기판(100) 상에 절연 패턴을 형성할 수 있다. 절연 패턴은 포토 레지스트를 포함할 수 있으며, 포토리소그래피 공정 통해 형성될 수 있다. 이어서, 기판(100) 및 절연 패턴 상에 증착 공정을 수행하여 제 1 금속막 및 제 2 금속막을 순차적으로 형성할 수 있다. 제1 금속막 및 제2 금속막은 각각 티타늄막(Ti layer) 및 알루미늄 막(Al layer)일 수 있다. 증착 공정은, 예컨대, E-beam Evaporator 공정을 포함할 수 있다. 이어서, 리프트 오프 공정을 수행하여, 제1 금속막 및 제2 금속막으로부터 서로 이격된 제1 전극(122) 및 제2 전극(124)을 형성할 수 있다. 이어서, 급속 열처리(rapid thermal annealing) 공정을 수행하여, 제1 전극(122) 및 제2 전극(124)과 제2 반도체 층(114)의 사이에 오믹 접촉(Ohmic contact)을 형성할 수 있다. 그러나 이에 제한되는 것은 아니다. 예컨대, 제1 금속막 및 제2 금속막은 다양한 증착 공정에 의해 형성될 수 있으며, 그에 따라 공정 순서가 변경될 수 있다.
도 3f를 참조하면, 활성층(110) 상에 게이트 전극(130)을 형성할 수 있다. 게이트 전극(130)을 형성하는 것은 기판(100) 상에 증착 공정, 열처리 공정 및 패터닝 공정을 수행하는 것을 포함할 수 있다.
도 3g를 참조하면, 기판(100)의 일부를 제거하여, 기판(100)을 관통하는 비아 홀(VH)을 형성할 수 있다. 비아 홀(VH)은 기판(100)을 제2 면(100l)으로부터 제1 면(100u)으로 관통하도록 형성될 수 있다. 비아 홀(VH)은 제2 면(100l)에 가까워질수록 큰 폭을 가질 수 있다. 구체적으로, 기판(100)의 제2 면(100l) 상에 기판(100)의 제2 면(100l)의 일부를 노출하는 식각 마스크를 형성할 수 있다. 식각 마스크를 이용하여, 제1 전극(122)의 하면(122l)이 노출될 때까지 기판(100)을 식각할 수 있다. 비아 홀(VH)을 형성하기 위한 식각 공정은 건식 식각 공정을 포함할 수 있다. 일 예에 따르면, 건식 식각 공정은 플라즈마 상태로 여기된 식각 가스를 이용하여 수행될 수 있다. 식각 가스는 식각될 기판(100)의 종류에 따라 상이할 수 있다. 예컨대, 기판(100)이 실리콘(Si) 기판인 경우, 식각 가스는 육불화황(SF6) 계열의 가스일 수 있다. 예컨대, 기판(100)이 갈륨 아세나이드(GaAs) 기판인 경우, 식각 가스는 BCl3/Cl2 또는 Cl2 계열의 가스일 수 있다. 예컨대, 기판(100)이 실리콘 카바이드(SiC) 기판인 경우, 식각 가스는 SF6/O2 계열의 가스일 수 있다. 기판(100)이 단일층으로 형성됨에 따라, 비아 홀(VH)은 일 회의 식각공정으로 형성될 수 있다. 다시 말해서, 기판(100)이 단일층으로 형성됨에 따라, 비아 홀(VH) 형성시 에피택시얼 층에 대한 식각 공정이 생략될 수 있다.
다시 도 1을 참조하면, 증착 공정을 이용하여, 기판(100)의 제2 면(100l) 상에 배치되고, 제1 전극(122)과 전기적으로 연결되는 후면 전극(140)을 형성할 수 있다. 일 예에 따르면, 기판(100)의 제2 면(100l), 비아 홀(VH)의 내면 및 제1 전극(122)의 하면(122l)의 일부를 덮는 씨드층(seed layer)을 형성할 수 있다. 씨드층은 컨포멀하게 형성될 수 있다. 씨드층은 티타늄(Ti) 및 구리(Cu)를 포함할 수 있다. 이어서, 씨드층을 이용한 전기도금 공정을 수행하여, 후면 전극(140)을 형성할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (1)
- 서로 대향하는 제1 면 및 제2 면을 갖고, 상기 제1 면에 트렌치가 형성된 기판;
상기 트렌치 내에 배치되고, 제1 반도체층 및 상기 제1 반도체층 상의 제2 반도체층을 포함하는 활성층;
상기 기판의 상기 제1 면 상으로부터 상기 활성층 상으로 연장된 소스 또는 드레인 전극; 및
상기 기판의 상기 제2 면 상에 배치되고, 상기 기판을 관통하여 상기 소스 또는 드레인 전극과 전기적으로 연결된 후면전극을 포함하는 전계효과 트랜지스터.
Applications Claiming Priority (2)
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20220102553A (ko) * | 2021-01-13 | 2022-07-20 | 한국전자통신연구원 | 전력 반도체 소자의 제조 방법 |
| KR20220117143A (ko) * | 2021-02-15 | 2022-08-23 | 한국전자통신연구원 | 고전자 이동도 트랜지스터 소자 및 그 제조 방법 |
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2018
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