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KR102055839B1 - 질화계 반도체 소자 - Google Patents

질화계 반도체 소자 Download PDF

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KR102055839B1
KR102055839B1 KR1020130025249A KR20130025249A KR102055839B1 KR 102055839 B1 KR102055839 B1 KR 102055839B1 KR 1020130025249 A KR1020130025249 A KR 1020130025249A KR 20130025249 A KR20130025249 A KR 20130025249A KR 102055839 B1 KR102055839 B1 KR 102055839B1
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insulating layer
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algan
gan
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이재훈
박찬호
이남영
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삼성전자주식회사
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Abstract

본 발명의 기술적 사상은 노멀리 오프 특성을 유지하고, 공정의 단순화 및 재현성을 높일 수 있으며, 균일한 온(on) 저항 및 문턱 전압(Vth)을 확보할 있는 질화계 반도체 소자를 제공한다. 그 질화계 반도체 소자는 기판; 상기 기판 상에 형성된 GaN층; 상기 GaN층 상에 형성된 AlGaN층; 상기 AlGaN층 상에 질화계 반도체로 형성된 채널 차단층; 상기 채널 차단층 상에 형성된 게이트 절연층; 및 상기 게이트 절연층 상에 형성된 게이트 전극;를 포함한다.

Description

질화계 반도체 소자{Nitride based semiconductor device}
본 발명의 기술적 사상은 반도체 소자에 관한 것으로, 특히 노멀리 오프(Normally off) 특성을 갖는 질화계 반도체 소자에 관한 것이다.
전력 변환 시스템에 있어서, 파워 스위칭 소자의 효율이 전체 시스템의 효율을 좌우할 수 있다. 스위칭 소자로서, 실리콘(Si)을 이용한 파워 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)나 IGBT(Insulated Gate Bipolar Transistor)를 대부분 사용하였으나, 실리콘 자체의 재료적인 한계로 인하여 스위칭 소자의 효율 증가에 한계가 있다.
이러한 실리콘의 재료적인 한계를 벗어나기 위한 시도로서, 고전자 이동도 트랜지스터(High electron mobility transistor, 이하, 'HEMT'라 한다)에 대한 연구가 활발히 진행되고 있다. HEMT는 전기적 분극(polarization) 특성이 서로 다른 반도체층들을 포함하며, 이러한 HEMT에서 상대적으로 큰 분극률을 갖는 반도체층은 그와 이종 접합된 다른 반도체층에 2차원 전자가스(2-dimensional electron gas, 이하, '2DEG'라 한다)를 유발할 수 있다. 2DEG는 드레인 전극과 소스 전극 사이의 채널로서 이용되며, 이러한 채널을 흐르는 전류는 게이트 전극에 인가되는 바이어스 전압에 의해 제어될 수 있다. 한편, 전형적인 구조의 HEMT, 예를 들어 III족 질화물 반도체에 의한 이종 접합을 이용한 HEMT는 노멀리 온(normally on) 특성을 가지며, 그러한 노멀리 온 특성으로 인해 전력 소비가 높다는 단점이 있다.
본 발명의 기술적 사상은 노멀리 오프 특성을 유지하고, 공정의 단순화 및 재현성을 높일 수 있으며, 균일한 온(on) 저항 및 문턱 전압(Vth)을 확보할 수 있는 질화계 반도체 소자를 제공하는 데에 있다.
상기 과제를 해결하기 위하여, 본 발명의 기술적 사상은 기판; 상기 기판 상에 형성된 GaN층; 상기 GaN층 상에 형성된 AlGaN층; 상기 AlGaN층 상에 질화계 반도체로 형성된 채널 차단층; 상기 채널 차단층 상에 형성된 게이트 절연층; 및 상기 게이트 절연층 상에 형성된 게이트 전극;을 포함하는 질화계 반도체 소자를 제공한다.
본 발명의 일 실시예에 있어서, 상기 채널 차단층은 MgxC1 - xN (0 ≤ x ≤ 1)으로 형성될 수 있다. 또한, 전하 중성화(charge neutrality)를 통해 상기 게이트 전극 하부의 채널을 차단하기 위하여, 상기 채널 차단층은 음(-) 전하를 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 GaN층은 반절연층(Semi-insulating layer) 및 채널층을 포함할 수 있다. 예컨대, 상기 반절연층은 고저항 GaN층으로 형성되고, 상기 채널층은 도핑된 GaN층으로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 기판 상에 버퍼층을 포함할 수 있고, 상기 기판은 Si, Al2O3, SiC, AlN, 및 GaN 중 어느 하나로 형성될 수 있다. 또한, 상기 게이트 절연층은 Al2O3로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 채널 차단층의 양 측면의 상기 AlGaN층 상에 SiOx 또는 SiNx으로 형성된 제1 절연층을 포함할 수 있다. 또한, 상기 게이트 절연층은 상기 채널 차단층 및 상기 제1 절연층 상에 형성될 수 있고, 상기 게이트 전극 양 측면의 상기 게이트 절연층 상에 SiOx 또는 SiNx으로 형성된 제2 절연층을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 전극 양 측면으로부터 이격되어 배치되고, 상기 AlGaN층을 관통하여 상기 GaN층의 2DEG(two dimensional electron gas)에 오믹 콘택하는 소스 전극 및 드레인 전극을 포함할 수 있다.
또한, 본 발명의 기술적 사상은 상기 과제를 해결하기 위하여, 기판; 상기 기판 상에 형성된 버퍼층; 상기 버퍼층 상에 형성된 GaN층; 상기 GaN층 상에 형성된 AlGaN층; 상기 AlGaN층 상에 질화계 반도체로 형성된 채널 차단층; 상기 채널 차단층 양 측면의 상기 AlGaN층 상에 형성된 제1 절연층; 상기 채널 차단층 및 상기 제1 절연층 상에 형성된 게이트 절연층; 상기 게이트 절연층 상에 형성된 게이트 전극; 상기 게이트 전극 양 측면의 상기 게이트 절연층 상에 형성된 제2 절연층; 및 상기 게이트 전극 양 측면으로부터 이격되어 배치되고, 상기 제2 절연층, 게이트 절연층, 제1 절연층 및 AlGaN층을 관통하여 상기 GaN층의 2DEG에 오믹 콘택하는 소스 전극 및 드레인 전극;을 포함하는 질화계 반도체 소자를 제공한다.
본 발명의 기술적 사상에 따른 질화계 반도체 소자는 게이트 전극 하부의 AlGaN층이 식각되지 않고 유지되면서도, 채널 차단층을 이용하여 노멀리 오프 상태가 구현됨으로써, 공정의 단순화 및 재현성을 높일 수 있고, 또한 균일한 온(on) 저항 및 문턱 전압(Vth)을 확보할 수 있다.
또한, 본 발명의 기술적 사상에 따른 질화계 반도체 소자는 AlGaN층 상에 SiOx 또는 SiNx와 같은 절연층을 고온으로 증착하여 형성함으로써, AlGaN 표면을 안정화하여 누설 전류 등과 같은 문제를 해결할 수 있고, 항복 전압을 높일 수 있다.
도 1은 본 발명의 일 실시예에 따른 질화계 반도체 소자에 대한 단면도이다.
도 2는 도 1의 질화계 반도체 소자에서 노멀리 오프(normally off)의 원리를 보여주는 개념도이다.
도 3은 본 발명의 일 실시예에 따른 질화계 반도체 소자에 대한 단면도이다.
도 4는 본 발명의 일 실시예에 따른 질화계 반도체 소자에 대한 단면도이다.
도 5는 본 발명의 일 실시예에 따른 질화계 반도체 소자에 대한 단면도이다.
도 6은 본 발명의 일 실시예에 따른 질화계 반도체 소자에 대한 단면도이다.
도 7은 본 발명의 일 실시예에 따른 질화계 반도체 소자에 대한 단면도이다.
도 8a 내지 도 8f는 도 1의 질화계 반도체 소자를 제조하는 과정을 보여주는 단면도들이다.
도 9는 본 발명의 일 실시예들 따른 질화계 반도체 소자를 채용한 파워 모듈 시스템(1000)의 구성도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 통상의 기술자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
이하의 설명에서 어떤 구성 요소가 다른 구성 요소에 연결된다고 기술될 때, 이는 다른 구성 요소와 바로 연결될 수도 있지만, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 유사하게, 어떤 구성 요소가 다른 구성 요소의 상부에 존재한다고 기술될 때, 이는 다른 구성 요소의 바로 위에 존재할 수도 있고, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 또한, 도면에서 각 구성 요소의 구조나 크기는 설명의 편의 및 명확성을 위하여 과장되었고, 설명과 관계없는 부분은 생략되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다. 한편, 사용되는 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 질화계 반도체 소자에 대한 단면도이다.
도 1을 참조하면, 본 실시예에 의한 질화계 반도체 소자(100)는 기판(110), 버퍼층(120), GaN층(130), AlGaN층(140), 절연층(150), 채널 차단층(170), 게이트 절연층(170), 게이트 전극(180), 및 소스/드레인 전극(190)을 포함할 수 있다.
기판(110)은 유리 기판 또는 사파이어(Al2O3) 기판과 같은 절연성 기판일 수 있다. 기판(110)은 실리콘(Si), 실리콘카바이드(SiC), 산화아연(ZnO) 등으로 형성된 도전성 기판일 수 있다. 또한, 기판(110)은 알루미늄나이트라이드(AlN) 또는 갈륨나이트라이드(GaN) 기판과 같이 질화물 성장용 기판일 수 있다.
기판(110) 상에 버퍼층(120)이 구비될 수 있다. 버퍼층(120)은 기판(110)과 GaN층(130) 사이의 격자상수 및 열팽창계수 차이를 완화시켜 GaN층(130)의 결정성 저하를 방지하기 위해 구비될 수 있다. 버퍼층(120)은 Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물들 중에서 선택된 하나 이상의 물질을 포함하는 단층 또는 다층 구조를 가질 수 있다. 예를 들어, 버퍼층(120)의 재질은 AlxInyGa1 -x- yN(0≤x≤1, 0≤y≤1, x+y≤1)로 표현될 수 있다. 구체적인 예로, AlN, GaN, AlGaN, InGaN, AlInN, AlGaInN 등으로 구성된 다양한 물질 중 적어도 하나를 포함하는 단층 또는 다층 구조를 가질 수 있다.
경우에 따라서, 기판(110)과 버퍼층(120) 사이에 소정의 씨드층(seed layer, 미도시)을 더 구비될 수 있다. 이러한 씨드층은 버퍼층(120)의 성장을 위한 베이스층일 수 있다. 한편, 기판(110)과 버퍼층(120)은 반도체 소자 제작 후 제거될 수 있다. 다시 말해서, 본 실시예에 의한 질화계 반도체 소자에서 기판(110)과 버퍼층(120)은 선택적으로 구비될 수 있다.
버퍼층(120) 상에 GaN층(130)이 구비될 수 있다.
GaN층(130)은 반절연층(semi-insulating layer, 132) 및 채널층(134)을 포함할 수 있다.
반절연층(132)은 소자의 항복 전압을 높이기 위하여 고저항 GaN층으로 형성될 수 있다. 고저항 GaN층은 비도핑 GaN층으로 형성될 수 있다. 이러한 반절연층(132)은 기판(110) 쪽으로의 누설전류를 방지하고 소자 간의 분리를 위해 비교적 높은 저항을 가질 수 있다. 반절연층(132)은 저항이 매우 높아 반절연성(semi-insulating)을 나타낼 수 있다. 예컨대, 반절연층(132)은 107 ~ 1011Ω/cm2 정도의 저항을 가질 수 있다.
반절연층(132)의 절연성을 높이기 위해, 예컨대, 낮은 온도로 성장시켜 디펙을 크게 하여 결정성을 나쁘게 하거나, 또는 Mg, C, Fe와 같은 불순물을 첨가함으로써, 고저항이 되도록 할 수도 있다.
이러한 반절연층(132)은 금속 유기 화학기상증착법(Metal-Organic Chemical Vapor Deposition; MOCVD), 분자선 성장법(Molecular Beam Epitaxy; MBE), 수소 기상 성장법(Hydride Vapor Phase Epitaxy; HVPE) 및 스퍼터링(sputtering) 등의 방법을 이용하여 형성될 수 있다. 그러나 반절연층(132)의 형성 방법이 상기 방법들에 제한되는 것은 아니다.
채널층(134)은 소스 전극과 드레인 전극(190) 사이에 채널을 형성하는 층으로서, 반도체로 이루어진 단층 또는 다층일 수 있다. 이러한 채널층(134)은 도핑된 GaN층으로 형성될 수 있다. 예컨대, 채널층(134)은 n형 불순물로 도핑된 층일 수 있다. 여기서, n형 불순물은 Si, Ge, Sn일 수 있다. n형 불순물은 1018atom/cm3 미만의 농도, 예컨대, 1017atom/cm3 정도의 농도로 도핑될 수 있다. 경우에 따라, 채널층(134)은 Al이 도핑된 GaN층일 수 있다. 이때, Al은 1% 이하로 도핑될 수 있으며, Al이 도핑된 GaN층은 상기 반절연층(132)과 같이 다양한 성장 방법에 의해 형성될 수 있다.
한편, 채널층(134)으로 도핑된 GaN층을 예시하였지만, 채널층의 재질이 GaN에 한정되는 것은 아니다. 채널층(134)의 재질은 AlxInyGa1 -x- yN(0≤x≤1, 0≤y≤1, x+y≤1)으로 표현될 수 있다. 그에 따라, 채널층(134)은 AlN, GaN, InN, InGaN 또는 AlGaN, AlInN, AlInGaN 등으로 구성된 다양한 물질 중 적어도 하나를 포함할 수 있다.
더 나아가, 채널층(134)의 재질은 상기 재질에 한정되는 것은 아니며, 그 내부에 2차원 전자가스가 형성될 수 있는 물질이라면 다른 어떤 물질층으로 형성될 수도 있다. 채널층(134)은 전술한 바와 같이 소정 불순물이 도핑된 층일 수 있지만, 언도핑된(undoped) 층일 수도 있다. 즉, 채널층(134)은 비도핑 GaN층으로 형성될 수도 있다. 이러한 채널층(134)의 두께는 수백 nm 이하일 수 있다.
GaN층(130) 상에는 AlGaN층(140)이 형성될 수 있다.
AlGaN층(140)은 에너지 밴드 갭(band gap)이 채널층(134)과 다른 물질(반도체)을 포함할 수 있다. 예컨대, AlGaN층(140)은 채널층(134)보다 에너지 밴드 갭이 큰 물질(반도체)을 포함할 수 있다. 구체적으로, AlGaN층(140)은 Al, Ga, 및 In 중 적어도 하나를 포함하는 질화물들 중에서 선택된 하나 이상의 물질을 포함하는 단층 또는 다층 구조를 가질 수 있다.
AlGaN층(140)의 재질은 AlxInyGa1 -x- yN(0≤x≤1, 0≤y≤1, x+y≤1)로 표현될 수 있다. 구체적인 예로, AlGaN층(140)은 GaN, InN, AlGaN, AlInN, InGaN, AlN, AlInGaN 등으로 구성된 다양한 물질 중 적어도 하나를 포함하는 단층 또는 다층 구조를 가질 수 있다.
AlGaN층(140)의 재질은 AlxGa1 -xN(0＜x≤0.6 또는 0.1≤x≤0.5)로 표현될 수도 있다. AlGaN층(140)에서 Al 성분의 함유량은 넓게는 60 at% 이하일 수 있고, 좁게는 10 ~ 40 at% 정도일 수 있다. AlGaN층(140)은 n형 불순물로 도핑된 층일 수 있다. 상기 n형 불순물은, 예컨대, Si Ge, Sn일 수 있다. 상기 n형 불순물은 1018 내지 1020 atom/cm3 정도의 농도로 도핑될 수 있다.
AlGaN층(140)은 전술한 바와 같이 소정의 불순물이 도핑된 층일 수 있지만 경우에 따라 언도핑된 층일 수 있다. AlGaN층(140)의 두께는 수십 nm 이하, 예컨대 10 ~ 50nm의 두께로 형성되거나, 또는 20 ~ 30 nm의 두께로 형성될 수 있다.
에너지 밴드 갭(band gap)이 서로 다른 채널층(134)과 AlGaN층(140)의 이종접합구조에서는 접합 계면에서의 밴드 불연속(band-discontinuity)이 크기 때문에 계면에 전자가 높은 농도로 집중될 수 있다. 그에 따라, 채널층(134)의 일부에는 2차원 전자가스(2DEG)가 형성될 수 있다. 이러한 2DEG는 점선으로 표시된 바와 같이 채널층(134)과 AlGaN층(140)의 계면 아래의 채널층(134) 내에 형성될 수 있다.
이와 같이 채널층(134)에 형성된 2DEG는 소스 전극과 드레인 전극(190) 사이의 전류 통로 즉, 채널로 이용될 수 있다.
AlGaN층(140) 상에 채널 차단층(160)이 형성될 수 있다. 채널 차단층(160)은 전하 중성화(charge neutrality)를 통해 하부의 채널을 차단할 수 있다. 하부의 채널을 차단하기 위하여 채널 차단층(160)은 음(-) 전하를 갖는 물질로 형성될 수 있다. 예컨대, 채널 차단층(160)의 재질은 MgxC1 - xN (0 ≤ x ≤ 1)으로 표현될 수 있다. 그에 따라, 채널 차단층(160)은 MgCN, MgN, CN 등으로 형성될 수 있다.
본 실시예의 질화계 반도체 소자(100)에서 채널 차단층(160)은 MgCN으로 형성될 수 있다. MgCN의 채널 차단층(160)은 MOCVD, MBE, HVPE, 스퍼터링 공정 등으로 형성될 수 있다. MgCN의 채널 차단층(160)은 1 ~ 100nm 두께로 형성될 수 있다.
도면에서, 2DEG을 표시하는 점선이 끊긴 형태는 채널 차단층(160)에 의해 2DEG이 끊겨 채널이 차단되었음을 의미한다. 채널 차단에 의해 본 실시예에 의한 질화계 반도체 소자(100)는 노멀리 오프 상태를 유지할 수 있다. 채널 차단층(160)에 의한 채널 차단의 원리는 도 2의 설명부분에서 좀더 상세히 기술한다.
채널 차단층(160)의 양 측면으로 AlGaN층(140) 상에 제1 절연층(152)이 형성될 수 있다. 제1 절연층(152)은 SiOx 또는 SiNx으로 형성될 수 있다. 본 실시예에서 제1 절연층(152)은 SiOx로 형성될 수 있다. 제1 절연층(152)은 1000℃ 이상의 고온의 증착을 통해 형성되는데, 이러한 제1 절연층(152) 형성 중에 하부 AlGaN층(140)의 표면이 더욱 안정화될 수 있다.
채널 차단층(160) 및 제1 절연층(152) 상에 게이트 절연층(170)이 형성될 수 있다. 게이트 절연층(170)은 예컨대, Al2O3, SiOx, SixNy, Sc2O3, AlN, Ga2O3, Gd2O3, AlxGa2 (1-x)O3, MgO 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 또한, 게이트 절연층(170)은 상기 재질에 한정되지 않고, 일반적인 트랜지스터에서 사용하는 게이트 절연층 물질이면 어느 것이든 가능하다.
본 실시예의 질화계 반도체 소자(100)에서 게이트 절연층(170)은 Al2O3로 형성될 수 있다. Al2O3의 게이트 절연층(170)은 원자층 증착(Atomic Layer Deposition: ALD) 공정으로 형성될 수 있으며, 20 ~ 50 nm 정도의 두께로 형성될 수 있다.
채널 차단층(160)에 대응한 부분의 상기 게이트 절연층(170) 상에 게이트 전극(180)이 형성될 수 있다. 게이트 전극(180)은 Ni, Al, Ti, TiN, Pt, Au, RuO2, V, W, WN, Hf, HfN, Mo, NiSi, CoSi2, WSi, PtSi, Ir, Zr, Ta, TaN, Cu, Ru, Co 및 이들의 조합으로 이루어진 그룹으로부터 선택하여 형성될 수 있다.
게이트 절연층(170)을 사용하는 경우, 게이트 전극(180)은 AlGaN층(140) 또는 채널 차단층(160)과 쇼트키 콘택을 형성할 필요가 없으므로, 게이트 전극(180)으로 사용 가능한 물질(도전체)의 종류는 쇼트키 콘택을 이용하는 경우보다 늘어날 수 있다.
게이트 전극(180)의 양 측면의 게이트 절연층(170) 상에 제2 절연층(154)이 형성될 수 있다. 제2 절연층(154)은 SiOx 또는 SiNx으로 형성될 수 있다. 본 실시예에서 제2 절연층(154)은 SiNx로 형성될 수 있다. 이러한 제2 절연층(154)은 반도체 소자의 항복 전압을 높이는데 기여할 수 있다.
제1 절연층(152) 및 제2 절연층(154)은 그 재질 및 구조가 유사하므로, 반드시 구별을 필요로 하는 경우를 제외하고는 절연층(150)으로 통칭한다.
소스 전극 및 드레인 전극(190)이 제2 절연층(154), 게이트 절연층(170), 제1 절연층(152) 및 AlGaN층(140)을 관통하여 채널층(134)의 2DEG에 콘택하도록 형성될 수 있다. 소스 전극 및 드레인 전극(190)은 Ni, Al, Ti, TiN, Pt, Au, RuO2, V, W, WN, Hf, HfN, Mo, NiSi, CoSi2, WSi, PtSi, Ir, Zr, Ta, TaN, Cu, Ru, Co 및 이들의 조합으로 이루어진 그룹으로부터 선택하여 형성될 수 있다. 본 실시예에의 질화계 반도체 소자(100)에서 소스 전극 및 드레인 전극(190)은 Ta/Al/W/TiN와 같은 메탈을 사용하여 채널층(134)과 오믹 콘택 후에 500~550℃에서 열처리하여 형성될 수 있다. 한편, 소스 전극 및 드레인 전극(190)은 Ta/Al/Ni/Au로 형성될 수도 있다.
전술한 바와 같이, AlGaN(140)과 접하는 채널층(134)의 계면에는 2DEG가 형성되고 이러한 2DEG가 채널로 이용될 수 있다는 점에 착안하여, 본 실시예의 질화계 반도체 소자(100)와 같이 AlGaN/GaN의 이종접합 구조를 이용한 HFET(Heterostructure Field Effect Transistor)가 활발히 연구되고 있다. 참고로, 이와 같은 이종접합 구조에 이용한 HFET의 특성에 대해서 간단히 설명하면,
GaN계 질화물 반도체는 에너지 갭이 크고, 높은 열적 화학적 안정도, 높은 전자포화속도(~3×107 cm/sec) 등의 뛰어난 물성 가지고 있어 광소자뿐만 아니라 고주파·고출력용 전자소자로의 응용이 용이하며 세계적으로 활발히 연구되고 있다. 특히, GaN계 질화물 반도체를 이용한 전자소자는 높은 항복전계(~3×106 V/cm) 및 최대전류밀도, 안정된 고온동작, 높은 열전도도 등의 다양한 장점을 가지고 있다. 특히, AlGaN/GaN의 이종접합구조를 이용한 HFET의 경우, 접합 계면에서의 밴드 불연속이 크기 때문에, 계면에 높은 농도의 전자가 유기될 수 있어 전자 이동도를 더욱 높일 수 있다. 이와 같은 물성적인 특징에 기인하여 고전력 소자로의 응용이 가능하다.
GaN 기반 제품은 현재 주류인 Si 기반 제품에 비해 전기가 흐를 때의 저항이 1/100 이하로 줄일 수 있어 에너지 절약 성능이 우수하다. 또한, 미세하게 전류 흐름을 제어하는 '응답성'이 높고, 주변부품의 소형화ㆍ경량화에도 유리하다는 장점이 있다. 그러나 AlGaN/GaN 이종접합시 2DEG의 형성으로 인해 평상시에도 On(노말리 온) 동작 상태가 되어 전력이 소비되는 단점이 있다. 이러한 단점을 극복하기 위하여 게이트 전극 하부를 리세스하여 AlGaN층을 제거함으로써 노멀리 오프되는 MOS 구조에 대한 개발이 진행되고 있다. 그러나 AlGaN층을 제거한 구조의 경우에, AlGaN층의 두께를 정확하게 제어하는 것이 어려워 온(On) 저항이 일정하지 않고, 또한 문턱 전압(Vth)이 변동되어 재현성이 떨어지는 문제점이 있다.
그러나 본 실시예의 질화계 반도체 소자(100)는 게이트 전극 하부의 AlGaN층이 식각되지 않고 유지되면서, 채널 차단층을 통해 노멀리 오프 상태가 구현됨으로써, 공정의 단순화 및 재현성을 높일 수 있고, 또한 균일한 온(on) 저항 및 문턱 전압(Vth)을 확보할 수 있다.
도 2는 도 1의 질화계 반도체 소자에서 노멀리 오프(normally off)의 원리를 보여주는 개념도이다.
도 2를 참조하면, 본 실시예의 질화계 반도체 소자(100)에서, 게이트 전극(180)의 하부에 채널 차단층(160)이 배치될 수 있다. 전술한 바와 같이 채널 차단층(160)은 MgCN으로 형성될 수 있다. 물론, MgN 또는 CN 등으로 형성될 수도 있다. 표시된 바와 같이 MgCN의 채널 차단층(160)은 전기적으로 음(-) 전하를 가질 수 있다.
채널 차단층(160)의 음(-) 전하에 의해 하부의 AlGaN층(140)의 대응되는 부분은 전하 중성(charge neutrality)을 맞추려고 전하가 재배치될 수 있다. 그에 따라, 채널층(134)과 접하는 AlGaN층(140)의 계면 중 채널 차단층(160)에 대응하는 부분에서 양(+) 전하들이 음(-) 전하들로 변경될 수 있다. 계면의 음(-) 전하들은 2DEG로 형성된 채널의 전자들을 밀어내어 공핍(depletion) 영역을 형성하게 된다. 도면에서 공핍 영역을 실선으로 표시하고 있다. 이러한 공핍 영역의 형성은 결과적으로 2DEG로 형성된 채널을 끊는 기능을 하게 된다. 그에 따라, 본 실시예의 질화계 반도체 소자(100)는 노멀리 오프 상태를 유지할 수 있다.
도 3은 본 발명의 일 실시예에 따른 질화계 반도체 소자에 대한 단면도이다. 설명의 편의를 위해, 도 1에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 3을 참조하면, 본 실시예에 의한 질화계 반도체 소자(100a)는 도 1의 질화계 반도체 소자(100)와 유사하나 버퍼층이 존재하지 않는다는 점에서 차이가 있다. 전술한 바와 같이, 도 1의 질화계 반도체 소자(100)에서 버퍼층(120)은 기판(110)과 GaN층(130) 사이의 격자상수 및 열팽창계수 차이를 완화하기 위해서 형성될 수 있다. 따라서, 만약 기판(110)과 GaN층(130) 사이의 격자상수 및 열팽창계수 차이가 미세하거나 거의 없는 경우에는 본 실시예에서와 같이 버퍼층이 생략될 수 있다. 예컨대, 기판(110)이 GaN을 기반으로 하는 기판인 경우에 버퍼층이 생략될 수 있다.
본 실시예에의 질화계 반도체 소자(100a)에서도 채널의 노멀리 오프 상태를 유지하기 위하여 게이트 전극(180)에 대응하는 AlGaN층(140) 상에 채널 차단층(160)이 형성될 수 있다. 이러한 채널 차단층(160)은 전기적으로 음(-) 전하를 갖는 물질, 예컨대, MgCN, MgN, CN 등으로 형성될 수 있음은 전술한 바와 같다.
도 4는 본 발명의 일 실시예에 따른 질화계 반도체 소자에 대한 단면도이다. 설명의 편의를 위해, 도 1에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 4를 참조하면, 본 실시예에 의한 질화계 반도체 소자(100b)는 도 1의 질화계 반도체 소자(100)와 유사하나, 게이트 절연층(170a)의 구조가 도 1의 질화계 반도체 소자(100)와 다를 수 있다.
본 실시예의 질화계 반도체 소자(100b)에서, 게이트 절연층(170a)은 게이트 전극(180) 하부에만 배치될 수 있다. 그에 따라, 제1 절연층(152)과 제2 절연층(154) 사이에는 게이트 절연층(170a)이 형성되지 않을 수 있다. 또한, 소스 전극 및 드레인 전극(190)은 제2 절연층(154), 제1 절연층(152) 및 AlGaN층(140)을 관통하여 채널층(134)과 콘택하도록 형성될 수 있다.
여기서, 게이트 절연층(170a)은 전술한 바와 같이 Al2O3로 형성될 수 있다. 물론, 게이트 절연층(170a)이 상기 Al2O3에 한정되는 것은 아니다. 한편, 제1 절연층(152)과 제2 절연층(154)은 SiOx 또는 SiNx로 형성될 수 있는데, 서로 다른 재질로 형성되거나 또는 동일한 재질로 형성될 수 있다. 예컨대, 제1 절연층(152)은 SiOx로 형성되고 제2 절연층(154)은 SiNx로 형성되거나 그 반대로 형성될 수 있다. 또한, 제1 절연층(152) 및 제2 절연층(154) 둘 모두 SiOx로 형성되거나 둘 모두 SiNx로 형성될 수 있다. 이와 같이 동일한 재질로 형성된 경우에는 제1 절연층(152) 및 제2 절연층(154)은 층의 구별없이 일체로서 절연층(150)을 구성할 수 있다.
본 실시예에의 질화계 반도체 소자(100b)에서도 채널의 노멀리 오프 상태를 유지하기 위하여, 도시된 바와 같이 게이트 절연층(170a)과 AlGaN층(140) 사이에 채널 차단층(160)이 형성될 수 있다.
도 5는 본 발명의 일 실시예에 따른 질화계 반도체 소자에 대한 단면도이다. 설명의 편의를 위해, 도 1에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 5를 참조하면, 본 실시예에 의한 질화계 반도체 소자(100c)는 도 1의 질화계 반도체 소자(100)와 유사하나, 제2 절연층이 존재하지 않는다는 점에서, 도 1의 질화계 반도체 소자(100)와 다를 수 있다.
본 실시예의 질화계 반도체 소자(100c)에서, 게이트 절연층(170) 상에 게이트 전극(180)만이 형성되고 그 상부로 제2 절연층은 형성되지 않을 수 있다. 그에 따라, AlGaN층(140) 상의 채널 차단층(160) 양 측면에 제1 절연층(152)만이 형성될 수 있다. 또한, 게이트 전극(180a)은 이전 실시예들에서의 게이트 전극(180) 구조와 달리 상부 및 하부의 폭이 동일한 구조를 가질 수 있다.
한편, 소스 전극 및 드레인 전극(190)은 게이트 절연층(170) 및 제1 절연층(152)을 관통하여 채널층(134)과 콘택하도록 형성될 수 있다.
도 6은 본 발명의 일 실시예에 따른 질화계 반도체 소자에 대한 단면도이다. 설명의 편의를 위해, 도 1 및 도 5에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 6을 참조하면, 본 실시예에 의한 질화계 반도체 소자(100d)는 도 5의 질화계 반도체 소자(100c)와 유사하나, 게이트 절연층(170b)의 구조가 도 5의 질화계 반도체 소자(100c)와 다를 수 있다.
본 실시예의 질화계 반도체 소자(100d)에서, 게이트 절연층(170b)은 채널 차단층(160) 및 제1 절연층(152) 상에 균일한 두께로 형성될 수 있다. 즉, 이전 실시예들의 질화계 반도체 소자들(100 ~ 100c)에서, 게이트 절연층(170)은 게이트 전극(180) 하부 부분에서 다른 부분보다 더 두껍게 형성될 수 있다. 그러나 본 실시예에서 질화계 반도체 소자(100d)에서, 게이트 절연층(170b)은 게이트 전극(180)에 상관없이 모두 동일한 두께로 형성될 수 있다.
한편, 본 실시예의 질화계 반도체 소자(100d)에서, 게이트 절연층(170b)이 동일 두께를 가지고 전면에 동일 레벨로 형성되었지만, 게이트 절연층(170b)의 구조가 그에 한정되는 것은 아니다. 예컨대, 게이트 절연층(170b)은 동일 두께를 유지하면서, 게이트 전극(180a) 부분에서 하부로 함몰된 구조를 가질 수도 있다. 게이트 절연층(170b)이 하부로 함몰된 구조를 갖는 경우에, 게이트 전극(180a)은 상부의 폭이 하부 폭보다 더 넓은 T자 구조를 가질 수 있다.
게이트 전극(180a)은 도시된 바와 같이 상부 및 하부의 폭이 동일한 구조를 가질 수 있다. 한편, 도 5의 질화계 반도체 소자(100c)와 같이 본 실시예의 질화계 반도체 소자(100d)에서는 게이트 절연층(170b) 상에 제2 절연층이 형성되지 않을 수 있다. 그러나 도 1, 도 3, 및 도 4의 실시예에의 질화계 반도체 소자들(100, 100b, 100c)과 같이 게이트 전극(180a) 양 측면의 게이트 절연층(170b) 상에 제2 절연층이 더 형성될 수도 있다. 제2 절연층이 형성되는 경우, 도 1, 도 3, 및 도 4의 게이트 전극(180)과 같이 게이트 전극(180a)은 상부의 폭이 하부 폭보다 더 넓은 T자 구조를 가질 수 있다.
도 7은 본 발명의 일 실시예에 따른 질화계 반도체 소자에 대한 단면도이다. 설명의 편의를 위해, 도 1에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 7을 참조하면, 본 실시예에 의한 질화계 반도체 소자(100e)는 도 1의 질화계 반도체 소자(100)와 유사하나, 버퍼층(120a)의 구조가 도 1의 질화계 반도체 소자(100)와 다를 수 있다.
본 실시예의 질화계 반도체 소자(100e)에서, 버퍼층(120a)은 다중층으로 형성될 수 있다. 예컨대, 버퍼층(120a) 제1 버퍼층(122), 스터핑층(124, stuffing layer), 제2 버퍼층(126)을 포함할 수 있다. 이러한 제1 버퍼층(122), 스터핑층(124), 제2 버퍼층(126)은 기판(110)이 Si를 기반으로 형성된 경우에 Si 확산을 효과적으로 방지하는 기능을 할 수 있다.
구체적으로, 제1 버퍼층(122)은 AlN, AlGaN, LT(low temperature)-AlN, LT-GaN, HfNx, SiNx, MnS 등과 내열성 금속 질화물(refractory metal nitride) 계열인 TiN, TaN, WN을 이용하여 형성될 수 있고, 그 두께는 3 nm ~ 1 ㎛ 이내로 형성될 수 있다
스터핑층(124)은 육정방계, 입방정계 구조를 가지며, Si와 합금을 형성할 수 있는 물질 또는 제1 버퍼층(122)과 다른 격자상수를 가지는 물질로 형성될 수 있다. Si와 합금을 형성할 수 있는 물질로는 예를 들어 Ru, Pd, Ti 중에서 선택될 수 있다. 그리고 Si과 합금을 형성하지 않더라도 제1 버퍼층(122)과 격자 상수 차이가 나는 물질 역시 스터핑층(124)의 재료로 사용될 수 있다. 이러한 스터핑층(124)은 3 nm ~ 1 ㎛ 두께를 가질 수 있다.
스터핑층(124)은 기판(110)으로부터 확산하는 Si와 합금을 형성하거나 또는 Si 확산 경로를 길게 함으로써, GaN층(130)으로 Si가 확산하는 것을 방지할 수 있다.
제2 버퍼층(126)은 그 위에 결정 성장되는 GaN층의 웨팅(wetting)이 용이하고 GaN 핵 생성을 향상시키는 물질로 형성될 수 있다. 예컨대, AlN, AlGaN, LT-AlN, LT-GaN, HfNx, SiNx, MnS과 내화성 금속 질화물(refractory metal nitride) 계열의 물질로 형성될 수 있다. 제2 버퍼층(126)은 3 nm ~ 1 ㎛ 두께로 형성될 수 있고, 스터핑층(124)과 다른 격자 상수를 가질 수 있다. 또한, 제2 버퍼층(126)은제1 버퍼층(122)과 동일 물질로 형성될 수 있다.
지금까지 버퍼층(120a)이 3개의 층으로 형성된 것을 예시하였지만, 버퍼층(120a)의 층의 개수가 3개에 한정되는 것은 아니다. 예컨대, 버퍼층(120a)은 2개의 층으로 형성될 수도 있고, 4개 이상의 층으로 형성될 수도 있다. 한편, 요구되는 질화계 반도체 소자의 특성에 기인하여, 수백 개 층의 초격자(Super lattice) 구조의 버퍼층이 채용될 수도 있다.
도 8a 내지 도 8f는 도 1의 질화계 반도체 소자를 제조하는 과정을 보여주는 단면도들이다. 설명의 편의를 위해 도 1에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 8a를 참조하면, 먼저, 기판(110) 상에 순차적으로 버퍼층(120), GaN층(130) 및 AlGaN층(140)을 적층하여 형성한다. 기판(110)은 전술한 바와 같이 Si, Al2O3, SiC, AIN, GaN 중 어느 하나로 형성될 수 있다. 버퍼층(120)은 채널이 형성되는 GaN층(130)과 기판(110)의 격자상수 및 열 팽창계수를 비슷하게 맞추기 위하여 형성됨을 전술한 바와 같다.
한편, GaN층(130)은 반절연층(132)과 채널층(134)을 포함할 수 있고, 반절연층(132)은 항복전압을 높이기 위하여 고저항 GaN층으로 형성될 수 있다. 고저항 GaN층은 비도핑 GaN층으로 구현될 수 있다. 한편, 고저항 GaN층은 낮은 온도로 성장시켜 디펙을 크게 하거나, 또는 Mg, C, Fe와 같은 불순물을 첨가하여 고저항이 되도록 할 수도 있다. 이러한 반절연층(132)은 MOCVD, MBE, HVPE, 스퍼터링 등의 방법을 이용하여 형성할 수 있다.
채널층(134)은 도핑된 GaN층으로 형성할 수 있다. 예컨대, 채널층(134)은 n형 불순물로 도핑된 GaN층으로 형성할 수 있다. 여기서, n형 불순물은 Si, Ge, Sn일 수 있다. 채널층(134)은 상기 반절연층(132)과 같이 다양한 성장 방법에 의해 형성할 수 있다.
AlGaN층(140)은 에너지 밴드 갭이 채널층(134)과 다른 물질로 형성할 수 있다. 예컨대, AlGaN층(140)은 채널층(134)보다 에너지 밴드 갭이 큰 물질을 포함할 수 있다. 구체적으로, AlGaN층(140)은 Al, Ga, 및 In 중 적어도 하나를 포함하는 질화물들 중에서 선택된 하나 이상의 물질을 포함하는 단층 또는 다층 구조로 형성할 수 있다. AlGaN층(140)은 예컨대, Al의 함유량이 10 ~ 40% 정도일 수 있다. 또한, AlGaN층(140)은 10 ~ 50nm 또는 20 ~ 30 nm의 두께로 형성될 수 있다.
한편, AlGaN(140)과 접하는 채널층(134)의 계면에는 2DEG가 형성되고 이러한 2DEG가 채널로 이용될 수 있으나, 노멀리 온 상태가 되어 전력이 소비되는 단점이 있음은 전술한 바와 같다. 도면상 노멀리 온 상태를 표시하기 위하여 2DEG를 표시하는 점선이 전체적으로 연결되어 있음을 알 수 있다.
도 8b를 참조하면, AlGaN(140) 상에 제1 절연층(152)을 형성한다. 제1 절연층(152)은 SiOx 또는 SiNx로 형성할 수 있다. 한편, 제1 절연층(152) 상에는 채널 차단층이 형성될 부분에 대응하는 제1 홀(H1)이 형성될 수 있다. 제1 홀(H1)은 AlGaN(140)의 상면 일부를 노출시킬 수 있다. 제1 홀(H1)의 폭(W1)은 0.5 ~ 10 ㎛정도일 수 있다. 물론. 제1 홀(H1)의 폭(W1)이 상기 수치에 한정되는 것은 아니다.
한편, 제1 절연층(152)을 증착을 통해 1000℃ 이상의 고온으로 형성함으로써, AlGaN층(140)의 표면을 안정화시킬 수 있고, 그에 따라 AlGaN층(140)의 표면 디펙으로 발생하는 누설 전류의 문제를 방지할 수 있다.
도 8c를 참조하면, 제1 홀(H1) 내부에 채널 차단층(160)을 형성한다. 채널 차단층(160)은 MOCVD, MBE, HVPE 또는 스퍼터링 공정을 통해 MgCN으로 형성할 수 있다. 물론, 채널 차단층(160)을 MgCN 대신 MgN이나 CN으로 형성할 수 있다. MgCN의 채널 차단층(160)은 1 ~ 100nm 두께 또는 1 ~ 50nm 두께로 형성할 수 있다. MgCN의 채널 차단층(160)은 제1 홀(H1)의 폭(W1)에 대응하여 0.5 ~ 10 ㎛의 폭을 가질 수 있다.
MgCN의 채널 차단층(160)은 증착 방법 또는 성장 방법을 통해 형성할 수 있다. 예컨대, 채널 차단층(160)은 MOCVD 장비 내에서 인-시츄(in-situ)로 MgCN을 성장하여 형성할 수 있다.
채널 차단층(160)이 형성됨으로써, 채널층(134)의 2DEG가 끊겨 채널이 노멀리 오프 상태가 될 수 있다. 도면에서, 노멀리 오프 상태를 표시하기 위하여 2DEG를 표시하는 점선이 채널 차단층(160) 하부에서 끊겨 있음을 알 수 있다.
도 8d를 참조하면, 채널 차단층(160) 및 제1 절연층(152) 상에 게이트 절연층(170)을 형성한다. 게이트 절연층(170)은 예컨대, Al2O3로 형성할 수 있다. 물론, 게이트 절연층(170)의 재질이 Al2O3에 한정되는 것은 아니다. Al2O3 의 게이트 절연층(170)은 ALD 공정을 통해 20 ~ 50 nm 두께로 형성할 수 있다. 한편, 도 4의 질화계 반도체 소자(100b)와 같이 게이트 절연층(170)은 패터닝 공정을 통해 채널 차단층(160) 상에만 유지되도록 할 수도 있다.
게이트 절연층(170) 상에 다시 제2 절연층(154)이 형성될 수 있다. 이러한 제2 절연층(154)은 항복 전압을 높이기 위하여 형성되며, SiOx 또는 SiNx로 형성될 수 있다. 제2 절연층(154) 상에는 게이트 전극 형성을 위한 제2 홀(H2)이 형성될 수 있다. 제2 홀(H2)은 게이트 절연층(170) 상면 일부를 노출시킬 수 있다.
도 8e를 참조하면, 소스 전극 및 드레인 전극을 위한 제3 홀(H3)을 형성한다. 제3 홀(H3)은 제2 절연층, 게이트 절연층(170), 제1 절연층(152) 및 AlGaN층(140)을 관통하여 채널층(134)의 2DEG의 상면 일부를 노출시킬 수 있다. 제3 홀(H3)은 ICP-RIE(Inductively Coupled-Plasma Reactive Ion Etch) 방법을 통해 형성할 수 있다. 물론, 제3 홀(H3) 형성 방법이 상기 방법에 한정되는 것은 아니다.
도 8f를 참조하면, 제3 홀(H3)에 메탈을 증착하여 채널층(134)에 오믹 콘택(ohmic contact)하는 소스 전극 및 드레인 전극(190)을 형성한다. 소스 전극 및 드레인 전극(190)은 Ni, Al, Ti, TiN, Pt, Au, RuO2, V, W, WN, Hf, HfN, Mo, NiSi, CoSi2, WSi, PtSi, Ir, Zr, Ta, TaN, Cu, Ru, Co 및 이들의 조합으로 이루어진 그룹으로부터 선택하여 형성할 수 있다. 본 실시예에의 질화계 반도체 소자(100)에서 소스 전극 및 드레인 전극(190)은 Ta/Al/W/TiN와 같은 메탈을 사용하여 채널층(134)과 오믹 콘택 후에 500~550℃에서 열처리하여 형성할 수 있다.
소스 전극 및 드레인 전극(190) 형성 후, 제2 홀(H2)로 메탈을 증착하여 게이트 전극(180)을 형성한다. 게이트 전극(180)은 Ni, Al, Ti, TiN, Pt, Au, RuO2, V, W, WN, Hf, HfN, Mo, NiSi, CoSi2, WSi, PtSi, Ir, Zr, Ta, TaN, Cu, Ru, Co 및 이들의 조합으로 이루어진 그룹으로부터 선택하여 형성할 수 있다. 한편, 게이트 절연층(170)이 없이 게이트 전극(180)이 형성되는 경우에 게이트 전극(180)은 쇼트키 금속으로 형성할 수 있다. 예컨대, 게이트 전극(180)은 Ni/Au, CuInO2/Au, ITO/Au, Ni/Pt/Au 등으로 형성할 수 있다.
도 9는 본 발명의 일 실시예들 따른 질화계 반도체 소자를 채용한 파워 모듈 시스템(1000)의 구성도이다.
도 9를 참조하면, 본 실시예의 파워 모듈 시스템(1000)은 전술한 도 1, 도 3 내지 도 7의 반도체 소자들(100, 100a, 100b, 100c, 100d, 100e)을 구비한 파워 증폭기 모듈(1010, power amplifier module1010)을 포함할 수 있다. 이러한 파워 증폭기 모듈(1010)은 예컨대, RF(radio frequency) 파워 증폭기 모듈일 수 있다.
또한, 파워 모듈 시스템(1000)은 RF 파워 증폭기 모듈(1010)과 커플된 트랜시버(1020, transceiver)를 포함할 수 있다. RF 파워 증폭기 모듈(1010)은 트랜시버(1020)로부터 RF 입력 신호(RFin(T))를 수신할 수 있고, RF 출력 신호(RFout(T))를 제공하기 위하여, 상기 RF 입력 신호(RFin(T))를 증폭할 수 있다. 이러한 RF 입력 신호(RFin(T)) 및 RF 출력 신호(RFout(T))가 도 9에 화살표로 도시된 신호들의 송신 모드(transmitting mode)에 해당할 수 있다.
증폭된 RF 출력 신호(RFout(T))는 안테나 스위치 모듈(1030, Antenna Switch m\Module: ASM)에 제공될 수 있다. 안테나 스위치 모듈(1030)은 안테나 구조(1040)를 통한 RF 출력 신호(RFout(T))의 OTA(over-the-air) 전달을 용이하게 할 수 있다. 안테나 스위치 모듈(1030)은 또한 안테나 구조(1040)를 통해 RF 신호들(RF(R))을 수신할 수 있고, 수신된 RF 신호들(RF(R))을 트랜시버에 커플시킬 수 있고, 이는 신호들의 수신 모드(receiving mode)에 해당할 수 있다.
예시적인 실시예들에 있어서, 안테나 구조(1040)는 하나 또는 그 이상의 방향성 및/또는 무방향성(omni-directional) 안테나들을 포함할 수 있다. 예를 들어, 안테나 구조(1040)는 다이폴 안테나, 모노폴 안테나, 패치 안테나, 루프 안테나, 마이크로스트립 안테나일 수 있다. 또한, 안테나 구조(1040)는 전술한 예시들에 한정되지 않고, RF 신호들의 OTA 전달 또는 수신을 위하여 적합한 모든 종류의 안테나일 수 있다.
파워 모듈 시스템(1000)은 파워 증폭을 포함하는 시스템일 수 있다. 예를 들어, 파워 모듈 시스템(1000)은 고주파에서의 파워 증폭에 사용될 수 있고, 개인 이동 통신, 위성 통신, 레이더 시스템, 방송 통신, 의료 기기 등에서 다양한 용도로 사용될 수 있다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형, 치환 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100, 100a, 100b, 100c, 100d, 100e: 질화계 반도체 소자, 110: 기판, 120: 버퍼층, 122: 제1 버퍼층, 124: 스터핑층, 126: 제2 버퍼층, 130: GaN층, 132: 반절연층, 134: 채널층, 140: AlGaN층, 150: 절연층, 152: 제1 절연층, 154: 제2 절연층, 160: 채널 차단층, 170, 170a, 170b: 게이트 절연층, 180, 180a: 게이트 전극, 190: 소스 전극 및 드레인 전극

Claims (10)

  1. 기판;
    상기 기판 상에 형성된 GaN층;
    상기 GaN층 상에 형성된 AlGaN층;
    상기 AlGaN층 상에 질화계 반도체로 형성된 채널 차단층;
    상기 채널 차단층 상에 형성된 게이트 절연층; 및
    상기 게이트 절연층 상에 형성된 게이트 전극;을 포함하고,
    상기 채널 차단층의 양 측면의 상기 AlGaN층 상에 제1 절연층과, 상기 게이트 전극 양 측면의 상기 게이트 절연층 상에 제2 절연층을 더 포함하고,
    상기 제1 절연층, 게이트 절연층 및 제2 절연층이 순차적으로 적층되고,
    상기 게이트 전극은 상기 제2 절연층을 관통하여 상기 게이트 절연층 상에 하면이 콘택하는 것을 특징으로 하는 질화계 반도체 소자.
  2. 제1 항에 있어서,
    상기 채널 차단층은 MgxC1 - xN (0 ≤ x ≤ 1)으로 형성된 것을 특징으로 하는 질화계 반도체 소자.
  3. 제1 항에 있어서,
    전하 중성화(charge neutrality)를 통해 상기 게이트 전극 하부의 채널을 차단하기 위하여, 상기 채널 차단층은 음(-) 전하를 갖는 것을 특징으로 하는 질화계 반도체 소자.
  4. 제1 항에 있어서,
    상기 GaN층은 반절연층(Semi-insulating layer) 및 채널층을 포함하는 것을 특징으로 하는 질화계 반도체 소자.
  5. 제4 항에 있어서,
    상기 반절연층은 고저항 GaN층으로 형성되고,
    상기 채널층은 도핑된 GaN층으로 형성된 것을 특징으로 하는 질화계 반도체 소자.
  6. 제1 항에 있어서,
    상기 게이트 절연층은 Al2O3로 형성되고,
    상기 제1 절연층은 SiOx 또는 SiNx으로 형성되며,
    상기 게이트 절연층은 상기 채널 차단층 및 상기 제1 절연층 상에 형성되는 것을 특징으로 하는 질화계 반도체 소자.
  7. 제1 항에 있어서,
    상기 제2 절연층은 SiOx 또는 SiNx으로 형성된 것을 특징으로 하는 질화계 반도체 소자.
  8. 기판;
    상기 기판 상에 형성된 버퍼층;
    상기 버퍼층 상에 형성된 GaN층;
    상기 GaN층 상에 형성된 AlGaN층;
    상기 AlGaN층 상에 질화계 반도체로 형성된 채널 차단층;
    상기 채널 차단층 양 측면의 상기 AlGaN층 상에 형성된 제1 절연층;
    상기 채널 차단층 및 상기 제1 절연층 상에 형성된 게이트 절연층;
    상기 게이트 절연층 상에 형성된 게이트 전극;
    상기 게이트 전극 양 측면의 상기 게이트 절연층 상에 형성된 제2 절연층; 및
    상기 게이트 전극 양 측면으로부터 이격되어 배치되고, 상기 제2 절연층, 게이트 절연층, 제1 절연층 및 AlGaN층을 관통하여 상기 GaN층의 2DEG에 오믹 콘택하는 소스 전극 및 드레인 전극;을 포함하고,
    상기 제1 절연층, 게이트 절연층 및 제2 절연층이 순차적으로 적층되고,
    상기 게이트 전극은 상기 제2 절연층을 관통하여 상기 게이트 절연층 상에 하면이 콘택하는 것을 특징으로 하는 질화계 반도체 소자.
  9. 제8 항에 있어서,
    상기 채널 차단층은 MgxC1 - xN ( 0 ≤ x ≤ 1)으로 형성된 것을 특징으로 하는 질화계 반도체 소자.
  10. 제8 항에 있어서,
    상기 GaN층은 고저항 GaN층으로 형성된 반절연층(Semi-insulating layer) 및 도핑된 GaN층으로 형성된 채널층을 포함하며,
    상기 게이트 절연층은 Al2O3로 형성되고,
    상기 제1 및 제2 절연층은 SiOx 또는 SiNx으로 형성된 것을 특징으로 하는 질화계 반도체 소자.
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