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KR20180074993A - 반도체 소자 및 이를 구비한 광원 모듈 - Google Patents

반도체 소자 및 이를 구비한 광원 모듈 Download PDF

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KR20180074993A
KR20180074993A KR1020160178840A KR20160178840A KR20180074993A KR 20180074993 A KR20180074993 A KR 20180074993A KR 1020160178840 A KR1020160178840 A KR 1020160178840A KR 20160178840 A KR20160178840 A KR 20160178840A KR 20180074993 A KR20180074993 A KR 20180074993A
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layer
semiconductor
superlattice
semiconductor layer
layers
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홍정엽
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엘지이노텍 주식회사
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Abstract

실시 예는 반도체 소자에 관한 것이다.
실시 예에 개시된 반도체 소자는, 제1층 및 제2층을 갖는 제1초격자층; 상기 제1초격자층 위에 제3층 및 제4층을 갖는 제2초격자층; 상기 제1,2초격자층 사이에 제1반도체층; 상기 제2초격자층 위에 제1도전성 반도체층; 상기 제1도전성 반도체층 위에 활성층; 및 상기 활성층 위에 제2도전성 반도체층을 포함하며, 상기 제1초격자층의 제1,2층의 페어 수는 상기 제2초격자층의 제3,4층의 페어 수보다 작고, 상기 제1층은 알루미늄을 갖는 2원계 반도체를 포함하며, 상기 제3층은 알루미늄을 갖는 3원계 반도체를 포함하며, 상기 제2,4층은 갈륨을 갖는 2원계 반도체를 포함하며, 상기 제2층은 상기 제1층의 두께보다 두꺼운 두께를 가지며, 상기 제4층은 상기 제3층의 두께보다 두꺼운 두께를 가지며, 상기 제1반도체층과 상기 제1도전성 반도체층은 알루미늄의 조성이 동일한 3원계 반도체를 포함하며, 상기 제1반도체층은 상기 제1도전성 반도체층의 두께보다 작은 두께를 포함한다.

Description

반도체 소자 및 이를 구비한 광원 모듈{SEMICONDUCTOR DEVICE AND LIGHTING MODULE HAVING THEREOF}
실시 예는 반도체 소자에 관한 것이다.
실시 예는 자외선 반도체 소자에 관한 것이다.
실시 예는 자외선 반도체 소자를 갖는 반도체 소자 패키지에 관한 것이다.
일반적으로 질소(N)와 같은 Ⅴ족 소스와, 갈륨(Ga), 알루미늄(Al), 또는 인듐(In)과 같은 Ⅲ족 소스를 포함하는 질화물 반도체 소재는 열적 안정성이 우수하고 직접 천이형의 에너지 밴드(band) 구조를 갖고 있어, 질화물계 반도체 소자 예컨대, 자외선 영역의 질화물계 반도체 발광소자 및 태양전지용 물질로 많이 사용되고 있다.
질화물계 물질은 0.7eV에서 6.2eV의 폭넓은 에너지 밴드갭을 가지고 있어 태양광스펙트럼 영역과 일치하는 특성으로 인하여 태양전지소자용 물질로 많이 사용되고 있다. 특히, 자외선 발광소자는 경화기 장치, 의료분석기 및 치료기기 및 살균, 정수, 정화시스템 등 다양한 산업분야에서 활용되고 있으며, 향후 반도체 조명 광원으로써 일반조명에 사용 가능한 물질로서 주목을 받고 있다.
실시 예는 제1도전성 반도체층 아래에 복수의 초격자층을 갖는 반도체 소자를 제공한다.
실시 예는 제1도전성 반도체층과 기판 사이에 복수의 초격자층을 배치하여 결함을 줄여줄 수 있도록 한 반도체 소자를 제공한다.
실시 예는 복수의 초격자층은 서로 다른 알루미늄의 조성을 갖는 반도체 소자를 제공한다.
실시 예는 서로 다른 초격자층 상에 버퍼층을 배치한 반도체 소자를 제공한다.
실시 예는 자외선 파장 예컨대, UV(Ultraviolet) 파장을 방출하는 반도체 소자를 제공한다.
실시 예는 자외선 광을 방출하는 반도체 소자를 갖는 반도체 소자 패키지를 제공한다.
실시 예에 따른 반도체 소자는, 제1층 및 제2층을 갖는 제1초격자층; 상기 제1초격자층 위에 제3층 및 제4층을 갖는 제2초격자층; 상기 제1,2초격자층 사이에 제1반도체층; 상기 제2초격자층 위에 제1도전성 반도체층; 상기 제1도전성 반도체층 위에 활성층; 및 상기 활성층 위에 제2도전성 반도체층을 포함하며, 상기 제1초격자층의 제1,2층의 페어 수는 상기 제2초격자층의 제3,4층의 페어 수보다 작고, 상기 제1층은 알루미늄을 갖는 2원계 반도체를 포함하며, 상기 제3층은 알루미늄을 갖는 3원계 반도체를 포함하며, 상기 제2,4층은 갈륨을 갖는 2원계 반도체를 포함하며, 상기 제2층은 상기 제1층의 두께보다 두꺼운 두께를 가지며, 상기 제4층은 상기 제3층의 두께보다 두꺼운 두께를 가지며, 상기 제1반도체층과 상기 제1도전성 반도체층은 알루미늄의 조성이 동일한 3원계 반도체를 포함하며, 상기 제1반도체층은 상기 제1도전성 반도체층의 두께보다 작은 두께를 포함한다.
실시 예에 따른 광원 모듈은, 캐비티를 갖는 몸체; 상기 캐비티 내에 배치된 반도체 소자; 상기 캐비티 상에 투명 윈도우; 및 상기 투명 윈도우 및 몸체 상에 배치된 방습 필름을 가지며, 상기 반도체 소자는, 제1층 및 제2층을 갖는 제1초격자층; 상기 제1초격자층 위에 제3층 및 제4층을 갖는 제2초격자층; 상기 제1,2초격자층 사이에 제1반도체층; 상기 제2초격자층 위에 제1도전성 반도체층; 상기 제1도전성 반도체층 위에 활성층; 및 상기 활성층 위에 제2도전성 반도체층; 상기 제1도전성 반도체층에 연결된 제1전극; 상기 제2도전성 반도체층에 연결된 제2전극을 포함하며, 상기 제1초격자층의 제1,2층의 페어 수는 상기 제2초격자층의 제3,4층의 페어 수보다 작고, 상기 제1층은 알루미늄을 갖는 2원계 반도체를 포함하며, 상기 제3층은 알루미늄을 갖는 3원계 반도체를 포함하며, 상기 제2,4층은 갈륨을 갖는 2원계 반도체를 포함하며, 상기 제2층은 상기 제1층의 두께보다 두꺼운 두께를 가지며, 상기 제4층은 상기 제3층의 두께보다 두꺼운 두께를 가지며, 상기 제1반도체층과 상기 제1도전성 반도체층은 알루미늄의 조성이 동일한 3원계 반도체를 포함하며, 상기 제1반도체층은 상기 제1도전성 반도체층의 두께보다 작은 두께를 포함할 수 있다.
실시 예에 의하면, 제1항에 있어서, 상기 제1반도체층은 상기 제3층의 알루미늄의 조성과 동일한 알루미늄의 조성을 가질 수 있다.
실시 예에 의하면, 상기 제1,2층 간의 응력 차이는 상기 제3,4층 간의 응력 차이보다 클 수 있다.
실시 예에 의하면, 상기 제1층 및 제2층은 비의도적 도핑층(unintentional doping layer) 또는 비도핑층(undoped layer)를 포함하며, 상기 제3층 및 제4층은 비의도적 도핑층(unintentional doping layer) 또는 비도핑층(undoped layer)를 포함하며, 상기 제1반도체층은 비의도적 도핑층(unintentional doping layer) 또는 비도핑층(undoped layer)를 포함할 수 있다.
실시 예에 의하면, 상기 제1반도체층과 상기 제1도전성 반도체층의 두께들의 비율 차이는 상기 제1,2층의 두께들의 비율 차이보다 작을 수 있다.
실시 예에 의하면, 상기 제1반도체층과 상기 제1도전성 반도체층의 두께 비율은 1:2~3이며, 상기 제1,2층의 두께 비율은 1:3~4를 가질 수 있다.
실시 예에 의하면, 제4항에 있어서, 기판 및 상기 기판 위에 질화물 반도체층을 포함하며, 상기 제1초격자층은 상기 질화물 반도체층과 상기 기판 사이에 배치될 수 있다. 상기 질화물 반도체층은 GaN 템플릿을 포함할 수 있다.
실시 예에 의하면, 기 제1반도체층, 상기 제2초격자층의 제3층 및 상기 제1도전성 반도체층은 알루미늄의 조성은 15% 내지 20%를 포함할 수 있다.
실시 예에 의하면, 상기 활성층은 330nm 내지 350nm의 자외선 파장을 방출할 수 있다.
실시 예는 제1도전성 반도체층 아래에 복수의 초격자층을 배치하여, 스트레스를 줄여줄 수 있다.
실시 예는 복수의 초격자층 사이에 단층의 반도체층을 두껍게 배치하여, 결함을 흡수 및 제거할 수 있는 효과가 있다.
실시 예에 따른 반도체 소자에 의하면, 활성층으로 전달되는 결함을 제거할 수 있다.
실시 예에 따른 반도체 소자에 의하면, 내부 양자 효율을 개선시켜 줄 수 있다.
실시 예는 살균용 자외선 반도체 소자의 신뢰성을 개선시켜 줄 수 있다.
실시 예는 자외선 반도체 소자를 갖는 반도체 소자 패키지 또는 자외선 램프를 제공할 수 있다.
도 1은 실시 예에 따른 반도체 소자를 나타낸 도면이다.
도 2는 도 1의 복수의 초격자층 및 복수의 버퍼층을 설명하기 위한 도면이다.
도 3은 도 1의 반도체 소자의 다른 예이다.
도 4는 도 1의 반도체 소자에 전극을 배치한 일 예이다.
도 5는 도 1의 반도체 소자에 전극을 배치한 다른 예이다.
도 6은 도 1의 반도체 소자에 전극을 배치한 다른 예이다.
도 7은 실시 예에 따른 반도체 소자를 갖는 반도체 소자 패키지를 나타낸 단면도이다.
도 8은 실시 예에 따른 반도체 소자를 갖는 광원 모듈의 예를 나타낸 도면이다.
도 9는 실시 예 및 비교 예에 의한 피크 파장을 비교한 도면이다.
도 10은 실시 예(C,D)와 비교 예(A,B)에 따른 반도체 소자의 표면을 비교한 도면이다.
본 실시 예들은 다른 형태로 변형되거나 여러 실시 예가 서로 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 각각의 실시 예로 한정되는 것은 아니다.
특정 실시 예에서 설명된 사항이 다른 실시 예에서 설명되어 있지 않더라도, 다른 실시 예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시 예에 관련된 설명으로 이해될 수 있다.
예를 들어, 특정 실시 예에서 구성 A에 대한 특징을 설명하고 다른 실시 예에서 구성 B에 대한 특징을 설명하였다면, 구성 A와 구성 B가 결합된 실시 예가 명시적으로 기재되지 않더라도 반대되거나 모순되는 설명이 없는 한, 본 발명의 권리범위에 속하는 것으로 이해되어야 한다.
이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 실시 예를 첨부한 도면을 참조하여 설명한다.
본 발명에 따른 실시예의 설명에 있어서, 각 element의 " 상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
반도체 소자는 발광소자, 수광소자, 광 변조기, 가스 센서 등 각종 전자 소자 포함할 수 있다. 실시 예는 가스센서를 일 예로 설명하고 있지만, 이에 한정되지 않고, 전기 소자의 다양한 분야에 적용될 수 있다.
<반도체 소자>
도 1는 실시예에 따른 발광소자의 단면도이고, 도 2는 도 1의 반도체 소자의 초격자층 및 버퍼층의 상세 구성도이다.
도 1 및 도 2를 참조하면, 실시예에 따른 반도체 소자는 복수의 초격자층(31,35), 제1반도체층(33), 제1도전성 반도체층(41), 활성층(51) 및 제2도전성 반도체층(71)을 포함할 수 있다.
상기 반도체 소자는 기판(21) 및 질화물 반도체층(25)을 포함할 수 있다. 상기 질화물 반도체층(25)은 상기 기판(21) 위에 배치될 수 있다. 상기 질화물 반도체층(25)은 상기 기판(21)과 상기 복수의 초격자층(31,35) 사이에 배치될 수 있다. 상기 복수의 초격자층(31,35)은 서로 다른 영역에 배치된 제1,2초격자층(31,35)을 포함하며, 상기 제1반도체층(33)은 제1,2초격자층(31,35) 사이에 배치될 수 있다. 실시 에에 따른 반도체 소자는 상기 기판(21) 위에 적층된 질화물계 반도체층(25-71)들이 적어도 두 가지 종류 이상의 질화물 반도체를 포함할 수 있다.
상기 반도체 소자는 자외선 파장의 광을 방출하게 된다. 상기 반도체 소자는 400nm 파장 이하 예컨대, 320nm 내지 400nm 범위의 파장 또는 330nm 내지 350nm 범위의 파장을 발광할 수 있다. 상기 반도체 소자는 UV-A 파장을 발광하는 소자일 수 있다. 상기 UV-A 파장을 갖는 반도체 소자는, 산업용 UV 경화, 인쇄잉크 경화 또는 노광기에 사용되거나, 위폐감별 또는 위폐감식 램프이거나, 정화, 정수, 살균용 램프나, 수족관이나 농업용으로 사용되는 특수 조명용과 같은 램프 중에서 선택적으로 적용될 수 있다.
<기판(21)>
상기 기판(21)은 예를 들어, 투광성, 전도성 기판 또는 절연성 기판일 수 있다. 예를 들어, 상기 기판(21)은 AlN, Al2O3, SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, and Ga2O3 중 적어도 하나를 포함할 수 있다. 상기 기판(21)은 예컨대, AlN 템플리트(template)일 수 있다. 상기 기판(21)의 상면 및/또는 하면에는 복수의 돌출부(미도시)가 형성될 수 있으며, 상기 복수의 돌출부 각각은 측 단면이, 반구형 형상, 다각형 형상, 타원 형상 중 적어도 하나를 포함하며 스트라이프 형태 또는 매트릭스 형태로 배열될 수 있다. 상기 돌출부는 광 추출 효율을 개선시켜 줄 수 있다. 상기 사파이어는 육각 룸보형(Hexa-Rhombo R3c) 대칭성을 갖는 결정체로서, c축 및 a축 방향의 격자 상수가 13.001Å과 4.758Å이며, C(0001)면, A(1120)면, R(1102)면 등을 갖는다. 이 경우, 상기 C면은 비교적 질화물 박막의 성장이 용이하며, 고온에서 안정하기 때문에 질화물 반도체의 성장용 기판으로 주도 사용된다.
상기 기판(21)은 500㎛ 이하 예컨대, 30㎛~500㎛ 범위의 두께를 포함하며, 그 굴절률은 2.4 이하 예컨대, 2 이하의 물질로 형성될 수 있다. 상기 기판(21)은 인접한 변들의 길이가 서로 동일하거나 다를 수 있으며, 적어도 한 변의 길이는 0.3mm×0.3mm 이상이거나, 대면적 예컨대, 1mm×1mm 또는 그 이상의 면적을 갖는 크기로 제공될 수 있다. 상기 기판(20)은 위에서 볼 때, 사각형, 육각형과 같은 다각형 형상으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 기판(21) 위에는 복수의 화합물 반도체층이 성장될 수 있으며, 상기 복수의 화합물 반도체층의 성장 장비는 전자빔 증착기, PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 이중형의 열증착기(dual-type thermal evaporator) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition) 등에 의해 형성할 수 있으며, 이에 대해 한정하지는 않는다.
<질화물 반도체층(25)>
상기 질화물 반도체층(25)은 예로서 II족-VI족 및 III족-V족 화합물 반도체 중에서 적어도 하나를 포함할 수 있다. 상기 질화물 반도체층(25)은 질화물계 템플릿(Template)을 포함할 수 있으며, 예컨대 GaN 템플릿 또는 AlN계 템플릿을 포함할 수 있다. 상기 질화물 반도체층(25)의 두께는 상기 제1도전성 반도체층(41)의 두께보다 두꺼울 수 있다. 상기 질화물 반도체층(25)은 3㎛ 이상 예컨대, 3㎛ 내지 5㎛의 범위로 형성될 수 있다. 상기 질화물 반도체층(25)은 비의도적 도핑층(unintentional doping layer) 또는 비도핑층(undoped layer)를 포함할 수 있다.
GaN 템플릿인 질화물 반도체층(25)을 상기 기판(21) 상에 배치함으로써, 상기 기판(21)과 알루미늄을 갖는 제1도전성 반도체층(41) 사이에서의 크랙 발생을 억제할 수 있다. 상기 질화물 반도체층(25)이 상기 기판(21) 상에 상기의 두께로 형성됨으로써, 상기 기판(21)과의 격자 상수 차이에 따른 결함이 전파되는 것을 줄여줄 수 있다. 상기 기판(21) 및 질화물 반도체층(25)은 제거될 수 있다. 상기 질화물 반도체층(25)의 분리를 위해, 상기 질화물 반도체층(25)과 접촉되는 제1초격자층(31)의 제1층(도 2의 11)은 상기 질화물 반도체층(25)과의 격자 상수 차이 또는 밴드 갭 차이가 큰 물질로 형성될 수 있다. 이러한 질화물 반도체층(25)과 상기 제1층(11) 사이의 계면으로 레이저를 조사하면, 격자 상수 차이에 의해 상기 질화물 반도체층(25)이 상기 제1층(11)로부터 분리될 수 있다.
<초격자층(31,35)>
상기 복수의 초격자층(31,35)은 적어도 2개의 초격자층 또는 그 이상의 초격자층을 포함할 수 있다. 상기 복수의 초격자층(31,35) 각각은 적어도 2개의 서로 다른 층을 하나의 페어로 하며 복수의 페어를 구비할 수 있다. 상기 복수의 초격자층(31,35)은 각 페어의 어느 한 층은 예로서 II족-VI족 또는 III족-V족 화합물 반도체로 구현될 수 있으며, 다른 한 층은 예로서 II족-VI족 또는 III족-V족 화합물 반도체로 구현될 수 있다.
상기 복수의 초격자층(31,35) 사이에는 적어도 하나의 제1반도체층(33)이 배치될 수 있다. 상기 제1반도체층(33)은 II족-VI족 또는 III족-V족 화합물 반도체로 구현될 수 있으며, 상기 초격자층(31,35)의 층들 중 어느 한 층과 동일한 알루미늄 조성을 가질 수 있다.
상기 초격자층(31,35)은 상기 기판(21) 또는 질화물 반도체층(25) 위에 배치될 수 있다. 상기 초격자층(31,35)은 적어도 2종류의 초격자 구조가 서로 다른 위치에 배치될 수 있다. 상기 초격자층(31,35)은 상기 질화물 반도체층(25) 위에 제1초격자층(31) 및 상기 제1초격자층(31) 위에 제2초격자층(35)을 포함할 수 있다. 상기 제1,2초격자층(31,35)은 서로 이격되거나 비 접촉될 수 있다.
도 2를 참조하면, 상기 제1초격자층(31)은 제1층(11) 및 제2층(12)을 포함하며, 상기 제1층(11) 및 제2층(12)의 페어(pair)는 5페어 이하 예컨대, 2내지 4페어를 갖고 주기적으로 반복될 수 있다. 상기 제1,2층(11,12)은 서로 다른 2원계 또는 그 이상의 반도체로 형성될 수 있으며, 예컨대 서로 다른 2원계 반도체로 형성될 수 있다. 상기 제1초격자층(31)은 서로 다른 질화물계 반도체층이 교대로 반복될 수 있다. 상기 제1층(11)은 알루미늄을 갖는 질화물 반도체로 형성될 수 있으며, 예컨대 AlN계 반도체 예컨대, AlN 반도체로 형성될 수 있다. 상기 제1층(11)은 In이나 Ga 원소를 갖지 않는 반도체로 형성될 수 있다. 상기 제2층(12)은 상기 제1층(11) 위에 배치되며, GaN계 반도체 또는 GaN 반도체로 형성될 수 있다. 상기 제1초격자층(31)에서 상기 질화물 반도체층(25) 위에 배치된 제1층(11)은 상기 질화물 반도체층(25)과의 격자 상수 차이가 큰 물질을 배치할 수 있다. 이에 따라 상기 제1층(11)의 성장시 압축 응력(compressive stress)이 걸리게 될 수 있고, 상기 제1층(11) 위에 상기 제2층(12)이 성장되면 인장 응력(tensile stress)이 걸리게 된다. 이러한 제1층(11)과 제2층(12)을 주기적으로 반복해 줌으로써, 서로 반대의 응력이 압축 응력과 신장 응력이 서로 상쇄되는 효과가 있다. 상기 제1초격자층(31)은 상기 기판(21)/질화물 반도체층(25)을 통해 전파되는 스트레스를 상기 압축 응력과 신장 응력을 통해 상쇄시켜 줄 수 있고, 크랙 발생을 줄여줄 수 있다.
상기 제1,2층(11,12)은 제1도전형의 도펀트가 도핑되지 않는 비의도적 층 또는 비도핑층으로 형성될 수 있다. 상기 제1초격자층(31) 내에 도펀트를 도핑하지 않게 됨으로써, 상기 질화물 반도체층(25)으로 확산(back diffusion)되는 도펀트에 의한 품질 불량을 제거할 수 있다.
상기 제1초격자층(31)은 상기 제1층(11)/제2층(12)이 AlN/GaN 페어를 가지며, 예컨대 상기 페어의 수는 2내지 4페어를 포함할 수 있다.
상기 제1초격자층(31)에서 제1층(11)은 제1두께(T1)를 가지며, 제2층(12)은 상기 제1두께(T1)보다 두꺼운 제2두께(T2)를 가질 수 있다. 상기 제1두께(T1)는 제2두께(T2)보다 작을 수 있고 초격자 기능을 위해 10nm 이하일 수 있다. 상기 제1층(11)의 제1두께(T1)는 상기 제2층(12)의 제2두께(T2)보다 얇게 하여, 상기 질화물 반도체층(25) 위에 배치된 제1층(11)의 재질에 의한 압축 응력이 효과적으로 작용하도록 할 수 있다. 상기 제1두께(T1)와 제2두께(T2)의 비율은 1:3 내지 1:4의 비율일 수 있으며, 상기 제1,2두께(T1:T2)의 비율이 상기 범위보다 작은 경우 스트레스의 억제가 미미하며 상기 비율보다 큰 경우 초격자로서의 기능을 수행하지 못할 수 있다. 상기 제1층(11)의 제1두께(T1)는 8nm 이하 예컨대, 4nm 내지 8nm의 범위일 수 있다. 상기 제2층(12)의 제2두께(T2)은 20nm 이하 예컨대, 10nm 내지 20nm의 범위를 가질 수 있다.
상기 제1초격자층(31)에서 제1,2층(11,12)의 페어는 상기 제2초격자층(35)의 적층 페어의 수보다 높게 배치되어, 상기 기판 방향으로 올라오는 결함이나 스트레스를 줄여줄 수 있다. 여기서, 상기 제1초격자층(31)의 페어는 상기 제2초격자층(35)의 페어보다 1페어 이상 많을 수 있다. 상기 제1초격자층(31)의 두께는 상기 제2초격자층(35)의 두께보다 두꺼울 수 있다.
상기 제1초격자층(31)은 제1반도체층(33)과 질화물 반도체층(25) 또는 기판(21) 사이에 배치될 수 있다. 상기 제1초격자층(31)은 상기 제2초격자층(35)보다 기판(21)에 더 인접하게 배치될 수 있다.
상기 제2초격자층(35)은 상기 제1초격자층(31)보다 활성층(51)에 더 인접하게 배치될 수 있다. 상기 제2초격자층(35)은 제1반도체층(33)과 제1도전성 반도체층(41) 사이에 배치될 수 있다.
상기 제2초격자층(35)은 제3층(13) 및 제4층(14)을 포함하며, 상기 제3층(13) 및 제4층(14)의 페어는 5페어 이하 예컨대, 2내지 3페어를 갖고 주기적으로 반복될 수 있다. 상기 제3,4층(13,14)은 서로 다른 2원계 이상의 반도체를 포함할 수 있다. 상기 제3층(13)은 3원계 반도체로 형성될 수 있으며, 상기 제4층(14)은 2원계 반도체로 형성될 수 있다. 상기 제3,4층(13,14)은 질화물 반도체로 형성될 수 있다. 상기 제3,4층(13,14)은 결정 품질을 위해 도펀트를 도핑하지 않은 비의도적 도핑층 또는 비도핑층으로 형성될 수 있다. 이러한 제3,4층(13,14)이 도펀트가 도핑되지 않으므로, 제1버퍼층의 결정 품질에 영향을 주거나, 제1도전성 반도체층(41)의 결정 품질에 영향을 주는 것을 방지할 수 있다.
상기 제3층(13)은 상기 제1초격자층(31)의 제1층(11)과 다른 반도체로 형성될 수 있다. 상기 제3층(13)은 상기 제1층(11)의 알루미늄 조성보다 낮은 알루미늄의 조성을 가질 수 있다. 상기 제3층(13)은 알루미늄을 갖는 3원계 반도체로 형성될 수 있으며, 예컨대 AlGaN으로 형성될 수 있다. 상기 제3층(13)은 예컨대, AlxGa1 -xN(0.15≤x≤0.2)의 조성식을 갖는 반도체일 수 있다. 상기 제3층(13)은 상기 제1반도체층(33)과 상기 제1도전성 반도체층(41)과 동일한 반도체로 형성될 수 있다. 이러한 제3층(13), 제1반도체층(33) 및 제1도전성 반도체층(41)의 알루미늄 함량이 동일하게 하므로, 상기 활성층(51)에서 방출되는 광 예컨대, 자외선 광에 대한 흡수 손실을 줄여줄 수 있다. 상기 제3층(13)은 상기 제1층(11)의 알루미늄의 조성보다 50% 이상 낮을 수 있다. 상기 제3층(13)의 알루미늄의 조성이 상기 제1층(11)에 비해 낮기 때문에, 질화물 반도체의 표면 결정 품질을 개선시켜 줄 수 있다.
상기 제3층(13)은 상기 제1반도체층(33)과 같은 반도체로 형성됨으로써, 상기 제1반도체층(33)과의 격자 상수 차이를 제거할 수 있고 크랙 발생을 줄여줄 수 있다.
상기 제4층(14)은 GaN계 반도체 또는 GaN 반도체를 포함할 수 있다. 상기 제4층(14)은 상기 제3층(13)과 다른 2원계 반도체로 형성될 수 있다. 상기 제4층(14)은 알루미늄이나 인듐을 갖지 않는 반도체로 형성될 수 있다. 상기 제3층(13)은 AlGaN 반도체이고, 제4층(14)은 GaN 반도체를 포함할 수 있다. 상기 제3층(13)의 형성 후 제4층(14)의 성장 시 인장 응력(tensile stress)가 걸리게 되고 상기 제4층(14)의 성장 후 제3층(13)의 성장 시 압축 응력(compressive stress)이 걸리게 된다. 이에 따라 상기 제3,4층(13,14)이 주기적으로 반복 성장됨으로써, 서로 반대되는 압축 응력과 신장 응력이 서로 상쇄되므로, 기판 방향에서 올라오는 스트레스를 상쇄시켜 줄 수 있고, 크랙 발생을 줄여줄 수 있다.
상기 제2초격자층(35)에서 제3,4층(13,14)의 페어는 5페어 이하일 수 있다. 상기 제3층(13)과 제4층(14)의 페어는 2페어 이상 예컨대, 2내지 3페어를 포함할 수 있다. 상기 제2초격자층(35)의 적층 페어가 제1초격자층(31)의 적층 페어의 수보다 적게 배치되어, 남아있는 스트레스나 크랙을 제거할 수 있다. 여기서, 상기 제2초격자층(35)의 페어는 상기 제1초격자층(31)의 페어보다 1페어 이상 작을 수 있다. 상기 제2초격자층(35)의 두께는 상기 제1초격자층(31)의 두께보다 얇을 수 있다. 상기 제2초격자층(35)은 상기 제3층(13)/제4층(14)이 AlxGa1 - xN(0.15≤x≤0.2)/GaN 페어를 가지며, 예컨대 상기 페어의 수는 2내지 3페어를 포함할 수 있다.
상기 제2초격자층(35)에서 제3층(13)은 제3두께(T3)를 가지며, 제4층(14)은 상기 제3두께(T3)보다 두꺼운 제4두께(T4)를 가질 수 있다. 상기 제3두께(T3)는 제4두께(T4)보다 작을 수 있고 초격자 기능을 위해 10nm 이하일 수 있다. 상기 제3층(13)의 제3두께(T3)를 상기 제4층(14)의 제4두께(T4)보다 얇게 하여, 상기 제1반도체층(33) 위에 배치된 제3층(13)/제4층(14)에 의한 응력이 효과적으로 작용하도록 할 수 있다. 상기 제3두께(T3)와 제4두께(T4)의 비율(T3:T4)은 1:3 내지 1:4의 비율일 수 있으며, 상기 제3,4두께(T3:T4)의 비율이 상기 범위보다 작은 경우 스트레스의 억제가 미미하며 상기 비율보다 큰 경우 초격자로서의 기능을 수행하지 못할 수 있다. 상기 제3층(13)의 제3두께(T3)는 10nm 이하 예컨대, 5nm 내지 10nm의 범위일 수 있다. 상기 제4층(14)의 제4두께(T4)은 20nm 이하 예컨대, 10nm 내지 20nm의 범위를 가질 수 있다. 상기 제3층(13)의 제3두께(T3)는 상기 제1층(11)의 제1두께(T1)와 같거나 두꺼울 수 있다.
여기서, 상기 제1초격자층(31)의 제1,2층(11,12) 간의 응력 차이는, 상기 제2초격자층(35)의 제3,4층(13,14) 간의 응력 차이보다 클 수 있다. 이는 기판(21)에 가까운 방향에 위치한 제1초격자층(31)이 층들간 응력 차이를 크므로, 기판 방향에서 올라오는 스트레스를 효과적으로 제거할 수 잇다.
<제1반도체층(33)>
상기 제1반도체층(33)은 서로 다른 초격자층(31,35) 사이에 배치될 수 있다. 상기 제1반도체층(33)은 제1,2초격자층(31,35) 사이에 배치될 수 있다. 상기 제1반도체층(33)은 제1초격자층(31)의 상면과 제2초격자층(35)의 하면에 접촉될 수 있다. 상기 제1반도체층(33)은 제1초격자층(31)의 제2층(12)의 상면과 제2초격자층(35)의 제3층(13)의 하면에 접촉될 수 있다. 상기 제1반도체층(33)은 제1,2초격자층(31,35) 사이에 두꺼운 두께(T5)를 갖고 결함(defect)을 흡수, 제거하는 제1버퍼로서 역할을 할 수 있다. 이는 제1초격자층(31)에서 일차적으로 스트레스를 제거한 다음, 상기 제1반도체층(33)을 소정 두께(T5)로 형성하여, 반도체 결정 품질을 개선한 후 제2초격자층(35)으로 2차적인 스트레스를 제거하는 구조를 제공할 수 있다.
상기 제1반도체층(33)은 상기 제1초격자층(31)의 두께보다 두꺼운 두께(T5)를 가질 수 있다. 상기 제1반도체층(33)의 두께(T5)는 상기 제1초격자층(31)의 두께보다 20배 이상 예컨대, 20배 내지 30배 두껍게 배치될 수 있다. 상기 제1반도체층(33)의 두께(T5)가 상기 범위로 두껍게 배치되므로, 크랙이나 결함을 낮춘 반도체를 제공할 수 있다. 상기 제1반도체층(33)은 450nm 이상 예컨대, 450nm 내지 550nm의 두께(T5)로 형성될 수 있다. 상기 제1반도체층(33)은 상기 제1도전성 반도체층(41)의 두께(T6)보다 얇게 형성될 수 있으며, 상기 제1도전성 반도체층(41)의 두께(T6)의 0.5배 이하일 수 있다.
상기 제1반도체층(33)과 상기 제1도전성 반도체층(41)의 두께의 비율(T5/T6) 차이는, 상기 제1,2층(11,12)의 두께의 비율 차이(T1/T2)보다 작을 수 있고, 상기 제3,4층(13,14)의 두께의 비율 차이(T3/T4) 보다 작을 수 있다.
상기 제1반도체층(33)은 3원계 이상의 질화물 반도체를 포함할 수 있다. 상기 제1반도체층(33)은 상기 제1초격자층(31)의 제2층(12)과 다른 반도체로 형성될 수 있다. 상기 제1반도체층(33)은 상기 제1층(11)의 알루미늄 조성보다 낮은 알루미늄의 조성을 가질 수 있다. 상기 제1반도체층(33)은 알루미늄을 갖는 3원계 반도체로 형성될 수 있으며, 예컨대 AlGaN으로 형성될 수 있다. 상기 제1반도체층(33)은 예컨대, AlxGa1 - xN(0.15≤x≤0.2)의 조성식을 갖는 반도체일 수 있다. 상기 제1반도체층(33)은 상기 제2초격자층(35)의 제3층(13)과 상기 제1도전성 반도체층(41)과 동일한 반도체로 형성될 수 있다. 이러한 제1반도체층(33)이 상기 제3층(13)과 제1도전성 반도체층(41)의 알루미늄 함량이 동일하게 하므로, 상기 활성층(51)에서 방출되는 광 예컨대, 자외선 광에 대한 흡수 손실을 줄여줄 수 있다. 상기 제1반도체층(33)은 상기 제1층(11)의 알루미늄의 조성보다 50% 이상 낮을 수 있다. 상기 제1반도체층(33)은 알루미늄의 조성이 상기 제1층(11)에 비해 낮고 두꺼운 두께(T5)를 갖게 되므로, 질화물 반도체의 표면 결정 품질을 개선시켜 줄 수 있다.
상기 제1반도체층(33)은 도펀트를 도핑하지 않은 비의도적 도핑층 또는 비도핑층으로 형성될 수 있다. 여기서, 상기 제1초격자층(31), 상기 제1반도체층(33) 및 상기 제2초격자층(35)은 n형 도펀트 및 p형 도펀트를 도핑하지 않는 층들로 구현될 수 있다. 이러한 제1반도체층(33)이 도펀트가 도핑되지 않으므로, 표면 품질을 개선시켜 주어, 제1초격자층(31) 및 제1도전성 반도체층(41)의 결정 품질을 개선시켜 줄 수 있다.
<제1도전성 반도체층(41)>
상기 제1도전성 반도체층(41)은 복수의 초격자층(31,35) 위에 배치될 수 있다. 상기 제1도전성 반도체층(41)은 복수의 초격자층(31,35)과 활성층(51) 사이에 배치될 수 있다. 상기 제1도전성 반도체층(41)은 제2초격자층(35)의 상면에 접촉될 수 있다. 상기 제1도전성 반도체층(41)은 제2초격자층(35)의 제4층(14)의 상면과 접촉될 수 있다. 상기 제1도전성 반도체층(41) 상에 활성층(51)이 배치된 경우, 상기 제1도전성 반도체층(41)은 상기 활성층(51)과 접촉될 수 있다.
상기 제1도전성 반도체층(41)은 상기 제2초격자층(35)과 상기 활성층(51) 사이에 배치된 제2버퍼으로 기능할 수 있다. 이는 제1도전성 반도체층(41)이 두꺼운 두께(T6)로 제공되어, 제1,2초격자층(31,35)에서 스트레스를 제거하고, 전파될 수 있는 결함을 상기의 두께(T6)로 제거하여 반도체 결정 품질을 개선함으로써, 활성층(51)의 내부양자 효율이 개선될 수 있다.
상기 제1도전성 반도체층(41)은 상기 제2초격자층(35)의 두께보다 두꺼운 두께(T6)를 가질 수 있다. 상기 제1도전성 반도체층(41)의 두께(T6)은 상기 제2초격자층(35)의 두께보다 40배 이상 예컨대, 40배 내지 60배 두껍게 배치될 수 있다. 상기 제1도전성 반도체층(41)이 상기 범위로 두껍게 배치되므로, 크랙이나 결함을 낮춘 반도체를 제공할 수 있다. 상기 제1도전성 반도체층(41)은 900nm 이상 예컨대, 900nm 내지 1500nm의 두께(T6)로 형성될 수 있다. 상기 제1도전성 반도체층(41)과 상기 제1반도체층(33)의 두께 비율(T6:T5)은 2~3:1의 비율일 수 있다. 상기 T6는 T5의 2배 내지 3배 두꺼울 수 있다.
상기 제1도전성 반도체층(41)은 3원계 이상의 질화물 반도체를 포함할 수 있다. 상기 제1도전성 반도체층(41)은 상기 제2초격자층(35)의 제4층(14)과 다른 반도체로 형성될 수 있다. 상기 제1도전성 반도체층(41)은 상기 제1층(11)의 알루미늄 조성보다 낮은 알루미늄의 조성을 가질 수 있다. 상기 제1도전성 반도체층(41)은 알루미늄을 갖는 3원계 반도체로 형성될 수 있으며, 예컨대 AlGaN으로 형성될 수 있다. 상기 제1도전성 반도체층(41)은 예컨대, AlxGa1 - xN(0.15≤x≤0.2)의 조성식을 갖는 반도체일 수 있다. 상기 제1도전성 반도체층(41)은 상기 제2초격자층(35)의 제3층(13)과 동일한 반도체로 형성될 수 있다. 이러한 제1도전성 반도체층(41)이 상기 제3층(13)과 제1반도체층(33)의 알루미늄 함량과 동일하게 배치되므로, 상기 활성층(51)에서 방출되는 광 예컨대, 자외선 광에 대한 흡수 손실을 줄여줄 수 있다. 여기서, 자외선 광은 330nm 내지 350nm의 파장을 포함할 수 잇다. 상기 제1도전성 반도체층(41)은 상기 제1층(11)의 알루미늄의 조성보다 50% 이상 낮을 수 있다. 상기 제1도전성 반도체층(41)은 알루미늄의 조성이 상기 제1층(11)에 비해 낮고 두꺼운 두께(T6)를 갖게 되므로, 질화물 반도체의 표면 결정 품질을 개선시켜 줄 수 있다.
상기 제1도전성 반도체층(41)은 도펀트를 포함할 수 있다. 상기 도펀트는 제1도전형의 도펀트 예컨대, Si, Ge, Sn, Se, Te와 같은 n형 도펀트를 포함할 수 있다. 상기 제1도전성 반도체층(41)은 단층 또는 다층으로 형성될 수 있으나 이에 대해 한정하지는 않는다. 상기 제1도전성 반도체층(41)은 전극이 접촉되는 층일 수 있다. 상기 제1도전성 반도체층(41)의 알루미늄은 AlN의 알루미늄의 조성과 50% 이상의 차이를 갖고 두껍게 제공해 줌으로써, 활성층(51)으로 전달되는 분극 현상 및 결함을 줄여줄 수 있다.
<활성층(51)>
상기 활성층(51)은 상기 제1도전성 반도체층(41) 위에 배치될 수 있다. 상기 활성층(51)은 자외선 파장을 발생할 수 있다. 상기 활성층(51)은 UV-A 또는 330nm 내지 350nm의 파장을 발생할 수 있다.
상기 활성층(51)은 단일 우물, 단일 양자우물, 다중 우물, 다중 양자우물 구조(MQW: Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 하나로 형성될 수 있다. 상기 활성층(51)은 상기 제1도전성 반도체층(41)을 통해서 주입되는 전자(또는 정공)와 상기 제2도전성 반도체층(71)을 통해서 주입되는 정공(또는 전자)이 서로 만나서, 상기 활성층(51)의 형성 물질에 따른 에너지 밴드(Energy Band)의 밴드 갭(Band Gap) 차이에 의해서 빛을 방출하는 층이다. 상기 활성층(51)은 화합물 반도체로 구현될 수 있다. 상기 활성층(51)은 예로서 II족-VI족 및 III족-V족 화합물 반도체 중에서 적어도 하나로 구현될 수 있다.
상기 활성층(51)이 다중 우물 구조로 구현된 경우, 상기 활성층(51)은 복수의 우물층(미도시)과 복수의 장벽층(미도시)을 포함한다. 상기 활성층(51)은 우물층과 장벽층이 교대로 배치된다. 상기 우물층과 상기 장벽층의 페어는 2~30주기로 형성될 수 있다. 상기 우물층은 예컨대, InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 배치될 수 있다. 상기 장벽층은 예컨대, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 우물층/장벽층의 주기는 예를 들어, InGaN/GaN, GaN/AlGaN, AlGaN/AlGaN, InGaN/AlGaN, InGaN/InGaN, AlGaAs/GaAs, InGaAs/GaAs, InGaP/GaP, AlInGaP/InGaP, InP/GaAs의 페어 중 적어도 하나를 포함한다.
실시 예에 따른 활성층(51)의 우물층은 AlGaN으로 구현될 수 있으며, 상기 장벽층은 AlGaN으로 구현될 수 있다. 상기 활성층(51)은 자외선 파장을 발광할 수 있으며, 예컨대 330nm 내지 350nm 범위로 발광할 수 있다. 상기 장벽층의 알루미늄 조성은 상기 우물층의 알루미늄의 조성보다 높은 조성을 갖는다.
상기 활성층(51)의 위 또는/및 아래에는 다른 반도체층이 더 배치될 수 있으며, 예컨대 AlN계 또는 AlGaN계 반도체가 배치될 수 있다.
<제2도전성 반도체층(71)>
상기 제2도전성 반도체층(71)은 상기 활성층(51) 위에 배치된다. 상기 제2도전성 반도체층(71)은 AlGaN계 반도체를 포함할 수 있다. 상기 제2도전성 반도체층(71)은 제2도전형의 도펀트 예컨대, p형 도펀트를 갖는 p형 반도체층일 수 있다. 다른 예로서, 상기 제2도전성 반도체층(71)은 GaN, AlN, InAlGaN, AlInN, AlGaAs, 또는 AlGaInP 중에서 적어도 하나를 포함할 수 있으며, Mg, Zn, Ca, Sr, Ba와 같은 p형 도펀트를 포함할 수 있다. 이러한 제2도전성 반도체층(71)은 자외선 파장의 흡수를 방지하기 위해, AlGaN계 반도체로 배치될 수 있다. 상기 제2도전성 반도체층(71)은 다층일 수 있으며, 이에 대해 한정하지는 않는다.
실시 예는 제1도전형은 n형 및 제2도전형은 p형으로 설명하였으나, 다른 예로서, 제1도전형은 p형 및 제2도전형은 n형일 수 있다. 또는 반도체 소자는 n-p 접합 구조, p-n 접합 구조, n-p-n 접합 구조, p-n-p 접합 구조 중 어느 한 구조를 포함할 수 있다.
실시 예는 제1초격자층(31)이 질화물계 템플릿인 질화물 반도체층(25)과 제1도전성 반도체층(41) 사이에 배치되어, 조성 차이에 의한 격자 불일치 및 결함을 최소화시켜 줄 수 있다. 또한 제1초격자층(31)의 제1층(11)과 제2층(12)의 응력 차이를 크게 하여, 기판 방향에서 올라오는 스트레스를 줄여줄 수 있다.
실시 예는 제1반도체층(33)이 제1,2초격자층(31,35) 사이에 두꺼운 두께(T)로 비의도적 도핑층 또는 비도핑층으로 제공되므로, 기판 방향에서 올라오는 결함을 흡수 및 제거할 수 있다.
실시 예에 따른 제2초격자층(35)은, 제1반도체층(33)과 상기 제1도전성 반도체층(41) 사이에서, 두꺼운 두께(T5,T6)를 갖는 단층의 제1반도체층(33)과 제1도전성 반도체층(41) 사이를 완충시켜 주는 역할을 할 수 있다.
실시 예에 따른 제2초격자층(35)은, 비의도적 도핑층 또는 비도핑츠으로 제공되므로, 제1도전성 반도체층(41)의 결정 품질에 영향을 주는 것을 최소화하고 크랙이나 결함이 전파되는 것을 차단할 수 있다.
실시 예는, 제1반도체층(33), 제2초격자층(35)의 제1층(11), 제1도전성 반도체층(41)이 AlxGa1 - xN(0.15≤x≤0.2)의 조성식을 갖는 반도체로 형성됨으로써, UV-A 파장 또는 330nm 내지 350nm의 파장의 광을 투과시켜 줄 수 있고 결함 발생을 억제할 수 있다. 상기 제1,2초격자층(31,35)의 페어를 5페어 이하로 제공함으로써, 자외선 파장에 대한 투과율을 개선시켜 줄 수 있다.
실시 예는 기판(21) 상에 복수의 초격자층(31,35)을 배치함으로써, 기판(21) 상에 단일의 n형 반도체층을 배치한 경우에 비해 결함(dislocation)을 효과적으로 차단할 수 있고, 격자 상수 차이로 인한 품질 저하를 방지할 수 있다.
실시 예에 따른 반도체 소자에서의 광도 및 결정 품질에 대해 도 9 및 도 10을 참조하기로 한다. 도 9는 실시 예 및 비교 예에 따른 광도를 비교한 도면이다. 여기서, 비교 예는 도 1의 반도체 소자에서 제반도체층과 제2초격자층이 제거되며, 제1초격자층의 제1,2층이 5페어를 갖고, 제1도전성 반도체층이 1500nm로 형성된 구조이다. 이러한 비교 예의 피크 파장과 실시 예의 피크 파장을 비교한 경우, 330nm 내지 350nm의 범위에서 광도 차이가 존재함을 알 수 있다. 이는 실시 예의 반도체 소자에서의 자외선 파장의 광도가 높게 나타남을 알 수 있다.
도 10은 상기의 비교 예와 실시 예의 반도체 소자의 표면에 대해 광학 현미경(OM: Optical microscopes)로 측정한 것으로, 표면에서의 크랙을 나타내기 위한 도면이다. 도 10의 (A)(B)는 비교 예의 반도체 소자의 표면이며, (C,D)는 실시 예의 반도체 소자의 표면을 동일한 배수로 확대하여 촬영한 이미지로, 비교 예에 비해 실시 예의 반도체 소자의 표면에서 크랙이 현저하게 작음을 알 수 있다. 즉 비교예의 이미지에서 보여지는 길게 나타나는 골 모양의 결함이 제거됨을 알 수 있다.
도 3은 도 1의 반도체 소자의 다른 예로서, 도 1의 구성과 동일한 부분은 도 1의 설명을 참조하기로 한다.
도 3을 참조하면, 반도체 소자는 활성층(51)과 제2도전성 반도체층(71) 사이에 전자 차단층(61)이 배치될 수 있다. 상기 전자 차단층(61)은 상기 활성층(51) 상에 배치될 수 있다. 상기 전자 차단층(61)은 AlGaN 반도체로 배치될 수 있으며, 상기 활성층(51)의 장벽층보다 높은 알루미늄의 조성을 가질 수 있다. 상기 전자 차단층(61)의 알루미늄의 조성은 15% 이상일 수 있다. 상기 전자 차단층(61)은 상기 활성층(51)의 밴드 갭보다 넓은 밴드 갭을 갖는 물질로, 단층 또는 다층으로 형성될 수 있다. 상기 다층의 전자 차단층(61)은 알루미늄의 조성이 서로 다른 반도체층들을 포함할 수 있다.
도 4는 도 1의 반도체 소자에 전극을 배치한 예를 나타낸다. 도 3을 설명함에 있어서, 상기에 개시된 구성과 동일한 부분은 상기에 개시된 실시 예의 설명을 참조하기로 한다.
도 4를 참조하면, 반도체 소자(101)는 제1전극(91) 및 제2전극(95)을 포함한다. 상기 제1전극(91)은 제1도전성 반도체층(41)에 전기적으로 연결되며, 상기 제2전극(95)는 제2도전성 반도체층(71)에 전기적으로 연결될 수 있다.
상기 제1전극(91)은 상기 제1도전성 반도체층(41)의 위에 배치될 수 있으며, 상기 제2전극(95)은 제2도전성 반도체층(71) 또는/및 전극층(77) 위에 배치될 수 있다. 상기 제1전극(91) 및 상기 제2전극(95) 중 적어도 하나 또는 모두는 암(arm) 구조 또는 핑거(finger) 구조의 전류 확산 패턴이 더 형성될 수 있다. 상기 제1전극(91) 및 제2전극(95)은 오믹 접촉, 접착층, 본딩층의 특성을 갖는 금속으로 비 투광성으로 이루어질 수 있으며, 이에 대해 한정하지는 않는다. 상기 제1전극(93) 및 제2전극(95)은 Ti, Ru, Rh, Ir, Mg, Zn, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag 및 Au와 이들의 선택적인 합금 중에서 선택될 수 있다.
상기 제2전극(95)과 상기 제2도전성 반도체층(71) 사이에는 전극층(77)이 배치될 수 있으며, 상기 전극층(77)은 50% 이상의 광을 투과하는 투광성 물질이거나 70% 이상의 광을 반사하는 반사성 특성을 갖는 물질로 형성될 수 있으며, 예컨대 금속 또는 금속 산화물로 형성될 수 있다. 상기 전극층은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), ZnO, IrOx, RuOx, NiO, Al, Ag, Pd, Rh, Pt, Ir 중 선택적으로 형성될 수 있다. 상기 전극층(77)은 투광성 층/반사 금속층의 적층 구조일 수 있다.
상기 기판(21)은 자외선 파장을 흡수를 줄이기 위해, 20㎛ 이하의 두께로 제공될 수 있다. 또한 상기 기판(21)은 반도체 소자로부터 분리될 수 있으며, 이에 대해 한정하지는 않는다. 실시 예에 따른 반도체 소자(101)는 자외선 파장의 예컨대, UV-A 파장 또는 330nm 내지 350nm의 파장을 발광할 수 있다.
도 5는 도 3의 반도체 소자를 플립 칩 구조로 배치한 예이다.
도 5를 참조하면, 반도체 소자는 기판(21), 실시 예에 따른 복수의 초격자층(31,35), 제1반도체층(33), 제1도전성 반도체층(41), 활성층(51), 제2도전성 반도체층(71)를 포함한다.
상기 기판(21)은 광 흡수를 최소화하고 광 투과율을 개선하기 위해 20㎛ 이하의 두께로 제공할 수 있다. 또한 기판(21)의 상면은 러프니스와 같은 광 추출 구조(21A)가 배치될 수 있다. 상기 광 추출 구조 구조(21A)는 일부분이 삼각형과 같은 다각형 형상이거나, 반구형 형상일 수 있다. 상기 기판(21)은 AlGaN의 성장을 위해 벌크(bluk) AlN 기판이거나 사파이어 기판일 수 있다.
상기 반도체 소자는 제1전극(91) 및 제2전극(95)를 포함하며, 상기 제1전극(91)은 제1도전성 반도체층(41)의 아래에 배치될 수 있고, 상기 제2전극(95)은 제2도전성 반도체층(71) 또는/및 전극층(77) 아래에 배치될 수 있다.
상기 전극층(77)은 접촉층 또는/및 반사층을 포함하며, 상기 접촉층은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), ZnO, IrOx, RuOx, NiO, Al, Ag, Pd, Rh, Pt, Ir 중 적어도 하나 또는 복수의 혼합 물질을 포함하며, 상기 반사층은 Al, Ag, Pd, Rh, Pt, Ir 중 적어도 하나를 포함할 수 있다.
이러한 반도체 소자(103)는 플립 구조로 배치되어, 광을 기판 방향으로 추출할 수 있다.
도 6은 도 1의 반도체 소자를 이용한 수직형 반도체 소자의 예를 나타낸 도면이다. 도 6을 설명함에 있어서, 상기에 개시된 구성과 동일한 부분은 상기에 개시된 실시 예의 설명을 참조하기로 한다.
도 6을 참조하면, 반도체 소자(102)는 복수의 초격자층(31,35), 상기 복수의 초격자층(31,35) 사이에 제1반도체층(33), 제1전극(91)이 배치된 제1도전성 반도체층(41), 활성층(51) 및 제2도전성 반도체층(71)이 배치된다. 상기 초격자층(31,35) 및 제2반도체층(35)에는 리세스(32)가 배치되며, 상기 리세스(32)는 상기 제1전극(91)이 배치될 수 있다. 상기 리세스(32)의 깊이는 상기 제1도전성 반도체층(41)의 상면 일부가 노출되는 깊이일 수 있다.
상기 복수의 초격자층(31,35) 중 제1초격자층(31)에는 러프니스(31A)가 배치되며, 상기 러프니스(31A)는 광 추출 구조로서 광의 추출 효율을 개선시켜 줄 수 있다. 상기 러프니스(31A)는 요철 구조로서, 상기 요 구조의 깊이는 제1반도체층(33)의 일부가 노출되는 깊이이거나 상기 제1반도체층(33)이 노출되지 안는 깊이로 형성될 수 있다.
상기 제2도전성 반도체층(71) 아래에는 복수의 전도층(96,97,98,99)을 갖는 제2전극이 배치될 수 있다. 상기 제2전극은 제2도전성 반도체층(71)과 전기적으로 연결될 수 있다. 상기 제2전극은 상기 제2도전성 반도체층(71) 아래에 배치되며, 접촉층(96), 반사층(97), 본딩층(98) 및 지지 부재(99)를 포함한다. 상기 접촉층(96)은 반도체층 예컨대, 제2도전성 반도체층(71)과 접촉된다. 상기 접촉층(96)은 ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 등과 같은 저 전도성 물질이거나 Ni, Ag의 금속을 이용할 수 있다. 상기 접촉층(96) 아래에 반사층(97)이 배치되며, 상기 반사층(97)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 그 조합으로 구성된 그룹으로부터 선택된 물질로 이루어진 적어도 하나의 층을 포함하는 구조로 형성될 수 있다. 상기 반사층(97)은 상기 제2도전성 반도체층(71) 아래에 접촉될 수 있으며, 이에 대해 한정하지는 않는다.
상기 반사층(97) 아래에는 본딩층(98)이 배치되며, 상기 본딩층(98)은 베리어 금속 또는 본딩 금속으로 사용될 수 있으며, 그 물질은 예를 들어, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 및 Ta와 선택적인 합금 중에서 적어도 하나를 포함할 수 있다.
상기 제2도전성 반도체층(71)과 제2전극 사이에 채널층(83) 및 전류 블록킹층(85)이 배치된다.
상기 채널층(83)은 상기 제2도전성 반도체층(71)의 하면 에지를 따라 형성되며, 링 형상, 루프 형상 또는 프레임 형상으로 형성될 수 있다. 상기 채널층(83)은 투명한 전도성 물질 또는 절연성 물질을 포함하며, 예컨대 ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO, SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 중 적어도 하나를 포함할 수 있다. 상기 채널층(163)의 내측부는 상기 제2도전성 반도체층(71) 아래에 배치되고, 외측부는 상기 발광 구조물의 측면보다 더 외측에 배치된다.
상기 전류 블록킹층(85)은 제2도전성 반도체층(71)과 접촉층(96) 또는 반사층(97) 사이에 배치될 수 있다. 상기 전류 블록킹층(85)은 절연물질을 포함하며, 예컨대 SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 중에서 적어도 하나를 포함할 수 있다. 다른 예로서, 상기 전류 블록킹층(85)은 쇼트키 접촉을 위한 금속으로도 형성될 수 있다.
상기 전류 블록킹층(85)은 상기 제1전극(91)과 수직 방향으로 대응되게 배치된다. 상기 전류 블록킹층(85)은 상기 제2전극으로부터 공급되는 전류를 차단하여, 다른 경로로 확산시켜 줄 수 있다. 상기 전류 블록킹층(85)은 하나 또는 복수로 배치될 수 있으며, 제1전극(91)과 수직 방향으로 적어도 일부 또는 전 영역이 오버랩될 수 있다.
상기 본딩층(98) 아래에는 지지 부재(99)가 형성되며, 상기 지지 부재(99)는 전도성 부재로 형성될 수 있으며, 그 물질은 구리(Cu-copper), 금(Au-gold), 니켈(Ni-nickel), 몰리브덴(Mo), 구리-텅스텐(Cu-W), 캐리어 웨이퍼(예: Si, Ge, GaAs, ZnO, SiC 등)와 같은 전도성 물질로 형성될 수 있다. 상기 지지부재(99)는 다른 예로서, 전도성 시트로 구현될 수 있다.
여기서, 상기 수직형 반도체 소자를 제공하기 위해, 도 1의 기판(21)은 제거하게 된다. 상기 성장 기판의 제거 방법은 도 5와 같이, 상기 기판(21) 상에서 소정 파장(248nm)의 레이저(예: KrF)를 상기 기판(21)의 표면으로 조사하게 되면, 상기 레이저의 파장에 의해 상기 제1초격자층(31)의 제1층(11)과 상기 질화물 반도체층(23) 사이의 계면이 용융하게 되며, 상기 용융된 계면에 의해 상기 기판(21) 및 질화물 반도체층(23)이 리프트 오프(lift off)될 수 있다. 이때 상기 레이저의 파장은 상기 제1초격자층(31)에 의해 투과되지 않게 될 수 있어, 활성층(51)을 보호할 수 있다.
그리고, 상기 기판(21)이 제거된 방향을 통해 아이솔레이션 에칭을 수행하고, 상기 제1초격자층(31), 제1반도체층(33) 및 제2초격자층(35)의 일부를 제거하여 리세스(32)를 형성하고 제1전극(91)을 형성하고 개별 칩 단위로 분리할 수 있다. 이에 따라 발광 구조물(41,51,71) 위에 제1전극(91) 및 아래에 지지 부재(99)를 갖는 수직형 전극 구조를 갖는 반도체 소자(102)가 제조될 수 있다. 실시 예에 따른 반도체 소자(102)는 자외선 파장의 예컨대, UV-A 파장을 발광할 수 있다.
<반도체 소자 패키지>
도 7은 도 5의 반도체 소자를 갖는 반도체 소자 패키지를 나타낸 도면이다.
도 7을 참조하면, 반도체 소자 패키지는 지지부재(110), 상기 지지 부재(110) 위에 캐비티(112)를 갖는 반사부재(111), 상기 지지부재(110)의 위 및 상기 캐비티(112) 내에 실시 예에 따른 반도체 소자(103), 및 상기 캐비티(112) 상에 투명 윈도우(115)를 포함한다.
상기 지지부재(110)는 수지 계열의 인쇄회로기판(PCB), 실리콘(silicon) 또는 실리콘 카바이드(silicon carbide: SiC)와 같은 실리콘 계열, 질화 알루미늄(aluminum nitride; AlN)과 같은 세라믹 계열, 폴리프탈아마이드(polyphthalamide: PPA)와 같은 수지 계열, 고분자액정(Liquid Crystal Polymer), 바닥에 금속층을 갖는 PCB(MCPCB: Metal core PCB) 중에서 적어도 하나로 형성될 수 있으며, 이러한 재질로 한정하지는 않는다.
상기 지지부재(110)는 제1금속층(131), 제2금속층(133), 제1연결 부재(138), 제2연결 부재(139), 제1전극층(135) 및 제2전극층(137)를 포함한다. 상기 제1금속층(131) 및 제2금속층(132)은 상기 지지부재(110)의 바닥에 서로 이격되게 배치된다. 상기 제1전극층(135) 및 제2전극층(137)은 상기 지지부재(110)의 상면에 서로 이격되게 배치된다. 상기 제1연결 부재(138)는 상기 지지부재(110)의 내부 또는 제1측면에 배치될 수 있으며, 상기 제1금속층(131)과 상기 제1전극층(135)을 서로 연결해 준다. 상기 제2연결 부재(139)는 상기 지지부재(110)의 내부 또는 제2측면에 배치될 수 있으며, 상기 제2금속층(133) 및 상기 제2전극층(137)를 서로 연결해 준다.
상기 제1금속층(131), 제2금속층(133), 제1전극층(135) 및 제2전극층(137)은 금속 재질, 예를 들어, 티타늄(Ti), 구리(Cu), 니켈(Ni), 금(Au), 크롬(Cr), 탄탈늄(Ta), 백금(Pt), 주석(Sn), 은(Ag), 인(P) 중 적어도 하나 또는 이들의 선택적 합금으로 형성될 수 있으며, 단일 금속층 또는 다층 금속층으로 형성될 수 있다. 상기 제1연결 부재(138) 및 상기 제2연결 부재(139)는 비아, 비아 홀, 쓰루 홀 중 적어도 하나를 포함한다.
상기 반사 부재(111)는 상기 지지부재(110) 상에서 상기 캐비티(112)의 둘레에 배치되며, 상기 반도체 소자(101)로부터 방출된 자외선 광을 반사시켜 줄 수 있다.
상기 반사부재(111)는 수지 계열의 인쇄회로기판(PCB), 실리콘(silicon) 또는 실리콘 카바이드(silicon carbide: SiC)과 같은 실리콘 계열, AlN(aluminum nitride; AlN)과 같은 세라믹 계열, 폴리프탈아마이드(polyphthalamide: PPA)과 같은 수지 계열, 고분자액정(Liquid Crystal Polymer) 중에서 적어도 하나로 형성될 수 있으며, 이러한 재질로 한정하지는 않는다. 상기 지지부재(110) 및 반사부재(111)는 세라믹 계열의 재질을 포함할 수 있으며, 이러한 세라믹 계열의 재질은 방열 효율이 수지 재질보다 높은 특징이 있다.
상기 반도체 소자(103)는 제1,2전극층(135,137) 상에 배치되거나, 상기 제2전극층(137) 상에 배치되거나 상기 지지 부재(110) 상에 배치될 수 있다. 상기 반도체 소자(103)는 제1,2전극층(135,137) 상에 플립 칩 방식으로 본딩될 수 있다. 상기 반도체 소자(103)은 상기 제1전극층(135)과 상기 제2전극층(137)과 전기적으로 연결된다. 상기 반도체 소자(103)는 도 4의 구조인 경우 와이어로 연결될 수 있다. 상기 반도체 소자(101)는 자외선 파장을 발광하거나, 상기 반도체 소자(101) 상에 형광체층이 배치된 경우 다른 파장의 광을 발광할 수 있다.
상기 투명 윈도우(115)는 상기 캐비티(112) 상에 배치되며, 상기 반도체 소자(101)로부터 방출된 피크 파장을 방출하게 된다. 이러한 투명 윈도우(115)는 유리 재질, 세라믹 재질, 또는 투광성 수지 재질을 포함할 수 있다. 상기 캐비티(112) 상에는 광학 렌즈, 또는 형광체층이 더 배치될 수 있으며, 이에 대해 한정하지는 않는다. 실시 예에 따른 반도체 소자 또는 반도체 소자 패키지는, 라이트 유닛에 적용될 수 있다. 상기 라이트 유닛은 하나 또는 복수의 반도체 소자 또는 반도체 소자 패키지를 갖는 어셈블리로서, 자외선 램프를 포함될 수 있다.
도 8은 실시 예에 따른 반도체 소자 또는 반도체 소자 패키지를 갖는 광원 모듈을 제공할 수 있다. 실시 예에 따른 광원 모듈은 라이트 유닛일 수 있다.
도 8을 참조하면, 실시 예에 따른 광원 모듈은 실시 예에 개시된 반도체 소자(103)를 갖는 반도체 소자 패키지(201), 상기 반도체 소자 패키지(201)가 배치된 회로 기판(301), 및 상기 반도체 소자 패키지(201) 및 상기 회로 기판(301)을 덮는 방습 필름(275)을 포함한다.
상기 반도체 소자 패키지(201)는 캐비티(211)를 갖는 몸체(210), 상기 캐비티(211)에 배치된 복수의 전극(221,225), 상기 복수의 전극(221,225) 중 적어도 하나의 위에 배치된 반도체 소자(103), 상기 캐비티(211) 상에 배치된 투명 윈도우(261)를 포함한다.
상기 반도체 소자(103)은 자외선 파장부터 가시광선 파장의 범위 내에서 선택적인 피크 파장을 포함할 수 있다. 상기 반도체 소자(103)은 예컨대, UV-A 파장 즉, 330nm-350nm 범위의 자외선 파장을 발광할 수 있다.
상기 몸체(210)는 절연 재질 예컨대, 세라믹 소재를 포함한다. 상기 세라믹 소재는 동시 소성되는 저온 소성 세라믹(LTCC: low temperature co-fired ceramic) 또는 고온 소성 세라믹(HTCC: high temperature co-fired ceramic)을 포함한다. 상기 몸체(210)의 재질은 예를 들면, AlN일 수 있으며, 열 전도도가 140 W/mK 이상인 금속 질화물로 형성할 수 있다.
상기 몸체(210)의 상부 둘레는 단차 구조(215)를 포함한다. 상기 단차 구조(215)는 상기 몸체(210)의 상면보다 낮은 영역으로서, 상기 캐비티(211)의 상부 둘레에 배치된다. 상기 단차 구조(215)의 깊이는 상기 몸체(210)의 상면으로부터의 깊이로서, 투명 윈도우(261)의 두께보다 깊게 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 캐비티(211)는 상기 몸체(210)의 상부 영역의 일부가 개방된 영역이며 상기 몸체(210)의 상면으로부터 소정 깊이로 형성될 수 있다.
상기 캐비티(211) 및 몸체(210) 내의 전극(221,225)는 몸체(210)의 하면에 배치된 전극 패드(241,245)에 전기적으로 연결될 수 있다. 이러한 전극(221,225) 및 전극 패드(241,245)의 재질은 금속 예컨대, 백금(Pt), 티타늄(Ti), 구리(Cu), 니켈(Ni), 금(Au), 탄탈늄(Ta), 알루미늄(Al)을 선택적으로 포함할 수 있다.
상기 반도체 소자(103)는 상기 캐비티(211) 내에서 전극(221,225) 상에 별도의 와이어 없이 플립 칩 방식으로 탑재될 수 있다. 상기 반도체 소자(103)는 도 1 내지 도 3의 구성을 갖는 실시 예에 따른 자외선 발광 다이오드로서, 330nm 내지 350nm 범위의 파장을 가지는 자외선 반도체 소자일 수 있다.
상기 투명 윈도우(261)는 캐비티(211) 상에 배치된다. 상기 투명 윈도우(261)는 글래스(glass) 재질 예컨대, 석영 글래스를 포함한다. 이에 따라 상기 투명 윈도우(261)는 상기 반도체 소자(103)으로부터 방출된 광 예컨대, 자외선 파장에 의해 분자 간의 결합 파괴와 같은 손해 없이 투과시켜 줄 수 있는 재질로 정의할 수 있다.
상기 투명 윈도우(261)는 외측 둘레가 상기 몸체(210)의 단차 구조(215) 상에 결합된다. 상기 투명 윈도우(261)와 상기 몸체(210)의 단차 구조(215) 사이에는 접착층(263)이 배치되며, 상기 접착층(263)은 실리콘 또는 에폭시와 같은 수지 재질을 포함한다.
상기 투명 윈도우(261)는 상기 반도체 소자(103)으로부터 이격될 수 있다. 상기 투명 윈도우(261)가 상기 반도체 소자(103)로부터 이격됨으로써, 상기 반도체 소자(103)에 의해 발생된 열에 의해 팽창되는 것을 방지할 수 있다.
상기 회로 기판(301)은 복수의 본딩 패드(304,305)를 포함하며, 상기 복수의 본딩 패드(304,305)는 상기 몸체(210)의 하면에 배치된 패드(241,245)와 전기적으로 연결될 수 있다.
상기 회로 기판(301)은 외부 연결 단자(307,308)를 통해 신호 케이블(311,313)로 연결될 수 있으며, 상기 신호 케이블(311,313)은 외부로부터 전원을 공급하게 된다.
방습 필름(275)은 반도체 소자 패키지(201)의 상면 및 측면과 상기 회로 기판(301)의 상면에 배치된다. 상기 방습 필름(275)은 상기 반도체 소자 패키지(201)의 투명 윈도우(261)의 상면, 상기 몸체(210)의 상면 및 측면에 배치된다. 상기 방습 필름(275)의 연장부(271)는 상기 몸체(210)의 측면부터 상기 회로 기판(301)의 상면까지 연장되어 배치된다.
상기 방습 필름(275)은 불소 수지계 재료로서, 상기 반도체 소자(103)으로부터 방출된 광에 의해 파괴되지 않고 상기 광을 투과시켜 줄 수 있다. 이러한 방습 필름(275)은 PCTFE (Polychlorotrifluoroethylene), ETFE (Ethylene + Tetrafluoroethylene), FEP (Fluorinated ethylene propylene copoly-mer), PFA (Perfluoroalkoxy) 중 적어도 하나로 사용될 수 있다.
상기 방습 필름(275)은 회로기판(301)으로 침투하는 수분 또는 습기뿐만 아니라, 상기 반도체 소자 패키지(201)의 측면 및 상면을 통해 침투하는 수분 또는 습기를 차단할 수 있다. 상기 방습 필름(275)의 두께는 0.5㎛-10㎛ 범위로 형성될 수 있으며, 상기 방습 필름(275)의 두께가 상기의 범위를 초과하면 광 투과율이 현저하게 저하되며, 상기 범위의 미만이면 내습성이 떨어진다.
상기 방습 필름(275)은 상기 외부 연결 단자(307,308)와 신호 케이블(311,313)의 본딩 영역으로부터 이격될 수 있다. 다른 예로서, 상기 방습 필름(275)은 상기 외부 연결 단자(307,308)를 커버할 수 있다. 이 경우 방습 필름(275)은 외부 연결 단자(307,308)를 통한 수분 또는 습기 침투를 방지할 수 있다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
21: 기판
25: 질화물 반도체층
31: 제1초격자층
33: 제1반도체층
35: 제2초격자층
41; 제1도전성 반도체층
51: 활성층
61: 전자 차단층
71: 제2도전성 반도체층

Claims (13)

  1. 제1층 및 제2층을 갖는 제1초격자층;
    상기 제1초격자층 위에 제3층 및 제4층을 갖는 제2초격자층;
    상기 제1,2초격자층 사이에 제1반도체층;
    상기 제2초격자층 위에 제1도전성 반도체층;
    상기 제1도전성 반도체층 위에 활성층; 및
    상기 활성층 위에 제2도전성 반도체층을 포함하며,
    상기 제1초격자층의 제1,2층의 페어 수는 상기 제2초격자층의 제3,4층의 페어 수보다 작고,
    상기 제1층은 알루미늄을 갖는 2원계 반도체를 포함하며,
    상기 제3층은 알루미늄을 갖는 3원계 반도체를 포함하며,
    상기 제2,4층은 갈륨을 갖는 2원계 반도체를 포함하며,
    상기 제2층은 상기 제1층의 두께보다 두꺼운 두께를 가지며,
    상기 제4층은 상기 제3층의 두께보다 두꺼운 두께를 가지며,
    상기 제1반도체층과 상기 제1도전성 반도체층은 알루미늄의 조성이 동일한 3원계 반도체를 포함하며,
    상기 제1반도체층은 상기 제1도전성 반도체층의 두께보다 작은 두께를 갖는 반도체 소자.
  2. 제1항에 있어서, 상기 제1반도체층은 상기 제3층의 알루미늄의 조성과 동일한 알루미늄의 조성을 갖는 반도체 소자.
  3. 제2항에 있어서, 상기 제1,2층 간의 응력 차이는 상기 제3,4층 간의 응력 차이보다 큰 반도체 소자.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제1층 및 제2층은 비의도적 도핑층(unintentional doping layer) 또는 비도핑층(undoped layer)를 포함하는 반도체 소자.
  5. 제4항에 있어서, 상기 제3층 및 제4층은 비의도적 도핑층(unintentional doping layer) 또는 비도핑층(undoped layer)를 포함하는 반도체 소자.
  6. 제5항에 있어서, 상기 제1반도체층은 비의도적 도핑층(unintentional doping layer) 또는 비도핑층(undoped layer)를 포함하는 반도체 소자.
  7. 제4항에 있어서, 상기 제1반도체층과 상기 제1도전성 반도체층의 두께들의 비율 차이는 상기 제1,2층의 두께들의 비율 차이보다 작은 반도체 소자.
  8. 제4항에 있어서, 상기 제1반도체층과 상기 제1도전성 반도체층의 두께 비율은 1:2~3이며,
    상기 제1,2층의 두께 비율은 1:3~4를 갖는 반도체 소자.
  9. 제4항에 있어서, 기판 및 상기 기판 위에 질화물 반도체층을 포함하며, 상기 제1초격자층은 상기 질화물 반도체층과 상기 기판 사이에 배치되는 반도체 소자.
  10. 제9항에 있어서, 상기 질화물 반도체층은 GaN 템플릿을 포함하는 반도체 소자.
  11. 제4항에 있어서, 상기 제1반도체층, 상기 제2초격자층의 제3층 및 상기 제1도전성 반도체층은 알루미늄의 조성은 15% 내지 20%를 포함하는 반도체 소자.
  12. 제4항에 있어서, 상기 활성층은 330nm 내지 350nm의 자외선 파장을 방출하는 반도체 소자.
  13. 캐비티를 갖는 몸체;
    상기 캐비티 내에 배치된 반도체 소자;
    상기 캐비티 상에 투명 윈도우; 및
    상기 투명 윈도우 및 몸체 상에 배치된 방습 필름을 가지며,
    상기 반도체 소자는, 제1층 및 제2층을 갖는 제1초격자층;
    상기 제1초격자층 위에 제3층 및 제4층을 갖는 제2초격자층;
    상기 제1,2초격자층 사이에 제1반도체층;
    상기 제2초격자층 위에 제1도전성 반도체층;
    상기 제1도전성 반도체층 위에 활성층; 및
    상기 활성층 위에 제2도전성 반도체층;
    상기 제1도전성 반도체층에 연결된 제1전극;
    상기 제2도전성 반도체층에 연결된 제2전극을 포함하며,
    상기 제1초격자층의 제1,2층의 페어 수는 상기 제2초격자층의 제3,4층의 페어 수보다 작고,
    상기 제1층은 알루미늄을 갖는 2원계 반도체를 포함하며,
    상기 제3층은 알루미늄을 갖는 3원계 반도체를 포함하며,
    상기 제2,4층은 갈륨을 갖는 2원계 반도체를 포함하며,
    상기 제2층은 상기 제1층의 두께보다 두꺼운 두께를 가지며,
    상기 제4층은 상기 제3층의 두께보다 두꺼운 두께를 가지며,
    상기 제1반도체층과 상기 제1도전성 반도체층은 알루미늄의 조성이 동일한 3원계 반도체를 포함하며,
    상기 제1반도체층은 상기 제1도전성 반도체층의 두께보다 작은 두께를 갖는 광원 모듈.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008066730A (ja) * 2006-09-06 2008-03-21 Palo Alto Research Center Inc 変動周期変動組成超格子およびそれを含むデバイス
KR20140008064A (ko) * 2012-07-10 2014-01-21 엘지이노텍 주식회사 발광소자
KR20140123410A (ko) * 2013-04-12 2014-10-22 서울바이오시스 주식회사 자외선 발광 소자
KR20150040629A (ko) * 2013-10-07 2015-04-15 엘지이노텍 주식회사 반도체 소자
KR20160103687A (ko) * 2015-02-25 2016-09-02 엘지이노텍 주식회사 발광 소자 및 이를 구비한 라이트 유닛

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008066730A (ja) * 2006-09-06 2008-03-21 Palo Alto Research Center Inc 変動周期変動組成超格子およびそれを含むデバイス
KR20140008064A (ko) * 2012-07-10 2014-01-21 엘지이노텍 주식회사 발광소자
KR20140123410A (ko) * 2013-04-12 2014-10-22 서울바이오시스 주식회사 자외선 발광 소자
KR20150040629A (ko) * 2013-10-07 2015-04-15 엘지이노텍 주식회사 반도체 소자
KR20160103687A (ko) * 2015-02-25 2016-09-02 엘지이노텍 주식회사 발광 소자 및 이를 구비한 라이트 유닛

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