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KR20180053207A - Method of fabricating high frequency element - Google Patents

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KR20180053207A
KR20180053207A KR1020170027956A KR20170027956A KR20180053207A KR 20180053207 A KR20180053207 A KR 20180053207A KR 1020170027956 A KR1020170027956 A KR 1020170027956A KR 20170027956 A KR20170027956 A KR 20170027956A KR 20180053207 A KR20180053207 A KR 20180053207A
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강동민
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김해천
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김동영
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장우진
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한국전자통신연구원
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Abstract

고주파 소자 제조 방법은 고저항 실리콘 기판 상에 차례로 AlGaN/AlN 전이층, 도핑되지 않은 AlGaN 버퍼층, GaN 채널층, 도핑되지 않은 AlN 층, 도핑되지 않은 AlxGa1-xN(x=20~28%) 쇼트키층, 및 도핑되지 않은 GaN 캡핑층을 증착하여 반도체 기판을 형성하는 단계; 반도체 기판의 상부의 일측을 격자모양으로 트렌치 식각한 후, 트렌치 식각을 통해 제거된 영역을 채우는 오믹전극을 형성하는 단계; 반도체 기판의 상부의 타측에 이온주입 공정을 통해 소자격리영역을 형성하는 단계; 반도체 기판 상에 차례로 LPCVD SiN 박막 및 PECVD SiN 박막을 증착하는 단계; 전자빔 리소그라피 방법으로 PECVD SiN 박막 상에 게이트 패턴과 슬릿 모양의 보조 게이트 패턴을 구비한 비대칭 게이트 포토레지스트 패턴을 형성하는 단계; 비대칭 게이트 포토레지스트 패턴을 식각마스크로 이용하여 PECVD SiN 박막과 LPCVD SiN 박막을 차례로 식각하여 PECVD SiN 패턴과 LPCVD SiN 패턴을 형성하는 단계; 비대칭 게이트 포토레지스트 패턴을 제거한 후, 광리소그라피 방법을 통해 PECVD SiN 패턴과 LPCVD SiN 패턴 상에 비대칭 게이트 전극의 T-형 헤드 포토레지스트 패턴을 형성하는 단계; 플라즈마 식각 방법을 통해 도핑되지 않은 GaN 캡핑층 및 도핑되지 않은 AlxGa1-xN(x=20~28%) 쇼트키층을 차례로 리세스하는 단계; PECVD SiN 패턴 상에 게이트 금속을 증착한 후, 비대칭 게이트 전극의 T-형 헤드 포토레지스트 패턴을 제거하여, 비대칭 T-자형 게이트 전극을 형성하는 단계; 원자층증착(atomic layer deposition, ALD) 방법을 통해 알루미늄계열의 산화막을 PECVD SiN 패턴 및 비대칭 T-자형 게이트 전극 상에 증착하는 단계를 포함한다. The high-frequency device manufacturing method includes sequentially forming an AlGaN / AlN transition layer, an undoped AlGaN buffer layer, a GaN channel layer, an undoped AlN layer, an undoped AlxGa1-xN (x = 20 to 28% And depositing an undoped GaN capping layer to form a semiconductor substrate; Forming an ohmic electrode on the semiconductor substrate by trench-etching one side of the upper portion of the semiconductor substrate in a lattice shape and then filling the removed region through trench etching; Forming an element isolation region on the other side of the semiconductor substrate through an ion implantation process; Depositing an LPCVD SiN thin film and a PECVD SiN thin film in sequence on a semiconductor substrate; Forming an asymmetric gate photoresist pattern having a gate pattern and a slit-shaped assist gate pattern on a PECVD SiN thin film by an electron beam lithography method; Forming a PECVD SiN pattern and an LPCVD SiN pattern by sequentially etching a PECVD SiN thin film and an LPCVD SiN thin film using an asymmetric gate photoresist pattern as an etching mask; Forming a T-shaped head photoresist pattern of the asymmetric gate electrode on the PECVD SiN pattern and the LPCVD SiN pattern through a photolithographic method after removing the asymmetric gate photoresist pattern; Recessing an undoped GaN capping layer and an undoped AlxGa1-xN (x = 20 to 28%) Schottky layer sequentially through a plasma etch process; Depositing a gate metal on the PECVD SiN pattern, and then removing the T-type head photoresist pattern of the asymmetric gate electrode to form an asymmetric T-shaped gate electrode; And depositing an aluminum-based oxide layer on the PECVD SiN pattern and the asymmetric T-shaped gate electrode through an atomic layer deposition (ALD) method.

Description

고주파 소자 제조 방법{METHOD OF FABRICATING HIGH FREQUENCY ELEMENT}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a high-

본 발명은 고주파 소자 제조 방법에 관한 것으로, 구체적으로 전기적 특성이 개선된 고주파 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high-frequency device manufacturing method, and more particularly, to a high-frequency device manufacturing method with improved electrical characteristics.

고 전자 이동도 트랜지스터(High-Electron-Mobility Transistor, HEMT)는 서로 다른 에너지 밴드갭을 가지는 이종 반도체층의 분극(polarization) 특성으로 인해 2차원 전자가스(2-dimensional electron gas, 2DEG)를 형성한다. 2DEG는 소스와 드레인 전극 사이에 채널을 형성하며, 게이트 전극의 바이어스 전압에 의해 제어된다. HEMT는 높은 항복전압 및 빠른 응답속도로 인해 고전압 및 고주파 시스템에 응용되고 있다.A high electron mobility transistor (HEMT) forms a two-dimensional electron gas (2DEG) due to a polarization characteristic of a hetero semiconductor layer having different energy band gaps . The 2DEG forms a channel between the source and drain electrodes, and is controlled by the bias voltage of the gate electrode. HEMT has been applied to high voltage and high frequency systems due to its high breakdown voltage and fast response speed.

본 발명이 해결하고자 하는 일 과제는 전기적 특성이 개선된 고주파 소자 제조 방법을 제공하는 것에 있다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a method of manufacturing a high-frequency device having improved electrical characteristics.

다만, 본 발명이 해결하고자 하는 과제는 상기 개시에 제한되지 않는다.However, the problem to be solved by the present invention is not limited to the above disclosure.

상기 과제를 해결하기위한 본 발명의 예시적인 실시예들에 따른 고주파 소자 제조 방법은 고저항 실리콘 기판 상에 차례로 AlGaN/AlN 전이층, 도핑되지 않은 AlGaN 버퍼층, GaN 채널층, 도핑되지 않은 AlN 층, 도핑되지 않은 AlxGa1-xN(x=20~28%) 쇼트키층, 및 도핑되지 않은 GaN 캡핑층을 증착하여 반도체 기판을 형성하는 단계; 상기 반도체 기판의 상부의 일측을 격자모양으로 트렌치 식각한 후, 상기 트렌치 식각을 통해 제거된 영역을 채우는 오믹전극을 형성하는 단계; 상기 반도체 기판의 상기 상부의 타측에 이온주입 공정을 통해 소자격리영역을 형성하는 단계; 상기 반도체 기판 상에 차례로 LPCVD SiN 박막 및 PECVD SiN 박막을 증착하는 단계; 전자빔 리소그라피 방법으로 상기 PECVD SiN 박막 상에 게이트 패턴과 슬릿 모양의 보조 게이트 패턴을 구비한 비대칭 게이트 포토레지스트 패턴을 형성하는 단계; 상기 비대칭 게이트 포토레지스트 패턴을 식각마스크로 이용하여 상기 PECVD SiN 박막과 상기 LPCVD SiN 박막을 차례로 식각하여 PECVD SiN 패턴과 LPCVD SiN 패턴을 형성하는 단계; 상기 비대칭 게이트 포토레지스트 패턴을 제거한 후, 광리소그라피 방법을 통해 상기 PECVD SiN 패턴과 LPCVD SiN 패턴 상에 비대칭 게이트 전극의 T-형 헤드 포토레지스트 패턴을 형성하는 단계; 플라즈마 식각 방법을 통해 도핑되지 않은 GaN 캡핑층 및 도핑되지 않은 AlxGa1-xN(x=20~28%) 쇼트키층을 차례로 리세스하는 단계; 상기 PECVD SiN 패턴 상에 게이트 금속을 증착한 후, 상기 비대칭 게이트 전극의 T-형 헤드 포토레지스트 패턴을 제거하여, 비대칭 T-자형 게이트 전극을 형성하는 단계; 원자층증착(atomic layer deposition, ALD) 방법을 통해 알루미늄계열의 산화막을 상기 PECVD SiN 패턴 및 상기 비대칭 T-자형 게이트 전극 상에 증착하는 단계를 포함할 수 있다. A method for fabricating a high frequency device according to exemplary embodiments of the present invention includes forming an AlGaN / AlN transition layer, an undoped AlGaN buffer layer, a GaN channel layer, an undoped AlN layer, Depositing an undoped AlxGa1-xN (x = 20 to 28%) Schottky layer, and an undoped GaN capping layer to form a semiconductor substrate; Forming an ohmic electrode to fill the removed region through the trench etching after trenching one side of the upper portion of the semiconductor substrate in a lattice pattern; Forming an element isolation region on the other side of the upper portion of the semiconductor substrate through an ion implantation process; Depositing an LPCVD SiN thin film and a PECVD SiN thin film sequentially on the semiconductor substrate; Forming an asymmetric gate photoresist pattern having a gate pattern and a slit-shaped assist gate pattern on the PECVD SiN thin film by an electron beam lithography method; Forming a PECVD SiN pattern and an LPCVD SiN pattern by successively etching the PECVD SiN thin film and the LPCVD SiN thin film using the asymmetric gate photoresist pattern as an etching mask; Forming a T-shaped head photoresist pattern of the asymmetric gate electrode on the PECVD SiN pattern and the LPCVD SiN pattern through a photolithography method after removing the asymmetric gate photoresist pattern; Recessing an undoped GaN capping layer and an undoped AlxGa1-xN (x = 20 to 28%) Schottky layer sequentially through a plasma etch process; Depositing a gate metal on the PECVD SiN pattern, and then removing the T-shaped head photoresist pattern of the asymmetric gate electrode to form an asymmetric T-shaped gate electrode; And depositing an aluminum-based oxide layer on the PECVD SiN pattern and the asymmetric T-shaped gate electrode through an atomic layer deposition (ALD) method.

일반적으로, 도핑되지 않은 GaN 캡핑층과 도핑되지 않은 AlGaN 쇼트키층으로 인해 오믹전극의 저항이 커질 수 있다. 또한, 게이트와 드레인 사이에 높은 전기장이 형성되어, 소자의 항복전압(breakdown voltage)이 낮아질 수 있다. 본 발명의 개념에 따르면, 반도체 기판(100)의 상부를 격자모양으로 트렌치 식각한 후, 그 내부를 채우는 오믹전극을 형성하였는바, 오믹전극의 저항이 낮아질 수 있다. 또한, 슬릿 모양의 보조 게이트 전극을 통해 게이트와 드레인 사이의 전기장의 크기가 작아지므로, 항복전압이 높아질 수 있다. In general, the resistance of the ohmic electrode can be increased due to the undoped GaN capping layer and the undoped AlGaN Schottky layer. In addition, a high electric field is formed between the gate and the drain, so that the breakdown voltage of the device can be lowered. According to the concept of the present invention, when the upper portion of the semiconductor substrate 100 is trench-etched in the form of a lattice and an ohmic electrode filling the inside thereof is formed, the resistance of the ohmic electrode can be lowered. Further, since the size of the electric field between the gate and the drain is reduced through the slit-shaped assist gate electrode, the breakdown voltage can be increased.

다만, 본 발명의 효과는 상기 개시에 한정되지 않을 수 있다.However, the effect of the present invention may not be limited to the above disclosure.

도 1 내지 도 8은 본 발명의 예시적인 실시예들에 따른 고주파 소자의 제조 방법을 설명하기 위한 단면도들이다.1 to 8 are cross-sectional views illustrating a method of manufacturing a high-frequency device according to exemplary embodiments of the present invention.

이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 통상의 기술자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.BRIEF DESCRIPTION OF THE DRAWINGS The above and other objects, features, and advantages of the present invention will become more readily apparent from the following description of preferred embodiments with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein but may be embodied in other forms. Rather, the embodiments disclosed herein are provided so that this disclosure will be thorough and complete, and will fully convey the concept of the invention to those skilled in the art.

본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 방향들, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 방향들 및 막들(또는 층들)이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 방향 또는 막(또는 층)을 다른 방향 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제 1 막(또는 층)으로 언급된 막이 다른 실시예에서는 제 2 막(또는 층)으로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다. In this specification, when it is mentioned that a film (or layer) is on another film (or layer) or substrate, it may be formed directly on another film (or layer) or substrate, or a third film (Or layer) may be interposed. In the drawings, the sizes and thicknesses of the structures and the like are exaggerated for the sake of clarity. It should also be understood that although the terms first, second, third, etc. have been used in various embodiments herein to describe various orientations, films (or layers), etc., It should not be limited by the same terms. These terms are merely used to distinguish any given direction or film (or layer) from another direction or film (or layer). Thus, the membrane referred to as the first membrane (or layer) in any one embodiment may be referred to as the second membrane (or layer) in other embodiments. Each embodiment described and exemplified herein also includes its complementary embodiment. Like numbers refer to like elements throughout the specification.

도 1 내지 도 8은 본 발명의 예시적인 실시예들에 따른 고주파 소자의 제조 방법을 설명하기 위한 단면도들이다.1 to 8 are cross-sectional views illustrating a method of manufacturing a high-frequency device according to exemplary embodiments of the present invention.

도 1을 참조하면, 반도체 기판(100)이 형성될 수 있다. 반도체 기판(100)를 형성하는 것은 기판(110) 상에 차례로 전이층(120), 버퍼층(130), 채널층(140), 도핑되지 않은 AlN 층(150), 쇼트키층(160), 및 캡핑층(170)을 증착하는 것을 포함할 수 있다. 기판(110)은 고저항 실리콘(Si) 기판일 수 있다. 전이층(120)은 AlGaN/AlN 층을 포함할 수 있다. 버퍼층(130)은 AlN 층을 포함할 수 있다. 채널층(140)은 도핑되지 않은 GaN 층을 포함할 수 있다. 쇼트키층(160)은 도핑되지 않은 AlGaN 층을 포함할 수 있다. 예시적인 실시예들에서, 쇼트키층(160)은 AlxGa1 -xN(x=20~28 %) 층을 포함할 수 있다. 캡핑층(170)은 도핑되지 않은 GaN 층을 포함할 수 있다. 캡핑층(170) 상에 오믹용 포토레지스트 패턴(10)이 형성될 수 있다. 다만, 격자모양의 오믹용 포토레지스트 패턴(10)의 패턴 모양은 격자 모양으로 한정되지 않을 수 있다. Referring to FIG. 1, a semiconductor substrate 100 may be formed. The semiconductor substrate 100 is formed on the substrate 110 by sequentially forming a transition layer 120, a buffer layer 130, a channel layer 140, an undoped AlN layer 150, a Schottky layer 160, And then depositing a fining layer 170. The substrate 110 may be a high resistance silicon (Si) substrate. The transition layer 120 may comprise an AlGaN / AlN layer. The buffer layer 130 may include an AlN layer. The channel layer 140 may comprise an undoped GaN layer. The Schottky layer 160 may comprise an undoped AlGaN layer. In exemplary embodiments, the schottky layer 160 may comprise an Al x Ga 1 -xN (x = 20-28 %) layer. The capping layer 170 may comprise an undoped GaN layer. An ohmic photoresist pattern 10 may be formed on the capping layer 170. [ However, the pattern shape of the latticed omicron photoresist pattern 10 may not be limited to a lattice shape.

도 2를 참조하면, 소스 오믹 영역(OR1) 및 드레인 오믹 영역(OR2)이 형성될 수 있다. 소스 및 드레인 오믹 영역들(OR1, OR2)을 형성하는 것은 격자모양의 오믹용 포토레지스트 패턴(10)을 식각마스크로 이용하는 트렌치 식각 공정을 포함할 수 있다. 상기 소스 오믹 영역(OR1) 및 드레인 오믹 영역(OR1)은 캡핑층(170)의 상면부터 쇼트키층(150) 내부까지 연장될 수 있다. Referring to FIG. 2, a source ohmic region OR1 and a drain ohmic region OR2 may be formed. Forming the source and drain ohmic regions OR1 and OR2 may include a trench etching process using the lattice-shaped ohmic photoresist pattern 10 as an etching mask. The source ohmic region OR1 and the drain ohmic region OR1 may extend from the top surface of the capping layer 170 to the inside of the Schottky layer 150. [

도 3을 참조하면, 소스 오믹금속전극(210) 및 드레인 오믹금속전극(220)이 형성될 수 있다. 소스 오믹금속전극(210) 및 드레인 오믹금속전극(220)을 형성하는 것은 격자모양의 오믹용 포토레지스트 패턴(10)을 제거하는 공정, 오믹전극용 포토레지스트 패턴(미도시)을 형성하는 공정, 전자빔 진공증착방법을 이용하여 Ti, Al, Ni, 및 Au 금속을 차례로 증착한 후 상기 금속들을 리프트 오프하는 공정, 및 상기 리프트 오프된 금속들을 열처리하는 공정을 포함할 수 있다. 예를 들어, 상기 리프트 오프된 금속들을 열처리하는 공정은 급속열처리(Rapid Thermal Annealing, RTA) 방법을 포함할 수 있다. 예시적인 실시예들에서, 상기 급속열처리 방법은 약 900 ℃의 온도에서 약 30초(sec) 동안 수행될 수 있다. 상기 오믹금속전극을 제작한 후, 이온주입 방법을 이용하여 소자격리영역(180)이 형성될 수 있다. 소자격리영역(180)은 반도체 기판(100)의 상부에 형성될 수 있다. Referring to FIG. 3, a source ohmic metal electrode 210 and a drain ohmic metal electrode 220 may be formed. The source ohmic metal electrode 210 and the drain ohmic metal electrode 220 are formed by a process of removing the lattice-shaped ohmic photoresist pattern 10, a process of forming a photoresist pattern (not shown) for the ohmic electrode, A process of sequentially depositing Ti, Al, Ni, and Au metal using an electron beam vacuum deposition method, and then lifting off the metals, and a process of heat-treating the lift-off metals. For example, the step of heat-treating the lifted-off metals may include a rapid thermal annealing (RTA) method. In exemplary embodiments, the rapid thermal processing method may be performed at a temperature of about 900 DEG C for about 30 seconds (sec). After the ohmic metal electrode is fabricated, a device isolation region 180 may be formed using an ion implantation method. The element isolation region 180 may be formed on the semiconductor substrate 100.

도 4를 참조하면, 소스 오믹금속전극(210) 및 드레인 오믹금속전극(220) 상에 LPCVD SiN 박막(310)과 PECVD SiN 박막(320)이 차례로 증착될 수 있다. LPCVD SiN 박막(310)은 저압 화학 기상 증착(LPCVD) 공정을 통해 형성될 수 있다. PECVD SiN 박막(320)은 플라즈마 화학 기상 증착법(PECVD)을 통해 형성될 수 있다. LPCVD SiN 박막(310)은 PECVD SiN 박막(320)보다 높은 밀도를 가질 수 있다. LPCVD SiN 박막(310)과 PECVD SiN 박막(320)은 반도체 기판(100)의 활성 영역과 소스 오믹금속전극(210) 및 드레인 오믹금속전극(220)을 보호할 수 있다. 상기 활성 영역은 상기 소자격리영역(180) 사이에 배치되는 영역일 수 있다.Referring to FIG. 4, an LPCVD SiN thin film 310 and a PECVD SiN thin film 320 may be sequentially deposited on the source ohmic metal electrode 210 and the drain ohmic metal electrode 220. The LPCVD SiN thin film 310 may be formed through a low pressure chemical vapor deposition (LPCVD) process. The PECVD SiN thin film 320 may be formed by plasma enhanced chemical vapor deposition (PECVD). The LPCVD SiN thin film 310 may have a higher density than the PECVD SiN thin film 320. [ The LPCVD SiN thin film 310 and the PECVD SiN thin film 320 can protect the active region of the semiconductor substrate 100 and the source and drain ohmic metal electrodes 210 and 220. The active region may be a region disposed between the device isolation regions 180.

도 5를 참조하면, 비대칭 게이트 절연막 패턴(302)이 형성될 수 있다. 비대칭 게이트 절연막 패턴(302)을 형성하는 것은 전자빔 리소그라피 방법으로 게이트 패턴(GP)과 슬릿 모양의 보조 게이트 패턴(SGP)을 구비한 비대칭 게이트 포토레지스트 패턴(20)을 형성하는 공정 및 비대칭 게이트 포토레지스트 패턴(20)을 식각마스크로 이용하여 CHF4/SF6 플라즈마로 PECVD SiN 박막(도 4의 320)과 LPCVD SiN 박막(도 4의 310)을 차례로 건식 식각하는 것을 포함할 수 있다. PECVD SiN 박막(도 4의 320)과 LPCVD SiN 박막(도 4의 310)을 차례로 건식 식각되어, PECVD SiN 패턴(322)과 LPCVD SiN 패턴(312)이 형성될 수 있다. 즉, 비대칭 게이트 절연막 패턴(302)은 PECVD SiN 패턴(322)과 LPCVD SiN 패턴(312)을 포함할 수 있다. 비대칭 게이트 절연막 패턴(302)은 내부에 게이트 패턴(GP)과 슬릿모양의 보조 게이트 패턴(SGP)을 포함할 수 있다. Referring to FIG. 5, an asymmetric gate insulating film pattern 302 may be formed. The formation of the asymmetric gate insulating film pattern 302 is performed by forming an asymmetric gate photoresist pattern 20 having a gate pattern GP and a slit-shaped assist gate pattern SGP by an electron beam lithography method, Dry etching of the PECVD SiN thin film (320 in FIG. 4) and the LPCVD SiN thin film (310 in FIG. 4) in a CHF 4 / SF 6 plasma using the pattern 20 as an etch mask. The PECVD SiN thin film (320 in FIG. 4) and the LPCVD SiN thin film (310 in FIG. 4) may be dry-etched in sequence so that the PECVD SiN pattern 322 and the LPCVD SiN pattern 312 can be formed. That is, the asymmetric gate insulating film pattern 302 may include a PECVD SiN pattern 322 and an LPCVD SiN pattern 312. The asymmetric gate insulating film pattern 302 may include a gate pattern GP and a slit-shaped assist gate pattern SGP.

도 6을 참조하면, 비대칭 게이트 포토레지스트 패턴(20)을 제거한 후, 비대칭 게이트 전극의 T-형 헤드 포토레지스트 패턴(30)이 형성될 수 있다. 예시적인 실시예들에서, 비대칭 게이트 전극의 T-형 헤드 포토레지스트 패턴(30)은 광리소그라피 방법(예를 들어, 이미지 리버셜 방법)을 통해 형성될 수 있다. 이후, 캡핑층(170) 및 쇼트키층(160)이 비대칭 게이트 전극의 T-형 헤드 포토레지스트 패턴(30)을 식각마스크로 이용하는 BCl3/Cl2 ICP(inductively coupled plasma) 플라즈마 식각 방법을 통해 차례로 식각될 수 있다. Referring to FIG. 6, after removing the asymmetric gate photoresist pattern 20, a T-shaped head photoresist pattern 30 of the asymmetric gate electrode may be formed. In the exemplary embodiments, the T-shaped head photoresist pattern 30 of the asymmetric gate electrode may be formed through a photolithographic method (e.g., an image reversal method). Thereafter, the capping layer 170 and the Schottky layer 160 are etched using BCl 3 / Cl 2 , which uses the T-shaped head photoresist pattern 30 of the asymmetric gate electrode as an etch mask. Can be etched in turn through an inductively coupled plasma (ICP) plasma etch process.

도 7을 참조하면, 비대칭 T-자형 게이트 전극(300)이 형성될 수 있다. 비대칭 T-자형 게이트 전극(310)을 형성하는 것은 반도체 기판(100) 상에 O2 플라즈마를 이용한 플라즈마 처리 공정, HCl을 식각액으로 이용한 습식 식각 공정, 게이트 금속(미도시) 증착 공정, 및 비대칭 게이트 전극의 T-형 헤드 포토레지스트 패턴(도 6의 30) 제거 공정을 포함할 수 있다. 예시적인 실시예들에서, 게이트 금속은 Ni/Au 또는 W/Ti/Au를 포함할 수 있다. 예시적인 실시예들에서, 게이트 금속 증착 공정은 전자빔 진공증착 방법 또는 스퍼터링 진공 증착 방법을 통해 수행될 수 있다. 비대칭 T-자형 게이트 전극(400)은 게이트 전극 헤드부(410), 게이트 전극 다리부(420), 및 슬릿 모양의 보조 게이트 전극(430)을 포함할 수 있다. Referring to FIG. 7, an asymmetric T-shaped gate electrode 300 may be formed. The asymmetric T-shaped gate electrode 310 is formed on the semiconductor substrate 100 by a plasma process using O 2 plasma, a wet etching process using HCl with an etchant, a gate metal (not shown) And removing the T-shaped head photoresist pattern (30 in Fig. 6) of the electrode. In exemplary embodiments, the gate metal may comprise Ni / Au or W / Ti / Au. In exemplary embodiments, the gate metal deposition process may be performed via an electron beam vacuum deposition process or a sputtering vacuum deposition process. The asymmetric T-shaped gate electrode 400 may include a gate electrode head portion 410, a gate electrode leg portion 420, and a slit-shaped assist gate electrode 430.

도 8을 참조하면, 패시베이션 패턴(330), 소스 배선 전극(SE), 및 드레인 배선 전극(DE)이 형성될 수 있다. 예시적인 실시예들에서, 패시베이션 패턴(330)을 형성하는 것은 알루미늄계열의 산화막(예를 들어, Al2O3 막)(미도시)을 원자층증착(atomic layer deposition, ALD) 방법을 통해 PECVD SiN 패턴(322) 및 게이트 전극 헤드부(410) 상에 증착한 후, 알루미늄계열의 산화막의 일부를 제거하여 소스 오믹금속전극(210) 및 드레인 오믹금속전극(220)의 상면을 노출하는 공정을 포함할 수 있다. Referring to FIG. 8, a passivation pattern 330, a source wiring electrode SE, and a drain wiring electrode DE may be formed. In an exemplary embodiment, the formation of the passivation pattern 330 may be accomplished using an Al-based oxide film (e.g., an Al 2 O 3 film) (not shown) via an atomic layer deposition (ALD) SiN pattern 322 and the gate electrode head portion 410 and then a part of the aluminum oxide film is removed to expose the top surfaces of the source ohmic metal electrode 210 and the drain ohmic metal electrode 220 .

소스 배선 전극(SE) 및 드레인 배선 전극(DE)을 형성하는 것은 패시베이션 패턴(330), 소스 오믹금속전극(210), 및 드레인 오믹금속전극(220) 상에 전자빔 진공증착 방법으로 Ti/Au 금속층(미도시)을 증착한 후, 상기 Ti/Au 금속층을 리프트 오프하는 공정을 포함할 수 있다.The source wiring electrode SE and the drain wiring electrode DE are formed by forming the Ti / Au metal layer 210 on the passivation pattern 330, the source ohmic metal electrode 210, and the drain ohmic metal electrode 220 by an electron beam vacuum deposition method. (Not shown), and then lift-off the Ti / Au metal layer.

일반적으로, 도핑되지 않은 GaN 캡핑층과 도핑되지 않은 AlGaN 쇼트키층으로 인해 오믹전극의 저항이 커질 수 있다. 또한, 게이트와 드레인 사이에 높은 전기장이 형성되어, 소자의 항복전압(breakdown voltage)이 낮아질 수 있다. 본 발명의 개념에 따르면, 반도체 기판(100)의 상부를 격자모양으로 트렌치 식각한 후, 그 내부를 채우는 오믹전극을 형성하였는바, 오믹전극의 저항이 낮아질 수 있다. 또한, 슬릿 모양의 보조 게이트 전극을 통해 게이트와 드레인 사이의 전기장의 크기가 작아지므로, 항복전압이 높아질 수 있다. In general, the resistance of the ohmic electrode can be increased due to the undoped GaN capping layer and the undoped AlGaN Schottky layer. In addition, a high electric field is formed between the gate and the drain, so that the breakdown voltage of the device can be lowered. According to the concept of the present invention, when the upper portion of the semiconductor substrate 100 is trench-etched in the form of a lattice and an ohmic electrode filling the inside thereof is formed, the resistance of the ohmic electrode can be lowered. Further, since the size of the electric field between the gate and the drain is reduced through the slit-shaped assist gate electrode, the breakdown voltage can be increased.

이제까지 본 발명에 대하여 그 바람직한 실시 예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시 예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.The present invention has been described with reference to the preferred embodiments. It will be understood by those of ordinary skill in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims. Therefore, the disclosed embodiments should be considered in an illustrative rather than a restrictive sense. The scope of the present invention is defined by the appended claims rather than by the foregoing description, and all differences within the scope of equivalents thereof should be construed as being included in the present invention.

Claims (1)

고저항 실리콘 기판 상에 차례로 AlGaN/AlN 전이층, 도핑되지 않은 AlGaN 버퍼층, GaN 채널층, 도핑되지 않은 AlN 층, 도핑되지 않은 AlxGa1 - xN(x=20~28%) 쇼트키층, 및 도핑되지 않은 GaN 캡핑층을 증착하여 반도체 기판을 형성하는 단계;
상기 반도체 기판의 상부의 일측을 격자모양으로 트렌치 식각한 후, 상기 트렌치 식각을 통해 제거된 영역을 채우는 오믹전극을 형성하는 단계;
상기 반도체 기판의 상기 상부의 타측에 이온주입 공정을 통해 소자격리영역을 형성하는 단계;
상기 반도체 기판 상에 차례로 LPCVD SiN 박막 및 PECVD SiN 박막을 증착하는 단계;
전자빔 리소그라피 방법으로 상기 PECVD SiN 박막 상에 게이트 패턴과 슬릿 모양의 보조 게이트 패턴을 구비한 비대칭 게이트 포토레지스트 패턴을 형성하는 단계;
상기 비대칭 게이트 포토레지스트 패턴을 식각마스크로 이용하여 상기 PECVD SiN 박막과 상기 LPCVD SiN 박막을 차례로 식각하여 PECVD SiN 패턴과 LPCVD SiN 패턴을 형성하는 단계;
상기 비대칭 게이트 포토레지스트 패턴을 제거한 후, 광리소그라피 방법을 통해 상기 PECVD SiN 패턴과 LPCVD SiN 패턴 상에 비대칭 게이트 전극의 T-형 헤드 포토레지스트 패턴을 형성하는 단계;
플라즈마 식각 방법을 통해 도핑되지 않은 GaN 캡핑층 및 도핑되지 않은 AlxGa1-xN(x=20~28%) 쇼트키층을 차례로 리세스하는 단계;
상기 PECVD SiN 패턴 상에 게이트 금속을 증착한 후, 상기 비대칭 게이트 전극의 T-형 헤드 포토레지스트 패턴을 제거하여, 비대칭 T-자형 게이트 전극을 형성하는 단계;
원자층증착(atomic layer deposition, ALD) 방법을 통해 알루미늄계열의 산화막을 상기 PECVD SiN 패턴 및 상기 비대칭 T-자형 게이트 전극 상에 증착하는 단계를 포함하는 고주파 소자 제조 방법.
A non-doped Al x Ga 1 - x N (x = 20 to 28%) schottky layer, a non-doped Al x Ga 1 - x N layer, and an undoped AlGaN / AlN transition layer, an undoped AlGaN buffer layer, a GaN channel layer, And depositing an undoped GaN capping layer to form a semiconductor substrate;
Forming an ohmic electrode to fill the removed region through the trench etching after trenching one side of the upper portion of the semiconductor substrate in a lattice pattern;
Forming an element isolation region on the other side of the upper portion of the semiconductor substrate through an ion implantation process;
Depositing an LPCVD SiN thin film and a PECVD SiN thin film sequentially on the semiconductor substrate;
Forming an asymmetric gate photoresist pattern having a gate pattern and a slit-shaped assist gate pattern on the PECVD SiN thin film by an electron beam lithography method;
Forming a PECVD SiN pattern and an LPCVD SiN pattern by successively etching the PECVD SiN thin film and the LPCVD SiN thin film using the asymmetric gate photoresist pattern as an etching mask;
Forming a T-shaped head photoresist pattern of the asymmetric gate electrode on the PECVD SiN pattern and the LPCVD SiN pattern through a photolithography method after removing the asymmetric gate photoresist pattern;
Recessing an undoped GaN capping layer and an undoped Al x Ga 1-x N (x = 20 to 28%) schottky layer through a plasma etch process;
Depositing a gate metal on the PECVD SiN pattern, and then removing the T-shaped head photoresist pattern of the asymmetric gate electrode to form an asymmetric T-shaped gate electrode;
And depositing an aluminum-based oxide film on the PECVD SiN pattern and the asymmetric T-shaped gate electrode through an atomic layer deposition (ALD) method.
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