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KR20180021133A - 가공 실리콘 기판들 상의 gan 디바이스들 - Google Patents

가공 실리콘 기판들 상의 gan 디바이스들 Download PDF

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KR20180021133A
KR20180021133A KR1020187002381A KR20187002381A KR20180021133A KR 20180021133 A KR20180021133 A KR 20180021133A KR 1020187002381 A KR1020187002381 A KR 1020187002381A KR 20187002381 A KR20187002381 A KR 20187002381A KR 20180021133 A KR20180021133 A KR 20180021133A
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South Korea
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stress
silicon
iii
gos
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산삽탁 다스굽타
한 위 덴
마르코 라도사블예비치
피터 지. 톨친스키
로버트 에스. 차우
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인텔 코포레이션
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Publication date
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Abstract

큰 직경 실리콘 기판 상의 III-N 성장 동안 발생되는 응력/스트레인을 수용하고 및/또는 제어하는 GaN 온 실리콘(GOS) 구조체들 및 기술들. 실리콘 기판의 후면측은 표준화된 직경들 및 두께들의 기판들을 GOS 응용들에 적응하기 위해 처리될 수 있다. 고온 에피택셜 성장 공정들 동안의 휨 및/또는 뒤틀림은 III-N 재료에 의해 유도되는 응력을 카운터밸런싱하는 방식으로 기판에 미리 응력을 주고 및/또는 응력을 흡수하는 기판의 능력을 개선하기 위해 실리콘 기판을 사전 처리함으로써 완화될 수 있다. 가공 GOS 기판 상에 제조되는 III-N 디바이스들은 개별 기판 상에 제조되는 실리콘 MOS 디바이스들과 함께 집적될 수 있다. 기판 탄력을 개선하고 및/또는 III-N 재료에 의해 유도되는 기판 응력을 카운터밸런싱하기 위해 이용되는 구조체들은 3D IC의 III-N 및 실리콘 MOS 디바이스들을 상호연결하는데 더 이용될 수 있다.

Description

가공 실리콘 기판들 상의 GAN 디바이스들
휴대용 전자 응용들에서의 집적 회로들(integrated circuits)(ICs)에 대한 요구는 더 큰 레벨들의 반도체 디바이스 집적을 자극했다. 개발에서의 많은 진보된 반도체 디바이스들은 전력 관리 IC들 및 RF 전력 증폭기들과 같은 고전압 및 고주파수 응용들에 대한 특정 장래성을 나타내는 III-N 재료들을 강화하도록 시도한다. III-N 헤테로에피택셜(헤테로구조체) 전계 효과 트랜지스터들(heteroepitaxial(heterostructure) field effect transistors)(HFET), 예컨대 고전자 이동도 트랜지스터들(high electron mobility transistors)(HEMT) 및 금속 산화물 반도체(metal oxide semiconductor)(MOS) HEMT는 하나 이상의 헤테로접합을 갖는 반도체 헤테로구조체를 이용한다. GaN-계 HFET 디바이스들은 비교적 넓은 밴드갭(~3.4eV)으로부터 이익을 얻어서, 높은 캐리어 이동도뿐만 아니라, Si-계 MOSFET들보다 더 높은 파괴 전압들을 가능하게 한다. III-N 재료 시스템은 또한 포토닉스(예를 들어, LED들), 광전 변환 소자들(photovoltaics), 및 센서들에 유용하며, 그것의 하나 이상은 전자 디바이스 플랫폼으로 집적되는데 유용할 수 있다.
기판 비용 관점에서 그리고 GaN-계 디바이스들을 실리콘-계 디바이스들과 더 긴밀하게 집적하는 잠재성 둘 다를 위해, III-N 필름들을 실리콘 기판 위로 헤테로에피택셜 성장시키는 것이 유리하다. 그러나, 그러한 GaN 온 실리콘(GaN-on-silicon)(GOS) 성장들은 격자 불일치 및 질화물 재료와 실리콘 기판 사이의 선형 열팽창 계수의 불일치 둘 다 때문에 어렵다. 고온 공정, 예컨대 에피택셜 성장 동안, 열팽창 불일치는 기판 휨 및 뒤틀림을 야기할 수 있다. 휨은 기판 표면의 수직 변위의 측정값이고 더 큰 열 불일치 응력에 견디는데 필요한 더 큰 강성을 제공하기 위해 실리콘 기판 두께가 상당히 증가되지 않는 한 기판 직경이 증가하므로 더 중요해진다. 그러나, 실리콘 기판 직경들 및 두께들은 GOS 응용들에 대한 걱정 없이 표준화된다. 그 결과, 200 mm, 725 ㎛ 두꺼운 실리콘 기판에서 약 300 ㎛의 휨을 유도하는 고온 GaN 성장은 300 mm, 775 ㎛ 두꺼운 실리콘 기판에서 650 ㎛를 넘는 휨을 유도할 수 있다.
공지된 응력 가공 버퍼 층들은 현재 이용되는 직경들의 실리콘 기판들에서 유도되는 휨을 수용할 수 없기 때문에 그리고 실리콘 CMOS에 대한 개발 하에, 웨이퍼 휨을 감소시킬 수 있는 대체 기술들 및 아키텍처들은 이러한 큰 직경 실리콘 기판들 상에 GaN-계 디바이스들을 제작하는데 유리할 것이다.
본원에 설명되는 재료는 첨부 도면들에 제한이 아닌 예로 예시된다. 예시의 단순성 및 명료성을 위해, 도면들에 예시되는 요소들은 반드시 축척에 따라 도시되는 것은 아니다. 예를 들어, 일부 요소들의 치수들은 명료성을 위해 다른 요소들에 비해 과장될 수 있다. 게다가, 적절한 것으로 고려되는 경우, 참조 라벨들은 대응하거나 유사한 요소들을 표시하기 위해 도면들 중에서 반복되었다. 도면들에서:
도 1은 실시예들에 따라, GOS 기판들 및 그러한 기판들 상에 제조되는 집적 디바이스들의 후면측 처리를 예시하는 흐름도이다.
도 2는 일부 실시예들에 따라, 후면측 응력 조정 재료를 포함하는 GOS 기판들의 단면도들을 예시한다.
도 3은 실시예들에 따라, GOS 기판들 및 그러한 기판들 상에 제조되는 집적 디바이스들의 후면측 처리를 예시하는 흐름도이다.
도 4는 일부 실시예들에 따라, 후면측 응력 조정 구조체들을 포함하는 GOS 기판들의 단면도들을 예시한다.
도 5a 및 도 5b는 일부 실시예들에 따른 GOS 기판들 상의 후면측 응력 조정 구조체들의 평면도들이다.
도 5c는 일부 실시예들에 따른 후면측 응력 조정 구조체들을 포함하는 GOS 기판의 단면도이다.
도 5d는 일부 실시예들에 따른 GOS 기판들 상의 후면측 응력 조정 구조체들의 평면도이다.
도 6a는 일부 실시예들에 따른 후면측 응력 조정 구조체들을 포함하는 GOS 기판의 단면도이다.
도 6b는 일부 실시예들에 따른 GOS 기판들 상의 후면측 응력 조정 구조체들의 평면도이다.
도 6c는 일부 실시예들에 따라, 얇은 실리콘 기판 상에 배치되는 실리콘-계 CMOS 디바이스들 및 응력 가공 실리콘 기판 상에 배치되는 III-N-계 디바이스들을 포함하는 3D IC 구조체의 단면도이다.
도 7은 본 발명의 실시예들에 따라, 얇은 실리콘 기판 상의 실리콘 FET들 및 응력 가공 실리콘 기판 상의 GaN HFET들을 포함하는 3D IC를 이용하는 이동 컴퓨팅 플랫폼 및 데이터 서버 머신을 예시한다.
도 8은 본 발명의 일 실시예에 따른 전자 컴퓨팅 디바이스의 기능 블록도이다.
하나 이상의 실시예들은 동봉된 도면들을 참조하여 설명된다. 특정 구성들 및 배열들이 상세히 도시되고 논의되지만, 이것은 예시적 목적들을 위해서만 수행된다는 점이 이해되어야 한다. 관련 기술분야의 통상의 기술자들은 다른 구성들 및 배열들이 설명의 사상 및 범위로부터 벗어나는 것 없이 가능한 것을 인식할 것이다. 본원에 설명되는 기술들 및/또는 배열들이 본원에 상세히 설명되는 것과 다른 여러가지 다른 시스템들 및 응용들에 이용될 수 있다는 점은 관련 기술분야의 통상의 기술자들에게 분명할 것이다.
이하의 상세한 설명에서 첨부 도면들이 참조되며, 첨부 도면들은 그것의 일부를 형성하고 예시적 실시예들을 예시한다. 게다가, 다른 실시예들이 이용될 수 있고 구조적 및/또는 논리적 변경들이 청구된 발명 대상의 범위로부터 벗어나는 것 없이 이루어질 수 있다는 점이 이해되어야 한다. 또한 방향들 및 참조들, 예를 들어 위, 아래, 상단, 하단 등이 도면들에서 특징들의 설명을 용이하게 하기 위해 단지 사용될 수 있다는 점이 주목되어야 한다. 따라서, 이하의 상세한 설명은 제한적 의미로 해석되지 않아야 하고 청구된 발명 대상의 범위는 첨부된 청구항들 및 그들의 균등물들에 의해서만 정의된다.
이하의 설명에서, 다수의 상세들이 제시된다. 그러나, 본 발명이 이러한 특정 상세들 없이 실시될 수 있다는 점은 본 기술분야의 통상의 기술자에게 분명할 것이다. 일부 사례들에서, 널리 공지된 방법들 및 디바이스들은 본 발명을 모호하게 하는 것을 회피하기 위해, 상세하게 보다는 오히려, 블록도 형태로 도시된다. 이러한 명세서 도처에서 "하나의 실시예" 또는 "일 실시예" 또는 "일부 실시예들"에 대한 참조는 실시예와 관련하여 설명되는 특정 특징, 구조체, 기능, 또는 특성이 본 발명의 적어도 하나의 실시예에 포함되는 것을 의미한다. 따라서, 본 명세서 도처의 다양한 장소들에서 구 "하나의 실시예에서" 또는 "일 실시예에서" 또는 "일부 실시예들"의 출현들은 본 발명의 동일한 실시예를 반드시 언급하는 것은 아니다. 더욱이, 특정 특징들, 구조체들, 기능들, 또는 특성들은 하나 이상의 실시예들에서 임의의 적절한 방식으로 조합될 수 있다. 예를 들어, 제1 실시예는 2개의 실시예들과 연관되는 특정 특징들, 구조체들, 기능들, 또는 특성들이 상호 배타적이지 않은 어디에서도 제2 실시예와 조합될 수 있다.
설명 및 첨부된 청구항들에 사용되는 바와 같이, 단수 형태들 "하나의(a, an)" 및 "상기(the)"는 맥락이 달리 분명히 지시하지 않는 한, 복수의 형태들을 또한 포함하도록 의도된다. 또한 본원에 사용되는 바와 같은 용어 "및/또는"은 연관된 열거 항목들 중 하나 이상의 임의의 및 모든 가능한 조합들을 언급하고 포괄한다는 점이 이해될 것이다.
용어들 "결합된" 및 "연결된"은 그들의 파생어들과 함께, 구성요소들 사이의 기능적 또는 구조적 관계들을 설명하기 위해 본원에 사용될 수 있다. 이러한 용어들은 서로에 대한 동의어들로 의도되지 않는다는 점이 이해되어야 한다. 오히려, 특정 실시예들에서, "연결된"은 2개 이상의 요소들이 서로 직접 물리적으로, 광적으로, 또는 전기적으로 접촉되는 것을 표시하기 위해 사용될 수 있다. "결합된"은 2개 이상의 요소들이 서로(그들 사이의 다른 개재 요소들과) 직접 또는 간접적으로 물리적으로 또는 전기적으로 접촉되는 것, 및/또는 2개 이상의 요소들이 (예를 들어, 원인 결과 관계에서와 같이) 서로 협력하거나 상호작용하는 것을 표시하기 위해 사용될 수 있다.
본원에 사용되는 바와 같은 용어들 "위에", "아래에", "사이에", 및 "상에"는 그러한 물리적 관계들이 주목할 만한 다른 구성요소들 또는 재료들에 대해 하나의 구성요소 또는 재료의 상대 위치를 언급한다. 예를 들어 재료들의 맥락에서, 1개의 재료 또는 다른 것 위에 또는 아래에 배치되는 재료는 직접 접촉될 수 있거나 하나 이상의 개재 재료들을 가질 수 있다. 더욱이, 2개의 재료들 사이에 배치되는 1개의 재료 또는 재료들은 2개의 층들과 집적 접촉될 수 있거나 하나 이상의 개재 층들을 가질 수 있다. 대조적으로, 제2 재료 또는 재료 "상의" 제1 재료 또는 재료는 그러한 제2 재료/재료와 직접 접촉된다. 유사한 구별들은 구성요소 어셈블리들의 맥락에서 이루어진다.
이러한 설명 도처에 사용되는 바와 같이, 그리고 청구항들에서, 용어 "~ 중 적어도 하나" 또는 "~ 중 하나 이상"에 의해 결합되는 항목들의 열거는 열거된 항목들의 임의의 조합을 의미할 수 있다. 예를 들어, 구 "A, B 또는 C 중 적어도 하나"는 A; B; C; A 및 B; A 및 C; B 및 C; 또는 A, B 및 C를 의미할 수 있다.
적어도 300 mm의 큰 직경 실리콘 기판 상의 III-N 성장 동안 발생되는 응력/스트레인을 수용하고 및/또는 제어하는 GOS 구조체들 및 기술들이 본원에 설명된다. 발명자들은 불일치된 재료들의 열 처리 동안의 응력 유도 기판 곡률이 충분히 크면, 기판에서의 소성 변형이 미끄러짐 및/또는 전위에 의해 발생하여, 영구적 기판 휨을 야기하는 것을 그들의 작업에서 주목했다. 그러한 영구적 변형은 적절한 포토리소그래픽 이미징을 나중에 방해할 수 있으며, 그것은 예를 들어 +/-30 ㎛ 미만의 웨이퍼 휨/평탄도 사양을 필요로 하는 심도 제한들을 가질 수 있다. 소량의 휨이 실리콘 기판과 III-N 디바이스 재료 사이에 배치되는 버퍼 구조체의 사용을 통해 보상될 수 있지만, 발명자들은 200 mm를 훨씬 넘는 직경들의 기판들에 대해, 버퍼 층들이 단독으로 응력이 임계 레벨을 초과하는 것을 방지할 가능성이 없어서 영구적 휨을 초래한다는 것을 결정했다.
일부 실시예들에서, 따라서, III-N 공정들의 에피택셜 성장과 같은, 고온 공정들 동안의 휨 및/또는 뒤틀림은 응력 조정 재료로 실리콘 기판을 사전 처리함으로써 완화된다. 응력 조정 재료는 III-N 재료에 의해 유도되는 응력을 카운터밸런싱하고 및/또는 응력을 흡수하는 기판의 능력(즉, 탄력)을 개선하기 위해 기판에 미리 응력을 줄 수 있다. 아래에 더 설명되는 일부 실시예들에서, 실리콘 CMOS 응용에 대해 표준되는 직경 및 두께를 갖는 실리콘 기판은 후면측 처리를 통해 GOS 응용들에서의 사용을 위해 적응된다. 일부 추가 실시예들에서, 가공 GOS 기판 상에 제조되는 III-N 디바이스들은 개별 기판 상에 제조되는 실리콘 MOS 디바이스들과 함께 집적된다. 하나 이상의 예시적 실시예에서, 기판 탄력을 개선하고 및/또는 III-N 재료에 의해 유도되는 GOS 기판 응력을 카운터밸런싱하기 위해 이용되는 구조체들은 3D IC의 III-N 및 실리콘 MOS 디바이스들을 상호연결하는데 더 이용된다.
일부 실시예들에서, GOS 기판은 III-N 재료가 배치되는 전면측과 반대쪽의, 기판의 후면측 상에 배치되는 응력 조정 재료를 포함한다. 응력 조정 재료는 본원에 "원위치" 휨으로 언급되는 것을 야기하는 III-N 재료에 의해 유도되는 후속 응력에 대응하기 위해 GOS 기판에 미리 응력을 줄 수 있다. 원위치 휨은 III-N 재료의 단일 측면 에피택셜 성장 동안 발생한다. 일부 실시예들에서, 응력 조정 재료는 GOS 기판에 의해 경험되는 스트레인을 실리콘의 소성 변형과 연관되는 임계값 아래의 레벨로 감소시키는 경감 응력을 유도한다. 그것에 의해, 응력 조정 재료는 GOS 기판 상의 디바이스 층들의 패터닝을 위해 이용되는 온도(예를 들어, 25 내지 30 ℃)에 있을 때 GOS 기판이 원위치 휨 상태로부터 충분히 평탄한 상태로 복귀되는 것을 보장할 수 있다. 그러므로, 원위치 휨이 후면측 응력 조정 재료의 존재에서 어느 정도까지 여전히 발생할 수 있지만, 휨은 임계 레벨 아래로 감소된다. 예시적 실시예들에서, 응력 조정 재료는 IC 패키징, 칩 레벨 집적, 및/또는 보드 레벨 집적을 통해 내내 유지되는 영구적 아키텍처 특징이다.
도 1은 실시예들에 따라, GOS 기판들 및 그러한 기판들 상에 제조되는 집적 디바이스들의 후면측 처리를 예시하는 흐름도이다. 방법(101)은 도 2에 의해 더 예시된 바와 같이, 실리콘 기판(205)이 수용되는 동작(105)에서 시작된다. 일부 실시예들에서, 실리콘 기판(205)은 미리 결정된 결정 배향을 갖는 단결정이다. 실질적인 단결정 실리콘 기판(205)의 결정학적 배향은 (100), (111), 또는 (110) 중 어느 것일 수 있다. 다른 결정학적 배향들이 또한 가능하다. 하나의 예시적 실리콘 기판 실시예에서, 기판(205)은 (100) 실리콘이다. (100) 실리콘 기판에 대해, 전면측 표면은 III-N 재료 층들의 핵화를 용이하기 위해, 미스커팅, 또는 오프커팅, 예를 들어 [110]을 향해 2 내지 10°인 것이 유리할 수 있다. 일부 예시적 실시예들에서, 기판 직경(D)은 적어도 300 mm이고 T1은 거의 775 ㎛이다. 유리한 실시예들에서, 기판 직경(D)은 450 mm이고 T1은 적어도 900 ㎛이다.
동작(110)에서, 응력 조정 재료(240)는 실리콘 기판(205)의 후면측 상에 퇴적된다. 도 1에 의해 표현되는 일부 실시예들에서, 응력 조정 재료(240)는 전체 기판 직경(D)에 걸쳐 블랭킷 퇴적된다. 퇴적 동작(110) 동안, 실리콘 기판 전면측(207)은 단일 측면 퇴적 공정이 동작(110)에서 이용될 때 임의의 공지된 희생 하드마스크 재료(도시되지 않음)로 보호될 수 있다. 대안적으로, 응력 조정 재료(240)는 실리콘 기판 후면측(206) 및 전면측(207) 둘 다 위에 퇴적되고, 그 뒤에 전면측(207)에서 박리될 수 있다. 응력 조정 재료(240)는 예를 들어 에피택시, 원자 층 퇴적(atomic layer deposition)(ALD), 화학 기상 퇴적(chemical vapor deposition)(CVD), 또는 물리 기상 퇴적(physical vapor deposition)(PVD)에 의해 퇴적될 수 있다.
응력 조정 재료(240)의 필름 두께 및/또는 필름 조성물 및/또는 고유 필름 응력은 후속 에피택셜 성장 동작(115)과 연관되는 원위치 휨의 레벨에 기초하여 타겟팅될 수 있다. 도 2에 의해 표현되는 예시적 실시예들에서, III-N 재료 층들(225)은 900℃(예를 들어, 1000℃)를 초과하는 고온 에피택셜 공정을 갖는 동작(115)에서 에피택셜 성장된다. 실리콘 기판(205)이 열간 소성 변형을 경험하는 것 없이 지속할 수 있는 원위치 휨의 임계 레벨의 지식은 임계 응력 레벨에 도달하는 것을 적어도 회피하기 위해 응력 조정 재료(240)의 성질들을 변화시키는데 이용될 수 있다.
III-N 재료 층들(225)은 AlN, GaN, AlGaN, InAlGaN 등 중 어느 것을 포함할 수 있다. 일부 실시예들에서, III-N 재료 층들(225)은 적어도 하나의 GaN 디바이스 층(220)을 포함한다. 예시적 실시예들에서, 적어도 GaN 층(220)은 단결정 미세구조체를 갖는다. GaN 층(220)의 결정 품질은 GaN 층(220)을 형성하기 위해 이용되는 재료 조성물 및 기술들의 함수로서 극적으로 변화될 수 있다. 예를 들어, GaN 층(220)은 108-1011/cm2만큼 높은 전위 밀도를 가질 수 있다. 일부 실시예들에서, III-N 재료 층들(225)의 c-축은 실리콘 기판(205)의 전면측 표면에 거의 수직으로 이상적으로 정렬된다. 그러나, 실제적으로, c-축은 예를 들어 오프컷 또는 오프-축 기판 등 상의 불완전한 에피택셜 성장의 결과로서, 약간 경사지며, 예를 들어 수직보다 몇 도 미만일 수 있다. 일부 실시예들에서, {000-1} 평면은 실리콘 기판(205)에 더 근접한다. 그러한 실시예들은 Ga(또는 다른 그룹 III 원소)의 3개의 결합들이 기판(예시되지 않음)을 가리키기 때문에 Ga 극성(+c)으로 언급될 수 있다. Ga(또는 다른 그룹 III 원소)의 3개의 결합들이 반대 방향을 가리키는 대체 실시예들에 대해, GaN 층(220)은 N 극성(-c)으로 언급될 것이다.
III-N 재료 층들(225)은 두께에 있어서 변화되지만, 예시적 실시예들에서 적어도 1 ㎛, 유리하게 적어도 3 ㎛의 전체 두께를 가질 수 있고, 5 ㎛ 이상일 수 있다. GaN 디바이스 층(220)은 마찬가지로 두께에 있어서 변화되지만, 예시적 실시예들에서 적어도 1 ㎛, 유리하게 1 내지 3 ㎛의 두께를 가질 수 있고, 4 ㎛ 이상일 수 있다. 고온들에서 성장되는 그러한 두께들의 GaN 필름들은 수백 MPa로 응력이 가해질 수 있다. 일부 실시예들에서, GaN 디바이스 층(220)은 AlN 핵화 층(215) 상에 직접 배치되며, 이 핵화 층은 실리콘 기판(205) 상에 배치된다. 그러나, 도 2에 예시된 실시예에서, GaN 디바이스 층(220)은 AlGaN 전이 층(215) 상에 배치된다. AlGaN 전이 층(215)은 그룹 III 부격자가 예를 들어 AlN 층(210)에 근접한 전이 층(215)의 일부에서 80 내지 90% Al로부터, GaN 층(220)에 근접한 전이 층(215)의 일부에서의 낮아진 10 내지 20%까지의 범위인 하나 이상의 재료 층들을 포함할 수 있다. GaN 디바이스 층(220)은 GaN 채널 재료, 및 채널 재료 내에서 2차원 전자 가스(two dimensional electron gas)(2DEG)를 생성하는 하나 이상의 편광 층들(예를 들어, AlN, 및/또는 AlInN, 및/또는 AlGaN, 및/또는 InGaN)을 포함할 수 있다. 다른 예시적 디바이스 층 재료들은 하나 이상의 터널링 층 재료들, 양자 우물 구조체 재료들(예를 들어, InGaN) 등을 포함한다.
도 2에 의해 표현되는 실시예들에 대해, AlGaN 전이 층(215)은 웨이퍼 평탄도를 조정하기 위해 응력 조정 재료(240)와 함께 이용될 수 있다. Al 함량에 따라, AlGaN 전이 층(215), AlN 핵화 층(210), 및 GaN 디바이스 층(220) 사이의 격자 불일치 응력은 III-N 재료 층들(225)이 성장되고 GOS 기판이 주위 실온으로 냉각된 후에 평탄 GOS 기판 조건에 도달하기 위해 응력 조정 재료(240)에 의해 유도되는 응력을 보충할 수 있다.
III-N 재료 층들(225)에서의 응력에 대응하기 위해, 응력 조정 재료(240)는 실온(25 내지 30 ℃)에서 압축 또는 인장 응력 하에 있을 수 있다. 응력 조정 재료(240)에서의 응력의 레벨들은 III-N 에피택셜 성장 동안 그리고 III-N 에피택셜 성장 후에 실리콘 기판(205)에서 스트레인을 최상으로 제한하기 위해 실리콘 기판(205) 및 III-N 재료 층들(225)의 것에 비해 재료의 선형 열팽창 계수에 적어도 부분적으로 기초하여 엔지니어링(engineering)될 수 있다. III-N 에피택셜 재료들(225)은 전형적으로 높아진 성장 온도들에서 압축 응력 하에 있어, 냉각 시에 인장될 수 있다. 그 다음, 원위치 휨은 성장 동안 양일 수 있음 휨은 주위 실온으로의 냉각 시에 음이 된다. 그러므로, III-N 에피택셜 성장 온도들에서 압력 응력 하의 응력 조정 재료(240)는 곡률이 기판(105)의 소성 변형과 연관되는 임계값을 초과하는 것을 방지하는 양의 원위치 휨을 감소시킬 수 있으며, 그것에 의해 에피택시 후 평탄도를 개선한다. 주위 실온에서 인장 응력 하의 응력 조정 재료(240)는 음의 원위치 휨을 감소시킬 수 있어, 에피택시 후 평탄도를 다시 개선한다.
도 1에 의해 표현되는 예시적 실시예들에서, 응력 조정 재료(240)는 실온에서 인장 응력 하에 있다. 응력 조정 재료(240)에서의 인장 응력은 실리콘 기판(205)에서 상당한 휨을 유도할 수 있지만, 유도할 필요는 없다. 응력 조정 재료(240)에 의해 유도되는 임의의 휨은 실리콘 기판(205)이 영구적 뒤틀림을 겪는 것 없이 응력 조정 동작(110)에서 이용되는 퇴적 온도에서 지속할 수 있는 임계 휨 아래에 남아 있는 것이다. 일부 실시예들에서, 응력 조정 재료(240)는 비교적 낮은 퇴적 온도, 예를 들어 800 ℃ 이내, 및 유리하게 450 ℃ 이내에서 퇴적된다. 저온들에서, 기판(205)은 응력 조정 재료(240)에 의해 유도되는 응력의 결과로서 소성 변형을 겪지 않을 것이다. 응력 조정 재료(240)는 또한 예를 들어 950 ℃를 초과하는 에피택셜 공정에 의해, 높은 퇴적 온도들에서 퇴적될 수 있다. 그러나, 그러한 실시예들에서, 응력 조정 재료(240)에서의 전체 응력은 응력 조정 동작(110)에서 기판(205)을 물리적으로 소성 변형하는 것을 회피하기 위해 더 낮은 임계값에 제한될 수 있다.
예시적 실시예들에서, 응력 조정 재료(240)는 적어도 4 ppm/℃이고 유리하게 4.5 ppm/℃와 6 ppm/℃ 사이인 양의 선형 열팽창 계수를 갖는다. III-N 재료 층들(225)은 또한 이러한 범위 내에서 양의 열팽창 계수들을 가지므로, 충분한 두께 응력 조정 재료(240)는 이때 처리 온도 사이클들에 걸쳐 전면측 및 후면측 필름 응력을 거의 밸런싱할 수 있다. III-N 재료 층들(225)을 형성하기 위해 이용되는 에피택셜 공정들이 단일 측면이고 900 내지 1100 ℃의 하나 이상의 고온 공정을 포함하는 예시적 실시예들에서, 응력 조정 재료(240)는 III-N 재료 층들(225)과 별개의 조성물을 갖는다. 그러나, 응력 조정 재료(240)는 열팽창 계수가 이때 III-N 재료 층들(225)에 잘 매칭될 수 있으므로 III-N 재료 층을 포함하는 것이 유리할 수 있다. 일부 그러한 실시예들에서, 응력 조정 재료(240)는 주위 실온에서 인장 응력 하에 AlN을 포함한다. 결정 AlN 응력 조정 재료(240)는 에피택셜 성장될 수 있거나, 다결정 AlN 응력 조정 재료(240) ALD에 의해 형성되거나 스퍼터링 퇴적될 수 있다. 결정 AlN 응력 조정 재료(240)는 저온(low-temperature)(LT)에서 성장되고 높은 결함 밀도를 가질 수 있다. 예시적 실시예들에서, AlN의 두께는 AlN 핵화 층(210)의 두께를 초과한다. 응력 조정 층들(240)은 또한 HT-AlGaN 및/또는 GaN과 같지만 이들에 제한되지 않는, 고온(high-temperature)(HT) III-N 재료 층을 포함할 수 있다.
대안 실시예들에서, 응력 조정 재료(240)는 질화 실리콘(SixNy)이며, 질화 실리콘은 인장 또는 압축 응력 하에 응력 조정 재료(240)를 배치하기 위해 조정가능한 조건들에서 유리하게 스퍼터링 퇴적될 수 있다. 또 다른 실시예들에서, 응력 조정 재료(240)는 열 산화물(SiO2), 산질화 실리콘(SiOxNy), 탄소 도핑된 산화물(SiOxC), 티타늄, 텅스텐, 티타늄-텅스텐 합금들(TiW), 크롬(Cr), 및 니켈-바나듐(NiV) 중 어느 것일 수 있으며, 그 중 어느 것은 또한 예를 들어 스퍼터링 퇴적될 수 있다. 이러한 재료들은 고온 III-N 에피택시 공정들과 호환가능하다. 이러한 재료들은 III-N 재료들(225)에서 응력을 카운터밸런싱하는데 적절한 미리 결정된 필름 응력을 달성하기 위해 적절한 열팽창 계수를 갖고, 실리콘 기판 표면들에 잘 접착되고, 다양한 압력들 및 마크네트론 전력들에서 퇴적될 수 있다. 이러한 재료들은 또한 많은 진보된 패키징 공정들(예를 들어, 언더-범프 금속화 및 재분배 층들)에 이용되는 후면측 처리와 유리하게 호환된다. 기판(205)이 전체 두께에 남아 있는 실시예들에 대해, III-N 에피택시 전에 도포되는 응력 조정 재료(140)는 아래에 더 설명되는 바와 같이, GaN-디바이스 상호연결/패키징 목적들을 위해 하류에 더 이용될 수 있다.
응력 조정 재료(240)의 필름 두께는 III-N 에피택셜 층들의 특성들에 적어도 부분적으로 의존한다. 예를 들어, 응력 조정 재료는 AlGaN 전이 층을 포함하지 않는 것에 대한 것보다 이 전이 층을 포함하는 GOS 기판에 대해 더 얇을 수 있다. 일부 예시적 실시예들에서, 응력 조정 재료(240)는 적어도 0.1 ㎛의 두께를 갖고, 1 ㎛ 이상일 수 있다. 높게 응력이 가해진 산질화 실리콘인 실시예들에서, 예를 들어, ~100 nm의 두께가 충분할 수 있다.
일부 실시예들에서, 가공 GOS 기판(202)을 형성한 후에, 방법(101)은 GaN 디바이스들(230)이 GaN 디바이스 층(220) 상에 제조되는 동작(120)에서 계속된다. 임의의 공지된 기술들은 GaN 채널드(channeled) HEMT, GaN 채널드 MOS-HEMT, 및 GaN-계 LED와 같지만, 이들에 제한되지 않는 임의의 공지된 GaN-계 디바이스를 제조하기 위해 이용될 수 있다. GaN 디바이스 제조, 및 라인 인터커넥트 제조의 임의의 종래의 백 엔드 도처에서, 응력 조정 재료(240)는 GOS 기판 평탄도를 유지하기 위해 실리콘 기판(205)의 후면측 상에 남아 있을 수 있다.
추가 실시예들에서, 동작(120)에서 형성되는 GaN 디바이스 기판은 CMOS 디바이스 기판과 더 집적될 수 있으며, 그것은 본원의 다른 곳에 더 설명되는 바와 같이 GaN 디바이스 기판 위로 전사될 수 있다. 응력 조정 재료는 기판 전사 공정 도처에서 GOS 기판 평탄도를 유지하기 위해 실리콘 기판의 후면측 상에 다시 남아 있을 수 있다. 도 2는 3D IC(204)를 형성하기 위해 CMOS 디바이스 기판(250)와 수직으로 집적되는 예시적 GaN 디바이스 기판(203)을 예시한다. GaN 디바이스 기판(203)은 응용에 적절한 임의의 공지된 3D IC 기술을 사용하여 웨이퍼 레벨(예를 들어, 3DWLP) 또는 다이 레벨(예를 들어, 3D-SIC)에서, 하나 이상의 CMOS 디바이스 기판(250)으로 적층될 수 있다. 일부 실시예들에서, 다이 본딩 또는 웨이퍼 본딩 공정은 본딩 층들(280)을 물리적으로 접착하기 위해 이용된다. 임의의 공지된 본딩 공정은 본원에서의 실시예들이 이 점에 있어서 제한되지 않으므로 이용될 수 있다. 수직 인터커넥트(265)는 전력을 GaN 디바이스들(230)에 제공하고 및/또는 GaN 디바이스들(230)을 실리콘 MOS 트랜지스터들(260)에 의해 구현되는 CMOS 컨트롤러 회로에 상호연결할 수 있는 예시적 "비아 라스트(via last)" TSV 아키텍처를 표현한다.
도 2에 의해 표현되는 실시예들에서, 실리콘 MOS 트랜지스터들(260)은 100 ㎛ 미만의 두께를 갖는 얇은 실리콘 기판(270) 상에 배치된다. GaN 디바이스 기판(203)과 연관되는 실리콘 기판(205)은 더 큰 두께를 가지며, 예를 들어 전체 두께(T1)에 남아 있으며, 전체 두께는 300 mm 실시예에 대해 거의 775 ㎛일 수 있다. 응력 조정 재료(240)는 또한 3D IC(204)에서 보유된다. 전체 GOS 기판(203)의 보유는 임의의 웨이퍼 레벨 3D IC 처리 동작들을 통해 평탄도를 유지하는 장점을 갖는다. 실리콘 기판(205)의 더 큰 두께 때문에, 본딩 층들(280)은 박형화된 실리콘 기판(270)의 후면측과 GaN 디바이스 기판(203)의 상단측 사이에 배치된다. 따라서, 3D IC(204)는 "CMOS 탑-GaN 바텀" 집적 방식이다. 일부 실시예들에서, GaN 디바이스들(230)은 고전압 트랜지스터들(예를 들어, GaN 채널드 FET들)인 반면에 실리콘 MOSFET들(260)은 CMOS에서 컨트롤러 회로를 구현한다. 일부 특정 실시예들에서, 3D IC(404)는 고전압 RF 전력 증폭기 3D SoC이다.
일부 실시예들에서, GOS 기판은 후면측 응력 조정 구조체들을 갖는 실리콘 기판을 포함한다. 후면측 응력 조정 구조체들은 상기 설명된 응력 조정 재료의 도포를 향상시키거나, 소성 변형 없이 에피택셜 성장 동안 경험되는 응력들을 흡수하는 실리콘 기판의 능력을 개선하기 위해 III-N 에피택셜 성장 전에 형성될 수 있다. 도 3은 일부 실시예들에 따라, GOS 기판들 및 그러한 기판들 상에 제조되는 집적 디바이스들의 후면측 처리를 예시하는 흐름도이다. 도 4는 일부 실시예들에 따라, 후면측 응력 조정 구조체들을 포함하는 GOS 기판들의 단면도들을 예시한다.
우선 도 3을 참조하면, 방법(301)은 방법(101)(도 1)의 맥락에서 상기 설명된 바와 같이, 동작(105)에서 실리콘 기판(205)을 수용하는 것으로 시작된다. 동작(310)에서, 실리콘 기판(205)의 후면측은 예를 들어 복수의 후면측 트렌치들 또는 리세스들(441)(도 4)을 갖는 비평면 후면측 표면을 형성하기 위해, 임의의 공지된 디프 실리콘 에치(예를 들어, 실리콘 관통 비아 에치 공정)를 사용하여 트렌치 에칭된다. 하나 이상의 응력 조정 재료들, 또는 응력 흡수 재료들(442)은 응력 가공 실리콘 기판(401)을 형성하기 위해 동작(320)에서 트렌치들에 퇴적된다. 동작(115)에서, III-N 재료들은 원하는 평탄도를 갖는 큰 직경 GOS 기판(402)을 형성하기 위해 방법(101)의 맥락에서 상기 설명된 바와 같이 실질적으로 응력 가공 실리콘 기판 상에 에피택셜 성장된다. 동작(120)에서, 임의의 GaN-계 디바이스(230)는 GOS 디바이스 기판(403)을 형성하기 위해 임의의 공지된 기술에 의해 GOS 기판(402)에 제조된다. 아래에 설명되는 일부 추가 실시예들에서, 방법(301)은 임의의 공지된 어셈블리 기술이 GOS 디바이스 기판(403) 및 CMOS 디바이스 기판(250) 둘 다를 포함하는 3D IC(404)를 형성하기 위해 이용되는 동작(350)을 포함한다.
후면측 트렌치들은 기판 구역에 걸쳐 균일하게 분포되거나, 특정 영역들에 국소화될 수 있다. 도 4를 더 참조하여, 후면측 트렌치들(441)은 광범위한 치수들을 가질 수 있다. 예시적 실시예들에서, 후면측 트렌치들(441)은 10 내지 300 ㎛의 깊이들과 5 내지 100 ㎛ 범위의 임계 측방 치수들을 갖는다. 예시된 실시예에서, 후면측 트렌치들(441)은 전체 실리콘 기판 두께를 통해 연장되지 않는다. 그러나, 일부 실시예들에서, 후면측 트렌치들(441)은 기판(205)의 두께를 통해 완전히 연장되기 위해 충분히 큰 측방 치수를 가질 수 있다.
도 5a 및 도 5b는 일부 실시예들에 따른 GOS 기판들 상의 후면측 응력 조정 구조체들의 평면도들이다. 도 5b의 예에서, GOS 기판(505)은 기판 구역의 대부분에 걸쳐 연장되는 후면측 트렌치들(441)의 그리드를 포함하는 후면측(206)을 갖는다. 그리드 패턴은 기판 응력을 기판 구역에 걸쳐 균일하게 2차원으로 관리하는 것이 유리할 수 있다. 도 5b의 예에서, GOS 기판(510)은 환상 후면측 트렌치들(441)을 포함하는 비평면 후면측(206)을 갖는다. 환상 후면측 트렌치들은 기판(510)의 전체 후면측 표면에 걸쳐 연장되거나, 내부 및 외부 기판 반경들 사이에 제한될 수 있다. 환상 후면측 트렌치들은 반경 대칭을 갖는 기판 응력을 관리하는 것이 유리할 수 있다.
일부 실시예들에서, 실리콘 기판에 형성되는 후면측 응력 조정 구조체들은 하나 이상의 응력 조정 재료로 백필링된다. 백필링 공정은 임의의 공지된 다마신 기술(예를 들어, 오버필 및 연마)에 의해 진행될 수 있다. 그러한 기술을 사용하여, 블랭킷 필름 실시예들에 대해 상기 설명된 응력 조정 재료들 중 어느 것은 하나 이상의 후면측 트렌치를 백필링하기 위해 이용될 수 있다. 트렌치 패터닝 및 백필링은 기판 후면측의 특정 영역들에 응력 조정 재료의 도포를 제한하기 위해 이용될 수 있다. 복합 응력 필드들은 후속 III-N 재료 에피택시 동안 유도되는 복합 응력 필드들을 수용하거나, GOS 기판의 상이한 디바이스 영역들 상에 스트레인을 엔지니어링하기 위해, 이러한 방식으로 유도될 수 있다. 일부 실시예들에서, 응력 조정 재료는 III-N 재료가 기판의 전면측 상에 에피택셜 형성되는 기판 영역들 내에 위치되는 트렌치들에 배치된다. 그러므로, 응력 조정 재료는 III-N 재료가 또한 국소화되는(즉, III-N 재료가 전체 실리콘 기판 직경을 커버하는 블랭킷 필름이 아닌) 실시예들에 대해 국소화될 수 있다.
도 5c는 일부 실시예들에 따른 선택적으로 백필링된 후면측 응력 조정 구조체들을 포함하는 GOS 기판(515)의 단면도이다. 도 5d는 일부 실시예들에 따른 GOS 기판(515) 상의 선택적으로 백필링된 후면측 응력 조정 구조체들의 평면도이다. GOS 기판(515)은 트렌치 분리 유전체(550)에 의해 분리되는 GaN 디바이스 영역들(520) 및 실리콘 디바이스 영역들(525)을 포함한다. 예시적 실시예에서, 제1 후면측 트렌치는 응력 조정 재료(240)로 백필링되는 반면에 제2 후면측 트렌치는 상이한 응력 조정 재료(545)로 백필링된다. 후면측 트렌치 레이아웃은 GaN 디바이스 및 실리콘 디바이스 영역들(520, 525) 각각에 대응하는 측방 임계 치수들(D1, 및 D2)을 갖는 응력 조정 재료들(240 및 545)을 교대하는 패턴(예를 들어, 체커보드)을 형성한다. 응력 조정 재료(545)는 예를 들어 응력 조정 재료(240)에 대해 상기 설명된 재료들 중 어느 것일 수 있다. 예시적 실시예에서, III-N 재료들(예를 들어, GaN 디바이스 층(220), AlGaN 전이 층(215), 및 AlN 핵화 층(210))에 의해 유도되는 응력은 GaN 디바이스 영역들(520) 내에서 비롯된다. 오버라잉 III-V 재료가 없을 때, 응력 조정 재료(545)는 이때 응력 조정 필름(240)보다 더 적은 사전 응력을 유도할 수 있다. 다른 실시예들에서, 실리콘 디바이스 영역들(525)은 응력 조정 재료(545)가 응력을 국소화된 실리콘 디바이스 영역(525)으로 후면측 트렌치 기하학적 구조의 함수로서 도입하면서 독립적으로 스트레인 가공될 수 있다. 그 다음, 응력 조정 재료(545)는 실리콘 디바이스들에서 캐리어 이동도 향상들을 유도하기 위해(예를 들어, pMOS 디바이스 영역에 대해서는 압축 및 nMOS 영역에 대해서는 인장) 압축되거나 인장되도록 선택될 수 있다.
일부 실시예들에서, 실리콘 기판에 형성되는 후면측 응력 조정 특징들은 실리콘 기판의 응력 흡수 능력들을 향상시키기 위해 하나 이상의 응력 흡수 재료로 백필링된다. 탄성 변형은 후속 III-N 에피택셜 공정 동안 응력 흡수 재료 내에 우선적으로 발생할 수 있으며, 그것에 의해 실리콘 기판의 소성 변형을 회피한다. 예시적 응력 흡수 재료들은 금속들, 및 유동성 및/또는 다공성 유전체 재료들, 예컨대 층간 유전체들(inter-layer dielectrics)(ILD)로 이용되는 것들 중 어느 것을 포함한다. 일부 실시예들에서, 후면측 트렌치들은 2.0 미만의 상대 유전체 상수를 갖는 로우-k 유전체 재료, 예컨대 다공성 실세스퀴옥산 등으로 백필링된다.
응력 흡수 또는 응력 조정 재료가 후면측 트렌치에서 백필링되는 금속인 일부 실시예들에 대해, 백필링된 트렌치는 GOS 기판을 응력/스트레인을 관리하고 열 소산을 향상시키고 및/또는 상호연결을 GOS 기판에 형성되는 GaN-계 디바이스들에 제공할 수 있다. 많은 응용들은 상당한 열을 발생시키는 고전압/고전력 회로들 또는 RF 전력 증폭기들에서 GaN-계 디바이스들을 이용할 수 있다. 열 소산은 두꺼운 GOS 기판들 상에 배치되는 GaN 디바이스들에 대해 특히 어렵다. 실리콘보다 더 큰 열 전도도를 갖는 금속들로 후면측 트렌치들을 백필링하는 것은 두꺼운 실리콘 기판을 통해 소산을 향상시킬 것이다. 추가 실시예들에서, 백필링된 트렌치들은 히트 싱크(도시되지 않음)에 나중에 결합된다.
일부 실시예들에서, 응력 흡수 또는 응력 조정 재료는 금속이고 GOS 기판을 통해 수직 전기 상호연결을 더 제공한다. 따라서, III-N 재료들의 에피택시와 연관되는 응력을 수용하기 위해 GOS 기판 후면측의 가공은 최종 GOS 디바이스 다이 또는 칩에서 전기 상호연결의 수단으로서 더 강화될 수 있다. 도 6a는 일부 실시예들에 따라, 금속 응력 조정 재료(442)로 백필링되는 비평면 후면측 응력 조정 구조체들을 포함하는 GOS 디바이스 기판(601)의 단면도이다. 예시된 실시예에서, 금속 응력 조정 재료(442)는 실리콘 기판(205)의 후면측 표면으로부터 전체 실리콘 기판 두께(T1) 미만(예를 들어, < 775 ㎛)을 통해 연장된다. 예를 들어, III-N 재료들(225)은 실리콘 기판 두께의 30 내지 75 ㎛만큼 금속 응력 조정 재료(442)로부터 분리되는 기판(205)의 상단 결정 표면 상에 에피택셜 성장될 수 있다. 실리콘 관통 비아(Through-silicon-via)(TSV)(642)는 GaN-계 디바이스들(230)과 금속 응력 조정 재료(442) 사이에서 이러한 기판 두께를 통해 연장된다. TSV(642)는 (기판 박형화에 의해 결국 노출되는 언랜딩된 비아인 것과 대조적으로) III-N 에피택셜 성장 전에 기판 후면측으로 내장되는 금속 응력 조정 재료(442)를 랜딩하거나 교차한다. 기판 후면측에 내장되는 TSV(642) 및 금속 응력 조정 재료(442)의 조합된 버티컬 런들(vertical runs)은 GOS 구조체의 두꺼운 실리콘을 통해 상호연결을 제공한다. 도 6a에 예시된 바와 같이, TSV(642)는 후면측 응력 조정 특징들의 것보다 더 작은 임계 측방 치수를 가질 수 있다. 예를 들어, TSV(642)는 기판(205)의, 50 ㎛ 이상을 통해 연장하기 위해, 3 내지 10 ㎛의 직경 및 10 이상의 종횡비를 가질 수 있다. 임의의 공지된 TSV 공정은 본원에 설명되는 후면측 응력 조정 구조체들과 집적될 수 있다. 예를 들어 TSV(642)는 GaN-계 디바이스들(230)의 제조와 집적되는 "비아 퍼스트(via-first)" 또는 "비아 미들(via-middle)" 공정으로 제조될 수 있다.
도 6b는 일부 실시예들에 따른 GOS 디바이스 기판(601)의 비평면 후면측 응력 조정 구조체들의 평면도이다. 도 6a에서의 단면도의 A-A' 라인은 또한 도 6b에 표시된다. 도 6b에 더 도시된 바와 같이, 금속 응력 조정 재료(442)로 충전되는 후면측 응력 조정 구조체들은 기판 구역에 걸친 응력 제어를 위해 x-y 차원으로 그리드에 접근한다. 각각의 개별 후면측 응력 조정 구조체들은 독립적 전기 상호연결을 위해 그것의 이웃들로부터 전기적으로 절연된다. 도 6c는 일부 실시예들에 따라, 박형화된 실리콘 기판(270) 상에 배치되는 실리콘-계 CMOS 디바이스들(260), 및 응력 가공 두꺼운 실리콘 기판(205) 상에 배치되는 III-N-계 디바이스들(230)을 포함하는 3D IC(404)의 단면도이다. 본원의 다른 곳에 설명되는 3D IC(204)와 대조적으로, 3D IC(404)는 "GaN 탑-CMOS 바텀" 집적 방식을 예시한다. 범프들(680)은 CMOS 디바이스 기판(250)을 GaN 디바이스 기판(601)과 전기적으로 결합한다. 범프(680)는 하나의 금속 응력 조정 재료(442)와 접촉하며, 이 재료는 GaN 디바이스들(230)과 실리콘 MOSFET들(260) 사이에 전력 및/또는 신호를 운반하는 TSV(642)에 더 상호연결된다. 일부 실시예들에서, GaN 디바이스들(230)은 고전압 트랜지스터들(예를 들어, GaN 채널드 FET들)인 반면에 실리콘 MOSFET들(260)은 CMOS에서 컨트롤러 회로를 구현한다. 일부 그러한 실시예들에 대해, 3D IC(404)는 고전압 및/또는 RF 전력 증폭 3D SoC이다.
도 7은 예를 들어 본 발명의 실시예들에 따라, 이동 컴퓨팅 플랫폼(705) 및/또는 데이터 서버 머신(706)이 응력 가공 GOS 기판 상에 배치되는 적어도 하나의 GaN HFET를 포함하는 IC를 이용하는 시스템(700)을 예시한다. 서버 머신(706)은 예를 들어 랙 내에 배치되고 전자 데이터 처리를 위해 함께 네트워킹되는 임의의 수의 고성능 컴퓨팅 플랫폼들을 포함하는 임의의 상용 서버일 수 있으며, 서버 머신은 예시적 실시예에서 패키지화된 모놀리식 IC(750)를 포함한다. 이동 컴퓨팅 플랫폼(705)은 전자 데이터 디스플레이, 전자 데이터 처리, 무선 전자 데이터 송신 등 각각을 위해 구성되는 임의의 휴대용 디바이스일 수 있다. 예를 들어, 이동 컴퓨팅 플랫폼(705)은 태블릿, 스마트폰, 랩톱 컴퓨터 등 중 어느 것일 수 있고, 디스플레이 스크린(예를 들어, 용량성, 유도성, 저항성, 또는 광 터치스크린), 칩 레벨 또는 패키지 레벨 집적 시스템(710), 및 배터리(715)를 포함할 수 있다.
확대도(720)에 예시되는 집적 시스템(710) 내에 배치되거나, 서버 머신(706) 내에 독립형 패키지화된 칩으로서 배치되면, 패키지화된 모놀리식 IC(750)는 예를 들어 본 발명의 실시예들에 따라, 응력 가공 GOS 기판 상에 배치되는 적어도 하나의 GaN HFET를 갖는 메모리 칩(예를 들어, RAM), 또는 프로세서 칩(예를 들어, 마이크로프로세서, 멀티코어 마이크로프로세서, 그래픽 프로세서 등)을 포함한다. 모놀리식 IC(750)는 전력 관리 집적 회로(power management integrated circuit)(PMIC)(730), 광대역 RF(무선) 송신기 및/또는 수신기(TX/RX)(예를 들어, 디지털 기저대역을 포함하고 아날로그 프런트 엔트 모듈은 송신 경로 상의 전력 증폭기 및 수신 경로 상의 저잡음 증폭기를 더 포함함)를 포함하는 RF(무선) 집적 회로(RF(wireless) integrated circuit)(RFIC)(725), 및 그것의 컨트롤러(735) 중 하나 이상과 함께, 보드, 기판, 또는 인터포저(760)에 더 결합될 수 있다. 일부 실시예들에서, 컨트롤러(735)는 응력 가공 GOS 기판 상에 배치되는 GaN HFET들로 구현되는 RFIC(725) 위에 적층되는 실리콘 CMOS 다이에서 구현된다.
기능적으로, PMIC(730)는 배터리 전력 조절, DC 대 DC 변환 등을 수행할 수 있으므로, 배터리(715)와 결합되는 입력 및 전류 공급을 다른 기능 모듈들에 제공하는 출력을 갖는다. 더 예시된 바와 같이, 예시적 실시예에서, RFIC(725)는 3G, 4G, 5G 이상으로 지정되는 임의의 다른 무선 프로토콜들뿐만 아니라, Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, 롱 텀 에볼루션(long term evolution)(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 그것의 파생어들을 포함하지만 이들에 제한되지 않는 다수의 무선 표준들 또는 프로토콜들 중 어느 것을 구현하기 위해 안테나(도시되지 않음)에 결합되는 출력을 갖는다. 대안 구현들에서, 이러한 보드 레벨 모듈들 각각은 모놀리식 IC(750)의 패키지 기판에 결합되는 개별 IC들 위로 집적되거나 모놀리식 IC(750)의 패키지 기판에 결합되는 단일 IC 내에 집적될 수 있다.
도 8은 본 개시내용의 적어도 일부 구현들에 따라 배열되는 컴퓨팅 디바이스(800)의 기능 블록도이다. 컴퓨팅 디바이스(800)는 예를 들어 플랫폼(705) 또는 서버 머신(706) 내부에서 발견될 수 있다. 디바이스(800)는 예를 들어 본 발명의 실시예들에 따라, 프로세서(804)(예를 들어, 애플리케이션 프로세서)와 같지만, 이에 제한되지 않는 다수의 구성요소들을 호스팅하는 머더보드(802)를 더 포함하며, 머더보드는 응력 가공 GOS 기판 상에 배치되는 적어도 하나의 GaN HFET를 더 포함할 수 있다. 프로세서(804)는 머더보드(802)에 물리적으로 및/또는 전기적으로 결합될 수 있다. 일부 예들에서, 프로세서(804)는 프로세서(804) 내에 패키지화되는 집적 회로 다이를 포함한다. 일반적으로, 용어 "프로세서" 또는 "마이크로프로세서"는 전자 데이터를 레지스터들 및/또는 메모리에 더 저장될 수 있는 다른 전자 데이터로 변환하기 위해 레지스터들 및/또는 메모리로부터 그러한 전자 데이터를 처리하는 임의의 디바이스 또는 디바이스의 일부를 언급할 수 있다.
다양한 예들에서, 하나 이상의 통신 칩들(806)은 또한 머더보드(802)에 물리적으로 및/또는 전기적으로 결합될 수 있다. 추가 구현들에서, 통신 칩들(806)은 프로세서(804)의 일부일 수 있다. 그것의 응용들에 따라, 컴퓨팅 디바이스(800)는 머더보드(802)에 물리적으로 그리고 전기적으로 결합될 수 있거나 결합되지 않을 수 있는 다른 구성요소들을 포함할 수 있다. 이러한 다른 구성요소들은 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 터치스크린 디스플레이, 터치스크린 컨트롤러, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, 위성 위치 확인 시스템(global positioning system)(GPS) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라, 및 대용량 저장 디바이스(예컨대, 하드 디스크 드라이브, 고체 상태 드라이브(solid-state drive)(SSD), 콤팩트 디스크(compact disk)(CD), 디지털 다기능 디스크(digital versatile disk)(DVD) 등) 등을 포함하지만, 이들에 제한되지 않는다.
통신 칩들(806)은 컴퓨팅 디바이스(800)로 그리고 이 디바이스로부터의 데이터의 전송을 위해 무선 통신들을 가능하게 할 수 있다. 용어 "무선" 및 그것의 파생어들은 비고체 매체를 통해 변조된 전자기 방사의 사용을 통해 데이터를 통신할 수 있는, 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하기 위해 사용될 수 있다. 용어는 연관된 디바이스들이 임의의 와이어들을 포함하지 않음을 암시하지 않지만, 일부 실시예들에서 그들이 그렇지 않을 수 있다. 통신 칩들(806)은 본원의 다른 곳에 설명되는 것들을 포함하지만 이들에 제한되지 않는, 다수의 무선 표준들 또는 프로토콜들 중 어느 것을 구현할 수 있다. 논의된 바와 같이, 컴퓨팅 디바이스(800)는 복수의 통신 칩들(806)을 포함할 수 있다. 예를 들어, 제1 통신 칩은 더 짧은 범위의 무선 통신들, 예컨대 Wi-Fi 및 블루투스에 전용일 수 있고, 제2 통신 칩은 더 긴 범위의 무선 통신들, 예컨대 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, 및 다른 것들에 전용일 수 있다.
본원에 제시되는 특정 특징들이 다양한 구현들을 참조하여 설명되었지만, 이러한 설명은 제한적 의미로 해석되도록 의도되지 않는다. 그러므로, 본 개시내용이 속하는 본 기술분야의 통상의 기술자들에게 분명한 다른 구현들뿐만 아니라, 본원에 설명되는 구현들의 다양한 수정들은 본 개시내용의 사상 및 범위 내에 있는 것으로 간주된다.
본 발명이 그렇게 설명된 실시예들에 제한되지 않지만, 첨부된 청구항들의 범위로부터 벗어나는 것 없이 수정 및 변경에 의해 실시될 수 있다는 점이 인식될 것이다. 예를 들어, 상기 실시예들은 아래에 더 제공되는 바와 같은 특징들의 특정 조합들을 포함할 수 있다.
하나 이상의 제1 실시예들에서, III-N 반도체 디바이스 구조체는 실리콘 기판의 전면측 상에 배치되는 하나 이상의 단일 결정 III-N 반도체 재료 층들, 기판 전면측 위에 배치되고 III-N 반도체 재료 층들 중 적어도 하나를 이용하는 마이크로전자 디바이스, 및 하나 이상의 단일 결정 III-N 반도체 재료 층들에 의해 유도되는 실리콘 기판에서의 휨을 감소시키는 실리콘 기판의 후면측 상에 배치되는 응력 조정 재료를 포함한다.
제1 실시예들 중 적어도 하나에서, 응력 조정 재료는 4와 6 ppm/℃ 사이의 선형 열팽창 계수를 갖는다.
제1 실시예들 중 적어도 하나에서, 응력 조정 재료는 질화 알루미늄, 질화 실리콘, 티타늄, 텅스텐, TiW, 크롬, 또는 니켈-바나듐 중 적어도 하나를 포함한다.
제1 실시예들 중 적어도 하나에서, 실리콘 기판은 적어도 775 ㎛의 두께를 갖고, III-N 반도체 재료 층들은 적어도 1 ㎛의 두께를 갖는 단결정 GaN 층을 포함하고, 응력 조정 재료는 적어도 0.25 ㎛의 두께를 갖는다.
제1 실시예들 중 적어도 하나에서, 응력 조정 재료는 기판 후면측에서의 트렌치 내에 배치된다.
바로 위의 제1 실시예에서, 응력 조정 재료는 기판 후면측에서의 제1 트렌치 내에 배치되는 제1 응력 조정 재료, 및 기판 후면측에서의 제2 트렌치 내에 배치되는 제2 응력 조정 재료를 더 포함한다.
바로 위의 제1 실시예에서, III-N 반도체 재료 층들은 기판 전면측의 제1 영역 위에 배치되고 실리콘 채널드 MOSFET들은 기판 전면측의 제2 영역 위에 배치되며, 제1 트렌치는 기판의 제1 영역과 반대쪽에 배치되고, 제2 트렌치는 기판의 제2 영역과 반대쪽에 배치된다.
제1 실시예들 중 적어도 하나에서, 응력 조정 재료는 금속이고, 트렌치는 기판 후면측으로부터 기판 내로 적어도 50 ㎛의 깊이를 연장하고, 금속 충전 비아는 기판 전면측으로부터 상기 기판을 통해 연장되고 금속 응력 조정 재료를 교차한다.
하나 이상의 제2 실시예들에서, 3차원 집적 회로(three-dimension integrated circuit)(3D IC)는 얇은 실리콘 기판 상에 배치되는 복수의 실리콘 MOSFET들을 포함하는 실리콘 CMOS 다이, 실리콘 CMOS 다이로 적층되는 고전압 다이를 포함하며, 고전압 다이는 하나 이상의 단일 결정 III-N 반도체 재료 층들을 갖는 GaN 온 실리콘(GOS) 기판 상에 배치되는 복수의 GaN 채널드 고전자 이동도 트랜지스터들(HEMTs)을 포함하고, GOS 기판은 얇은 실리콘 기판보다 더 큰 두께의 두꺼운 실리콘 기판을 포함하고, 응력 조정 재료는 하나 이상의 단일 결정 III-N 반도체 재료 층들에 의해 유도되는 GOS 기판에서의 휨을 감소시키는, HEMT들과 반대쪽의 GOS 기판의 후면측 상에 배치된다.
제2 실시예들 중 적어도 하나에서, 응력 조정 재료는 GOS 기판의 후면측에 내장되는 트렌치에 배치되는 금속이고, 범프 금속은 응력 조정 재료를 실리콘 CMOS 다이 또는 히트 싱크에 연결한다.
바로 위의 제2 실시예에서, 고전압 다이는 응력 조정 재료 상에 랜딩되는 관통 비아를 더 포함한다.
바로 위의 제2 실시예에서, 얇은 실리콘 기판은 응력 조정 층과 반대쪽의 측면 상의 고전압 다이에 결합되고, 관통 비아는 얇은 기판을 통해 연장되고 고전압 다이와 결합된다.
제2 실시예들 중 적어도 하나에서, 응력 조정 재료는 4와 6 ppm/℃ 사이의 선형 열팽창 계수를 갖고, 두꺼운 실리콘 기판은 적어도 775 ㎛의 두께를 갖고, 얇은 실리콘 기판은 100 ㎛ 미만의 두께를 갖는다.
하나 이상의 제3 실시예들에서, GaN 온 실리콘(GOS) 기판은 적어도 300 mm의 직경을 갖는 실리콘 기판 상에 배치되는 적어도 1 ㎛의 두께를 갖는 GaN 층을 포함하는 하나 이상의 단일 결정 III-N 반도체 재료 층들, 및 하나 이상의 단일 결정 III-N 반도체 재료 층들에 의해 유도되는 GOS 기판에서의 휨을 감소시키기 위해 GaN 층과 반대쪽의 GOS 기판의 후면측 상에 배치되는 응력 조정 재료를 포함한다.
제3 실시예들 중 적어도 하나에서, 실리콘 기판은 적어도 775 ㎛의 두께를 갖고, 응력 조정 재료는 4와 6 ppm/℃ 사이의 선형 열팽창 계수를 갖는다.
하나 이상의 제4 실시예들에서, GaN 온 실리콘(GOS) 기판을 형성하는 방법은 적어도 300 mm의 직경을 갖는 실리콘 기판을 수용하는 단계, 실리콘 기판의 후면측 상에 응력 조정 재료를 퇴적하는 단계, 및 실리콘 기판의 전면측 상에 적어도 1 ㎛의 두께를 갖는 GaN 층을 포함하는 하나 이상의 단일 결정 III-N 반도체 재료 층들을 에피택셜 성장시키는 단계를 포함한다.
제4 실시예들 중 적어도 하나에서, 방법은 트렌치를 실리콘 기판의 후면측으로 인출하는 단계, 및 응력 조정 재료를 트렌치로 퇴적하는 단계를 더 포함한다.
제4 실시예들 중 적어도 하나에서, 응력 조정 재료를 퇴적하는 단계는 원자 층 퇴적, 또는 물리 기상 퇴적에 의해 질화 알루미늄, 질화 실리콘, 티타늄, 텅스텐, TiW, 크롬, 또는 니켈-바나듐 중 적어도 하나를 퇴적하는 단계를 더 포함한다.
하나 이상의 제5 실시예에서, 3D IC를 형성하는 방법은 얇은 실리콘 기판 상에 배치되는 복수의 실리콘 MOSFET들을 포함하는 실리콘 CMOS 다이를 수용하는 단계를 포함한다. 방법은 하나 이상의 단일 결정 III-N 반도체 재료 층들을 갖는 GaN 온 실리콘(GOS) 기판 상에 배치되는 복수의 GaN 채널드 고전자 이동도 트랜지스터들(HEMTs)을 포함하는 고전압 다이를 수용하는 단계를 더 포함하며, GOS 기판은 얇은 실리콘 기판보다 더 큰 두께의 두꺼운 실리콘 기판을 포함하고, 응력 조정 금속은 HEMT들과 반대쪽의 GOS 기판의 후면측 상에 배치된다. 방법은 범프 금속이 응력 조정 금속과 접촉하면서 실리콘 CMOS 다이를 고전압 다이에 연결하는 단계를 더 포함한다.
제5 실시예들 중 적어도 하나에서, 두꺼운 실리콘 기판은 적어도 775 ㎛의 두께를 갖고, 얇은 실리콘 기판은 100 ㎛ 미만의 두께를 갖는다.
그러나, 상기 실시예들은 이와 관련하여 제한되지 않고, 다양한 구현들에서, 상기 실시예들은 그러한 특징들의 서브세트만을 착수하는 것, 그러한 특징들의 상이한 순서를 착수하는 것, 그러한 특징들의 상이한 조합을 착수하는 것, 및/또는 명시적으로 열거된 그러한 특징들보다 부가 특징들을 착수하는 것을 포함할 수 있다. 따라서, 본 발명의 범위는 그러한 청구항들이 권리가 있는 균등물들의 전체 범위와 함께, 첨부된 청구항들을 참조하여 결정되어야 한다.

Claims (20)

  1. 실리콘 기판의 전면측 상에 배치되는 하나 이상의 단일 결정 III-N 반도체 재료 층들;
    상기 기판 전면측에 위체 배치되고 상기 III-N 반도체 재료 층들 중 적어도 하나를 포함하는 마이크로전자 디바이스; 및
    상기 하나 이상의 단일 결정 III-N 반도체 재료 층들에 의해 유도되는 실리콘 기판에서의 휨을 감소시키는 실리콘 기판의 후면측 상에 배치되는 응력 조정 재료
    를 포함하는 III-N 반도체 디바이스 구조체.
  2. 제1항에 있어서, 상기 응력 조정 재료는 4와 6 ppm/℃ 사이의 선형 열팽창 계수를 갖는 III-N 반도체 디바이스 구조체.
  3. 제2항에 있어서, 상기 응력 조정 재료는 III-N 재료, 질화 실리콘, 열 산화물, 산질화 실리콘, 티타늄, 텅스텐, TiW, 크롬, 또는 니켈-바나듐 중 적어도 하나를 포함하는 III-N 반도체 디바이스 구조체.
  4. 제1항에 있어서,
    상기 실리콘 기판은 적어도 775 ㎛의 두께를 갖고;
    상기 III-N 반도체 재료 층들은 적어도 1 ㎛의 두께를 갖는 단결정 GaN 층을 포함하고;
    상기 응력 조정 재료는 적어도 0.25 ㎛의 두께를 갖는 III-N 반도체 디바이스 구조체.
  5. 제1항에 있어서, 상기 응력 조정 재료는 상기 기판 후면측에서의 트렌치 내에 배치되는 III-N 반도체 디바이스 구조체.
  6. 제5항에 있어서, 상기 응력 조정 재료는 상기 기판 후면측에서의 제1 트렌치 내에 배치되는 제1 응력 조정 재료; 및 상기 기판 후면측에서의 제2 트렌치 내에 배치되는 제2 응력 조정 재료를 더 포함하는 III-N 반도체 디바이스 구조체.
  7. 제6항에 있어서,
    상기 III-N 반도체 재료 층들은 상기 기판 전면측의 제1 영역 위에 배치되고 실리콘 채널드 MOSFET들은 상기 기판 전면측의 제2 영역 위에 배치되며;
    상기 제1 트렌치는 상기 기판의 제1 영역과 반대쪽에 배치되고;
    상기 제2 트렌치는 상기 기판의 제2 영역과 반대쪽에 배치되는 III-N 반도체 디바이스 구조체.
  8. 제5항에 있어서,
    상기 응력 조정 재료는 금속이고;
    상기 트렌치는 상기 기판 후면측으로부터 상기 기판 내로 적어도 50 ㎛의 깊이를 연장하고;
    금속 충전 비아는 상기 기판 전면측과의 사이에서 상기 기판을 통해 연장되고 상기 금속 응력 조정 재료를 교차하는 III-N 반도체 디바이스 구조체.
  9. 3차원 집적 회로(3D IC)로서,
    얇은 실리콘 기판 상에 배치되는 복수의 실리콘 MOSFET들을 포함하는 실리콘 CMOS 다이;
    상기 실리콘 CMOS 다이로 적층되는 고전압 다이를 포함하며, 상기 고전압 다이는 하나 이상의 단일 결정 III-N 반도체 재료 층들을 갖는 GaN 온 실리콘(GOS) 기판 상에 배치되는 복수의 GaN 채널드 고전자 이동도 트랜지스터들(HEMTs)을 포함하고, 상기 GOS 기판은 상기 얇은 실리콘 기판보다 더 큰 두께의 두꺼운 실리콘 기판을 포함하고, 응력 조정 재료는 상기 하나 이상의 단일 결정 III-N 반도체 재료 층들에 의해 유도되는 GOS 기판에서의 휨을 감소시키는, 상기 HEMT들과 반대쪽의 GOS 기판의 후면측 상에 배치되는
    3차원 집적 회로.
  10. 제9항에 있어서,
    상기 응력 조정 재료는 상기 GOS 기판의 후면측에 내장되는 트렌치에 배치되는 금속이고;
    범프 금속은 상기 응력 조정 재료를 상기 실리콘 CMOS 다이 또는 히트 싱크에 연결하는 3차원 집적 회로.
  11. 제10항에 있어서, 상기 고전압 다이는 상기 응력 조정 재료 상에 랜딩되는 관통 비아를 더 포함하는 3차원 집적 회로.
  12. 제9항에 있어서,
    상기 얇은 실리콘 기판은 상기 응력 조정 층과 반대쪽의 측면 상의 고전압 다이에 결합되고;
    관통 비아는 상기 얇은 기판을 통해 연장되고 상기 고전압 다이와 결합되는 3차원 집적 회로.
  13. 제9항에 있어서,
    상기 응력 조정 재료는 4와 6 ppm/℃ 사이의 선형 열팽창 계수를 갖고;
    상기 두꺼운 실리콘 기판은 적어도 775 ㎛의 두께를 갖고;
    상기 얇은 실리콘 기판은 100 ㎛ 미만의 두께를 갖는 3차원 집적 회로.
  14. GaN 온 실리콘(GOS) 기판으로서,
    적어도 300 mm의 직경을 갖는 실리콘 기판 상에 배치되는 적어도 1 ㎛의 두께를 갖는 GaN 층을 포함하는 하나 이상의 단일 결정 III-N 반도체 재료 층들; 및
    상기 GaN 층과 반대쪽의 GOS 기판의 후면측 상에 배치되는 응력 조정 재료 - 상기 응력 조정 재료는 상기 하나 이상의 단일 결정 III-N 반도체 재료 층들에 의해 유도되는 GOS 기판에서의 휨을 감소시킴 -
    를 포함하는 GaN 온 실리콘 기판.
  15. 제14항에 있어서,
    상기 실리콘 기판은 적어도 775 ㎛의 두께를 갖고;
    상기 응력 조정 재료는 4와 6 ppm/℃ 사이의 선형 열팽창 계수를 갖는 GaN 온 실리콘 기판.
  16. GaN 온 실리콘(GOS) 기판을 형성하는 방법으로서,
    적어도 300 mm의 직경을 갖는 실리콘 기판을 수용하는 단계;
    상기 실리콘 기판의 후면측 상에 응력 조정 재료를 퇴적하는 단계; 및
    상기 실리콘 기판의 전면측 상에 적어도 1 ㎛의 두께를 갖는 GaN 층을 포함하는 하나 이상의 단일 결정 III-N 반도체 재료 층들을 에피택셜 성장시키는 단계
    를 포함하는 방법.
  17. 제16항에 있어서,
    트렌치를 상기 실리콘 기판의 후면측 내에 에칭하는 단계; 및
    상기 응력 조정 재료를 상기 트렌치 내에 퇴적하는 단계를 더 포함하는 방법.
  18. 제16항에 있어서, 상기 응력 조정 재료를 퇴적하는 단계는 원자 층 퇴적, 또는 물리 기상 퇴적에 의해 질화 알루미늄, 질화 실리콘, 티타늄, 텅스텐, TiW, 크롬, 또는 니켈-바나듐 중 적어도 하나를 퇴적하는 단계를 더 포함하는 방법.
  19. 3D IC를 형성하는 방법으로서,
    얇은 실리콘 기판 상에 배치되는 복수의 실리콘 MOSFET들을 포함하는 실리콘 CMOS 다이를 수용하는 단계;
    하나 이상의 단일 결정 III-N 반도체 재료 층들을 갖는 GaN 온 실리콘(GOS) 기판 상에 배치되는 복수의 GaN 채널드 고전자 이동도 트랜지스터들(HEMTs)을 포함하는 고전압 다이를 수용하는 단계 - 상기 GOS 기판은 상기 얇은 실리콘 기판보다 더 큰 두께의 두꺼운 실리콘 기판을 포함하고, 응력 조정 금속은 상기 HEMT들과 반대쪽의 상기 GOS 기판의 후면측 상에 배치됨 -; 및
    범프 금속이 상기 응력 조정 금속과 접촉하면서 상기 실리콘 CMOS 다이를 상기 고전압 다이에 연결하는 단계
    를 포함하는 방법.
  20. 제19항에 있어서, 상기 두꺼운 실리콘 기판은 적어도 775 ㎛의 두께를 갖고, 상기 얇은 실리콘 기판은 100 ㎛ 미만의 두께를 갖는 방법.
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