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JP7164289B2 - 半導体プロセッシング中のオーバレイを制御するための湾曲を制御する応力の位置特定チューニング - Google Patents

半導体プロセッシング中のオーバレイを制御するための湾曲を制御する応力の位置特定チューニング Download PDF

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Description

関連出願についてのクロスリファレンス
この開示は、半導体加工に関し、特にウェハオーバレイに関する。
半導体加工は、複数の種々のステップ及びプロセスを含む。１つの典型的な加工プロセスは、フォトリソグラフィ（マイクロリソグラフィとも呼ばれる）として、公知である。フォトリソグラフィは、半導体デバイス設計内の微細パターンを生成するために、例えば紫外又は可視光のような放射線を使用する。ダイオード、トランジスタ、及び集積回路などの多くのタイプの半導体デバイスが、フォトリソグラフィ、エッチング、膜堆積、表面洗浄、メタライゼーションなどを含む半導体加工技術を使用して、構成されうる。
露光（exposure）システム（ツールとも呼ばれる）が、フォトリソグラフィ技術を実施するために用いられる。露光システムは典型的に、回路パターンを作製するための照射システム、レチクル（フォトマスクとも呼ばれる）、又は光空間変調器（ＳＬＭ）と、投影システムと、感光性レジストで覆われた半導体ウェハを位置合わせするためのウェハライメントステージと、を含む。照射システムは、（好ましくは）矩形のスロット照射フィールドを有するレチクル又はＳＬＭの領域を照射する。投影システムは、レチクルパターンの照射された領域のイメージをウェハ上に投影する。正確な投影のためには、比較的平らな又は平面の、好ましくは１０ミクロン未満の高さの偏差を有する、ウェハ上に光のパターンを露光する又は曝すことが重要である。
半導体デバイスの加工技術が進歩するにつれて、半導体デバイスを製造するために使用されるフォトリソグラフィシステム及びコータ／デベロッパに対する要求が高まっている。これは、基板アライメント又は整列の精度への要求の高まりを含む。基板は、典型的には、ウェハテーブルとも呼ばれるチャック上に取り付けられる。露光中、基板上に露光されるフィーチャは、基板上の既存のフィーチャを覆う必要がある。換言すれば、パターンＢは、パターンＡとアライメントされる必要がある。後続の層のアライメントは、オーバレイとして知られている。オーバレイの誤差とは、レイヤーがそのレイヤーの下（又は上）のレイヤーに対してオフセットされていることを意味する。所望のオーバレイ性能を達成するために、基板は露光前に基板ステージにアライメントされる。しかしながら、アライメント後の基板ステージに対する基板の移動は、オーバレイ誤差を招きうる。従来のツールは、スキャッタメータの使用などにより、オーバレイ誤差を測定するために既に存在する。
様々な加工プロセスステップ（材料堆積、エッチング、硬化など）は、基板の膨張及び／又は収縮を引き起こし、その結果、反った又は湾曲した基板が生じることがある。例えば、化学線の曝露（exposure）中、曝露ビームから基板に伝達されるエネルギーのために、基板は局所的に加熱される。基板は、アニーリングプロセスの間も、加熱される。この加熱は、基板を膨張させる。基板膨張が抑制されない場合、膨張はオーバレイ誤差許容差を超える。さらに、基板と基板チャックとの間のクランプ力が基板の膨張を防止するのに十分でない場合、基板は基板チャック上で滑る可能性があり、より大きな基板の膨張が起こり、結果としてオーバレイ誤差がより大きくなる。超紫外線（「ＥＵＶ」）システムのようなプロセスでは、曝露中の基板周囲の環境が真空であるため、スリップがより顕著になることがある。従って、真空クランプは必ずしも可能ではなく、真空クランプの代わりに弱い静電クランプを使用しなければならない。
他の加工ステップは、基板の膨張及び収縮を引き起こすこともありえる。例えば、堆積膜によって、基板の収縮が引き起こされうる。また、各種のアニーリング及びドーピングステップは、所与の基板の湾曲の相当量を生じさせうる。アニーリングステップは、特にオーバレイチャレンジを生じさせることができる。これらの様々な加工ステップの結果は、平坦でない又は非平面な基板である。例えば、基板の裏面には、高スポットと低スポットの両方を有するＺ高さの差（基板表面に垂直な高さ又は距離の差）を有することができる。このような湾曲による高さの差は、約１ミクロンから約５００ミクロン又はそれ以上のオーダーであり得る。この変動は、様々なツールにより露光される半導体デバイス又は構造体が数十ナノメートルから数百ナノメートルのスケールで露光されているため重要である。従って、数千ナノメートルから１０，０００ナノメートルの偏差変動を有すると、２つのパターンを適切に整列させることが困難であるため、歩留まりを劇的に低下させる可能性がある。
部分的にプロセスされた基板上の基板湾曲及び平坦でない歪みに対処するために使用される従来の技術は、曲率を平坦化するために基板を基板ホルダにチャック（又はクランプ又は吸着）するチャッキング技術に焦点が当てられている。しかし、かかる大きな湾曲では、基板をチャッキングすることだけによって、基板を正確に平坦化することは非常に困難又は不可能であり得る。したがって、付加的露光のためにスキャナ／ステッパに送られるか、又はスキャナ／ステッパに戻される前に、オーバレイを改善及び／又は補正するための基板オーバレイ補正技術を有することが望ましい。
本明細書における技術は、ウェハオーバレイを補正するためのシステムを含む。計測モジュールは、基板の湾曲を測定し、１つ以上の参照Ｚ高さ値に対する前記基板上のＺ高さ偏差をマッピングする湾曲測定を生成するように構成されている。そのような基板は、作用表面と、作用表面の反対側に裏側表面とを有する。基板は、基板の作用表面上に半導体デバイスの少なくとも一部を形成するために行われる１つ以上の微細加工プロセスステップによってもたらされる初期オーバレイ誤差を有する。コントローラは、湾曲測定を受け取り、湾曲測定に基づいてオーバレイ補正パターンを生成するように構成されている。オーバレイ補正パターンは、湾曲測定に基づいて基板上の特定の位置における内部応力への調整を画定する。このオーバレイ補正パターンにおいて、基板上の第１所与位置は、オーバレイ補正パターン内の基板上の第２所与位置と比較して画定される異なる内部応力調整を有する。プロセスモジュールは、基板ホルダと基板処置コンポーネントとを備え、基板処置コンポーネントは、基板の変更された湾曲をもたらすオーバレイ補正パターンにしたがって、基板上の特定の位置における基板上の内部応力を物理的に変更するように構成されている。基板は、今や変更された湾曲を有し、初期オーバレイ誤差と比較して低減された第２オーバレイ誤差を有する。
本明細書における技術は、ウェハオーバレイを補正するためのシステムを含む。そのようなシステムは、いくつかのコンポーネントを含むことができる。計測モジュールは、１つ以上の参照Ｚ高さ値に対する基板上のＺ高さ偏差をマッピングする湾曲測定を生成する、基板の湾曲を測定するように構成されている。コーティングモジュールは、ウェハの裏側表面を放射線感受性材料でコーティングするように構成されている。コントローラは、基板上の第１所与位置が、オーバレイ補正パターン内で基板上の第２所与位置と比較して画定された異なる内部応力調整を有するように、基板の湾曲測定に基づいて基板上の特定の位置における内部応力への調整を確定するオーバレイ補正パターンを生成するように構成されている。イメージングモジュールは、オーバレイ補正パターンに基づく化学線のパターンに裏側表面を曝露するように構成されている。現像モジュールは、放射線感受材料が基板の裏側表面上にレリーフパターンを形成する結果となるように、化学線のパターンへの曝露の後に放射線感受性材料を現像するように構成されている。エッチングモジュールは、レリーフパターンをエッチングマスクとして用いて基板の裏側表面をエッチングし、それにより基板のオーバレイ誤差を低減するように構成されている。いくつかの実施態様において、これらのモジュールのすべては、自動基板ハンドリングシステムがモジュール間で基板を自動的に移送できる共通のプラットフォーム上にある。従って、オールインワンツールは、オーバレイラーを補正するために作製される。例えば、オーバレイ誤差を有するウェハは、このツール内にロードされることができ、その後、システムは測定し、補正を算出し、補正し、その後、補正され又は低減されたオーバレイ誤差を有するウェハが返される。
本明細書における技術は、ウェハオーバレイを補正するための方法を含む。この方法の一実施形態において、作用表面を有し、作用表面の反対側に裏側表面を有する基板が受け取られる。基板は、基板の作用表面上に半導体デバイスの少なくとも一部を形成するために行われる１つ以上の微細加工プロセスステップによってもたらされる初期オーバレイ誤差を有する。１つ以上の参照Ｚ高さ値に対する基板上のＺ高さ偏差をマッピングする基板の初期湾曲測定が受け取られ、又は取得される。基板の初期湾曲測定に基づいて、基板上の特定の位置における内部応力への調整を画定するオーバレイ補正パターンが生成される。オーバレイ補正パターンにおいて、基板上の第１所与位置は、オーバレイ補正パターン内の基板上の第２所与位置と比較して画定される異なる内部応力調整を有する。基板上の内部応力は、その後、基板の変更された湾曲をもたらすオーバレイ補正パターンに従って、基板上の特定の位置において、変更される。変更された湾曲を有する基板は、第２オーバレイ誤差を有する。前記第２オーバレイ誤差は、初期オーバレイ誤差と比較して低減されたオーバレイ誤差を有する。
本明細書における技術は、ウェハオーバレイを補正するための方法を含む。この方法の一実施形態において、作用表面と作用表面の反対側の裏側表面とを有する基板が受け取られる。基板は、基板の作用表面上に半導体デバイスの少なくとも一部を作製するために行われる１つ以上の微細加工プロセスステップによってもたらされる初期オーバレイ誤差を有する。１つ以上の参照Ｚ高さ値に対する基板上のＺ高さ偏差をマッピングする、基板の湾曲測定を生じさせる基板の湾曲が測定される。基板の前記初期湾曲測定に基づいて、基板上の特定の位置における内部応力への調整を画定するオーバレイ補正パターンが生成される。このオーバレイ補正パターンにおいて、基板上の第１所与位置は、基板上の第２所与位置と比較して画定される異なる内部応力調整を有する。基板の裏側表面はフォトレジスト層でコーティングされる。基板の裏側表面上のフォトレジスト層は、オーバレイ補正パターンに基づく化学線のパターンを使用してイメージングされる。フォトレジスト層は、裏側表面の部分をカバーしないフォトレジストのレリーフパターンをもたらすフォトレジスト層の可溶性部分を除去するために現像される。裏側表面のカバーされていない部分は、レリーフパターンをエッチングマスクとして使用してエッチングされる。エッチングは基板の変更された湾曲をもたらす。変更された湾曲を有する基板は、第２オーバレイ誤差を有する。第２オーバレイ誤差は、初期オーバレイ誤差と比較して低減されたオーバレイ誤差を有する。
当然のことながら、本明細書に記載される異なるステップの説明の順序は、明瞭にするために提示されている。一般に、これらのステップは、任意の適切な順序で実行できる。さらに、本明細書における異なる特徴、技術、構成などの各々は、本開示の異なる場所で論じることができるが、それぞれの概念を互いに独立して、又は互いに組み合わせて実行することが意図される。従って、本発明は多くの異なる方法で具体化され及び考察されることができる。
この概略セクションは、本開示又は請求項に記載された発明の全ての実施態様及び／又は逐次の新規な態様を特定するものではないことに留意されたい。その代わりに、この概要は、異なる実施形態の予備的説明、及び従来技術に対する新規性の対応する箇所を提供するのみである。本発明及び実施形態の付加的詳細及び／又は可能な展望のために、読者は、以下でさらに述べられるように、本開示の詳細な説明のセクション及び対応する図面に導かれる。
本発明の様々な実施形態のより完全な理解及びそれらによる効果の多数は、添付の図面と併せて考慮される以下の詳細な説明を参照することによって、容易に明らかになるであろう。図面は必ずしも縮尺通りではなく、その代わりに特徴、原理及び概念を説明することに重点が置かれている。
本明細書における実施態様によるオーバレイ補正システムの平面図である。 本明細書における実施態様によるオーバレイ補正システムの斜視図である。 測定及び／又は検査のためのモジュールの縦断面を模式的に示す図である。 コーティング、現像、及び／又は、クリーニングのためのモジュールの縦断面を模式的に示す図である。 本明細書において、開示される実施態様による堆積のためのモジュールの縦断面を模式的に示す図である。 本明細書において、開示される実施態様による曝露モジュールの縦断面を模式的に示す図である。 ウェハを示す縦断面である。 ウェハ湾曲を示す縦断面図である。 ウェハ湾曲を示す縦断面図である。 基板上に堆積された材料からの湾曲反応を表すグラフである。 本明細書において、開示される実施形態によるプロセスフローを示す、基板セグメントの例の断面を模式的に示す図である。 本明細書において、開示される実施形態によるプロセスフローを示す、基板セグメントの例の断面を模式的に示す図である。 本明細書において、開示される実施形態によるプロセスフローを示す、基板セグメントの例の断面を模式的に示す図である。 本明細書において、開示される実施形態によるプロセスフローを示す、基板セグメントの例の断面を模式的に示す図である。 本明細書において、開示される実施形態によるオーバレイ誤差を有するウェハ湾曲測定の画像である。 本明細書において、開示される実施形態によるオーバレイ補正パターンの画像である。 本明細書において、開示される実施形態による低減されたオーバレイ誤差を有するウェハ湾曲測定の画像である。
本明細書における技術は、半導体基板（ウェハ）の湾曲を補正又は調整することによって、パターンオーバレイ誤差を補正するためのシステム及び方法を含む。本明細書における技術は、オーバレイラーを低減するためにウェハ上の応力を位置特定チューニングするためのシステム及び方法を含む。応力の位置特定チューニングは、それらの特定の位置において、ウェハの湾曲を変化させるために、基板上の特定の領域、エリア、又はポイントを変更する。差分制御（differential control）によるこのような空間的応力のチューニングは、基板上のオーバレイ誤差を減少させ、基板上に形成される後続のパターンのオーバレイを同様に改善する。本明細書における技術は、ある程度のオーバレイ誤差を有する基板を受け取るステップと、基板にわたってＺ高さ偏差をマッピングするために基板の湾曲を測定するステップと、オーバレイ補正パターンを生成するステップと、そして、他の位置から独立した変更及び強度を有する特定の位置において、基板上の内部応力を物理的に変更するステップとを含む。そのような変更は、基板の裏側表面をエッチングするステップを含むことができる。一つ以上のプロセスモジュールが、そのようなプロセスのために用いられることが可能である。この位置選択的エッチングは、結果として、低減されたオーバレイ誤差を有する変更された湾曲を有する基板をもたらす。
そのような技術は、裏面プロセスを含むことができる。典型的に、ウェハは、作用表面及び裏側表面を有する。作用表面は、例えばトランジスタ、ダイオード、ゲート、配線、その他のような半導体デバイスが加工される表面である。裏側表面は、典型的には作用表面の反対側にあって、典型的には基板ホルダに固定され、又はチャックされる表面である。本明細書における技術は基板の作用表面上の応力を調整することを含むが、そのような作用表面の調整は製造のステージによって、しばしば制限される。本明細書の技術は、内部応力を補正又は調整するための裏側表面プロセスも含む。
半導体ウェハの微細加工は、図７に示すような平坦なウェハから始まる。半導体ウェハの微細加工中に、基板上に材料を堆積させ、材料を除去し、ドーパントを注入し、アニールし、焼成するなどの複数のプロセスステップが行われる。異なる材料及び構造の形成は、内部応力を基板に生じさせ、ウェハの湾曲をもたらし、同様にオーバレイに影響を及ぼし、典型的には様々な大きさのオーバレイ誤差をもたらす。図８は、１次湾曲を参照平面からのＺ高さ偏差を示す測定Ａで説明する図である。図９は、基板の２次湾曲を正及び負のＺ高さの偏差を識別する測定値Ｂ及びＤで説明する図である。回路を作製するための従来のプロセスは、片面（作用面上での加工）であるため、湾曲は迅速に成長しうる。等しく反対の大きさのストレスは互いに相殺できる。従って、本明細書における１つの技術は、作用表面（動作する又はダミー構造体）に加工されているのと同一の構造を基板の裏側表面上に加工することである。しかしながら、このような両面微細加工は、困難であり得る。なぜなら。基板ホルダ又はチャック上に作用面を配置することは、金属化又はパッケージングの前に脆弱な構造を破壊する可能性があるので、避ける方が望ましいからである。従って、裏面に緩和パターンを加工するためにウェハを単に裏返すことは好ましくない。
しかしながら、本明細書の技術は、応力を増加させることができる膜を付加し、その後、応力をチューニングするために、これらの膜の上／中の位置を選択的に緩和し、湾曲偏差を調整する裏面プロセス技術を含む。付加された層又は膜は、引張応力又は圧縮応力を選択的に基材に加えることができる。例えば、図１０は、基板に付加されるシリコン窒化物の引張のグラフを示す。堆積されたＳｉＮの厚さが増加すると、基板上に正の湾曲（Ｚ高さの偏差）が生じるＳｉＮの厚さが減少すると、正の湾曲偏差も減少する。圧縮応力を有する膜を堆積させると、同様であるがミラーリングした結果が生じる。圧縮膜の厚さが増加すると、負の湾曲が増加する。同様に、そのような圧縮膜を複数の位置において、除去すると、それらの位置において、負の湾曲が減少する。
裏面プロセスの技術は、複数のステップを含むことができる。例えば、予備ステップとして、裏面を剥離又は洗浄できる。その後、所与のウェハの湾曲を測定する計測ステップを実行できる。この湾曲測定は、目的の裏面プロセスのために用いられることが可能である。ウェハは、一つ以上の材料でコーティングされることができる。そのようなコーティングは、必要に応じて焼成ステップを課されることができる。その後、裏側表面は、化学線のパターンに曝される。化学線のパターンは、湾曲測定又は湾曲シグネチャに基づくオーバレイ補正パターンであってもよい。例えば、直接書込み投影装置の使用などにより、多少の放射が、ウェハ裏面上の空間的位置に曝されることができる。これは、補正されたウェハ湾曲のイメージにコーティングを曝露することと、考えることもできる。ウェハの裏面は、その後、現像され、パターンの曝露後に可溶性の部分を除去するために剥離される。得られたレリーフパターンは、内部応力（圧縮又は引張り）を緩和する１つ以上の下地層をエッチングするためのエッチングマスクとして使用することができ、次に、基板のＺ高さ偏差を変更する。その結果、オーバレイ誤差を減らす変更された湾曲が得られる。
一つ以上のツール及び／又はモジュールが、本願明細書において、技術のために用いられることが可能である。例えば、単一のツールは、共通のプラットフォーム上の、コータ／現像機モジュール、焼成モジュール、計測モジュール及びイメージングモジュールを含むことができる。代替的実施形態は、別々のツール／システムを用いられることが可能であるが、ツールの間でウェハをマニュアルで輸送する必要となる場合がある。共通プラットフォームの利点は、増加した効率である。
本明細書においけるウェハ湾曲補正システムは、いくらかの量のオーバレイ誤差及び湾曲を有する基板の投入を受け取る。システムは、湾曲偏差をマッピングするために基板を測定し、オーバレイ補正又は湾曲補正パターンを生成し、基板上の座標位置毎に応力を選択的に緩和させ／増加させるために裏面をプロセスする。基板は、その後、比較的低減されたオーバレイ誤差又は低減されたウェハ湾曲と共に戻される。処置ステップは、１つ以上のコーティングの、裏面コーティング及び焼成と、イメージングと、裏面湿式エッチング現像と、プラズマ剥離と、を含むことができる。本明細書のプラットフォームベースの解決策は、機械的に湾曲を補正する。技術は、湾曲シグネチャを完全に取り消す（back-out）ために所与の加工フロー内で用いられるオフラインツールとして実施されることができる。換言すれば、以前の加工技術からのウェハデータは入力のために必要とされない。システムは、共通のプラットフォーム上の計測機器及びプロセス機器で実施できる。本明細書の技術は、ナノメータースケールでオーバレイ誤差を補正するために十分な５ミクロンの分解能を有する裏面ウェットエッチングを提供できる。
図１は、基板オーバレイを補正するためのシステムの平面図である。一般に、システム１００は、いくつかのモジュールと共に、様々なウェハハンドリングコンポーネント又はキャリアを含む。キャリアブロック１１０は、ウェハキャリア１１２を受け取るためのステージ１１１を含む。ウェハキャリア１１２は、いくつかの半導体ウェハを収容できる。ドア１１４は、ウェハキャリアのいくつかの基板にアクセスするために開くことができる。トランスファーアーム１１６は、ウェハキャリア１１２から処置ブロック１２０の棚ユニット１２１へ基板を移すことができる。移送アーム１２３は、棚ユニット１２１に隣接して配置され、前後に移動することができ、垂直にも移動できる。また、移送アーム１２５は、モジュール１３１～１３９の間を移動するように、棚ユニット１２１又は移送アーム１２３から基板にアクセスすることができる。
システム１００は、所望の実施態様に応じて種々の異なるモジュールを含むことができる。任意に、裏面プロセスモジュール、又は、裏面プロセスモジュール及び計測モジュールがある。しかしながら、別個のシステムは、計測のために使用され、所与の基板を測定し、システム１００に湾曲測定を提供できる。他の実施態様において、計測モジュールは、システム１００に含まれる。例えば、計測モジュール１３１は、基板の湾曲を測定し、湾曲測定を生成するように、構成されることができる。そのような湾曲測定は、１つ以上の参照Ｚ高さ値に対する基板上のＺ高さ偏差をマッピングする。換言すれば、基板の表面にわたるＺ高さの偏差を特定するために、Ｚ高さの偏差が、座標位置などで空間的にマッピングされる。Ｚ高さ偏差は、使用される計測機器のタイプ及び／又は所望の解像度に応じて、様々な解像度でマッピングすることができる。湾曲測定には、生の湾曲データが含まれることができ、又は相対値を有する湾曲シグネチャとして表されることもできる。多くの実施形態では、基準Ｚ高さ値は全てゼロに近くてもよく、従って平坦に近いウェハを表すことに留意されたい。例えば、本明細書のオーバレイ改善のための平坦に近い又は平坦であると見なされるウェハは、１０ミクロン未満の平均偏差を有するウェハとすることができる。他の実施形態では、参照Ｚ高さ値は、ある非平面形状を表すことができるが、オーバレイ誤差補正、特に微細加工の特定の段階については有用である。本明細書における技術は、１０ミクロンより大きいが、５００ミクロン未満である湾曲の補正を可能にする。測定モジュールは、作用表面を有すると共に作用表面の反対側の裏側表面を有する基板を測定するように構成される。基板は、基板の作用表面上に半導体デバイスの少なくとも一部を作製するために行われる１つ以上の微細加工プロセスステップによってもたらされる初期オーバレイ誤差を有する。例えば、トランジスターゲートは、完成されることも、又は、部分的にのみ完成されることもできる。
図３は、例えば計測モジュール１３１として使用するための、基板測定又は検査のためのモジュールの断面概略図である。基板１０５は、周辺部サポート１５１により保持される。基板１０５は、作用表面１０６及び裏側表面１０７を含む。作用表面又は裏側表面のいずれかを測定できることに留意されたい。この図では、裏側表面１０７が、測定するためにセットされる。測定アーム１５４は、裏側表面にわたるＺ高さ偏差を計測するためのセンサ１５６を含むことができる。光、音響、その他を含むＺ高さ偏差を測定するために利用可能ないくつかのメカニズムがある。測定アーム１５４が移動する間、基板１０５は静止していることができる。あるいは、基板１０５は、回転していることができる。測定アーム１５４は、選択される測定メカニズムのタイプに応じて、裏側表面１０７と接触するセンサ１５６を有することができる。
図１に戻って、コントローラ１４０は、システム１００に接続される。コントローラ１４０は、システム１００内に位置する、又は、遠隔に位置するが、システム１００のコンポーネントと通信するコンピュータプロセッサでありえる。コントローラ１４０は、湾曲測定を受け取り、湾曲測定に基づいてオーバレイ補正パターンを生成するように構成されている。湾曲測定は、測定モジュール１３１から、又は、別個のシステムから受け取られることが可能である。オーバレイ補正パターンは、湾曲測定に基づいて基板上の特定の位置における内部応力への調整を画定する。オーバレイ補正パターンは、湾曲測定に加えて基板の作用表面のデバイスパラメータに基づくこともできる。例えば、比較的深いメモリアレイは、論理回路のためのフィンＦＥＴデバイスを構成する初期段階と比較して、より多くの応力変更を必要とすることがある。オーバレイ補正パターンは、面内偏差、参照平面からのＺ高さ偏差、関心位置の多次元微分解析（multi-order derivative analysis for location of interest）、ゼルニケ多項式の解析、ピクセル化された基底関数の最適化（pixelated base functions optimization）、又は球状のベッセル関数などの様々な計算方法のいずれかを使用して生成又は計算できる。
このオーバレイ補正パターンにおいて、基板上の第１所与位置は、オーバレイ補正パターン内の基板上の第２所与位置と比較して画定される異なる内部応力調整を有する。換言すれば、行われるべき応力補正は、基板表面上の位置に特有のものである。この位置は、基材のポイント位置、エリア、又は領域とすることができる。例えば、オーバレイ補正パターンは、（湾曲のない）平坦な基板又は後続のパターニングプロセスに有利な選択された湾曲を生じるようにするための内部応力調整を画定できる。このような内部応力調整は、基板の裏側表面に堆積された膜の種類及び厚さに基づくことができる。
システムは、基板ホルダ及び基板処置コンポーネントを有する１つ以上のプロセスモジュールを含むことができ、基板処置コンポーネントは、基板の変更された湾曲をもたらすオーバレイ補正パターンにしたがって、基板上の特定の位置における基板上の内部応力を物理的に変更するように構成されている。変更された湾曲を有する基板は、第２オーバレイ誤差を有する。第２オーバレイ誤差は、初期オーバレイ誤差と比較して低減されたオーバレイ誤差を有する。異なる位置の少なくとも一部が互いに比べて異なって変更されるように、プロセスモジュールが基板上の異なる位置を独立して変更するように構成されているという点で、プロセスモジュールは内部応力を差動的に変更する（differentially modify）ように構成されうる。全面的な、又は均等な／対称の内部応力補正がなされることができるにもかかわらず、本明細書のプロセスモジュールは、基板上の座標位置毎に応力を変更するように構成されることができる。
プロセスモジュールは、基板上の位置における内部応力を増大又は緩和し、作用表面又は裏側表面のいずれかの内部応力を変更するように構成されることができる。プロセスモジュールは、基板の裏側表面上の内部応力を物理的に変更する間、作用面が上向き（地球の引力から離れる方向）になるように基板を保持するように構成されることができる。計測モジュール及びプロセスモジュールは、基板を計測モジュールからプロセスモジュールへ自動的に移動する自動基板ハンドリングシステムを有する共通のプラットフォーム上にあることができる。
基板上の第１所与位置は第２所与位置と比べてより多くの材料が加えられるという点で、基板の裏側表面上へ材料を、位置を特定して付加することによって、基板上の内部応力を変更するように、プロセスモジュールが構成されている、例えば、裏面堆積システムは、光又は熱のパターンを裏側表面上に投影すると共に、化学蒸着法を用いることができる。化学蒸着法は表面温度に依存しうるので、多少の材料が裏側表面上へ光又は熱のパターンの投影に基づいて堆積されうる。したがって、異なる量の材料が座標位置により堆積される。このような差分堆積プロセス（differential deposition process）が完了すると、基板は変更された湾曲を有し、オーバレイラーを補正又は低減する。
他の実施形態において、プロセスモジュールは、基板上の第１所与位置が第２所与位置と比べてより多くの材料が除去されることができる点で、基板の裏側表面上の材料の位置特定除去により基板上の内部応力を変更するように構成されている。これは、先ず１つ以上の膜を基板の裏側表面に加えることを含み、その後に所与の位置において、１つ以上の膜から材料を、例えばエッチングマスクを用いて裏側表面をエッチングすることにより、選択的に除去することを含む。他の実施形態では、プロセスモジュールは、基板上の第１所与位置が、第２所与位置と比べてより多くの粒子をインプランテーションされることができるという点で、基板の裏側表面内への粒子の位置特定インプランテーションにより基板上の内部応力を変更するように構成されている、例えば、イオン注入ツールは、引張応力／圧縮応力を増大し又は低減し、それによって、基板の湾曲を変化させるために、粒子を作用表面又は裏側表面にインプラントすることができる。そのような選択的増大又は低減は、処理されている表面材料の種類や、インプラントされている粒子の種類に依存しうる。プロセスモジュールは、膜硬化の位置特定温度変調によって、基板上の内部応力を変更するように構成されている。硬化される所与のフィルムは、硬化温度に基づいてより強くまたはより弱い結合を発達させることができる。温度変調は、熱または光の投影を用いて硬化中に達成することができ、個々の投影されたピクセルは、オーバレイ補正パターンに基づいて、独立してアドレッシングまたは強度を変化させることができる。
プロセスは、応力を変更するための基板への処置の種類に応じて、１つ以上のモジュールで実行できる。したがって、いくつかのモジュールが、任意に用いられることが可能である。応力を補正するための様々なメカニズム（差分堆積、差分硬化、イオン注入、選択的エッチング）が存在するが、実施形態を説明する上での便宜のために、本開示は選択的エッチングに関してより詳細な実施形態を提供する。
システム１００は、基板の前記裏側表面上に１つ以上の膜を堆積するように構成された堆積モジュール１３２を備える。堆積モジュール１３２は、応力に対抗する２つ以上の膜を堆積するように構成されている。あるいは、応力に対抗する各膜ごとに別々の堆積モジュールが用いられる。堆積モジュール１３２は、裏面が上向きまたは下向きになるように基板１０５を周囲部で保持するように構成できる。裏側表面は、流動可能材料又はスピンオン材料のために上向きに向けることができる。又は、作用面を上向きにして保持した状態で、裏面に堆積を行うことができる。例えば、図５は、堆積ガスを裏面に向かって流すために使用されるガス分配ユニット１６１を備えた例示的な堆積モジュールの概略断面図である。位置特定堆積を有する実施形態では、差分堆積のパターンにしたがって差分応力のパターンを投影するために、図６の投影システム１６７を、（例えば、ガス分配ユニットの側部に配置された）堆積モジュールに加えることができる。
システム１００は、コーティングモジュール１３３を含むことができる。コーティングモジュール１３３は、基板の裏側表面を、フォトレジストのような放射線感受性材料でコーティングするように構成される。図４は、例示的なコーティングモジュールの断面概略図である。位置決めアーム１５７は、ノズル１５８を静止基板又は回転基板の下の様々なエリアに移動させることができる。回転は、周辺部ローテータにより遂行されることができる。いくつかの実施態様において、レジストは、裏側表面に噴霧されることができる。他の実施形態では、粘性レジストが塗り広げられ、ブラッシングされ、又は他の方法で基板上に押し込まれると、ノズル１５８は裏面とほぼ接触できる。
焼成モジュール１３４は、システム１００に含まれることができて、基板の裏側表面上の放射線感受性材料を焼成するように構成されることができる。焼成モジュール１３４は、露光前焼成、露光後焼成、及び現像後焼成のような従来のパターニングのように、様々なプロセスステップで使用できる。焼成モジュールは、従来から知られている。
コントローラ１４０は、基板の湾曲測定に基づいて基板上の特定の位置の内部応力への調整を画定するオーバレイ補正パターンを生成するように構成されている。そのようなオーバレイ補正パターン（又は湾曲補正パターン）において、基板上の第１所与位置は、オーバレイ補正パターン内の基板上の第２所与位置と比較して画定される異なる内部応力調整を有する。そのような補正パターンは、一次湾曲、二次湾曲、又はより高次の湾曲を低減するように計算できる。オーバレイ補正パターンは、フォトレジストに投影される化学線のパターンとして表すことができる。
オーバレイ補正パターン又はイメージは、十分な追加の支持体が、さもなければ除去されるであろうレジストのエリア内に生成されるように画定できる。例えば、フォトリソグラフィチャック上に配置されたときに、フォトリソグラフィチャック上のピンと接触するのに十分な、下地パターンに転写するための現像後の機械的支持構造を提供するために、ライン列の又はメサアレイがパターニングされうる。従来のフォトリソグラフィチャックは、完全に平坦な表面を有するこのチャックの代わりに、基板が載るピンのアレイを有する。チャックピンの直径は、直径１００～１５０ミクロンでありえる。いくつかのオーバレイ補正パターンでは、比較的大きな領域の領域が基板の裏面から除去されることがある。この材料を除去すると、チャック支持ピンとのコンタクトに隙間又は材料の欠落が生じる。したがって、オーバレイ補正パターンは、裏面をエッチングしてフォトレジストを洗浄した後に、基板をクランプするときにフォトリソグラフィチャックとコンタクトする十分な支持体が裏側表面に存在していることを確実にするために、特定のエリア内に十分な支持体（ラインまたはピラーなど）を実質的に加えることができる。
システム１００は、オーバレイ補正パターンに基づく化学線のパターンに裏側表面を曝露するように構成されているイメージングモジュール１３５を含む。いくつかの実施形態では、フォトマスクベースの投影システムを使用できるが、他の実施形態では、直接書き込みシステムを使用できる。直接書き込み露光システムの１つの利点は、化学線のパターンを、各基板の湾曲測定に基づいてプロセスされた各基板で変化させることができることである。図６は、オーバレイ補正パターンに基づく化学線のパターンに基板の裏側表面を露光する投影システム１６７の概略断面図である。基板は、作用表面を上向きにして保持することができ、投影システム１６７は、裏側表面を下方から露光する。イメージ投影システムは、例えば、オーバレイ補正パターンに従って基板の裏側表面にピクセルベースのイメージを投影するマイクロミラー投影装置を使用できる。光を基板に方向付けるために、一つ以上のマイクロミラーが用いられることが可能である。例示的なマイクロミラー投影装置は、デジタル光投影（ＤＬＰ）チップ、レーザガルバノメータ、及びグレーティングライトバルブを含む。イメージは、一度に投写されるか、ラインごとに走査されることができます。オーバレイ補正パターンに従って、フォトレジスト層上にレーザビーム又は他の光源を向けることができる任意の他の技術を使用できる。ウェハ湾曲を変更するためのオーバレイ補正のために、様々な光源を使用することができ、４３６ナノメートル、４０５ナノメートル、３６５ナノメートル、２４８ナノメートル、及び１９３ナノメートルを含む様々なスペクトル線を使用できる。本明細書でのオーバレイ補正のための、数ミクロンのスケール上の、パターニング及び応力緩和／応力増大は、オーバレイにおいて、ナノメートル調整／改善をもたらすことができることに留意されたい。従って、従来のフォトリソグラフィツールは必要とされず、その代わりに、いくつかのスキャナシステムの２桁のナノメートル解像度と比較して比較的低い解像度を使用する露光が有効であり得る。
オーバレイ補正パターンは、単一の露光量から投影に基づいて生成又は調整できる。例えば、材料除去を必要としないエリア（又は、領域又は位置位置）ではフォトレジストを残すことができ、最大内部応力を緩和する必要があるエリアについては、これらのエリアはフォトレジストを完全に除去できる。ゼロと最大との間での応力のチューニングが必要なエリアでは、このエリアを比較的小さい又は比較的大きい、開口や、メサ又はラインの可変アレイなどに変換できる。新聞印刷でグレースケールを作成するために使用される黒インクと同様に、特定の位置において、応力を差動的にチューニングするために、多い又は少ない開口がフォトレジスト内に作製される。このプロセスは、使用されるフォトレジストの色調及び使用される現像剤の色調に応じて反転され得ることに留意されたい。化学線曝露の量は、応力緩和／増大のために加えられる所与の膜の厚さに基づくこともできる。
イメージングモジュールは、他のプロセスモジュールの中の処置ブロック１２０以内に含まれることができ、又は、例えば図２に示される処置ブロック１３０のような別個のブロック内にあってもよい。例えば、本明細書の様々なモジュールは、トラックシステムの１つ又は複数のモジュールとして含まれるように構成できる。トラックシステムは、通常、スキャナ又はステッパツールを接続するように設計されている。代わりに、直接書き込み露光ツールを、オーバレイ補正用に再構成されたそのようなトラックシステムに接続できる。
システム１００は、現像モジュール１３６を含むことができる。図４はまた、フォトレジスト中の潜像を現像するために、露光されたフォトレジストに溶剤現像剤が噴霧されるか、又は塗布される現像構成も示すことができる。可溶性部分がフォトレジスト層から除去された後、結果として、エッチングされるエリアを画定するレリーフパターンが得られる。
システム１００は、エッチングモジュール１３７を含む。エッチングモジュール１３７は、プラズマエッチング、気相エッチング又はウェットエッチングを使用するように構成されることができる。本明細書の基板湾曲（Ｚ高さ）補正のために、効果的な結果を得るには湿式エッチングで十分であり、コスト効率の高い解決策でもある。有益な結果は、１桁ミクロンのより低い分解能周りのパターン開口によって、達成できる。このようなスケールでは、エッチングマスクのアンダーカットが許容範囲内であるため、ウェットエッチングで十分である。したがって、エッチングモジュール１３７は、エッチングマスクとしてレリーフパターンを使用するように構成され、それによって、基板のオーバレイラーを低減する。
システム１００はクリーニングモジュール１３８を含むこともできる。そして、それはストリッピングモジュールを含むことができる。あるいは、別個のストリッピングモジュールが用いられる。そのようなストリッピングモジュールは、エッチング動作の後裏側表面から残留する放射線感受性材料を除去するように構成されることができる。ストリッピングモジュールは、液体化学作用を用いてフォトレジストを取り除くことができるか、又は、プラズマを用いるなどして残留するフォトレジストを灰にし、若しくは焼き払うことができる。そのようなプラズマ・ストリッピングモジュールは、スピニング基板にわたって移動する点位置プラズマでありえる。図４は、ストリッピングモジュール又はクリーニングモジュールの実施例構成を示す。他のモジュールと同様に、ストリッピング又はクリーニングモジュールは、基板が作用面を上向きにして保持されている間、基板の裏側表面を洗浄／剥離するように構成されることができる。検査モジュール１３９は、オーバレイ補正プロセス後に欠陥を検査するために任意に使用できる。
自動基板ハンドリングシステムは、計測モジュール、堆積モジュール、コーティングモジュール、焼成モジュール、イメージングモジュール、現像モジュール、及びエッチングモジュールを含む様々なモジュール間で基板を搬送するように構成される。様々なモジュールのうちの２つ以上が、すべて同じ又は共通のプラットフォーム上にあることができる。基板の作用面が上向きのままである間に、所与の基板はこのオーバレイ補正プロセスの全体にわたって実行される裏面プロセスを有することができるが、しかしながら、自動基板ハンドリングシステムは様々なモジュールによる必要に応じて基板を回転又はひっくり返せるように構成できる。作用面が下向きになり従来の基板ホルダ又はチャックにより保持されるように基板を反転させる実施形態では、作用面（及びその上のデバイス）を保護するために作用面に保護膜を加える技術がある。
本明細書の技術はまた、１つ以上のシステム上で実行可能なウェハオーバレイを補正する方法を含む。一実施形態において、作用表面と作用表面の反対側の裏側表面とを有する基板が受け取られる。基板は、基板の作用表面上に半導体デバイスの少なくとも一部を作製するために行われる１つ以上の微細加工プロセスステップによってもたらされる初期オーバレイ誤差を有する。図１１は、プロセス前の例示的基板セグメントの縦断面図である。図１２は、その上に形成されたデバイス１７１を図示する。デバイス１７１の形成は、負の湾曲を引き起こすが、Ｚ高さ偏差は、基板の作用面上に作製される構造の種類に依存して変化し得ることに留意されたい。
１つ以上のＺ高さ値に対する基板上のＺ高さ偏差をマッピングする、基板の初期湾曲測定が受け取られる。この初期湾曲測定は、湾曲測定ツールから受け取られることが可能であるか、又は、基板の曲率（curvature）測定若しくは他の測定技術から導かれることができる。図１５は、オーバレイ誤差を有する所与のウェハ上の湾曲のグラフィック測定である。理解の便宜のために、湾曲測定表現は、簡略化されたイメージを示す。
オーバレイ補正パターンが生成され、基板の初期湾曲測定に基づいて、基板上の特定の位置における内部応力への調整を画定する。オーバレイ補正パターンにおいて、基板上の第１所与位置は、オーバレイ補正パターン内の基板上の第２所与位置と比較して画定される異なる内部応力調整を有する。図１６は、湾曲変更及びオーバレイ誤差低減のためのオーバレイ補正パターンのグラフィック表現である。オーバレイ補正パターンは、オーバレイ誤差を低減するために計算される、基板上の複数の位置における基板上の内部応力への位置特定調整を画定する。
オーバレイ補正パターンは、前板の作用表面上のデバイスパラメータに基づくことができる。例えば、加工中のデバイスのタイプ（フィンＦＥＴ、ＮＡＮＤ、キャパシタ列など）を、それらの関連する材料種類、空間密度、及びアスペクト比と共に、知ることは、内部応力のチューニング又湾曲偏差のアドレッシングに影響を及ぼすことができる。
基板上の内部応力は、その後、基板の変更された湾曲をもたらすオーバレイ補正パターンに従って、基板上の特定の位置において、物理的に変更される。変更された湾曲を有する基板は、第２オーバレイ誤差を有する。前記第２オーバレイ誤差は、初期オーバレイ誤差と比較して低減されたオーバレイ誤差を有する。図１７は、低減された湾曲を示し、低減されたオーバレイ誤差を有する第２湾曲測定又は後続の湾曲測定を示す。変更された湾曲は平坦な基板でありえる一方で、変更された湾曲は改善されたオーバレイ精度を有する非平面の基板の特徴を表すこともできる。内部応力を物理的に補正することは、基板上の異なる位置が独立して修正されるように、また、異なる位置の少なくとも一部が互いに比較して異なるように変更されるように、内部応力を差動的に変更することを含むことができる。したがって、応力は、独立して、空間的に補正されることができる。
そのような変更は、基板の作用表面又は裏側表面の内部応力を増大又は緩和させることを含むことができる。基板の内部応力を物理的に変更する動作は、基板の作用表面上での集積回路の加工の間、複数回繰り返し生じうる。例えば、基板が、オーバレイ誤差が許容範囲外である点まで曲げられると、影響を受けた基板をシステム１００に運び、ここでオーバレイ補正技術を実行できる。したがって、基板の測定及び内部応力の補正のプロセスのすべてを、１つ以上のモジュールを使用する共通のプラットフォーム上で実行できる。そのような内部応力チューニングは、一つ以上の処置プロセスの使用を含むことができる。例示的プロセスには、位置特定粒子インプラント、位置特定エッチング、位置特定架橋、位置特定温度差分硬化（location-specific temperature differential curing）、位置特定差分堆積（location-specific differential deposition）などが含まれる。例えば、裏側表面に、特定のプラスチック材料を堆積させ、コーティングし、又は他の方法で塗布できる。このプラスチック膜（又は、炭素膜、モノマー膜、その他）は、当初は有意な内部応力を有することができない。直接書き込み露光ツール又は他の局所エリア特定加熱機構を使用して、プラスチック膜は、露光ツールが架橋を起こす特定の位置（領域）で架橋できる。この局部的な加熱又は露光は、それらの特定の位置において、内部応力を生じさせ、その結果、応力が湾曲変更を生じさせ、それによって、ウェハオーバレイを補正する。本実施形態において、プラスチック膜は、後続の微細加工ステップの間、裏側表面に残ることができる。本実施態様は、現像及びエッチングステップのないオーバレイ補正を提供することもできる。
オーバレイ補正パターンは、Ｚ高さ補正又は曲率補正のための任意の数の計算方法を使用して生成されることができる。計算方法の例には、面間偏差、参照平面からのＺ高さ偏差、関心位置の多次元微分解析、ゼルニケ多項式の解析、ピクセル化された基底関数最適化、球状ベッセル関数などが含まれる。関心位置は、実験から又は実験的較正からさらに導き出すことができる。湾曲及び曲率は、関連している。そのような基板湾曲補正のために、曲率の計算の例を以下に示す。
変位フィールド：
Figure 0007164289000001
曲率フィールド：
Figure 0007164289000002
平均曲率：
Figure 0007164289000003
ガウシアン曲率：
Figure 0007164289000004
図１０に示すとおり、湾曲の程度は、基板表面に加えられる応力を受ける材料の量によって、直線的に増減する。したがって、除去されるべき材料の厚さは、直接的な（straightforward）計算を伴う湾曲測定に基づくことができる。湾曲測定の大きさ又は平均値で、膜の個別の厚さが、裏側表面に堆積させるために決定できる。その後、改善されたオーバレイのために基板の湾曲を変更し／補正するために、材料が特定の位置から除去され、結果として反対の又は補償する応力／力を生じる。
別の実施形態では、ウェハオーバレイを補正するための方法が使用される。作用表面と、作用表面の反対側に裏側表面とを有する基板が受け取られる。基板は、基板の作用表面上に半導体デバイスの少なくとも一部を作製するために行われる１つ以上の微細加工プロセスステップによってもたらされる初期オーバレイ誤差を有する。図１２は、作用表面上のデバイス１７１の結果として、湾曲を有する例示的基板セグメントを図示する。基板の湾曲は、１つ以上の参照Ｚ高さ値に対する基板上のＺ高さ偏差をマッピングする湾曲測定を生じさせるために基板の湾曲が測定される。
基板の湾曲測定に基づいて、基板上の特定の位置における内部応力への調整を画定するオーバレイ補正パターンが生成される。オーバレイ補正パターンにおいて、基板上の第１所与位置は、オーバレイ補正パターン内の基板上の第２所与位置と比較して画定される異なる内部応力調整を有する。
１つ以上の膜は、基板の裏側表面上に堆積する。例えば、第１膜１７３は、裏側表面上に堆積できる。第１膜１７３は、エッチング停止層として選択することができ、これは、特定の窒化シリコンのような１つ以上の湿式エッチング化学反応に耐性である。この第１膜は、対抗応力によって、支援することもできる。この膜は、どの材料が堆積されるか、又はどの種類の窒化物が堆積されるかによって、圧縮性又は引張性であり得る第２膜１７４は、応力チューニング膜でありえる。例示的膜は、酸化ケイ素でありえる。これらの２つ以上の膜は、対抗応力によって、支援できる。これらの２つの膜は、対向する応力を有することができる。例えば、堆積された第１膜は圧縮内部応力を有することができる一方で、第２膜は引張内部応力を有する。これらの応力は、逆転することができて、又は、同じ種類の応力（両方とも引張応力）でありえる。なお、図１３に示すように、基板１０５の湾曲は反転され、負の湾曲に変わって正の湾曲（中心線より上）がある。堆積された膜からの対抗応力によって、この内部応力は、オーバレイ補正パターンに従ってエッチングされると様々な位置で選択的に緩和又は補正され得る。他の実施形態として、窒化シリコンのような単一の膜が堆積され、その上にエッチングマスクが形成される。
基板の裏側表面上の１つ以上の膜を用いて、裏側表面をフォトレジストの層でコーティングすることができる。従来の焼成プロセスは、フォトレジストをセットすることができる。その後、オーバレイ補正パターンに基づく化学線のパターンを使用して、フォトレジストの層をイメージングすることができる。そのようなイメージングは、直接書込投影装置を用いて実行されることができる。このような装置は、マイクロミラー投影、マイクログレーティング投影、又はビーム若しくは投影光を操作するための別の機構を使用してピクセルベースのイメージを投影できる。例えば、そのようなマイクロミラー投影は、組みをなすために（to name a couple）、マイクロミラーアレイ及びレーザガルバノメータを含むことができる。
フォトレジスト層は、その後、第２膜１７４のように、裏側表面の部分をカバーしないフォトレジストのレリーフパターン１７７をもたらすフォトレジスト層の可溶性部分を除去するために現像されることができる。裏側表面のカバーされていない部分は、レリーフパターンをエッチングマスクとして使用してエッチングされる。このようなエッチングは、裏側表面を下に向けて行うことができる。エッチングは基板の変更された湾曲をもたらす。変更された湾曲を有する基板は、第２オーバレイ誤差を有する。第２オーバレイ誤差は、初期オーバレイ誤差と比較して低減されたオーバレイ誤差を有する。結果は、図１４に示される。第２膜１７４がエッチングされて取り除かれた材料を有することに注意されたい。レリーフパターン１７７は、除去された。エリア１７９において、いくつかの小さな構造が残っていることに留意されたい。この特別な領域は、当初は完全に材料を除去するように画定されることができるが、しかしながら、チャックピン１８１と接触するように、支持構造が作製するか又は残される。したがって、オーバレイ補正パターンは、別個のリソグラフィツールの基板支持体に基づいて変更され得る。
レリーフパターン１７７がエッチマスクとして使用された後、レリーフパターン１７７は、フォトレジストの層と接触する大気圧プラズマ源を用いるなどして、剥離され、灰化され、又は焼き払われる。本明細書のプロセスステップの全ては、様々なモジュール間で基板を移動させることができるトラックツールのような共通プラットフォーム上で任意に実行できる。プロセス時間に応じて、多い又は少ない個別のモジュールを使用できる。例えば、焼成は通常、露光よりも時間がかかるため、イメージングモジュールに比べてより多くの焼成モジュールを使用できる。
いくつかの実施形態では、一次湾曲は、全体的な対抗応力膜により補正されることができる。二次湾曲は、複合又は差分対抗イメージ、又は、全体的な対抗応力膜に転写されたオーバレイを用いて補正できる。
前述の説明では、プロセスシステムの特定の幾何学的図形、及びそこで使用される様々なコンポーネント及びプロセスの説明などの特定の詳細が示されている。しかしながら、本明細書における技術は、これらの特定の詳細から逸脱する他の実施形態において、実施されてもよく、そのような詳細は、説明の目的であって限定ではないことを理解されたい。本明細書に開示された実施形態は、添付の図面を参照して説明されている。同様に、説明のために、本発明の完全な理解を提供するために、特定の数、材料、及び構成が示されている。にもかかわらず、そのような具体的な詳細なしに実施形態を実施できる。なお、実質的に同一の機能構成を有するコンポーネントについては、同様の符号により示され、従って説明を省略されることができる。
様々な技術を、様々な実施形態の理解を助けるための複数の離散的な動作として説明した。説明の順序は、これらの操作が必然的に順序に依存することを意味すると解釈されるべきではない。実際に、これらの操作は、提示順に実行される必要はない。説明された動作は、記載された実施形態とは異なる順序で実行されてもよい。様々な追加の動作が実行されてもよく、及び／又は記載された動作が付加的実施形態で省略されてもよい。
本明細書で使用する「基板」または「ターゲット基板」は、一般に、本発明に従ってプロセスされる物体を指す。基板は、デバイス、特に半導体又は他のエレクトロニクスデバイスの、いかなる材料部分又は構造をも含むことができ、例えば、半導体ウェハ、レチクルのようなベース基板構造であるか、又は、ベース基板構造上の若しくはベース基板構造を覆う薄膜のような層でありうる。したがって、基板は、パターニングされた又はパターニングされていない、任意の特定のベース構造、下地層又はオーバレイ層に限定されず、むしろ任意のそのような層又はベース構造、及び、層及び／又はベース構造の任意の組み合わせを含むことが意図される。説明では、特定のタイプの基板を参照できるが、説明の目的のみである。
当業者であれば、本発明の同じ目的を依然として達成しつつ、上述した技術の動作に多くの変形を加えることができることを理解するであろう。そのような変形は、本開示の範囲により網羅されることが意図される。このように、本発明の実施形態の前述の説明は、限定を意図するものではないむしろ、本発明の実施形態に対する制限は、添付の特許請求の範囲に示されている。

Claims (29)

  1. ウェハオーバレイを補正するためのシステムであって、
    基板の湾曲を測定し、１つ以上の参照Ｚ高さ値に対する前記基板上のＺ高さ偏差をマッピングする湾曲測定を生成するように構成された計測モジュールであって、前記基板は作用表面を有すると共に前記作用表面の反対側に裏側表面を有し、前記基板は、前記基板の前記作用表面上に半導体デバイスの少なくとも一部を形成するために行われる１つ以上の微細加工プロセスステップによってもたらされる初期オーバレイ誤差を有する、計測モジュールと、
    前記湾曲測定を受け取り、前記湾曲測定に基づいてオーバレイ補正パターンを生成するように構成されたコントローラであって、前記オーバレイ補正パターンは前記湾曲測定に基づいて前記基板上の特定の位置における内部応力への調整を画定し、前記基板上の第１所与位置は、前記オーバレイ補正パターン内で前記基板上の第２所与位置と比較して画定される異なる内部応力調整を有する、コントローラと、
    基板ホルダ及び基板処置コンポーネントを有するプロセスモジュールであって、前記基板処置コンポーネントは、前記基板上の前記特定の位置における前記基板上の内部応力を前記基板の変更された湾曲をもたらす前記オーバレイ補正パターンにしたがって物理的に変更するように構成されており、前記変更された湾曲を有する前記基板は、第２オーバレイ誤差を有し、前記第２オーバレイ誤差は、前記初期オーバレイ誤差と比較して低減されたオーバレイ誤差を有する、プロセスモジュールと、
    前記基板を前記計測モジュールから前記プロセスモジュールへ自動的に移動する自動基板ハンドリングシステムと、
    を備え、
    前記計測モジュールと、前記プロセスモジュールと、前記自動基板ハンドリングシステムと、は共通のプラットフォーム上にあり、
    前記プロセスモジュールは、前記基板上の前記第１所与位置が、第２所与位置と比較してより多くの材料を除去されることができる点で、前記基板の前記裏側表面上の材料の位置特定除去により前記基板上の内部応力を変更するように構成されている、
    システム。
  2. ウェハオーバレイを補正するためのシステムであって、
    基板の湾曲を測定し、１つ以上の参照Ｚ高さ値に対する前記基板上のＺ高さ偏差をマッピングする湾曲測定を生成するように構成された計測モジュールであって、前記基板は作用表面を有すると共に前記作用表面の反対側に裏側表面を有し、前記基板は、前記基板の前記作用表面上に半導体デバイスの少なくとも一部を形成するために行われる１つ以上の微細加工プロセスステップによってもたらされる初期オーバレイ誤差を有する、計測モジュールと、
    前記湾曲測定を受け取り、前記湾曲測定に基づいてオーバレイ補正パターンを生成するように構成されたコントローラであって、前記オーバレイ補正パターンは前記湾曲測定に基づいて前記基板上の特定の位置における内部応力への調整を画定し、前記基板上の第１所与位置は、前記オーバレイ補正パターン内で前記基板上の第２所与位置と比較して画定される異なる内部応力調整を有する、コントローラと、
    基板ホルダ及び基板処置コンポーネントを有するプロセスモジュールであって、前記基板処置コンポーネントは、前記基板上の前記特定の位置における前記基板上の内部応力を前記基板の変更された湾曲をもたらす前記オーバレイ補正パターンにしたがって物理的に変更するように構成されており、前記変更された湾曲を有する前記基板は、第２オーバレイ誤差を有し、前記第２オーバレイ誤差は、前記初期オーバレイ誤差と比較して低減されたオーバレイ誤差を有する、プロセスモジュールと、
    前記基板を前記計測モジュールから前記プロセスモジュールへ自動的に移動する自動基板ハンドリングシステムと、
    を備え、
    前記計測モジュールと、前記プロセスモジュールと、前記自動基板ハンドリングシステムと、は共通のプラットフォーム上にあり、
    前記コントローラは、前記湾曲測定に加えて、前記作用表面のデバイスパラメータに基づいてオーバレイ補正パターンを生成するように構成されている、
    システム。
  3. ウェハオーバレイを補正するためのシステムであって、
    基板の湾曲を測定し、１つ以上の参照Ｚ高さ値に対する前記基板上のＺ高さ偏差をマッピングする湾曲測定を生成するように構成された計測モジュールであって、前記基板は作用表面を有すると共に前記作用表面の反対側に裏側表面を有し、前記基板は、前記基板の前記作用表面上に半導体デバイスの少なくとも一部を形成するために行われる１つ以上の微細加工プロセスステップによってもたらされる初期オーバレイ誤差を有する、計測モジュールと、
    前記湾曲測定を受け取り、前記湾曲測定に基づいてオーバレイ補正パターンを生成するように構成されたコントローラであって、前記オーバレイ補正パターンは前記湾曲測定に基づいて前記基板上の特定の位置における内部応力への調整を画定し、前記基板上の第１所与位置は、前記オーバレイ補正パターン内で前記基板上の第２所与位置と比較して画定される異なる内部応力調整を有する、コントローラと、
    基板ホルダ及び基板処置コンポーネントを有するプロセスモジュールであって、前記基板処置コンポーネントは、前記基板上の前記特定の位置における前記基板上の内部応力を前記基板の変更された湾曲をもたらす前記オーバレイ補正パターンにしたがって物理的に変更するように構成されており、前記変更された湾曲を有する前記基板は、第２オーバレイ誤差を有し、前記第２オーバレイ誤差は、前記初期オーバレイ誤差と比較して低減されたオーバレイ誤差を有する、プロセスモジュールと、
    を備え、
    前記プロセスモジュールは、前記基板上の前記第１所与位置が前記第２所与位置と比較してより多くの材料を付加されることができるという点で、前記基板の前記裏側表面上の材料の位置特定付加により前記基板上の内部応力を変更するように構成されている、
    システム。
  4. ウェハオーバレイを補正するためのシステムであって、
    基板の湾曲を測定し、１つ以上の参照Ｚ高さ値に対する前記基板上のＺ高さ偏差をマッピングする湾曲測定を生成するように構成された計測モジュールであって、前記基板は作用表面を有すると共に前記作用表面の反対側に裏側表面を有し、前記基板は、前記基板の前記作用表面上に半導体デバイスの少なくとも一部を形成するために行われる１つ以上の微細加工プロセスステップによってもたらされる初期オーバレイ誤差を有する、計測モジュールと、
    前記湾曲測定を受け取り、前記湾曲測定に基づいてオーバレイ補正パターンを生成するように構成されたコントローラであって、前記オーバレイ補正パターンは前記湾曲測定に基づいて前記基板上の特定の位置における内部応力への調整を画定し、前記基板上の第１所与位置は、前記オーバレイ補正パターン内で前記基板上の第２所与位置と比較して画定される異なる内部応力調整を有する、コントローラと、
    基板ホルダ及び基板処置コンポーネントを有するプロセスモジュールであって、前記基板処置コンポーネントは、前記基板上の前記特定の位置における前記基板上の内部応力を前記基板の変更された湾曲をもたらす前記オーバレイ補正パターンにしたがって物理的に変更するように構成されており、前記変更された湾曲を有する前記基板は、第２オーバレイ誤差を有し、前記第２オーバレイ誤差は、前記初期オーバレイ誤差と比較して低減されたオーバレイ誤差を有する、プロセスモジュールと、
    を備え、
    前記プロセスモジュールは、前記基板上の前記第１所与位置が、第２所与位置と比較してより多くの材料を除去されることができる点で、前記基板の前記裏側表面上の材料の位置特定除去により前記基板上の内部応力を変更するように構成されており、
    前記プロセスモジュールは、前記基板の前記裏側表面に１つ以上の膜を付加し、所与の位置において、前記１つ以上の膜から材料を選択的に除去するように構成されている、
    システム。
  5. ウェハオーバレイを補正するためのシステムであって、
    基板の湾曲を測定し、１つ以上の参照Ｚ高さ値に対する前記基板上のＺ高さ偏差をマッピングする湾曲測定を生成するように構成された計測モジュールであって、前記基板は作用表面を有すると共に前記作用表面の反対側に裏側表面を有し、前記基板は、前記基板の前記作用表面上に半導体デバイスの少なくとも一部を形成するために行われる１つ以上の微細加工プロセスステップによってもたらされる初期オーバレイ誤差を有する、計測モジュールと、
    前記湾曲測定を受け取り、前記湾曲測定に基づいてオーバレイ補正パターンを生成するように構成されたコントローラであって、前記オーバレイ補正パターンは前記湾曲測定に基づいて前記基板上の特定の位置における内部応力への調整を画定し、前記基板上の第１所与位置は、前記オーバレイ補正パターン内で前記基板上の第２所与位置と比較して画定される異なる内部応力調整を有する、コントローラと、
    基板ホルダ及び基板処置コンポーネントを有するプロセスモジュールであって、前記基板処置コンポーネントは、前記基板上の前記特定の位置における前記基板上の内部応力を前記基板の変更された湾曲をもたらす前記オーバレイ補正パターンにしたがって物理的に変更するように構成されており、前記変更された湾曲を有する前記基板は、第２オーバレイ誤差を有し、前記第２オーバレイ誤差は、前記初期オーバレイ誤差と比較して低減されたオーバレイ誤差を有する、プロセスモジュールと、
    を備え、
    前記プロセスモジュールは、前記基板上の前記第１所与位置が、第２所与位置と比較してより多くの粒子をインプランテーションされることができるという点で、前記基板の前記裏側表面への粒子の位置特定インプランテーションにより前記基板上の内部応力を変更するように構成されており、
    前記プロセスモジュールは、前記基板上の前記第１所与位置が、第２所与位置と比較してより多くの材料を除去されることができる点で、前記基板の前記裏側表面上の材料の位置特定除去により前記基板上の内部応力を変更するように構成されている、
    システム。
  6. ウェハオーバレイを補正するためのシステムであって、
    基板の湾曲を測定し、１つ以上の参照Ｚ高さ値に対する前記基板上のＺ高さ偏差をマッピングする湾曲測定を生成するように構成された計測モジュールであって、前記基板は作用表面を有すると共に前記作用表面の反対側に裏側表面を有し、前記基板は、前記基板の前記作用表面上に半導体デバイスの少なくとも一部を形成するために行われる１つ以上の微細加工プロセスステップによってもたらされる初期オーバレイ誤差を有する、計測モジュールと、
    前記湾曲測定を受け取り、前記湾曲測定に基づいてオーバレイ補正パターンを生成するように構成されたコントローラであって、前記オーバレイ補正パターンは前記湾曲測定に基づいて前記基板上の特定の位置における内部応力への調整を画定し、前記基板上の第１所与位置は、前記オーバレイ補正パターン内で前記基板上の第２所与位置と比較して画定される異なる内部応力調整を有する、コントローラと、
    基板ホルダ及び基板処置コンポーネントを有するプロセスモジュールであって、前記基板処置コンポーネントは、前記基板上の前記特定の位置における前記基板上の内部応力を前記基板の変更された湾曲をもたらす前記オーバレイ補正パターンにしたがって物理的に変更するように構成されており、前記変更された湾曲を有する前記基板は、第２オーバレイ誤差を有し、前記第２オーバレイ誤差は、前記初期オーバレイ誤差と比較して低減されたオーバレイ誤差を有する、プロセスモジュールと、
    を備え、
    前記プロセスモジュールは、前記基板上の前記第１所与位置が、第２所与位置と比較してより多くの粒子をインプランテーションされることができるという点で、前記基板の前記裏側表面への粒子の位置特定インプランテーションにより前記基板上の内部応力を変更するように構成されており、
    前記コントローラは、前記湾曲測定に加えて、前記作用表面のデバイスパラメータに基づいてオーバレイ補正パターンを生成するように構成されている、システム。
  7. ウェハオーバレイを補正するためのシステムであって、
    基板の湾曲を測定し、１つ以上の参照Ｚ高さ値に対する前記基板上のＺ高さ偏差をマッピングする湾曲測定を生成するように構成された計測モジュールであって、前記基板は作用表面を有すると共に前記作用表面の反対側に裏側表面を有し、前記基板は、前記基板の前記作用表面上に半導体デバイスの少なくとも一部を形成するために行われる１つ以上の微細加工プロセスステップによってもたらされる初期オーバレイ誤差を有する、計測モジュールと、
    前記湾曲測定を受け取り、前記湾曲測定に基づいてオーバレイ補正パターンを生成するように構成されたコントローラであって、前記オーバレイ補正パターンは前記湾曲測定に基づいて前記基板上の特定の位置における内部応力への調整を画定し、前記基板上の第１所与位置は、前記オーバレイ補正パターン内で前記基板上の第２所与位置と比較して画定される異なる内部応力調整を有する、コントローラと、
    基板ホルダ及び基板処置コンポーネントを有するプロセスモジュールであって、前記基板処置コンポーネントは、前記基板上の前記特定の位置における前記基板上の内部応力を前記基板の変更された湾曲をもたらす前記オーバレイ補正パターンにしたがって物理的に変更するように構成されており、前記変更された湾曲を有する前記基板は、第２オーバレイ誤差を有し、前記第２オーバレイ誤差は、前記初期オーバレイ誤差と比較して低減されたオーバレイ誤差を有する、プロセスモジュールと、
    を備え、
    前記プロセスモジュールは、硬化膜の位置特定温度変調によって、前記基板上の内部応力を変更するように構成されている、
    システム。
  8. 前記プロセスモジュールが前記基板上の異なる位置を独立して変更するように構成されており、前記異なる位置の少なくとも一部が互いに比較して異なって変更されるという点で、前記プロセスモジュールは内部応力を差動的に変更するように構成されている、
    請求項１乃至７いずれか１項記載のシステム。
  9. 前記プロセスモジュールは、前記基板上の複数の位置における内部応力を増強し又は緩和するように構成されている、
    請求項１乃至７いずれか１項記載のシステム。
  10. 前記プロセスモジュールは、前記基板の前記作用表面上又は前記基板の前記裏側表面上の内部応力を物理的に変更するように構成されている、
    請求項１乃至７いずれか１項記載のシステム。
  11. 前記プロセスモジュールは、前記基板の前記裏側表面上の内部応力を物理的に変更する間、前記作用表面が上方を向くように前記基板を保持するように構成されている、
    請求項１乃至７いずれか１項記載のシステム。
  12. 前記計測モジュール及び前記プロセスモジュールは、前記基板を前記計測モジュールから前記プロセスモジュールへ自動的に移動する自動基板ハンドリングシステムを有する共通のプラットフォーム上にある、
    請求項３乃至７いずれか１項記載のシステム。
  13. 前記プロセスモジュールは、前記基板上の前記第１所与位置が前記第２所与位置と比較してより多くの材料を付加されることができるという点で、前記基板の前記裏側表面上の材料の位置特定付加により前記基板上の内部応力を変更するように構成されている、
    請求項１、２、４、５、６又は７記載のシステム。
  14. 前記プロセスモジュールは、前記基板上の前記第１所与位置が、第２所与位置と比較してより多くの材料を除去されることができる点で、前記基板の前記裏側表面上の材料の位置特定除去により前記基板上の内部応力を変更するように構成されて
    いる、
    請求項２、３、６又は７記載のシステム。
  15. 前記プロセスモジュールは、前記基板の前記裏側表面に１つ以上の膜を付加し、所与の位置において、前記１つ以上の膜から材料を選択的に除去するように構成されている、
    請求項１４記載のシステム。
  16. 前記プロセスモジュールは、前記基板上の前記第１所与位置が、第２所与位置と比較してより多くの粒子をインプランテーションされることができるという点で、前記基板の前記裏側表面への粒子の位置特定インプランテーションにより前記基板上の内部応力を変更するように構成されている、
    請求項１、２、３、４又は７記載のシステム。
  17. 前記プロセスモジュールは、硬化膜の位置特定温度変調によって、前記基板上の内部応力を変更するように構成されている、
    請求項１乃至６いずれか１項記載のシステム。
  18. 前記コントローラは、前記湾曲測定に加えて、前記作用表面のデバイスパラメータに基づいてオーバレイ補正パターンを生成するように構成されている、
    請求項１、３、４、５又は７いずれか１項記載のシステム。
  19. 前記コントローラは、平面間偏差、参照平面からのＺ高さ偏差、関心位置の多次元微分解析、ゼルニケ多項式解析、ピクセル化された基底関数の最適化及び球面ベッセル関数を含む群から選択された計算方法を用いてオーバレイ補正パターンを生成するように構成されている、
    請求項１乃至７いずれか１項記載のシステム。
  20. ウェハオーバレイを補正するための方法であって、
    作用表面を有し、かつ前記作用表面の反対側に裏側表面を有する基板を受け取る、基板受取ステップであって、前記基板は、前記基板の前記作用表面上に半導体デバイスの少なくとも一部を形成するために行われる１つ以上の微細加工プロセスステップによってもたらされる初期オーバレイ誤差を有する、基板受取ステップと、
    １つ以上の参照Ｚ高さ値に対する前記基板上のＺ高さ偏差をマッピングする、前記基板の初期湾曲測定を受け取る、初期湾曲測定受取ステップと、
    前記基板の前記初期湾曲測定に基づいて、前記基板上の特定の位置における内部応力への調整を画定するオーバレイ補正パターンを生成する、オーバレイ補正パターン生成ステップであって、前記基板上の第１所与位置は、前記オーバレイ補正パターン内の前記基板上の第２所与位置と比較して画定される異なる内部応力調整を有する、オーバレイ補正パターン生成ステップと、
    前記基板の変更された湾曲をもたらす前記オーバレイ補正パターンに従って、前記基板上の特定の位置における前記基板上の内部応力を物理的に変更する、内部応力物理的変更ステップであって、前記変更された湾曲を有する前記基板は、第２オーバレイ誤差を有し、前記第２オーバレイ誤差は、前記初期オーバレイ誤差と比較して低減されたオーバレイ誤差を有する、内部応力物理的変更ステップと、
    を含み、
    前記オーバレイ補正パターンは、前記基板の前記作用表面上のデバイスパラメータに基づく、
    方法。
  21. ウェハオーバレイを補正するための方法であって、
    作用表面を有し、かつ前記作用表面の反対側に裏側表面を有する基板を受け取る、基板受取ステップであって、前記基板は、前記基板の前記作用表面上に半導体デバイスの少なくとも一部を形成するために行われる１つ以上の微細加工プロセスステップによってもたらされる初期オーバレイ誤差を有する、基板受取ステップと、
    １つ以上の参照Ｚ高さ値に対する前記基板上のＺ高さ偏差をマッピングする、前記基板の初期湾曲測定を受け取る、初期湾曲測定受取ステップと、
    前記基板の前記初期湾曲測定に基づいて、前記基板上の特定の位置における内部応力への調整を画定するオーバレイ補正パターンを生成する、オーバレイ補正パターン生成ステップであって、前記基板上の第１所与位置は、前記オーバレイ補正パターン内の前記基板上の第２所与位置と比較して画定される異なる内部応力調整を有する、オーバレイ補正パターン生成ステップと、
    前記基板の変更された湾曲をもたらす前記オーバレイ補正パターンに従って、前記基板上の特定の位置における前記基板上の内部応力を物理的に変更する、内部応力物理的変更ステップであって、前記変更された湾曲を有する前記基板は、第２オーバレイ誤差を有し、前記第２オーバレイ誤差は、前記初期オーバレイ誤差と比較して低減されたオーバレイ誤差を有する、内部応力物理的変更ステップと、
    を含み、
    初期湾曲測定受取ステップは、前記初期湾曲測定を生成するために前記基板を測定するステップを含み、
    前記基板を測定するステップ及び内部応力物理的変更ステップは、両方とも、湾曲を測定するように構成された基板計測モジュールから、前記基板内の内部応力を変更する基板加工モジュールへ、自動的に基板を移動させる自動基板ハンドリングシステムを有する共通のプラットフォーム上で実行され、
    前記オーバレイ補正パターンは、前記基板の前記作用表面上のデバイスパラメータに基づく、
    方法。
  22. ウェハオーバレイを補正するための方法であって、
    作用表面を有し、かつ前記作用表面の反対側に裏側表面を有する基板を受け取る、基板受取ステップであって、前記基板は、前記基板の前記作用表面上に半導体デバイスの少なくとも一部を形成するために行われる１つ以上の微細加工プロセスステップによってもたらされる初期オーバレイ誤差を有する、基板受取ステップと、
    １つ以上の参照Ｚ高さ値に対する前記基板上のＺ高さ偏差をマッピングする、前記基板の初期湾曲測定を受け取る、初期湾曲測定受取ステップと、
    前記初期湾曲測定及び前記作用表面のパラメータに基づいてオーバレイ補正パターンを生成する、オーバレイ補正パターン生成ステップであって、
    前記基板のオーバレイ誤差を低減するために計算される、前記基板上の複数の位置の前記基板上の内部応力への位置特定調整を画定する、オーバレイ補正パターン生成ステップと、
    前記オーバレイ補正パターンに従って、前記基板上の特定の位置における前記基板上の内部応力を物理的に変更し、したがって前記基板の変更された湾曲が生じる、内部応力物理的変更ステップであって、前記変更された湾曲を有する前記基板は、第２オーバレイ誤差を有し、前記第２オーバレイ誤差は、前記初期オーバレイ誤差と比較して低減されたオーバレイ誤差を有する、内部応力物理的変更ステップと、
    を含み、
    前記オーバレイ補正パターンは、前記基板の前記作用表面上のデバイスパラメータに基づく、
    方法。
  23. 内部応力物理的変更ステップは、前記基板上の異なる位置が独立して変更されるように、内部応力を差動的に変更するステップを含み、
    前記異なる位置の少なくとも一部が互いに比較して異なるように変更される、
    請求項２０乃至２２いずれか１項記載の方法。
  24. 前記基板の前記初期湾曲測定は、非平面基板を特徴づけ、
    前記基板の前記変更された湾曲は、前記非平面基板又は平面基板を特徴づける、
    請求項２０乃至２２いずれか１項記載の方法。
  25. 前記基板上における内部応力物理的変更ステップは、前記基板上の前記作用表面上又は前記基板上の前記裏側表面上の内部応力を増強させ又は緩和させるステップを含む、
    請求項２０乃至２２いずれか１項記載の方法。
  26. 前記基板の前記作用表面上における集積回路の製造の間、内部応力物理的変更ステップを基板上で複数回繰り返すステップをさらに含む、
    請求項２０乃至２２いずれか１項記載の方法。
  27. 前記基板上の特定の位置における前記基板上の内部応力物理的変更ステップは、位置特定粒子インプランテーション、位置特定エッチング、位置特定架橋、位置特定温度差分硬化、及び位置特定差分堆積を含む群から選択された処置プロセスを使用するステップを含む、
    請求項２０乃至２２いずれか１項記載の方法。
  28. 前記処置プロセスは、前記作用表面が上方に向けられている間、前記基板の前記裏側表面をプロセスする、
    請求項２７記載の方法。
  29. 前記オーバレイ補正パターンは、平面間偏差、参照平面からのｚ高さ偏差、関心位置の多次元微分解析、ゼルニケ多項式解析、ピクセル化された基底関数の最適化及び球面ベッセル関数を含む群から選択される計算方法を用いて生成される、
    請求項２０乃至２２いずれか１項記載の方法。
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Families Citing this family (69)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102729959B1 (ko) * 2015-04-21 2024-11-13 케이엘에이 코포레이션 기울어진 디바이스 설계를 위한 계측 타겟 설계
JP7164289B2 (ja) 2016-09-05 2022-11-01 東京エレクトロン株式会社 半導体プロセッシング中のオーバレイを制御するための湾曲を制御する応力の位置特定チューニング
US10770327B2 (en) * 2017-07-28 2020-09-08 Taiwan Semiconductor Manufacturing Co., Ltd. System and method for correcting non-ideal wafer topography
EP3457213A1 (en) * 2017-09-18 2019-03-20 ASML Netherlands B.V. Methods and apparatus for use in a device manufacturing method
US10847419B2 (en) * 2018-03-14 2020-11-24 Raytheon Company Stress compensation and relief in bonded wafers
EP3540767A1 (en) * 2018-03-16 2019-09-18 ASML Netherlands B.V. Inspection system, lithographic apparatus, and inspection method
SG11202009105YA (en) * 2018-03-20 2020-10-29 Tokyo Electron Ltd Self-aware and correcting heterogenous platform incorporating integrated semiconductor processing modules and method for using same
KR20200131342A (ko) 2018-04-10 2020-11-23 램 리써치 코포레이션 레지스트 및 에칭 모델링
US11164768B2 (en) * 2018-04-27 2021-11-02 Kla Corporation Process-induced displacement characterization during semiconductor production
CN110807273B (zh) * 2018-08-03 2024-05-14 东京毅力科创株式会社 基于半导体晶片的局部畸变的确定的全局晶片畸变的改善
JP7198912B2 (ja) * 2018-08-22 2023-01-04 エーエスエムエル ネザーランズ ビー．ブイ． 基板全体の面内ディストーション（ｉｐｄ）を決定する方法、及びコンピュータプログラム
US10790232B2 (en) * 2018-09-15 2020-09-29 International Business Machines Corporation Controlling warp in semiconductor laminated substrates with conductive material layout and orientation
WO2020068254A1 (en) * 2018-09-25 2020-04-02 Applied Materials, Inc. Methods and apparatus to eliminate wafer bow for cvd and patterning hvm systems
US10896821B2 (en) * 2018-09-28 2021-01-19 Lam Research Corporation Asymmetric wafer bow compensation by physical vapor deposition
KR102591651B1 (ko) * 2018-09-28 2023-10-19 램 리써치 코포레이션 비대칭 웨이퍼 보우 보상
US10903070B2 (en) * 2018-09-28 2021-01-26 Lam Research Corporation Asymmetric wafer bow compensation by chemical vapor deposition
JP7129888B2 (ja) * 2018-11-07 2022-09-02 東京エレクトロン株式会社 成膜方法及び半導体製造装置
US10847408B2 (en) * 2019-01-31 2020-11-24 Sandisk Technologies Llc Warpage-compensated bonded structure including a support chip and a three-dimensional memory chip
US11114406B2 (en) 2019-01-31 2021-09-07 Sandisk Technologies Llc Warpage-compensated bonded structure including a support chip and a three-dimensional memory chip
US11036147B2 (en) * 2019-03-20 2021-06-15 Kla Corporation System and method for converting backside surface roughness to frontside overlay
JP2020174076A (ja) * 2019-04-08 2020-10-22 東京エレクトロン株式会社 成膜装置、成膜方法、および成膜システム
US11393118B2 (en) * 2019-06-18 2022-07-19 Kla Corporation Metrics for asymmetric wafer shape characterization
CN110246788B (zh) * 2019-06-28 2020-05-19 英特尔半导体(大连)有限公司 用于在晶圆沉积薄膜的设备
US11990334B2 (en) * 2019-07-19 2024-05-21 Tokyo Electron Limited Method for tuning stress transitions of films on a substrate
US11879170B2 (en) 2019-08-14 2024-01-23 Massachusetts Institute Of Technology Stress patterning systems and methods for manufacturing free-form deformations in thin substrates
CN110517968B (zh) * 2019-08-19 2022-12-20 西安奕斯伟材料科技有限公司 一种翘曲度的控制方法及装置
CN110620057B (zh) * 2019-09-12 2021-12-07 中国科学院微电子研究所 一种三维器件的套刻误差补偿方法及系统
JP7336369B2 (ja) * 2019-11-25 2023-08-31 株式会社Ｓｃｒｅｅｎホールディングス 基板支持装置、熱処理装置、基板支持方法、熱処理方法
KR102618869B1 (ko) 2020-01-03 2023-12-27 램 리써치 코포레이션 배면 보우 보상 증착의 스테이션-대-스테이션 (station-to-station) 제어
JP7645891B2 (ja) 2020-01-30 2025-03-14 ラム リサーチ コーポレーション 局所応力調整のためのｕｖ硬化
WO2021178310A1 (en) * 2020-03-05 2021-09-10 Lam Research Corporation Control of wafer bow during integrated circuit processing
DE102020106768B4 (de) 2020-03-12 2023-06-15 Institut Für Nanophotonik Göttingen E.V. Verfahren zur umformenden Bearbeitung eines Trägersubstrates für ein optisches Funktionsbauteil
JP2021149000A (ja) * 2020-03-19 2021-09-27 キオクシア株式会社 露光方法、露光装置、及び半導体装置の製造方法
US11569134B2 (en) * 2020-04-14 2023-01-31 International Business Machines Corporation Wafer backside engineering for wafer stress control
JP7384106B2 (ja) * 2020-04-17 2023-11-21 三菱電機株式会社 半導体装置の製造方法
KR20210131798A (ko) * 2020-04-24 2021-11-03 삼성전자주식회사 Euv 노광 장치, 및 그 노광 장치를 이용한 오버레이 보정 방법과 반도체 소자 제조방법
WO2021236213A1 (en) * 2020-05-22 2021-11-25 Tokyo Electron Limited Backside depositon tuning of stress to control wafer bow in semiconductor processing
US11702750B2 (en) * 2020-06-10 2023-07-18 Sandisk Technologies Llc Method and apparatus for depositing a multi-sector film on backside of a semiconductor wafer
US11473199B2 (en) 2020-06-10 2022-10-18 Sandisk Technologies Llc Method and apparatus for depositing a multi-sector film on backside of a semiconductor wafer
US11637043B2 (en) 2020-11-03 2023-04-25 Applied Materials, Inc. Analyzing in-plane distortion
US11830778B2 (en) 2020-11-12 2023-11-28 International Business Machines Corporation Back-side wafer modification
US11829077B2 (en) 2020-12-11 2023-11-28 Kla Corporation System and method for determining post bonding overlay
US11721551B2 (en) * 2021-01-26 2023-08-08 Tokyo Electron Limited Localized stress regions for three-dimension chiplet formation
TW202236117A (zh) * 2021-02-03 2022-09-16 日商東京威力科創股份有限公司 膜厚分析方法、膜厚分析裝置及記錄媒體
CN113068326B (zh) * 2021-03-29 2022-09-30 北京小米移动软件有限公司 一种焊接质量处理方法及装置、电路板
US20220336226A1 (en) * 2021-04-15 2022-10-20 Tokyo Electron Limited Method of correcting wafer bow using a direct write stress film
US12217974B2 (en) * 2021-04-26 2025-02-04 Applied Materials, Inc. Localized stress modulation by implant to back of wafer
CN117223088A (zh) * 2021-04-27 2023-12-12 应用材料公司 用于半导体处理的应力与重叠管理
US20220415683A1 (en) * 2021-06-27 2022-12-29 Tignis, Inc. Method for determining corrective film pattern to reduce semiconductor wafer bow
US20230008350A1 (en) * 2021-07-08 2023-01-12 Tokyo Electron Limited Method of adjusting wafer shape using multi-directional actuation films
US12051608B2 (en) * 2021-07-20 2024-07-30 Changxin Memory Technologies, Inc. Method for adjusting wafer deformation and semiconductor structure
US11782411B2 (en) * 2021-07-28 2023-10-10 Kla Corporation System and method for mitigating overlay distortion patterns caused by a wafer bonding tool
KR20230048952A (ko) * 2021-10-05 2023-04-12 삼성전자주식회사 풀-칩 레이아웃을 이용한 레이아웃 검증 시스템 및 이를 이용한 레이아웃 검증 방법
US12001147B2 (en) 2021-11-19 2024-06-04 Tokyo Electron Limited Precision multi-axis photolithography alignment correction using stressor film
KR20240115253A (ko) * 2021-12-06 2024-07-25 에이에스엠엘 네델란즈 비.브이. 기판에 적용된 층의 기계적 특성을 결정하는 방법, 및 관련 디바이스
EP4202551A1 (en) * 2021-12-23 2023-06-28 ASML Netherlands B.V. Methods of determining a mechanical property of a layer applied to a substrate, and associated devices
CN114391177A (zh) * 2021-12-16 2022-04-22 长江存储科技有限责任公司 晶圆平坦度的预测
KR20230093693A (ko) * 2021-12-20 2023-06-27 삼성전자주식회사 척킹력 제어 장치 및 방법
US11994807B2 (en) 2022-05-03 2024-05-28 Tokyo Electron Limited In-situ lithography pattern enhancement with localized stress treatment tuning using heat zones
WO2023219983A1 (en) * 2022-05-13 2023-11-16 Applied Materials, Inc. Dose mapping and substrate rotation for substrate curvature control with improved resolution
WO2023219982A1 (en) * 2022-05-13 2023-11-16 Applied Materials, Inc. Dose mapping using substrate curvature to compensate for out-of-plane distortion
CN115513068B (zh) * 2022-09-22 2024-08-27 上海美维科技有限公司 板级rdl封装结构及其制备方法
US20240103385A1 (en) * 2022-09-28 2024-03-28 Applied Materials, Inc. Frequency and Amplitude Modulation of Implant Dose for Stress Management
US12224192B2 (en) 2022-11-10 2025-02-11 Applied Materials, Inc. Bowed substrate clamping method, apparatus, and system
WO2024215502A1 (en) * 2023-04-10 2024-10-17 Lam Research Corporation Bow compensation of semiconductor substrate using plasma jet
CN116228773B (zh) * 2023-05-09 2023-08-04 华芯程(杭州)科技有限公司 一种晶圆检测机台的量测数据校准方法、装置及设备
US20240427979A1 (en) * 2023-06-26 2024-12-26 Applied Materials, Inc. Substrate stress uniformity management based on overlay error measurements
US20250054798A1 (en) * 2023-08-08 2025-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Bonding system and method
CN117410199B (zh) * 2023-12-15 2024-03-08 合肥晶合集成电路股份有限公司 一种套刻误差的测量方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020132393A1 (en) 1999-09-29 2002-09-19 Manfred Kraxenberger Method for clamping a semiconductor device in a manufacturing process
JP2004513509A (ja) 2000-09-20 2004-04-30 ケーエルエー・テンコール・テクノロジーズ・コーポレーション 半導体製造プロセスのための方法とシステム
JP2011119472A (ja) 2009-12-03 2011-06-16 Panasonic Corp 半導体製造装置
WO2011108703A1 (ja) 2010-03-05 2011-09-09 並木精密宝石株式会社 多層膜付き単結晶基板、多層膜付き単結晶基板の製造方法および素子製造方法
WO2013145348A1 (ja) 2012-03-30 2013-10-03 新東工業株式会社 半導体素子用基板の反り矯正装置及び反り矯正方法
US20140111779A1 (en) 2012-10-19 2014-04-24 Taiwan Semeconductor Manufacturing Company, Ltd. Method of overlay prediction
WO2015021297A1 (en) 2013-08-09 2015-02-12 Tokyo Electron Limited Substrate backside texturing
US20150294917A1 (en) 2014-04-09 2015-10-15 Tokyo Electron Limited Method for Correcting Wafer Bow from Overlay
JP2017069271A (ja) 2015-09-28 2017-04-06 東京エレクトロン株式会社 基板処理方法及び基板処理装置

Family Cites Families (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5851929A (en) * 1996-01-04 1998-12-22 Micron Technology, Inc. Controlling semiconductor structural warpage in rapid thermal processing by selective and dynamic control of a heating source
US5972570A (en) * 1997-07-17 1999-10-26 International Business Machines Corporation Method of photolithographically defining three regions with one mask step and self aligned isolation structure formed thereby
JPH1197506A (ja) * 1997-09-22 1999-04-09 Dainippon Screen Mfg Co Ltd 基板処理装置
JP2001344710A (ja) * 2000-06-05 2001-12-14 Tdk Corp ウエハの平面度制御方法及び薄膜磁気ヘッドの製造方法
AU2001273491A1 (en) 2000-07-16 2002-02-05 Board Of Regents, The University Of Texas System High-resolution overlay alignment methods and systems for imprint lithography
US7169685B2 (en) * 2002-02-25 2007-01-30 Micron Technology, Inc. Wafer back side coating to balance stress from passivation layer on front of wafer and be used as die attach adhesive
US20040144760A1 (en) * 2002-05-17 2004-07-29 Cahill Steven P. Method and system for marking a workpiece such as a semiconductor wafer and laser marker for use therein
KR100487562B1 (ko) * 2003-03-24 2005-05-03 삼성전자주식회사 웨이퍼 휘어짐을 억제할 수 있는 반도체 제조방법
EP1475667A1 (en) * 2003-05-09 2004-11-10 ASML Netherlands B.V. Lithographic apparatus and device manufacturing method
JP2004356386A (ja) 2003-05-29 2004-12-16 Trecenti Technologies Inc 半導体装置およびその製造方法
JP4232605B2 (ja) * 2003-10-30 2009-03-04 住友電気工業株式会社 窒化物半導体基板の製造方法と窒化物半導体基板
US7164200B2 (en) * 2004-02-27 2007-01-16 Agere Systems Inc. Techniques for reducing bowing in power transistor devices
US7184853B2 (en) * 2005-05-18 2007-02-27 Infineon Technologies Richmond, Lp Lithography method and system with correction of overlay offset errors caused by wafer processing
US7853920B2 (en) * 2005-06-03 2010-12-14 Asml Netherlands B.V. Method for detecting, sampling, analyzing, and correcting marginal patterns in integrated circuit manufacturing
US7645546B2 (en) * 2006-02-06 2010-01-12 Macronix International Co., Ltd. Method for determining an overlay correlation set
US7719089B2 (en) * 2006-05-05 2010-05-18 Sony Corporation MOSFET having a channel region with enhanced flexure-induced stress
US7936445B2 (en) 2006-06-19 2011-05-03 Asml Netherlands B.V. Altering pattern data based on measured optical element characteristics
KR100849366B1 (ko) 2006-08-24 2008-07-31 세메스 주식회사 기판을 처리하는 장치 및 방법
KR101108709B1 (ko) * 2007-07-12 2012-01-30 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
US8900715B2 (en) * 2008-06-11 2014-12-02 Infineon Technologies Ag Semiconductor device
KR20110024997A (ko) * 2009-09-03 2011-03-09 주식회사 하이닉스반도체 웨이퍼 휨 방지를 위한 반도체장치 제조 방법
US8768665B2 (en) * 2010-01-08 2014-07-01 Kla-Tencor Technologies Corporation Site based quantification of substrate topography and its relation to lithography defocus and overlay
US8183104B2 (en) 2010-07-07 2012-05-22 Hobbs Christopher C Method for dual-channel nanowire FET device
US20120074523A1 (en) * 2010-09-23 2012-03-29 Michael Goldstein Controlling microelectronic substrate bowing
EP2463892B1 (de) * 2010-12-13 2013-04-03 EV Group E. Thallner GmbH Einrichtung, Vorrichtung und Verfahren zur Ermittlung von Ausrichtungsfehlern
JP2012151670A (ja) * 2011-01-19 2012-08-09 Renesas Electronics Corp 画像投影システム及び半導体集積回路
FR2972848A1 (fr) * 2011-03-18 2012-09-21 Soitec Silicon On Insulator Appareil et procédé de collage par adhésion moléculaire avec minimisation de déformations locales
JP5703896B2 (ja) 2011-03-29 2015-04-22 凸版印刷株式会社 パターン形成方法およびパターン形成体
JP5642628B2 (ja) 2011-05-27 2014-12-17 東京エレクトロン株式会社 基板反り除去装置、基板反り除去方法及び記憶媒体
US9354526B2 (en) * 2011-10-11 2016-05-31 Kla-Tencor Corporation Overlay and semiconductor process control using a wafer geometry metric
US9123567B2 (en) 2011-12-19 2015-09-01 Intel Corporation CMOS implementation of germanium and III-V nanowires and nanoribbons in gate-all-around architecture
US9012284B2 (en) 2011-12-23 2015-04-21 Intel Corporation Nanowire transistor devices and forming techniques
JP5925579B2 (ja) * 2012-04-25 2016-05-25 ルネサスエレクトロニクス株式会社 半導体装置、電子装置、及び画像処理方法
US20140045411A1 (en) * 2012-08-10 2014-02-13 Yevsey SENDERZON Methods of and apparatus for producing wafers
US9430593B2 (en) 2012-10-11 2016-08-30 Kla-Tencor Corporation System and method to emulate finite element model based prediction of in-plane distortions due to semiconductor wafer chucking
WO2014105044A1 (en) * 2012-12-28 2014-07-03 Memc Electronic Materials, Inc. Methods for post - epitaxial warp prediction and control
US9059241B2 (en) * 2013-01-29 2015-06-16 International Business Machines Corporation 3D assembly for interposer bow
US20150192404A1 (en) * 2013-03-31 2015-07-09 Kla-Tencor Corporation Reducing registration error of front and back wafer surfaces utilizing a see-through calibration wafer
JP5924778B2 (ja) * 2013-06-24 2016-05-25 株式会社リガク 単結晶基板の反り測定方法及び測定装置
US20150044783A1 (en) * 2013-08-12 2015-02-12 Micron Technology, Inc. Methods of alleviating adverse stress effects on a wafer, and methods of forming a semiconductor device
JP5934156B2 (ja) * 2013-08-20 2016-06-15 Ｔｏｗａ株式会社 基板の搬送供給方法及び基板の搬送供給装置
US9397051B2 (en) * 2013-12-03 2016-07-19 Invensas Corporation Warpage reduction in structures with electrical circuitry
US9595525B2 (en) 2014-02-10 2017-03-14 International Business Machines Corporation Semiconductor device including nanowire transistors with hybrid channels
US9269607B2 (en) 2014-06-17 2016-02-23 Globalfoundries Inc. Wafer stress control with backside patterning
CN105448762A (zh) * 2014-08-28 2016-03-30 中国科学院微电子研究所 一种衬底翘曲度的调整方法
US9779202B2 (en) * 2015-06-22 2017-10-03 Kla-Tencor Corporation Process-induced asymmetry detection, quantification, and control using patterned wafer geometry measurements
KR102372055B1 (ko) * 2015-06-26 2022-03-08 인텔 코포레이션 가공 실리콘 기판들 상의 gan 디바이스들
US10784100B2 (en) 2016-07-21 2020-09-22 Tokyo Electron Limited Back-side friction reduction of a substrate
JP7164289B2 (ja) 2016-09-05 2022-11-01 東京エレクトロン株式会社 半導体プロセッシング中のオーバレイを制御するための湾曲を制御する応力の位置特定チューニング

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020132393A1 (en) 1999-09-29 2002-09-19 Manfred Kraxenberger Method for clamping a semiconductor device in a manufacturing process
JP2004513509A (ja) 2000-09-20 2004-04-30 ケーエルエー・テンコール・テクノロジーズ・コーポレーション 半導体製造プロセスのための方法とシステム
JP2011119472A (ja) 2009-12-03 2011-06-16 Panasonic Corp 半導体製造装置
WO2011108703A1 (ja) 2010-03-05 2011-09-09 並木精密宝石株式会社 多層膜付き単結晶基板、多層膜付き単結晶基板の製造方法および素子製造方法
WO2013145348A1 (ja) 2012-03-30 2013-10-03 新東工業株式会社 半導体素子用基板の反り矯正装置及び反り矯正方法
US20140111779A1 (en) 2012-10-19 2014-04-24 Taiwan Semeconductor Manufacturing Company, Ltd. Method of overlay prediction
WO2015021297A1 (en) 2013-08-09 2015-02-12 Tokyo Electron Limited Substrate backside texturing
US20150294917A1 (en) 2014-04-09 2015-10-15 Tokyo Electron Limited Method for Correcting Wafer Bow from Overlay
JP2017069271A (ja) 2015-09-28 2017-04-06 東京エレクトロン株式会社 基板処理方法及び基板処理装置

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