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KR20170047690A - 표시 장치 및 그 제조방법 - Google Patents

표시 장치 및 그 제조방법 Download PDF

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KR20170047690A
KR20170047690A KR1020150148083A KR20150148083A KR20170047690A KR 20170047690 A KR20170047690 A KR 20170047690A KR 1020150148083 A KR1020150148083 A KR 1020150148083A KR 20150148083 A KR20150148083 A KR 20150148083A KR 20170047690 A KR20170047690 A KR 20170047690A
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molybdenum oxide
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disposed
molybdenum
barrier layer
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차광민
양수경
양찬우
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삼성디스플레이 주식회사
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Abstract

표시 장치 및 그의 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 표시 장치는 기판, 기판 상에 배치되는 게이트 전극, 게이트 전극 상에 배치된 반도체 패턴, 반도체 패턴 상에 형성되며 데이터 라인, 소스 전극 및 드레인 전극을 포함하는 데이터 배선 및 반도체 패턴과 데이터 배선 사이에 배치되는 제1 배리어층 및 제1 배리어층의 적어도 일측에 배치되는 언더컷을 포함한다.

Description

표시 장치 및 그 제조방법{DISPLAY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 표시 장치 및 그 제조방법에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display, LCD), 유기 발광 표시 장치(Organic Light Emitting Display, OLED) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
그 중 액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 화소 전극과 공통 전극 등 전기장 생성 전극(field generating electrode)이 형성되어 있는 두 장의 기판과 그 사이에 들어 있는 액정층을 포함한다. 액정 표시 장치는 전기장 생성 전극에 전압을 인가하여 액정층에 전기장을 생성하고, 이를 통하여 액정층의 액정 분자들의 방향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다.
한편, 액정 표시 장치는 해상도 등이 커짐에 따라 유리 등의 기판 크기의 대형화 및 우수한 성능을 가진 박막 트랜지스터(TFT: Thin Film Transistor)가 요구된다.
본 발명이 해결하고자 하는 과제는 반도체 패턴 상면의 높이가 균일한 박막 트랜지스터를 포함하는 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 반도체 패턴 상부 오염을 방지할 수 있는 표시 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 상부면 높이가 균일한 박막 트랜지스터를 포함하는 표시 장치를 제조하는 제조 방법을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 표시 장치는 기판, 기판 상에 배치되는 게이트 전극, 게이트 전극 상에 배치된 반도체 패턴, 반도체 패턴 상에 형성되며 데이터 라인, 소스 전극 및 드레인 전극을 포함하는 데이터 배선 및 반도체 패턴과 데이터 배선 사이에 배치되는 제1 배리어층 및 상기 제1 배리어층의 적어도 일측에 배치되는 언더컷을 포함한다.
또한, 상기 제1 배리어층은 산화 몰리브덴을 포함하는 산화 몰리브덴 영역 및 몰리브덴을 포함하되, 상기 산화 몰리브덴을 포함하지 않는 몰리브덴 영역을 포함할 수 있다.
또한, 상기 산화 몰리브덴 영역은 상기 제1 배리어층의 외측에 배치되고, 상기 몰리브덴 영역은 상기 산화 몰리 브덴 영역의 내측에 배치될 수 있다.
또한, 상기 언더컷은 상기 산화 몰리브덴 영역에 배치될 수 있다.
또한, 상기 언더컷이 형성된 상기 제1 배리어층의 측벽은 테이퍼진 형상 또는 역테이퍼진 형상을 가질 수 있다.
또한, 상기 산화 몰리브덴 영역에서 상기 산화 몰리브덴의 농도는 외측에서 내측으로 갈수록 감소할 수 있다.
또한, 상기 반도체 패턴은 몰리브덴을 포함할 수 있다.
또한, 상기 반도체 패턴 상에 상기 소스 전극 또는 상기 드레인 전극과 중첩되는 중첩 영역이 정의되고, 상기 중첩 영역을 제외한 비중첩 영역이 정의되되, 상기 중첩 영역에서의 몰리브덴 농도는 상기 비중첩 영역에서의 몰리브덴 농도보다 클 수 있다.
또한, 상기 비중첩 영역의 상부에서 하부로 갈수록 상기 몰리브덴의 농도가 감소할 수 있다.
또한, 상기 데이터 배선 상에 배치되는 제2 배리어층을 더 포함할 수 있다.
또한, 상기 제2 배리어층은 금속 산화물을 포함할 수 있다.
또한, 상기 데이터 배선은 상기 데이터 배선 외측에 형성되는 산화 영역을 포함할 수 있다.
본 발명의 다른 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치되는 게이트 전극, 상기 게이트 전극 상에 배치되는 반도체 패턴, 상기 반도체 패턴 상에 형성되며, 데이터 라인, 소스 전극 및 드레인 전극을 포함하는 데이터 배선, 상기 데이터 배선과 상기 반도체 패턴 사이에 배치되는 제1 배리어층 및 상기 소스 전극 및 상기 드레인 전극 사이에 배치되는 상기 반도체 패턴층 상에 위치하는 산화 몰리브덴층을 포함한다.
또한, 상기 산화 몰리브덴층은 상기 반도체 패턴층의 상면을 적어도 부분적으로 덮을 수 있다.
또한, 상기 소스 전극과 상기 드레인 전극 사이에 채널부가 형성되고, 상기 산화 몰리브덴층은 상기 채널부와 적어도 부분적으로 중첩될 수 있다.
또한, 상기 제1 배리어층은 산화 몰리브덴을 포함하는 산화 몰리브덴 영역 및 몰리브덴을 포함하되, 상기 산화 몰리브덴을 포함하지 않는 몰리브덴 영역을 포함할 수 있다.
또한, 상기 산화 몰리브덴 영역은 상기 제1 배리어층의 외측에 배치되고, 상기 몰리브덴 영역은 상기 산화 몰리 브덴 영역의 내측에 배치될 수 있다.
또한, 상기 산화 몰리브덴 영역에서 상기 산화 몰리브덴의 농도는 외측에서 내측으로 갈수록 감소할 수 있다.
또한, 상기 반도체 패턴은 몰리브덴을 포함할 수 있다.
본 발명의 일 실시예에 따른 표시 장치의 제조 방법은 게이트 전극, 상기 게이트 전극 상에 배치되는 반도체층, 상기 반도체층 상에 배치되며, 몰리브덴을 포함하는 제1 배리어층, 상기 제1 배리어층 상에 배치되는 도전막 및 상기 도전막 상에 배치된 제2 배리어층이 형성된 기판을 준비하는 단계, 상기 도전막 상에 제1 두께를 갖는 제1 영역 및 상기 제1 두께보다 두꺼운 제2 두께를 갖는 제2 영역을 포함하는 제1 감광막 패턴을 형성하고, 상기 제1 감광막 패턴을 마스크로 하여 상기 반도체층, 상기 제1 배리어층, 상기 도전막 및 상기 제2 배리어층을 식각하여 데이터 라인 및 반도체 패턴을 형성하는 단계, 상기 제1 감광막 패턴의 상기 제1 영역을 제거하여, 상기 도전막의 일부를 노출하는 제2 감광막 패턴을 형성하고, 상기 제2 감광막 패턴을 마스크로 상기 제2 배리어층 및 상기 도전막을 식각하여 소스 전극, 드레인 전극 및 상기 소스 전극과 상기 드레인 전극 사이에 배치되는 채널부를 형성하고 상기 제2 감광막 패턴을 제거하는 단계, 상기 결과물을 산화시켜 상기 채널부에 대응되는 상기 제1 배리어층에 산화 몰리브덴층을 형성하고, 상기 소스 전극, 상기 드레인 전극 및 상기 데이터 라인과 중첩되는 상기 제1 배리어층의 외측에 산화 몰리브덴 영역을 형성하는 단계 및 상기 결과물을 세정하여 상기 산화 몰리브덴층을 적어도 부분적으로 제거하는 단계를 포함한다.
또한, 상기 결과물을 세정하여 상기 산화 몰리브덴층을 적어도 부분적으로 제거하는 단계는 상기 산화 몰리브덴 영역에 언더컷을 형성하는 단계를 포함할 수 있다.
또한, 상기 결과물을 산화시켜 상기 채널부에 대응되는 상기 제1 배리어층에 산화 몰리브덴층을 형성하고, 상기 소스 전극, 상기 드레인 전극 및 상기 데이터 라인과 중첩되는 상기 제1 배리어층의 외측에 산화 몰리브덴 영역을 형성하는 단계는 상기 소스 전극, 상기 드레인 전극 및 상기 데이터 라인의 외측에 산화 영역을 형성하는 단계를 더 포함할 수 있다.
또한, 상기 결과물을 세정하여 상기 산화 몰리브덴 층을 제거하는 단계는 물을 이용하여 세정하는 단계를 포함할 수 있다.
또한, 상기 결과물을 산화시키는 단계 및 상기 결과물을 세정하는 단계는 2회 이상 반복하여 수행될 수 있다.
본 발명의 실시예들에 의하면 적어도 다음과 같은 효과가 있다.
표시 장치에서 반도체 패턴 상면의 높이를 균일하게 유지하여 박막 트랜지스터의 산포를 개선할 수 있다.
표시 장치에서 반도체 패턴 상면의 오염을 방지하여 특성이 우수한 박막 트랜지스터를 확보할 수 있다.
본 발명의 실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 부분 평면도이다.
도 2는 도 1의 Ⅰ-Ⅰ’ 라인을 따라 절단한 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 표시 장치의 단면도이다.
도 4는 도 3의 변형예에 따른 표시 장치의 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 표시 장치의 부분 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 표시 장치의 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 표시 장치의 부분 단면도이다.
도 7a는 본 발명의 다른 실시예에 따른 표시 장치의 부분 단면도이다.
도 8은 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 9는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 단면도이다.
도 10은 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 단면도이다.
도 11은 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 단면도이다.
도 12는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 단면도이다.
도 13은 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 단면도이다.
도 14는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 단면도이다.
도 15는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 단면도이다.
도 16은 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 단면도이다.
도 17은 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이며, 단지 하나의 구성요소를 다른 구성요소와 구별하기 위해 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수 있음은 물론이다.
이하, 첨부된 도면을 참조로 하여 본 발명의 실시예들에 대해 설명한다. 다만, 본 명세서에서는 본 발명에 따른 표시 장치를 액정 표시 장치를 예로 들어 설명하나, 이에 제한되는 것은 아니며 유기 발광 표시 장치의 경우에도 적용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 부분 평면도이다. 도 2는 도 1의 Ⅰ-Ⅰ' 라인을 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(500), 기판(500) 상에 배치되는 게이트 전극(210), 게이트 전극(210) 상에 배치된 반도체 패턴(700), 반도체 패턴(700) 상에 배치되며 데이터 라인(100), 소스 전극(110) 및 드레인 전극(120)을 포함하는 데이터 배선(100, 110, 120, 130) 및 반도체 패턴(700)과 데이터 배선(100, 110, 120, 130) 사이에 배치되는 제1 배리어층(101_1, 111_1, 121_1)을 포함한다.
기판(500)은 투광성을 가진 물질로 형성될 수 있다. 기판(500)은 예컨대, 투명 유리 또는 플라스틱으로 형성될 수 있으나, 이에 제한되는 것은 아니다.
기판(500) 상에는 제1 방향으로 연장되는 게이트 배선이 배치될 수 있다. 도 1에 도시된 바와 같이 제1 방향은 가로 방향일 수 있으나, 제1 방향이 이에 제한되는 것은 아니다. 게이트 배선(200, 210)은 게이트 신호를 전달하는 다수의 게이트 라인(200), 게이트 라인(200)으로부터 돌기 형태로 돌출된 게이트 전극(210), 게이트 라인(200)의 적어도 일단에 배치되는 게이트 끝단(도시하지 않음)을 포함할 수 있다. 게이트 전극(210)은 후술하는 소스 전극(110) 및 드레인 전극(120)과 함께 박막 트랜지스터의 삼단자를 구성할 수 있다.
게이트 배선(200, 210)은 알루미늄 합금을 포함하는 알루미늄(Al) 계열의 금속, 은 합금을 포함하는 은(Ag) 계열의 금속, 구리 합금 포함하는 구리(Cu) 계열의 금속, 몰리브덴 합금을 포함하는 몰리브덴(Mo) 계열 금속, 크롬(Cr), 티타늄(Ti), 및 탄탈륨(Ta) 중 어느 하나 이상을 포함할 수 있다. 다만, 이는 예시적인 것으로 게이트 배선(200, 210)의 재질이 이에 제한되는 것은 아니며, 원하는 표시장치를 구현하기 위해 요구되는 성능을 가진 금속 또는 고분자 물질이 게이트 배선(200, 210)의 재료로서 이용될 수 있다.
게이트 배선(200, 210)은 단일막 구조일 수 있으나, 이에 제한되지 않으며, 이중막, 삼중막 또는 그 이상의 다중막일 수 있다.
게이트 배선(200, 210) 상에는 게이트 절연막(601)이 배치될 수 있다. 게이트 절연막(601)은 게이트 배선(200, 210)을 덮으며, 기판(500)의 전면에 형성될 수 있다.
게이트 절연막(601)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON) 등의 무기 절연물질로 이루어질 있다. 다만, 이는 예시적인 것으로 게이트 절연막(601)의 재질이 이에 제한되는 것은 아니다.
게이트 절연막(601) 상에는 반도체 패턴(700)이 배치될 수 있다. 반도체 패턴(700)은 산화물 반도체를 포함할 수 있다. 구체적으로, 반도체 패턴(700)은 ZnO, InZnO, InGaO, InSnO, ZnSnO, GaSnO, GaZnO, GaZnSnO, GaInZnO 또는 IZTO(InZnTinO) 등의 혼합 산화물을 포함할 수 있다. 다만, 이는 예시적인 것으로 산화물의 종류가 이에 제한되는 것은 아니다.
반도체 패턴(700)이 산화물 반도체를 포함하는 경우, 비정질 규소로 이루어진 경우에 비해 전하의 유효 이동도가 2 내지 100배 정도 크고, 온/오프 전류비가 10^5 내지 10^8의 값을 갖는 등 상대적으로 우수한 특성을 가질 수 있다. 또한, 반도체 패턴(700)이 산화물 반도체를 포함하는 경우, 밴드갭(Band gap)이 약 3.0 내지 3.5eV 이므로 가시광에 대하여 누설 광전류가 발생하지 않는 장점이 있다. 따라서, 산화물 박막 트랜지스터의 순간 잔상을 방지할 수 있고, 산화물 박막 트랜지스터 하부에 광차단막을 형성할 필요가 없으므로, 표시 장치의 개구율을 높일 수 있다.
반도체 패턴(700)은 산화물 반도체의 특성을 향상시키기 위해 주기율표상의 제3 족, 제4 족, 제5 족의 원소 또는 전이원소를 추가적으로 더 포함할 수도 있다.
상술한 산화물 반도체를 구성하는 물질들은 후술하는 데이터 배선(100, 110, 120, 130)과의 오믹 콘택(Ohmic Contact) 특성이 좋으므로 별도의 오믹 콘택층을 형성할 필요가 없어 공정 시간을 단축하고, 공정 비용을 절감할 수 있다. 다만, 이에 제한되는 것은 아니며, 산화물 반도체를 포함하는 반도체 패턴(700)과 데이터 배선(100, 110, 120, 130) 사이에 오믹 콘택층이 개재될 수도 있다.
반도체 패턴(700)은 섬형, 선형 등과 같이 다양한 형상을 가질 수 있다. 반도체 패턴(700)이 선형을 갖는 경우, 반도체 패턴(700)은 데이터 배선(100, 110, 120, 130) 아래에 위치하여 게이트 전극(210) 상부까지 연장될 수 있다.
4매 마스크 공정을 적용하는 예시적인 실시예에서 반도체 패턴(700)은 채널부를 제외한 영역에서 데이터 배선(100, 110, 120, 130)과 실질적으로 동일한 형상으로 패터닝될 수 있다. 다시 말하면, 반도체 패턴(700)은 채널부를 제외한 전 영역에서 데이터 배선(100, 110, 120, 130)과 중첩되도록 배치될 수 있다.
본 명세서에서는 설명의 편의를 위해 4매 마스크 공정을 적용한 경우를 예시하고 있지만, 본원의 권리 범위가 이에 제한되는 것은 아니다. 예컨대, 3매 또는 5매 마스크 공정을 적용한 경우에도 본원의 핵심 사상이 유지될 수 있다. 즉, 4매 마스크 공정을 대체하여 3매 공정 또는 5매 공정을 적용하거나 위의 공정을 혼용하는 것은 당업자에게 자명한 일이다.
반도체 패턴(700) 및 게이트 절연막(601) 상에는 제1 배리어층(111_1, 121_1, 101_1)이 배치될 수 있다. 제1 배리어층(111_1, 121_1, 101_1)은 후술하는 데이터 배선(100, 110, 120, 130)과 전부 중첩되거나, 데이터 배선(100, 110, 120, 130)의 일부와 중첩될 수 있다.
제1 배리어층(111_1, 121_1, 101_1)은 몰리브덴(Mo) 및 산화몰리브덴을 포함할 수 있다. 또한, 제1 배리어층(111_1, 121_1, 101_1)은 산화몰리브덴 영역과 몰리브덴 영역을 포함할 수 있다. 여기서, 상기 몰리브덴 영역은 몰리브덴을 포함하되, 산화몰리브덴은 포함하지 않는 영역이다. 상기 산화몰리브덴 영역은 산화몰리브덴만으로 이루어지거나, 산화몰리브덴과 몰리브덴이 혼재하는 영역이다.
도 2를 참조하면, 제1 배리어층(111_1, 121_1, 101_1)은 소스 전극(110), 드레인 전극(120), 드레인 전극 확장부(130) 및 데이터 라인(100)과 중첩하도록 배치될 수 있다. 도 2는 제1 배리어층(111_1, 121_1, 101_1)이 소스 전극(110), 드레인 전극(120) 및 데이터 라인(100) 전부와 중첩하는 경우를 도시하고 있지만, 다른 예시적인 실시예에서 제1 배리어층(111_1, 121_1, 101_1)은 소스 전극(110), 드레인 전극(120) 및 데이터 라인(100)의 일부와 중첩할 수도 있다.
구체적으로, 소스 전극(110) 하부에 소스 전극(100)과 중첩되도록 제1 배리어층(111_1)이 배치될 수 있다. 제1 배리어층(111_1)의 양측벽은 소스 전극(110)의 양측벽과 정렬될 수 있으나, 이에 제한되는 것은 아니다. 예시적인 실시예에서 제1 배리어층(111_1)의 외측은 산화 몰리브덴으로 내측은 몰리브덴으로 이루어질 수 있다. 이에 대해서는 후술하기로 한다.
또한, 드레인 전극(120) 및 드레인 전극 확장부(130)의 하부에도 드레인 전극(120) 및 드레인 전극 확장부(130)와 중첩되도록 제1 배리어층(121_1)이 배치될 수 있다. 제1 배리어층(121_1)의 양측벽은 드레인 전극(120) 및 드레인 전극 확장부(130)의 양측벽과 정렬될 수 있으나, 이에 제한되는 것은 아니다. 예시적인 실시예에서 제1 배리어층(121_1)의 외측은 산화 몰리브덴으로 내측은 몰리브덴으로 이루어질 수 있다.
또한, 데이터 라인(100)의 하부에도 데이터 라인(100)과 중첩되도록 제1 배리어층(101_1)이 배치될 수 있다. 제1 배리어층(101_1)의 양측벽은 데이터 라인(100)의 양측벽과 정렬될 수 있으나, 이에 제한되는 것은 아니다. 예시적인 실시예에서 제1 배리어층(101_1)의 외측은 산화 몰리브덴으로 내측은 몰리브덴으로 이루어질 수 있다.
반도체 패턴(700), 게이트 절연막(601) 및 제1 배리어층(111_1, 121_1, 101_1) 상에는 데이터 배선(100, 110, 120, 130)이 배치될 수 있다. 데이터 배선(100, 110, 120, 130)은 제2 방향, 예컨대, 세로 방향으로 연장되어 게이트 라인(200)과 교차하는 데이터 라인(200), 데이터 라인(200)으로부터 가지 형태로 분지되어 반도체 패턴(700)의 상부까지 연장되어 있는 소스 전극(110), 소스 전극(110)과 분리되어 있으며 게이트 전극(210) 또는 박막 트랜지스터의 채널부를 중심으로 반도체 패턴(700) 상부에 소스 전극(110)과 대향하도록 배치된 드레인 전극(120), 및 드레인 전극(120)으로부터 연장되어 후술하는 화소 전극(300)과 전기적으로 접촉하는 드레인 전극 확장부(130)를 포함할 수 있다. 드레인 전극 확장부(130)는 드레인 전극(120)에 비해 상대적으로 넓은 폭을 가져, 화소 전극(300)과 보다 안정적인 전기적 접촉을 가능하게 한다.
데이터 배선(100, 110, 120, 130)은 니켈(Ni), 코발트(Co), 티탄(Ti), 은(Ag), 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 베릴륨(Be), 니오브(Nb), 금(Au), 철(Fe), 셀렌(Se) 또는 탄탈(Ta) 등으로 이루어진 단일막 또는 다중막 구조를 가질 수 있다. 또한, 상기 금속에 티탄(Ti), 지르코늄(Zr), 텅스텐(W), 탄탈(Ta), 니오브(Nb), 백금(Pt), 하프늄(Hf), 산소(O) 및 질소(N)로 이루어진 군에서 선택된 하나 이상의 원소를 포함시켜 형성한 합금도 적용할 수 있다. 다만, 상기한 재료는 예시적인 것으로, 데이터 배선(100, 110, 120, 130)의 재질이 이에 제한되는 것은 아니다.
데이터 배선(100, 110, 120, 130) 상에는 제2 배리어층(112, 122, 102)이 배치될 수 있다. 제2 배리어층(112, 122, 102)은 데이터 배선(100, 110, 120, 130)의 전부 또는 일부와 중첩되도록 배치될 수 있다. 즉, 예시적인 실시예에서 제2 배리어층(112, 122, 102), 데이터 배선(100, 110, 120, 130) 및 제1 배리어층(111_1, 121_1, 101_1)은 서로 중첩되어 삼중층을 이룰 수 있다. 제2 배리어층(112, 122, 102)의 양측벽은 데이터 배선(100, 110, 120, 130)의 양측벽과 정렬될 수 있으나, 이에 제한되는 아니며 상대적으로 돌출되거나, 상대적으로 내측에 배치될 수도 있다.
제2 배리어층(112, 122, 102)은 금속 산화물로 형성될 수 있다. 제2 배리어층(112, 122, 102)이 금속 산화물로 형성되는 경우, 제2 배리어층(112, 122, 102)은 기판을 산화 처리하는 과정(Oxidation)과정에서 하부에 배치되는 데이터 배선(100, 110, 120, 130)이 산화되는 것을 방지할 수 있다.
도 1은 하나의 화소에 하나의 박막 트랜지스터가 배치되는 경우를 예시하지만, 본 발명의 범위가 이에 제한되지 않음은 물론이다. 즉, 다른 예시적인 실시예에서 하나의 화소에 배치되는 박막 트랜지스터의 개수는 복수일 수 있다. 박막 트랜지스터가 복수인 경우, 복수인 박막 트랜지스터 전부가 본 발명의 몇몇 실시예에 따른 표시 장치에 적용되는 박막 트랜지스터일 수 있고, 복수의 박막 트랜지스터 중 일부만이 본 발명의 몇몇 실시예에 따른 표시 장치에 적용되는 박막 트랜지스터일 수 있다. 즉, 하나의 화소에 세 개의 박막 트랜지스터가 배치되는 예시적인 실시예에서 본 발명의 몇몇 실시예에 따른 표시 장치에 적용되는 박막 트랜지스터는 한 개 이상 세 개 이하일 수 있다.
데이터 배선(100, 110, 120, 130), 제2 배리어층(112, 122, 102) 및 반도체 패턴(700) 상부에는 패시베이션막(602)이 배치될 수 있다. 패시베이션막(602)은 무기 절연 물질을 포함할 수 있다. 예를 들어, 패시베이션막(602)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 산질화 알루미늄, 산질화 티탄, 산질화 지르코늄, 산질화 하프늄, 산질화 탄탈 및 산질화 텅스텐 등으로 이루어질 수 있다. 다만, 이는 예시적인 것으로 패시베이션막(602)의 재질이 이제 제한되는 것은 아니다.
패시베이션막(602)에는 드레인 전극 확장부(130)를 노출시키는 컨택홀이 형성될 수 있다.
패시베이션막(602) 상에는 화소 전극(300)이 배치될 수 있다. 화소 전극(300)은 패시베이션막(602)에 형성된 컨택홀(140)을 통해 드레인 전극(120)과 전기적으로 연결될 수 있다.
예시적인 실시예에서 화소 전극(300)은 ITO(Indium Tin Oxide)또는 IZO(Indium Zinc Oxide) 등의 투명 도전체 또는 알루미늄 등의 반사성 도전체로 형성될 수 있다.
도 1은 화소 전극(300)이 평판 형상을 가지는 경우를 예시하지만, 화소 전극의 형상은 이에 제한되지 않는다. 즉, 다른 예시적인 실시예에서 화소 전극은 하나 이상의 슬릿을 갖는 구조일 수 있다. 또한, 또 다른 예시적인 실시예에서 화소 전극은 하나 이상 배치될 수 있으며, 이 경우, 복수의 화소 전극에 서로 다른 전압이 인가될 수도 있다.
이하, 본 발명의 다른 실시예들에 대해 설명한다. 이하의 실시예에서 이미 설명한 구성과 동일한 구성에 대해서는 동일한 참조 번호로서 지칭하며, 중복 설명은 생략하거나 간략화하기로 한다.
도 3은 본 발명의 다른 실시예에 따른 표시 장치의 단면도이다.
도 3을 참조하면, 본 발명의 다른 실시예에 따른 표시 장치는 제1 배리어층(111_2, 121_2, 101_2)의 적어도 일측에 형성된 언더컷(132)을 포함할 수 있다. 다시 말하면, 제1 배리어층(111_2, 121_2, 101_2)의 측벽이 데이터 배선(110, 120, 100, 130)의 측벽에 비해 상대적으로 내측에 배치될 수 있다.
예시적인 실시예에서 제1 배리어층(111_2, 121_2, 101_2)의 측벽은 데이터 배선(110, 120, 100)의 측벽에 비해 상대적으로 내측에 배치될 수 있다. 다시 말하면, 데이터 배선(110, 120, 100)의 측벽이 제1 배리어층(111_2, 121_2, 101_2)의 측벽에 비해 상대적으로 돌출될 수 있다. 이와 같은 특징은 후술하는 제조 방법에 기인한 것일 수 있으나, 이에 제한되는 것은 아니다.
언더컷(132)은 제1 배리어층(111_2, 121_2, 101_2)의 양 측벽에 형성될 수 있다. 도 3은 제1 배리어층(111_2, 121_2, 101_2)의 양측벽 모두에 언더컷(132)이 형성된 것을 예시하나, 이에 제한되는 것은 아니다. 즉, 언더컷(132)은 소스 전극(110) 하부에 배치된 제1 배리어층(111_2), 드레인 전극(120) 하부에 배치되는 제1 배리어층(121_2) 및 데이터 라인(100) 하부에 배치되는 제1 배리어층(101_2)으로 이루어진 군에서 선택된 하나 이상의 제1 배리어층 측벽에만 형성될 수도 있다, 또한, 언더컷(132)은 제1 배리어층(111_2, 121_2, 101_2)의 일측벽에만 형성될 수도 있다. 즉, 제1 배리어층(111_2, 121_2, 101_2)의 하나의 측벽은 데이터 배선(110, 120, 100)의 측벽과 정렬되고, 다른 측벽에는 언더컷(132)이 형성될 수도 있다. 제1 배리어층(111_2, 121_2, 101_2)은 몰리브덴(Mo) 및 산화몰리브덴을 포함할 수 있다. 다시 말하면, 제1 배리어층(111_2, 121_2, 101_2)은 산화 몰리브덴을 포함하는 산화몰리브덴 영역과 몰리브덴을 포함하되, 산화 몰리브덴을 포함하지 않는 몰리브덴 영역을 포함할 수 있다. 즉, 산화 몰리브덴 영역은 산화 몰리브덴 만으로 이루어지 거나, 산화 몰리브덴 및 몰리브덴이 혼재할 수 있다. 또한, 언더컷(132)은 산화몰리브덴 영역에 형성될 수 있다. 즉, 후술하는 물 세정 공정에서 산화몰리브덴은 물에 씻겨 나갈 수 있는데, 산화 몰리브덴 영역에 형성된 언더컷(132)은 이에 기인한 것일 수 있다.
언더컷(132)이 형성된 제1 배리어층(111_2, 121_2, 101_2)의 측벽은 테이퍼질 수 있다. 다시 말하면, 제1 배리어층(111_2, 121_2, 101_2)의 측벽은 상향 경사질 수 있다. 즉, 제1 배리어층(111_2, 121_2, 101_2)의 측벽 상단은 하단에 비해 상대적으로 내측에 배치될 수 있다.
도 4는 도 3의 변형예에 따른 표시 장치의 단면도이다. 도 4를 참조하면, 제1 배리어층(111_3, 121_3, 101_3)의 양측에 형성된 언더컷(133)이 형성되되, 언더컷(133)이 형성된 제1 배리어층(111_3, 121_3, 101_3)의 양측벽이 역테이퍼 형상을 갖는 점이 도 3의 실시예와 다른 점이다.
언더 컷(133)은 제1 배리어층(111_3, 121_3, 101_3)의 양 측벽에 형성될 수 있다. 도 4는 제1 배리어층(111_3, 121_3, 101_3)의 양측벽 모두에 언더컷(133)이 형성된 것을 예시하나, 이에 제한되는 것은 아니다. 즉, 언더컷(133)은 소스 전극(110) 하부에 배치된 제1 배리어층(111_3), 드레인 전극(120) 하부에 배치되는 제1 배리어층(121_3) 및 데이터 라인(100) 하부에 배치되는 제1 배리어층(101_3)으로 이루어진 군에서 선택된 하나 이상의 측벽에만 형성될 수도 있다. 또한, 제1 배리어층(111_3, 121_3, 101_3)의 일측벽에만 형성될 수도 있다. 즉, 제1 배리어층(111_3, 121_3, 101_3)의 하나의 측벽은 데이터 배선(110, 120, 100)의 측벽과 정렬되고, 다른 측벽에는 언더컷(133)이 형성될 수도 있다.
언더컷(133)이 형성된 제1 배리어층(111_3, 121_3, 101_3)의 측벽은 역테이퍼질 수 있다. 다시 말하면, 제1 배리어층(111_3, 121_3, 101_3)의 측벽은 하향 경사질 수 있다. 즉, 제1 배리어층(111_3, 121_3, 101_3)의 측벽 상단은 하단에 비해 상대적으로 외측에 배치될 수 있다.
제1 배리어층(111_3, 121_3, 101_3)은 몰리브덴(Mo) 및 산화몰리브덴을 포함할 수 있다. 다시 말하면, 제1 배리어층(111_3, 121_3, 101_3)은 산화 몰리브덴을 포함하는 산화몰리브덴 영역과 몰리브덴을 포함하되, 산화 몰리브덴을 포함하지 않는 몰리브덴 영역을 포함할 수 있다. 즉, 산화 몰리브덴 영역은 산화 몰리브덴 만으로 이루어지 거나, 산화 몰리브덴 및 몰리브덴이 혼재할 수 있다. 또한, 언더컷(133)은 산화몰리브덴 영역에 형성될 수 있다. 즉, 후술하는 물 세정 공정에서 산화몰리브덴은 물에 씻겨 나갈 수 있는데, 산화몰리브덴 영역에 형성된 언더컷(133)은 이에 기인한 것일 수 있다.
도 5는 본 발명의 다른 실시예에 따른 표시 장치의 부분 단면도이다.
도 5를 참조하면, 본 발명의 다른 실시예에 따른 표시 장치는 제1 배리어층(111_4, 121_4, 101_4)의 외측에 산화 몰리브덴 영역(A1)이 배치되고, 내측에 몰리브덴 영역(A2)이 배치될 수 있다.
도 5에서 외측이라 함은 제1 배리어층(111_4, 121_4, 101_4)의 측벽이 있는 부분을 포함하여 측벽 근처의 일부 영역일 수 있으며, 내측은 외측을 제외한 중심부 영역일 수 있다. 다시 말하면, 소스 전극(110) 하부의 제1 배리어층(111_4)은 상대적으로 내측에 배치된 몰리브덴 영역(A2)과 몰리브덴 영역(A2)의 바깥쪽에 배치되는 산화 몰리브덴 영역(A1)을 포함할 수 있다. 산화 몰리브덴 영역(A1)이 산화 몰리브덴을 포함하고, 몰리브덴 영역(A2)가 몰리브덴을 포함하되, 산화몰리브덴을 포함하지 않음은 앞서 설명한 바와 같다. 즉, 산화 몰리브덴 영역(A1)은 산화 몰리브덴만으로 이루어지 거나, 산화 몰리브덴 및 몰리브덴이 혼재할 수 있다.
드레인 전극(120) 하부의 제1 배리어층(121_4)도 상대적으로 내측에 배치된 몰리브덴 영역(A2)과 몰리브덴 영역(A2)의 바깥쪽에 배치되는 산화 몰리브덴 영역(A1)을 포함할 수 있다. 산화 몰리브덴 영역(A1)이 산화 몰리브덴을 포함하고, 몰리브덴 영역(A2)가 몰리브덴을 포함하되, 산화몰리브덴을 포함하지 않음은 앞서 설명한 바와 같다. 즉, 산화 몰리브덴 영역(A1)은 산화 몰리브덴만으로 이루어지 거나, 산화 몰리브덴 및 몰리브덴이 혼재할 수 있다.
데이터 라인(100) 하부의 제1 배리어층(101_4)도 상대적으로 내측에 배치된 몰리브덴 영역(A2)과 몰리브덴 영역(A2)의 바깥쪽에 배치되는 산화 몰리브덴 영역(A1)을 포함할 수 있다. 산화 몰리브덴 영역(A1)이 산화 몰리브덴을 포함하고, 몰리브덴 영역(A2)가 몰리브덴을 포함하되, 산화몰리브덴을 포함하지 않음은 앞서 설명한 바와 같다. 즉, 산화 몰리브덴 영역(A1)은 산화 몰리브덴만으로 이루어지 거나, 산화 몰리브덴 및 몰리브덴이 혼재할 수 있다.
도 6은 본 발명의 다른 실시예에 따른 표시 장치의 단면도이다.
도 6을 참조하면, 본 발명의 다른 실시예에 따른 표시 장치는 반도체 패턴이 몰리브덴을 포함할 수 있다.
예시적인 실시예에서, 반도체 패턴(701)은 산화물 반도체 이외에 몰리브덴을 더 포함할 수 있다. 이와 같은 몰리브덴은 제1 배리어층(111_4, 121_4, 101_4)으로부터 반도체 패턴(701)으로 확산된 것일 수 있으나, 이에 제한되는 것은 아니다.
반도체 패턴(701)에 포함된 몰리브덴의 농도는 반도체 패턴(701)상부가 반도체 패턴(701)하부에 비해 상대적으로 높을 수 있다. 즉, 예시적인 실시예에서, 몰리브덴의 농도는 반도체 패턴(701) 상부에서 반도체 패턴(701) 하부로 갈수록 점진적으로 감소할 수 있다. 그 결과, 반도체 패턴(701) 하부의 몰리브덴 농도는 반도체 패턴(70) 상부의 몰리브덴 농도에 비해 작거나, 0일 수 있다. 즉, 반도체 패턴(701)의 하부는 몰리브덴을 전혀 포함하지 않을 수도 있다.
본 실시예에 따른 반도체 패턴(701)에는 소스 전극(110) 또는 드레인 전극(120)과 중첩되는 중첩 영역(A4)과 중첩 영역(A4)을 제외한 나머지 영역, 즉, 채널부에 대응되는 비중첩 영역(A3)이 정의될 수 있다. 예시적인 실시예에서 중첩 영역(A4)의 몰리브덴 농도는 비중첩 영역(A3)의 몰리브덴 농도에 비해 클 수 있다. 이는 후술하는 제조 방법에 기인한 것일 수 있으나, 이에 제한되는 것은 아니다.
도 7은 본 발명의 다른 실시예에 따른 표시 장치의 부분 단면도이다.
도 7을 참조하면, 본 발명의 다른 실시예에 따른 표시 장치는 데이터 배선이 적어도 부분적으로 산화된 산화 영역(A5)을 포함할 수 있다.
예시적인 실시예에서 데이터 배선(110_1, 120_1, 100_1)은 적어도 부분적으로 산화될 수 있다. (이하에서는 적어도 부분적으로 산화된 부분을 산화 영역(A5)으로 지칭하기로 한다. 데이터 배선(110_1, 120_1, 100_1)의 산화 영역은 데이터 배선(110_1, 120_1, 100_1) 외측에 배치될 수 있다.
도 7은 의 데이터 배선(110_1, 120_1, 100_1) 양측벽 모두에 산화 영역(A5)이 형성된 것을 예시하나, 이에 제한되는 것은 아니다. 즉, 산화 영역(A5)은 소스 전극(110_1), 드레인 전극(120_1) 및 데이터 라인(100_1)으로 이루어진 군에서 선택된 하나 이상의 데이터 배선의 측벽에만 형성될 수도 있다, 또한, 산화 영역(A5)은 데이터 배선(110_1, 120_1, 100_1)의 일측벽에만 형성될 수도 있다.
도 7a는 본 발명의 다른 실시예에 따른 표시 장치의 단면도이다.
도 7a를 참조하면, 본 발명의 다른 실시예에 따른 표시 장치는 소스 전극(110)과 드레인 전극(120)사이에 산화 몰리브덴층(152)이 배치되는 점이 도 2의 실시예와 다른 점이다.
산화 몰리브덴층(152)은 반도체 패턴(700) 상에 배치될 수 있다. 구체적으로, 산화 몰리브덴층(152)은 소스 전극(110)과 드레인 전극(120)에 의해 노출되는 반도체 패턴(700)의 상면을 적어도 부분적으로 덮도록 배치될 수 있다.
이에 따라 산화 몰리브덴층(152)은 채널부(190)와 적어도 부분적으로 중첩될 수 있다.
산화 몰리브덴층(152)은 산화 몰리브덴만으로 이루어질 수 있다.
산화 몰리브덴층(152)의 두께는 인접하는 소스 전극과 중첩하는 제1 배리어층(111_1) 및 드레인 전극과 중첩하는 제1 배리어층(121_1)의 두께의 비해 상대적으로 얇을 수 있다. 이는 후술하는 본 발명의 몇몇 실시예에 따른 표시 장치의 제조 방법에 기인하는 것일 수 있으나, 이에 제한되는 것은 아니다.
이와 같이, 산화 몰리브덴층이(152) 반도체 패턴(700) 상에 배치되는 경우, 데이터 배선을 형성하는 금속 물질이 반도체 패턴(700) 상면으로 확산되어, 반도체 패턴(700)의 전기적 특성 저하를 유발하는 것을 방지할 수 있다.
도 8은 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 8은 본 발명의 일 실시예에 따른 표시 장치가 VA 모드인 경우를 예시한다.
도 8을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(500)과 대향되는 상부 기판(900), 상부 기판(900) 상에 배치되는 블랙 매트릭스(800), 컬러 필터(850), 오버코트막(820) 및 공통 전극(810)을 더 포함할 수 있다.
즉, 상부 기판(900) 상에는 빛샘과 인접한 화소 영역들 사이의 광 간섭을 방지하기 위한 차광 부재로서 블랙 매트릭스(800)가 배치될 수 있다. 또한, 각 단위 화소 마다 적색, 녹색, 청색의 컬러 필터(850)이 배치될 수 있다. 블랙 매트릭스(800)와 컬러 필터(850) 상에는 유기 물질로 이루어진 오버코트 막(820)이 배치될 수 있다. 본 실시예에서 오버코트 막(820)은 기 공지된 오버코트 막(820) 또는 이들의 자명한 조합일 수 있으므로, 이에 대한 자세한 설명은 생략하기로 한다.
오버코트 막(820) 상에는 공통 전극(810)이 배치될 수 있다. 공통 전극은 전면 전극일 수 있으며, ITO(Indium Tin Oxide)또는 IZO(Indium Zinc Oxide) 등의 투명 도전체 또는 알루미늄 등의 반사성 도전체로 형성될 수 있다.
도 8은 상부 기판(900)에 컬러 필터(850)와 블랙 매트릭스(800)에 배치된 것을 예시하지만, 다른 예시적인 실시예에서 컬러 필터(850) 및/또는 블랙 매트릭스(800)는 기판(500) 상에 배치될 수도 있다. 즉, 본 발명의 몇몇 실시예에 따른 표시 장치는 COA모드, BCS 모드의 액정 표시 장치에도 적용이 가능하다.
또한, 도 8은 공통 전극(810)이 상부 기판(900) 상에 배치된 경우를 예시하지만, 이에 제한되지 않으며, 다른 예시적인 실시예에서 공통 전극은 기판(500) 상에 배치될 수 있다. 즉, 본 발명의 몇몇 실시예에 따른 표시 장치는 IPS 모드나 PLS 모드의 액정 표시 장치에도 적용이 가능하다.
이하에서는, 본 발명의 일 실시예에 따른 표시 장치의 제조 방법에 대해 설명하기로 한다. 이하에서 설명하는 구성의 일부는 앞서 본 발명의 몇몇 실시예에 따른 표시 장치의 구성과 동일할 수 있으며, 중복 설명을 피하기 위해 일부 구성에 대한 설명은 생략될 수 있다.
도 9 내지 도 17은 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 위한 단면도이다.
도 9 내지 도 17을 참조하면, 본 발명의 일 실시예에 따른 표시 장치의 제조 방법은 게이트 전극, 상기 게이트 전극 상에 배치되는 반도체층, 상기 반도체층 상에 배치되며, 몰리브덴을 포함하는 제1 배리어층, 상기 제1 배리어층 상에 배치된 도전막 및 상기 도전막 상에 배치된 제2 배리어층이 형성된 기판을 준비하는 단계, 상기 도전막 상에 제1 두께를 갖는 제1 영역 및 상기 제1 두께보다 두꺼운 제2 두께를 갖는 제2 영역을 포함하는 제1 감광막 패턴을 형성하고, 상기 제1 감광막 패턴을 마스크로 하여 상기 반도체층, 상기 제1 배리어층, 상기 도전막 및 상기 제2 배리어층을 식각하여 데이터 라인 및 반도체 패턴을 형성하는 단계, 제1 감광막 패턴의 상기 제1 영역을 제거하여 상기 도전막의 일부를 노출하는 제2 감광막 패턴을 형성하고, 상기 제2 감광막 패턴을 마스크로 상기 제2 배리어층 및 상기 도전막을 식각하여 소스 전극, 드레인 전극 및 상기 소스 전극과 상기 드레인 전극 사이에 배치되는 채널부를 형성하고 상기 제2 감광막 패턴을 제거하는 단계, 상기 결과물을 산화시켜 상기 채널부에 대응되는 상기 제1 배리어층에 산화 몰리브덴층을 형성하고, 상기 소스 전극, 상기 드레인 전극 및 상기 데이터 라인과 중첩되는 상기 제1 배리어층의 외측에 산화 몰리브덴 영역을 형성하는 단계 및 상기 결과물을 세정하여 상기 산화 몰리브덴층을 적어도 부분적으로 제거하는 단계를 포함한다.
도 9를 참조하면, 먼저, 기판(500) 상에 게이트 전극(210)을 포함하는 게이트 배선을 형성한다. 게이트 배선은 기판(500) 상에 게이트 도전체층을 형성하고, 패터닝하는 것에 의해 형성될 수 있다. 게이트 도전체층은 앞서 설명한 금속 물질들을 스퍼터링이나 화학 기상 증착 등의 방법으로 증착하는 방식으로 형성될 수 있다. 게이트 도전체층의 패터닝은 사진 식각 공정으로 이루어질 수 있다.
이어서, 게이트 전극(210) 상에 게이트 절연막(601), 반도체층(710), 제1 배리어층(150), 도전막(160) 및 제2 배리어층(170)을 순차적으로 형성한다.
반도체층(710)은 후에 식각되어 앞서 설명한 본 발명의 몇몇 실시예에 따른 표시 장치의 반도체 패턴이 될 수 있다. 제1 배리어층(150) 및 제2 배리어층(170)도 식각되어 앞서 설명한 본 발명의 몇몇 실시예에 따른 표시 장치의 제1 배리어층 및 제2 배리어층이 될 수 있다. 또한, 도전막(160)은 식각되어 앞서 설명한 본 발명의 몇몇 실시예에 따른 데이터 배선을 형성할 수 있다. 이에 대한 구체적인 설명은 뒤에서 단계적으로 하기로 한다.
게이트 전극(210) 상에 게이트 절연막(601), 반도체층(710) 제1 배리어층(150), 도전막(160) 및 제2 배리어층(170)이 순차적으로 배치된 기판(500)의 도전막(160) 상에 제1 감광막 패턴(PR1)이 배치될 수 있다. 제1 감광막 패턴(PR1)은 감광막을 도포하고, 상기 감광막을 하프톤 마스크(도시하지 않음)나 슬릿 마스크(도시하지 않음)을 이용하여 노광 및 현상함으로써 얻어질 수 있다. 제1 감광막 패턴(PR1)은 제1 두께(d1)를 갖는 제1 영역(a1)과 제1 두께보다 두꺼운 제2 두께(d2)를 갖는 제2 영역(a2)을 포함할 수 있다. 예시적인 실시예에서 제1 영역(a1)은 박막 트랜지스터의 채널부에 대응되는 부분에 위치하고, 제2 영역(a2)은 데이터 배선이 잔류할 부분에 위치할 수 있다.
다음으로, 도 10을 참조하면 제1 감광막 패턴(PR1)을 마스크로 하여, 반도체층(710), 제1 배리어층(150), 도전막(160) 및 제2 배리어층(170)을 식각한다. 예시적인 실시예에서 상기의 식각 공정은 습식 식각(wet etch)일 수 있으나, 이에 제한되지 않으며, 건식 식각(dry etch)을 적용할 수도 있다. 또한, 습식 식각과 건식 식각을 혼용할 수도 있다. 즉, 다른 예시적인 실시예에서, 습식 식각으로 제1 배리어층(150), 도전막(160) 및 제2 배리어층(170)을 습식 식각하고, 반도체층(710)을 건식식각할 수도 있다. 다만, 이는 예시적인 것으로 본 발명의 범위가 이에 제한되지는 않는다.
상기의 식각 공정을 통해 반도체층(710), 제1 배리어층(150), 도전막 및 제2 배리어층(170)이 식각되어 패턴을 형성하고, 게이트 절연막(601)은 잔류한다. 또한, 상기의 식각 공정을 통해 반도체 패턴(700) 및 반도체 패턴(700)과 중첩된 데이터 라인(100)이 형성될 수 있다.
이어서, 도 11을 참조하면, 제1 감광막 패턴(PR1)의 두께를 전반적으로 감소시켜 제1 영역(a1)이 제거된 제2 감광막 패턴(PR2)를 형성한다. 그 결과, 채널부에 대응하는 부분에서 제2 배리어층(170)이 노출될 수 있다. 제1 감광막 패턴(PR1)의 두께를 전반적으로 감소시켜 제1 영역(a1)이 제거된 제2 감광막 패턴(PR2)을 형성하는 것은 에치백(etch back)이나 애싱(ashing)공정을 통해 할 수 있지만, 이는 예시적인 것으로 제2 감광막 패턴(PR2)을 형성하는 방법이 이에 제한되는 것은 아니다. 이어서, 도 12를 참조하면, 제2 감광막 패턴(PR2)를 마스크로 하여 노출된 제2 배리어층(170) 및 도전막(160)을 식각하는 단계가 진행된다. 상기의 식각 공정은 습식식각일 수 있으나, 이에 제한되는 것은 아니다. 다만, 상기의 식각 공정을 통해 제2 배리어층(170) 및 도전막(160)은 식각되지만, 제1 배리어층(150)은 식각되지 않고 잔류한다. 또한, 상기의 식각 공정에 의해 소스 전극(110)과 드레인 전극(120)이 형성되며, 소스 전극(110)과 드레인 전극(120)은 상기의 식각 공정에 의해 형성된 채널부(190)를 사이에 두고 이격되어 배치된다. 이후, 제2 감광막 패턴(PR2)은 제거될 수 있다. (도 13 참조)
이어서, 도 14를 참조하면, 제2 감광막 패턴(PR2)이 제거된 결과물을 산화 처리하는 단계가 진행될 수 있다. 상기 결과물을 산화처리하는 단계는 Plasma를 이용하여 수행할 수 있다. 상기 결과물을 산화 처리하는 공정은 상기 결과물 전면에 걸쳐 이루어지거나, 특정 부분만을 선별하여 이루어질 수 있다.
이어서 도 15를 참조하면, 도 15는 산화 처리 공정을 거친 후의 상태를 도시한다. 도 14에 도시된 바에 따라 결과물을 전면적으로 산화처리하면, 도 15에 도시된 바와 같은 상태가 될 수 있다. 구체적으로, 데이터 배선(100, 110, 120, 130)하부에 배치된 제1 배리어층(101_1, 111_1, 121_1)의 외측에 산화 몰리 브덴 영역(A1)이 배치될 수 있다. (이에 대한 자세한 설명은 도 5 참조)
또한, 데이터 배선(100, 110, 120, 130)외측에 산화 영역(A5)이 형성될 수 있다. (이에 대한 자세한 설명은 도 7 참조)
이에 더하여, 채널부(190)에 배치되는 제1 배리어층(150)이 산화되어 산화 몰리브덴층(151)이 형성될 수 있다.
이어서, 도 16을 참조하면, 상기 결과물을 세정하는 단계가 진행된다. 예시적인 실시예에서 세정액으로 물을 사용할 수 있다. 물을 사용하는 경우, 다른 구성에 피해를 주지 않고, 산화 몰리브덴층(151)을 적어도 부분적으로 제거할 수 있다.
도 17을 참조하면, 물을 이용한 세정으로 산화 몰리브덴층(151)을 적어도 부분적으로 제거할 수 있다. 도 17은 산화 몰리브덴층(151)이 완전히 제거되는 경우를 예시하나. 이에 제한되는 것은 아니며, 다른 실시예에서 산화 몰리브덴층(151)은 적어도 부분적으로 잔류할 수도 있다. 산화 몰리브덴층(151)이 잔류하는 경우 그 구체적인 구조는 도 7a에서 설명한 바와 실질적으로 동일할 수 있다.
본 발명의 일 실시예에 따른 표시 장치의 제조 방법은 한 번의 산화 처리 후 한 번의 세정 공정을 수행하는 것으로 설명하였지만, 이에 제한되는 것은 아니다. 즉, 산화 처리 후 세정 공정은 1회 이상 반복될 수 있으며, 산화 몰리브덴층이 완전히 제거될 때까지 수행될 수 있다.
물을 이용하여 세정하는 경우, 데이터 배선(100, 110, 120, 130)하부에 배치된 제1 배리어층(101_1, 111_1, 121_1)의 외측의 일부가 산화 몰리브덴층(151)과 같이 제거되어 제1 배리어층(101_1, 111_1, 121_1)의 측벽 일부가 내측으로 인입되어 언더컷이 형성될 수 있다. 이는 도 3 및 도 4에서 설명한 것과 실질적으로 동일할 수 있다.
물을 이용하여 세정할 경우, 산화 몰리브덴층(151)만 적어도 부분적으로 제거될 뿐 그 하부에 배치된 반도체 패턴(700)에는 영향을 주지 않는다. 즉, 상기의 공정을 적용하면, 소스 전극(110) 또는 드레인 전극(120)과 중첩된 부분의 반도체 패턴 두께(w1) 및 채널부(190)의 반도체 패턴의 두께가(w2) 실질적으로 동일할 수 있으며, 이 경우, 박막 트랜지스터는 양자의 두께가 차이가 나는 경우에 비해 우수한 특성을 구현해낼 수 있다. 즉, 박막 트랜지스터의 산포가 개선될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이지 않는 것으로 이해해야 한다.
100: 데이터 라인
110: 소스 전극
120: 드레인 전극
130: 드레인 전극 확장부
140: 컨택홀
210: 게이트 전극
300: 화소 전극
500: 기판
111, 121, 101: 제1 배리어층
112, 122, 102: 제2 배리어층
700: 반도체 패턴
132: 언더컷
133: 언더컷
A1: 산화 몰리브덴 영역
A2: 몰리브덴 영역
A3: 비중첩 영역
A4: 중첩 영역
A5: 비중첩 영역
900: 상부 기판
800: 블랙 매트릭스
850: 컬러 필터
820: 오버코트막
810: 공통 전극
160: 도전막
190: 채널부
151, 152: 산화 몰리브덴층

Claims (24)

  1. 기판;
    상기 기판 상에 배치되는 게이트 전극;
    상기 게이트 전극 상에 배치되는 반도체 패턴;
    상기 반도체 패턴 상에 배치되며, 데이터 라인, 소스 전극 및 드레인 전극을 포함하는 데이터 배선;
    상기 데이터 배선과 상기 반도체 패턴 사이에 배치되는 제1 배리어층; 및
    상기 제1 배리어층의 적어도 일측에 배치되는 언더컷을 포함하는 표시 장치.
  2. 제1항에 있어서,
    상기 제1 배리어층은 산화 몰리브덴을 포함하는 산화 몰리브덴 영역 및 몰리브덴을 포함하되, 상기 산화 몰리브덴을 포함하지 않는 몰리브덴 영역을 포함하는 표시 장치.
  3. 제2항에 있어서,
    상기 산화 몰리브덴 영역은 상기 제1 배리어층의 외측에 배치되고, 상기 몰리브덴 영역은 상기 산화 몰리 브덴 영역의 내측에 배치되는 표시 장치.
  4. 제2항에 있어서,
    상기 언더컷은 상기 산화 몰리브덴 영역에 배치되는 표시 장치.
  5. 제2항에 있어서,
    상기 언더컷이 형성된 상기 제1 배리어층의 측벽은 테이퍼진 형상 또는 역테이퍼진 형상을 갖는 표시 장치.
  6. 제2항에 있어서,
    상기 산화 몰리브덴 영역에서 상기 산화 몰리브덴의 농도는 외측에서 내측으로 갈수록 감소하는 표시 장치.
  7. 제2항에 있어서,
    상기 반도체 패턴은 몰리브덴을 포함하는 표시 장치.
  8. 제2항에 있어서,
    상기 반도체 패턴 상에 상기 소스 전극 또는 상기 드레인 전극과 중첩되는 중첩 영역이 정의되고, 상기 중첩 영역을 제외한 비중첩 영역이 정의되되, 상기 중첩 영역에서의 몰리브덴 농도는 상기 비중첩 영역에서의 몰리브덴 농도보다 큰 표시 장치.
  9. 제8항에 있어서,
    상기 비중첩 영역의 상부에서 하부로 갈수록 상기 몰리브덴의 농도가 감소하는 표시 장치.
  10. 제1항에 있어서,
    상기 데이터 배선 상에 배치되는 제2 배리어층을 더 포함하는 표시 장치.
  11. 제10 항에 있어서,
    상기 제2 배리어층은 금속 산화물을 포함하는 표시 장치.
  12. 제1항에 있어서,
    상기 데이터 배선은 상기 데이터 배선 외측에 형성되는 산화 영역을 포함하는 표시 장치.
  13. 기판;
    상기 기판 상에 배치되는 게이트 전극;
    상기 게이트 전극 상에 배치되는 반도체 패턴;
    상기 반도체 패턴 상에 형성되며, 데이터 라인, 소스 전극 및 드레인 전극을 포함하는 데이터 배선;
    상기 데이터 배선과 상기 반도체 패턴 사이에 배치되는 제1 배리어층; 및
    상기 소스 전극 및 상기 드레인 전극 사이에 배치되는 상기 반도체 패턴층 상에 위치하는 산화 몰리브덴층을 포함하는 표시 장치.
  14. 제13항에 있어서,
    상기 산화 몰리브덴층은 상기 반도체 패턴층의 상면을 적어도 부분적으로 덮는 표시 장치.
  15. 제13항에 있어서,
    상기 소스 전극과 상기 드레인 전극 사이에 채널부가 형성되고, 상기 산화 몰리브덴층은 상기 채널부와 적어도 부분적으로 중첩되는 표시 장치.
  16. 제13항에 있어서,
    상기 제1 배리어층은 산화 몰리브덴을 포함하는 산화 몰리브덴 영역 및 몰리브덴을 포함하되, 상기 산화 몰리브덴을 포함하지 않는 몰리브덴 영역을 포함하는 표시 장치.
  17. 제16항에 있어서,
    상기 산화 몰리브덴 영역은 상기 제1 배리어층의 외측에 배치되고, 상기 몰리브덴 영역은 상기 산화 몰리 브덴 영역의 내측에 배치되는 표시 장치.
  18. 제13항에 있어서,
    상기 산화 몰리브덴 영역에서 상기 산화 몰리브덴의 농도는 외측에서 내측으로 갈수록 감소하는 표시 장치.
  19. 제13항에 있어서,
    상기 반도체 패턴은 몰리브덴을 포함하는 표시 장치.
  20. 게이트 전극, 상기 게이트 전극 상에 배치되는 반도체층, 상기 반도체층 상에 배치되며, 몰리브덴을 포함하는 제1 배리어층, 상기 제1 배리어층 상에 배치된 도전막 및 상기 도전막 상에 배치된 제2 배리어층이 형성된 기판을 준비하는 단계;
    상기 도전막 상에 제1 두께를 갖는 제1 영역 및 상기 제1 두께보다 두꺼운 제2 두께를 갖는 제2 영역을 포함하는 제1 감광막 패턴을 형성하고, 상기 제1 감광막 패턴을 마스크로 하여 상기 반도체층, 상기 제1 배리어층, 상기 도전막 및 상기 제2 배리어층을 식각하여 데이터 라인 및 반도체 패턴을 형성하는 단계;
    상기 제1 감광막 패턴의 상기 제1 영역을 제거하여 상기 도전막의 일부를 노출하는 제2 감광막 패턴을 형성하고, 상기 제2 감광막 패턴을 마스크로 상기 제2 배리어층 및 상기 도전막을 식각하여 소스 전극, 드레인 전극 및 상기 소스 전극과 상기 드레인 전극 사이에 배치되는 채널부를 형성하고 상기 제2 감광막 패턴을 제거하는 단계;
    상기 결과물을 산화시켜 상기 채널부에 대응되는 상기 제1 배리어층에 산화 몰리브덴층을 형성하고, 상기 소스 전극, 상기 드레인 전극 및 상기 데이터 라인과 중첩되는 상기 제1 배리어층의 외측에 산화 몰리브덴 영역을 형성하는 단계; 및
    상기 결과물을 세정하여 상기 산화 몰리브덴층을 적어도 부분적으로 제거하는 단계를 포함하는 표시 장치의 제조 방법.
  21. 제20항에 있어서,
    상기 결과물을 세정하여 상기 산화 몰리브덴층을 적어도 부분적으로 제거하는 단계는 상기 산화 몰리브덴 영역에 언더컷을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  22. 제20항에 있어서,
    상기 결과물을 산화시켜 상기 채널부에 대응되는 상기 제1 배리어층에 산화 몰리브덴층을 형성하고, 상기 소스 전극, 상기 드레인 전극 및 상기 데이터 라인과 중첩되는 상기 제1 배리어층의 외측에 산화 몰리브덴 영역을 형성하는 단계는 상기 소스 전극, 상기 드레인 전극 및 상기 데이터 라인의 외측에 산화 영역을 형성하는 단계를 더 포함하는 표시 장치의 제조 방법.
  23. 제20항에 있어서,
    상기 결과물을 세정하여 상기 산화 몰리브덴 층을 제거하는 단계는 물을 이용하여 세정하는 단계를 포함하는 표시 장치의 제조 방법.
  24. 제20항에 있어서,
    상기 결과물을 산화시키는 단계 및 상기 결과물을 세정하는 단계는 2회 이상 반복하여 수행되는 표시 장치의 제조 방법.
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