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KR20160085120A - Printed circuit board and method of manufacturing the same, and electronic component module - Google Patents

Printed circuit board and method of manufacturing the same, and electronic component module Download PDF

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KR20160085120A
KR20160085120A KR1020150002109A KR20150002109A KR20160085120A KR 20160085120 A KR20160085120 A KR 20160085120A KR 1020150002109 A KR1020150002109 A KR 1020150002109A KR 20150002109 A KR20150002109 A KR 20150002109A KR 20160085120 A KR20160085120 A KR 20160085120A
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pattern
pads
pair
connection
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하경무
신승완
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삼성전기주식회사
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Abstract

인쇄회로기판, 그 제조방법 및 전자부품 모듈이 개시된다.A printed circuit board, a method of manufacturing the same, and an electronic component module are disclosed.

Description

인쇄회로기판, 그 제조방법, 및 전자부품 모듈 {Printed circuit board and method of manufacturing the same, and electronic component module}Technical Field The present invention relates to a printed circuit board, a method of manufacturing the same, and an electronic component module,

인쇄회로기판, 그 제조방법, 및 전자부품 모듈에 관한 것이다.A printed circuit board, a manufacturing method thereof, and an electronic component module.

스마트폰, 테블릿에 요구되는 기능들이 많아지고 배터리에 대한 기대 동작 시간도 길어지고 있다. 배터리 기술은 아직 한계가 있어 용량을 늘리기 위해서는 배터리의 부피가 커져야 한다. 이에 따라, 배터리 이외의 부품들의 크기에 대한 요구가 점점 박형 및 소형화 되고 있다.The number of functions required for smartphones and tablets is increasing, and battery life expectancy is also increasing. The battery technology is still limited, so the volume of the battery must increase in order to increase the capacity. As a result, the demand for the size of components other than the battery is becoming thinner and smaller.

미국 공개 특허 제 2014-0268612호U.S. Published Patent Application No. 2014-0268612

일 측면은 이종 절연재의 접합특성을 향상시킨 인쇄회로기판 및 그 제조방법을 제공하는 것이다.One aspect is to provide a printed circuit board with improved bonding characteristics of the hetero-insulating material and a method of manufacturing the printed circuit board.

다른 측면은 이종 재료의 적용 시 단차를 완화시킬 수 있는 인쇄회로기판 및 그 제조방법을 제공하는 것이다.Another aspect is to provide a printed circuit board capable of alleviating a step difference in the application of different materials and a manufacturing method thereof.

또 다른 측면은 전자부품 간(die to die) 연결 구조의 신뢰성을 향상시킬 수 있는 인쇄회로기판 및 그 제조방법을 제공하는 것이다.Another aspect is to provide a printed circuit board capable of improving the reliability of a die-to-die connection structure and a manufacturing method thereof.

또 다른 측면은 상기 인쇄회로기판을 적용한 전자부품 모듈을 제공하는 것이다.Another aspect of the present invention provides an electronic component module to which the printed circuit board is applied.

일 실시예에 따른 인쇄회로기판은 이종 재료로 구성된 절연층 사이에 걸쳐 형성된 더미패턴을 포함한다.
A printed circuit board according to an embodiment includes a dummy pattern formed between insulating layers made of different materials.

일 실시예에 따른 전자부품 모듈은 상단이 노출되도록 제1절연층에 매립되어 형성되며 한 쌍의 부품 연결용 연결패턴을 포함하는 미세회로 구조체가 형성된 제2절연층과, 상기 제1절연층과 제2절연층에 걸쳐 형성된 더미패턴을 포함하는 인쇄회로기판과, 상기 인쇄회로기판에 탑재된 전자부품을 포함한다.The electronic component module according to an exemplary embodiment includes a second insulation layer formed by embedding in a first insulation layer such that an upper end thereof is exposed and having a microcircuit structure including a pair of connection connection patterns, A printed circuit board including a dummy pattern formed over the second insulating layer, and an electronic component mounted on the printed circuit board.

도 1은 본 발명의 일 실시예에 따른 인쇄회로기판을 예시한 단면도이다.
도 2는 본 발명의 일 실시예에 따른 전자부품 모듈을 예시한 단면도이다.
도 3는 본 발명의 일 실시예에 따른 인쇄회로기판의 제조방법을 나타낸 순서도이다.
도 4 내지 도 15는 본 발명의 일 실시예에 따른 전자부품 모듈의 제조방법을 공정순으로 도시한 공정 단면도이다.1 is a cross-sectional view illustrating a printed circuit board according to an embodiment of the present invention.
2 is a cross-sectional view illustrating an electronic component module according to an embodiment of the present invention.
3 is a flowchart illustrating a method of manufacturing a printed circuit board according to an embodiment of the present invention.
FIGS. 4 to 15 are cross-sectional views illustrating a method of manufacturing an electronic component module according to an embodiment of the present invention in order of process.

본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.The features and advantages of the present invention will become more apparent from the following detailed description based on the accompanying drawings.

이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.Prior to that, terms and words used in the present specification and claims should not be construed in a conventional and dictionary sense, and the inventor can properly define the concept of a term to describe its invention in the best possible way It should be construed as meaning and concept consistent with the technical idea of the present invention.

본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서에서, 제1, 제2 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 첨부 도면에 있어서, 일부 구성요소는 과장되거나 생략되거나 또는 개략적으로 도시되었으며, 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것은 아니다.
It should be noted that, in the present specification, the reference numerals are added to the constituent elements of the drawings, and the same constituent elements are assigned the same number as much as possible even if they are displayed on different drawings. In the following description, well-known functions or constructions are not described in detail since they would obscure the invention in unnecessary detail. In this specification, the terms first, second, etc. are used to distinguish one element from another, and the element is not limited by the terms. In the accompanying drawings, some of the elements are exaggerated, omitted or schematically shown, and the size of each element does not entirely reflect the actual size.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

인쇄회로기판Printed circuit board

도 1은 본 발명의 일 실시예에 따른 인쇄회로기판을 예시한 단면도이다.
1 is a cross-sectional view illustrating a printed circuit board according to an embodiment of the present invention.

도 1을 참조하면, 상기 인쇄회로기판(100)은 제1회로패턴(160)을 갖는 제1절연층(150)과, 제2회로패턴을 갖는 제2절연층(141)과, 상기 제1절연층(150)에서 제2절연층(141)에 걸쳐 형성된 더미패턴(130)을 포함한다.Referring to FIG. 1, the printed circuit board 100 includes a first insulating layer 150 having a first circuit pattern 160, a second insulating layer 141 having a second circuit pattern, And a dummy pattern 130 formed over the second insulating layer 141 in the insulating layer 150.

여기서, 상기 제1절연층(150)과 제2절연층(141)은 이종 재료로 구성된다.
Here, the first insulating layer 150 and the second insulating layer 141 are made of different materials.

상기 제1절연층(150)은 복수의 절연층(151, 161)을 포함하며, 통상적으로 인쇄회로기판에서 절연소재로 사용되는 절연 수지라면 특별히 한정되지 않는다.The first insulating layer 150 includes a plurality of insulating layers 151 and 161 and is not particularly limited as long as it is an insulating resin used as an insulating material in a printed circuit board.

본 실시예에 따르면, 상기 제1절연층(150)은 통상의 코어리스 기판에 적용되는 수지로서, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지가 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다. 예를 들어, 상기 제1절연층(150)은 ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등의 수지로 형성될 수 있다.
According to the present embodiment, the first insulating layer 150 may be a thermosetting resin such as an epoxy resin, or a thermoplastic resin such as polyimide, but is not particularly limited thereto . For example, the first insulating layer 150 may be formed of a resin such as ABM (Ajinomoto Build-up Film), FR-4, or BT (Bismaleimide Triazine).

상기 제1절연층(150)의 내측과 외측에는 제1회로패턴(160)이 형성된다.A first circuit pattern 160 is formed on the inner side and the outer side of the first insulating layer 150.

상기 제1회로패턴(160)은 상단이 노출되도록 상기 제1절연층(150)에 매립된 복수의 패드(115)를 포함한다.The first circuit pattern 160 includes a plurality of pads 115 embedded in the first insulating layer 150 such that an upper end thereof is exposed.

상기 제1회로패턴(160)은 또한 복수의 회로층(155, 165)을 포함한다.The first circuit pattern 160 also includes a plurality of circuit layers 155, 165.

상기 제1회로패턴(160)의 층간 회로층은 통상의 접속비아에 의해 전기적으로 연결된다.
The interlayer circuit layers of the first circuit patterns 160 are electrically connected by normal connection vias.

상기 제2절연층(141)은 상기 제1절연층과 상이한 재료로 구성된다.The second insulating layer 141 is made of a material different from the first insulating layer.

상기 제2절연층(141)은 미세회로 구조체의 형성을 용이하게 하기 위하여, 감광성 유전체층으로서, 유리시트를 함유하지 않는 감광성 유전체층이 사용될 수 있다.The second insulating layer 141 may be formed of a photosensitive dielectric layer that does not contain a glass sheet as a photosensitive dielectric layer in order to facilitate the formation of the microcircuit structure.

여기서, 상기 제2절연층(141)은 그 상면이 노출되도록 상기 제1절연층(150)에 매립되어 형성된다.
The second insulating layer 141 is buried in the first insulating layer 150 such that the upper surface of the second insulating layer 141 is exposed.

상기 제2절연층(141)의 내측과 외측에는 미세회로 구조체로서 제2회로패턴이 형성된다.
A second circuit pattern is formed as a fine circuit structure on the inner side and the outer side of the second insulating layer 141.

상기 제2회로패턴은 상기 제1회로패턴(160) 대비 미세 피치의 패턴을 갖는다. The second circuit pattern has a fine pitch pattern with respect to the first circuit pattern 160.

상기 제2회로패턴은 복수의 전자부품을 접속하는 신호선 기능을 하는 연결패턴(145)을 포함한다.The second circuit pattern includes a connection pattern 145 serving as a signal line for connecting a plurality of electronic components.

상기 제2회로패턴은 또한 복수의 전자부품을 실장하기 위한 복수의 패드(125a, 125b)를 포함하며, 상기 복수의 패드(125a, 125b)는 복수의 연결비아(143a, 143b)를 통해서 연결패턴(145)에 접속된다.The second circuit pattern may further include a plurality of pads 125a and 125b for mounting a plurality of electronic components, and the plurality of pads 125a and 125b may be connected to the connection patterns 143a and 143b through a plurality of connection vias 143a and 143b. (Not shown).

상기 연결비아(143a, 143b)는 특히 미세비아(fine via)로서, 예를 들어, 5 내지 35㎛의 직경으로 형성될 수 있다.The connection vias 143a and 143b may be formed as fine vias, for example, with a diameter of 5 to 35 mu m.

여기서, 상기 복수의 패드(125a, 125b)는 상단이 노출되도록 상기 제2절연층(141)에 매립되어 형성된다.
Here, the plurality of pads 125a and 125b are buried in the second insulating layer 141 to expose the top.

본 실시예에 따르면, 최외층에 매립 패턴을 구현함과 동시에 초미세회로와 작은 직경의 비아(small via)를 포함하는 미세회로 구조체를 구현함으로써 기판 내 전자부품 간 연결(die to die interconnection)이 가능하도록 한다.
According to the present embodiment, a micro-circuit structure including an ultra-fine circuit and a small-diameter via is realized by embedding the embedding pattern in the outermost layer, so that a die-to-die interconnection .

상기 더미패턴(130)은 상기 제1절연층(150)과 제2절연층(141)에 걸쳐 상면이 노출되도록 상기 제1절연층(150)과 제2절연층(141)에 매립되어 형성된다.The dummy pattern 130 is embedded in the first insulating layer 150 and the second insulating layer 141 such that the upper surface is exposed through the first insulating layer 150 and the second insulating layer 141 .

이에 따라, 상기 제1절연층(150)과 제2절연층(141) 및 상기 더미패턴(130)의 상면은 동일 평면을 이룬다.
Accordingly, the upper surfaces of the first insulating layer 150, the second insulating layer 141, and the dummy patterns 130 are flush with each other.

상기 더미패턴(130)은 회로패턴 형성 시 동시에 형성 가능하며, 통상의 회로패턴과 같은 재료로 구성될 수 있다. 예를 들어, 상기 더미패턴(130)은 구리(Cu)와 같은 금속으로 형성될 수 있다.
The dummy patterns 130 can be formed at the same time when forming a circuit pattern, and can be made of the same material as a normal circuit pattern. For example, the dummy pattern 130 may be formed of a metal such as copper (Cu).

기존 기판 기술과 반도체 기술을 융합한 코어리스 기판의 경우 이종 절연재간 접합력은 동일 재료간 접합력에 비해 약할 수 밖에 없다. 또한, 이종 절연재 적용 시 급격한 단차를 보이는 접합 위치에서 보이드 등의 문제가 발생될 소지가 있다. 이는 HAST(Highly Accelerated Stress Test), HTS(High Temperature Storage) 등의 신뢰성 시험에서 취약 포인트가 되어 흡습 등의 문제를 일으킬 수 있다.In the case of a coreless substrate that is a fusion of existing substrate technology and semiconductor technology, the bonding strength between different insulating materials is inferior to the bonding strength between the same materials. In addition, there is a possibility that a problem such as voids may occur at the joint position where the step is abrupt when applying the different kind of insulating material. This may cause problems such as hygroscopicity as a weak point in reliability tests such as Highly Accelerated Stress Test (HAST) and High Temperature Storage (HTS).

본 실시예에 따르면, 외부로 노출되는 이종 절연재 접합 부분에 더미패턴을 삽입하여 취약 포인트를 최대한 노출되지 않도록 하고, 이종 절연재 접합 부위의 단차를 완화시킬 수 있다. 또한, 선택적으로, 더미패턴 표면에 조도(roughnenss)를 추가로 형성하여 더미패턴과 절연층 간 접합력을 높일 수 있다.
According to this embodiment, a dummy pattern is inserted in the joint portion of the dissimilar insulating material exposed to the outside, so that the weak point is not exposed to the maximum, and the step of the joint portion of the dissimilar insulating material can be relaxed. Alternatively, roughnesses may be additionally formed on the surface of the dummy pattern to increase the bonding force between the dummy pattern and the insulating layer.

추가적으로, 최외층의 절연층 상에는 복수의 패드(115, 125a, 125b)를 노출시키는 보호층으로서, 통상의 액상 또는 필름 타입의 솔더레지스트층(171)이 형성될 수 있다. In addition, a normal liquid or film type solder resist layer 171 may be formed on the outermost insulating layer as a protective layer for exposing the plurality of pads 115, 125a, and 125b.

상기 솔더레지스트층은 최외층의 회로패턴을 보호하고, 전기적 절연을 위해 형성되는 것으로서, 외부 제품과 접속되는 최외층의 패드를 노출시키기 위해 개구부가 형성된다.
The solder resist layer is formed for protecting the circuit pattern of the outermost layer and for electrical insulation, and an opening is formed to expose the pad of the outermost layer connected to the external product.

또한, 상기 솔더레지스트층의 개구부를 통해서 노출된 패드 상에는 표면처리층이 선택적으로 추가 형성될 수 있다.A surface treatment layer may be additionally formed on the pad exposed through the opening of the solder resist layer.

상기 표면처리층은 당업계에 공지된 것이라면 특별히 한정되는 것은 아니나, 예를 들어, 전해 금도금(Electro Gold Plating), 무전해 금도금(Immersion Gold Plating), OSP(organic solderability preservative) 또는 무전해 주석도금(Immersion Tin Plating), 무전해 은도금(Immersion Silver Plating), DIG 도금(Direct Immersion Gold Plating), HASL(Hot Air Solder Levelling) 등에 의해 형성될 수 있다.
The surface treatment layer is not particularly limited as long as it is well known in the art, and examples thereof include an electroplated gold plating, an immersion gold plating, an organic solderability preservative (OSP), or an electroless tin plating Immersion Tin Plating, Immersion Silver Plating, DIG Direct Immersion Gold Plating, Hot Air Solder Leveling (HASL), or the like.

이와 같은 과정을 통해서 형성된 패드는 적용목적에 따라 와이어본딩용 패드 또는 범프용 패드로 사용되거나 또는 솔더볼과 같은 외부접속 단자를 장착하기 위한 솔더볼링용 패드로 사용될 수 있다.
The pad formed through such a process may be used as a pad for wire bonding or a pad for bump, or as a solder bowling pad for mounting an external connection terminal such as a solder ball, depending on the application purpose.

전자부품 모듈Electronic component module

도 2는 본 발명의 일 실시예에 따른 전자부품 모듈을 예시한 단면도로서, 중복되는 구성에 대한 설명은 생략한다.
2 is a cross-sectional view illustrating an electronic component module according to an embodiment of the present invention, and a description of overlapping configurations is omitted.

도 2를 참조하면, 상기 전자부품 모듈(200)은 인쇄회로기판에 탑재된 전자부품을 포함한다.
Referring to FIG. 2, the electronic component module 200 includes an electronic component mounted on a printed circuit board.

상기 전자부품(210a, 210b)은 수동 소자와 능동 소자와 같은 다양한 전자 소자들을 포함하며, 통상 인쇄회로기판 상에 실장되거나 내부에 내장될 수 있는 전자 소자들이라면 특별한 제한 없이 적용 가능하다.
The electronic components 210a and 210b include various electronic components such as a passive component and an active component, and are generally applicable to electronic components that can be mounted on a printed circuit board or embedded therein.

상기 인쇄회로기판은 제1회로패턴(160)을 갖는 제1절연층(150)과, 한 쌍의 부품(210a, 210b)을 접속하기 위한 연결패턴(145)을 포함하는 미세회로 구조체를 갖는 제2절연층(141)과, 상기 제1절연층(150)에서 제2절연층(141)에 걸쳐 형성된 더미패턴(130)을 포함한다.
The printed circuit board includes a first insulating layer 150 having a first circuit pattern 160 and a second insulating layer 150 having a microcircuit structure including a connection pattern 145 for connecting a pair of parts 210a and 210b. 2 insulation layer 141 and a dummy pattern 130 formed on the first insulation layer 150 and over the second insulation layer 141. [

여기서, 상기 제2절연층(141)은 제1절연층(150)에 상단이 노출되도록 매립되어 형성된다.
Here, the second insulating layer 141 is buried to expose the upper end of the first insulating layer 150.

상기 제1절연층(150)과 상기 제2절연층(141)은 이종 재료로 구성된다.
The first insulating layer 150 and the second insulating layer 141 are formed of different materials.

상기 미세회로 구조체는 한 쌍의 전자부품(210a, 210b)을 접속하는 신호선 기능을 하는 연결패턴(145)을 포함한다. 또한, 상기 미세회로 구조체는 한 쌍의 전자부품을 각각 실장하기 위한 한 쌍의 패드(125a, 125b)를 포함하며, 상기 한 쌍의 패드(125a, 125b)는 각각 한 쌍의 연결비아(143a, 143b)를 통해서 연결패턴(145)에 접속된다.The microcircuit structure includes a connection pattern 145 serving as a signal line for connecting a pair of electronic components 210a and 210b. The microcircuit structure includes a pair of pads 125a and 125b for mounting a pair of electronic components, and the pair of pads 125a and 125b are connected to a pair of connection vias 143a, And 143b.

상기 연결비아(143a, 143b)는 미세비아(fine via)로서, 예를 들어, 5 내지 35㎛의 직경으로 형성될 수 있다.The connection vias 143a and 143b may be formed as fine vias, for example, with a diameter of 5 to 35 mu m.

여기서, 상기 한 쌍의 패드(125a, 125b)는 상단이 노출되도록 상기 제2절연층(141)에 매립되어 형성된다.
Here, the pair of pads 125a and 125b are buried in the second insulating layer 141 to expose the top.

본 실시예에 따르면, 최외층에 매립 패턴을 구현함과 동시에 초미세회로와 작은 직경의 비아(small via)를 포함하는 미세회로 구조체를 구현함으로써 기판 내 전자부품 간 연결(die to die interconnection)이 가능하도록 한다.
According to the present embodiment, a micro-circuit structure including an ultra-fine circuit and a small-diameter via is realized by embedding the embedding pattern in the outermost layer, so that a die-to-die interconnection .

상기 더미패턴(130)은 상기 제1절연층(150)과 제2절연층(141)에 걸쳐 상면이 노출되도록 상기 제1절연층(150)과 제2절연층(141)에 매립되어 형성된다. 이에 따라, 외부로 노출되는 이종 절연재 접합 부분에 더미패턴이 삽입되어 취약 포인트를 최대한 노출되지 않도록 하고, 이종 절연재 접합 부위의 단차를 완화시킬 수 있다. 또한, 선택적으로, 더미패턴 표면에 조도(roughnenss)를 추가로 형성하여 더미패턴과 절연층 간 접합력을 높일 수 있다.
The dummy pattern 130 is embedded in the first insulating layer 150 and the second insulating layer 141 such that the upper surface is exposed through the first insulating layer 150 and the second insulating layer 141 . Accordingly, a dummy pattern is inserted in the joint portion of the dissimilar insulating material exposed to the outside, so that the weak point is not exposed to the maximum, and the step of the joint portion of the dissimilar insulating material can be relaxed. Alternatively, roughnesses may be additionally formed on the surface of the dummy pattern to increase the bonding force between the dummy pattern and the insulating layer.

인쇄회로기판의 제조방법Manufacturing method of printed circuit board

도 3는 본 발명의 일 실시예에 따른 인쇄회로기판의 제조방법을 나타낸 순서도이고, 도 4 내지 도 15는 본 발명의 일 실시예에 따른 전자부품 모듈의 제조방법을 공정순으로 도시한 공정 단면도이다.
FIG. 3 is a flowchart illustrating a method of manufacturing a printed circuit board according to an embodiment of the present invention, and FIGS. 4 to 15 are process cross-sectional views illustrating a method of manufacturing an electronic component module according to an embodiment of the present invention .

도 3을 참조하면, 상기 제조방법은 캐리어 부재를 준비하는 단계(S100)와, 회로패턴 및 더미패턴을 형성하는 단계(S200)와, 절연재 형성 후 미세회로 구조체를 형성하는 단계(S300)와, 제1절연층을 형성하는 단계(S400)와, 빌드업층을 형성하는 단계(S500)와, 캐리어 부재를 제거하는 단계(S600)를 포함한다.
Referring to FIG. 3, the manufacturing method includes a step S100 of preparing a carrier member, a step S200 of forming a circuit pattern and a dummy pattern, a step S300 of forming a microcircuit structure after formation of an insulating material, (S400) of forming a first insulating layer, forming a build-up layer (S500), and removing the carrier member (S600).

이하, 도 4 내지 도 15에 나타낸 공정 단면도를 참조하여 각각의 공정을 설명한다.
Hereinafter, each step will be described with reference to the process sectional views shown in Figs. 4 to 15. Fig.

우선, 도 4를 참조하면, 캐리어 부재(10)를 준비한다.First, referring to Fig. 4, a carrier member 10 is prepared.

상기 캐리어 부재(10)는 캐리어 코어(11)와 그 일면 또는 양면에 순차적으로 형성된 제1금속층(12)과 제2금속층(13)을 포함한다.The carrier member 10 includes a carrier core 11 and a first metal layer 12 and a second metal layer 13 sequentially formed on one surface or both surfaces thereof.

상기 캐리어 코어(11)는 절연층, 회로층 등을 형성할 때 이를 지지하기 위한 것으로서, 절연 재질 또는 금속 재질로 형성될 수 있다. The carrier core 11 is for supporting an insulating layer, a circuit layer or the like when it is formed, and may be formed of an insulating material or a metal material.

상기 제1 금속층(12)은 구리로 형성될 수 있으나, 특별히 이에 한정되는 것은 아니다.The first metal layer 12 may be formed of copper, but is not limited thereto.

상기 제2금속층(13)은 시드층의 기능을 할 수 있으며, 구리로 형성될 수 있다.The second metal layer 13 may function as a seed layer and may be formed of copper.

다만, 상술한 캐리어 부재는 하나의 경우를 예시한 것으로서, 상기 캐리어 부재(10)는 회로 기판 분야에서 지지 기판으로 사용되며 추후 디태치(detach) 또는 제거될 수 있는 것이라면 본 발명에서 특별한 제한 없이 사용 가능하다.
However, the carrier member 10 may be used as a supporting substrate in the field of circuit boards and may be detached or removed therefrom without any particular limitation in the present invention. It is possible.

다음, 도 5를 참조하면, 상기 캐리어 부재 상에 소정의 개구부를 갖는 레지스트 패턴(20)을 형성한다.Next, referring to FIG. 5, a resist pattern 20 having a predetermined opening is formed on the carrier member.

구체적으로, 액상의 도금레지스트를 캐리어 부재 상에 도포한 후, 통상의 노광 및 현상 공정을 통해서 회로패턴 형성용 개구부(21)와 더미패턴 형성용 개구부(22)를 포함하는 소정의 개구부를 형성한다.Specifically, a liquid plating resist is coated on the carrier member, and then a predetermined opening including the circuit pattern forming opening 21 and the dummy pattern forming opening 22 is formed through a normal exposure and development process .

도금레지스트를 액상 형태로 도포하는 경우, 두께의 균일도(Uniformity)가 높아 추후 미세회로 구조체 형성이 용이하다.
When the plating resist is applied in a liquid form, the thickness uniformity (uniformity) is high and it is easy to form a microcircuit structure later.

다음, 도 6을 참조하면, 도금 공정을 통해서 상기 개구부(21, 22)에 도금층을 충전하여 복수의 패드(115, 125a, 125b)를 포함하는 회로패턴과 더미패턴(130)을 형성한다.Next, referring to FIG. 6, a plating layer is filled in the openings 21 and 22 through a plating process to form a circuit pattern including a plurality of pads 115, 125a, and 125b and a dummy pattern 130. FIG.

상기 도금 공정은 무전해, 전해 또는 이들의 조합을 통해서 수행될 수 있으며, 구리 도금을 통해 진행될 수 있다.The plating process may be performed through electroless plating, electrolysis, or a combination thereof, and may be conducted through copper plating.

추가적으로, 상기 더미패턴(130)에 조도 형성과정을 통해서 표면을 조면화하여 추후 절연층과의 접합 특성을 향상시킬 수 있다.
In addition, the surface of the dummy pattern 130 may be roughened through a roughing process to improve the bonding properties with the insulating layer.

다음, 도 7을 참조하면, 레지스트 패턴(20)을 제거한다. Next, referring to FIG. 7, the resist pattern 20 is removed.

도 7의 하면에 나타낸 평면도를 참조하면, 이에 따라 형성되는 더미패턴(130)의 정면에서의 형상은, 예를 들어, 사각틀 형상을 가질 수 있다.
Referring to the plan view shown in the bottom of FIG. 7, the shape on the front face of the dummy pattern 130 thus formed may have, for example, a crisscross shape.

다음, 도 8을 참조하면, 미세회로 구조체 영역 내의 한 쌍의 패드(125a, 125b)를 커버하면서 더미패턴(130)의 일부를 커버하도록 제2절연층(141)을 형성하고, 연결비아용 마이크로 비아홀(142)을 형성한다.Next, referring to FIG. 8, a second insulating layer 141 is formed to cover a part of the dummy pattern 130 while covering a pair of pads 125a and 125b in the microcircuit structure region, A via hole 142 is formed.

상기 제2절연층(141)으로는 미세회로 구조체의 형성을 용이하게 하기 위하여, 통상의 수지 절연층 자재보다 표면 거칠기가 낮은 감광성 절연층이 적용 가능하다. As the second insulating layer 141, a photosensitive insulating layer having a surface roughness lower than that of a conventional resin insulating layer material can be applied to facilitate the formation of a microcircuit structure.

상기 마이크로 비아홀(142)은 예를 들어, 레이저 가공을 통해 약 5 내지 35㎛의 직경으로 형성될 수 있다.The micro via hole 142 may be formed with a diameter of about 5 to 35 占 퐉, for example, by laser processing.

도 8의 하면에 나타낸 평면도를 참조하면, 이에 따라, 사각틀 형상의 더미패턴(130)의 내측 일부가 커버되도록 더미패턴(130)의 내측에 제2절연층(141)이 형성된다.
8, a second insulating layer 141 is formed on the inner side of the dummy pattern 130 so as to cover a part of the inner side of the rectangular-shaped dummy pattern 130. As shown in FIG.

다음, 도 9를 참조하면, 상기 제2절연층(141)에 도금을 통해서 한 쌍의 연결비아(143a, 143b) 및 미세회로로서 연결패턴(145)을 포함하는 미세회로 구조체를 형성한다.Next, referring to FIG. 9, a microcircuit structure including a pair of connection vias 143a and 143b and a connection pattern 145 as a microcircuit is formed on the second insulation layer 141 through plating.

상기 도금 공정은 무전해, 전해 또는 이들의 조합을 통해서 수행될 수 있으며, 구리 도금을 통해 진행될 수 있다.The plating process may be performed through electroless plating, electrolysis, or a combination thereof, and may be conducted through copper plating.

상기와 같은 과정을 통해서 전자부품 실장을 위한 한 쌍의 패드(125a, 125b)와 연결패턴(145)이 연결비아(143a, 143b)를 통해서 전기적으로 접속된다.Through the above process, the pair of pads 125a and 125b for mounting electronic components and the connection pattern 145 are electrically connected through the connection vias 143a and 143b.

상기 연결패턴(145)은 복수의 전자부품을 접속하는 신호선 기능을 한다.The connection pattern 145 functions as a signal line for connecting a plurality of electronic components.

추가적으로, 상기 미세회로 구조체에는 추후 절연층과의 밀착력을 높이기 위하여 플라즈마 처리가 수행될 수 있다.
In addition, plasma processing may be performed on the microcircuit structure to enhance adhesion with the insulating layer.

다음, 도 10을 참조하면, 미세회로 구조체 및 패드(115)를 포함하는 회로패턴을 커버하도록 상기 캐리어 부재 상에 절연층(151)을 형성한다.Next, referring to FIG. 10, an insulating layer 151 is formed on the carrier member to cover a circuit pattern including the microcircuit structure and the pad 115.

여기서, 상기 절연층(151)은 상기 제2절연층(141)과 이종 재료로 구성된다.Here, the insulating layer 151 is formed of a different material from the second insulating layer 141.

상기 절연층(151)은 통상적으로 인쇄회로기판에서 절연소재로 사용되는 절연 수지라면 특별히 한정되지 않는다.The insulating layer 151 is not particularly limited as long as it is an insulating resin commonly used as an insulating material in a printed circuit board.

본 실시예에 따르면, 상기 절연층(151)은 통상의 코어리스 기판에 적용되는 수지로서, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지가 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다. 예를 들어, 상기 절연층(151)은 ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등의 수지로 형성될 수 있다.
According to the present embodiment, the insulating layer 151 may be a thermosetting resin such as an epoxy resin, or a thermoplastic resin such as polyimide, but is not limited thereto. For example, the insulating layer 151 may be formed of a resin such as ABM (Ajinomoto Build-up Film), FR-4, or BT (Bismaleimide Triazine).

다음, 도 11을 참조하면, 상기 절연층(151)에 비아를 포함하는 회로층(155)을 형성한다.Next, referring to FIG. 11, a circuit layer 155 including a via is formed in the insulating layer 151.

상기 회로층(155)은 통상의 회로패턴 형성 방법에 따라 레이저 가공 및 SAP(Semi Additive Process)에 의해 형성될 수 있다.
The circuit layer 155 may be formed by laser processing and Semi Additive Process (SAP) according to a conventional circuit pattern forming method.

다음, 도 12를 참조하면, 빌드업 절연층(161)을 적층하고 레이저 가공 및 SAP와 같은 통상의 빌드업 회로층(165) 형성 과정을 반복하여 원하는 층수만큼 빌드업층을 형성한다.Next, referring to FIG. 12, a buildup insulating layer 161 is laminated, and a typical buildup circuit layer 165 such as laser processing and SAP is repeated to form buildup layers as many as desired.

상기 빌드업 절연층(161)은 상기 제2절연층(141)과 이종 재료로 구성될 수 있다.The build-up insulating layer 161 may be formed of a different material from the second insulating layer 141.

상기 빌드업 절연층(161)은 통상적으로 인쇄회로기판에서 절연소재로 사용되는 절연 수지라면 특별히 한정되지 않는다.The build-up insulating layer 161 is not particularly limited as long as it is an insulating resin commonly used as an insulating material in a printed circuit board.

본 실시예에 따르면, 상기 빌드업 절연층(161)은 통상의 코어리스 기판에 적용되는 수지로서, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지가 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다. 예를 들어, 상기 절연층(151)은 ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등의 수지로 형성될 수 있다.
According to the present embodiment, the build-up insulating layer 161 may be a thermosetting resin such as an epoxy resin, or a thermoplastic resin such as polyimide, but is not particularly limited thereto . For example, the insulating layer 151 may be formed of a resin such as ABM (Ajinomoto Build-up Film), FR-4, or BT (Bismaleimide Triazine).

다음, 도 13을 참조하면, 캐리어 부재를 제거한다.Next, referring to Fig. 13, the carrier member is removed.

상기 캐리어 부재 제거과정은 캐리어 코어(11)와 제1금속층(12) 디태치 후 제2금속층(13)을 제거하는 공정을 통해서 수행될 수 있다. The carrier member removing process may be performed through a process of removing the second metal layer 13 after the carrier core 11 and the first metal layer 12 are detached.

상기 캐리어 부재 제거과정은 특별히 한정되지 않고 실제 사용된 캐리어 부재의 구성에 따라 다양한 방법으로 수행될 수 있다.
The process of removing the carrier member is not particularly limited and may be performed in various ways depending on the configuration of the carrier member actually used.

다음, 도 14를 참조하면, 최외층의 절연층 상에 복수의 패드(115, 125a, 125b)를 노출시키는 보호층으로서, 통상의 액상 또는 필름 타입의 솔더레지스트층(171)을 형성한다. Next, referring to FIG. 14, a normal liquid or film type solder resist layer 171 is formed as a protective layer for exposing a plurality of pads (115, 125a, 125b) on the outermost insulating layer.

상기 솔더레지스트층은 최외층의 회로패턴을 보호하고, 전기적 절연을 위해 형성되는 것으로서, 외부 제품과 접속되는 최외층의 패드를 노출시키기 위해 개구부가 형성된다.
The solder resist layer is formed for protecting the circuit pattern of the outermost layer and for electrical insulation, and an opening is formed to expose the pad of the outermost layer connected to the external product.

또한, 상기 솔더레지스트층의 개구부를 통해서 노출된 패드 상에는 표면처리층이 선택적으로 추가 형성될 수 있다.A surface treatment layer may be additionally formed on the pad exposed through the opening of the solder resist layer.

상기 표면처리층은 당업계에 공지된 것이라면 특별히 한정되는 것은 아니나, 예를 들어, 전해 금도금(Electro Gold Plating), 무전해 금도금(Immersion Gold Plating), OSP(organic solderability preservative) 또는 무전해 주석도금(Immersion Tin Plating), 무전해 은도금(Immersion Silver Plating), DIG 도금(Direct Immersion Gold Plating), HASL(Hot Air Solder Levelling) 등에 의해 형성될 수 있다.
The surface treatment layer is not particularly limited as long as it is well known in the art, and examples thereof include an electroplated gold plating, an immersion gold plating, an organic solderability preservative (OSP), or an electroless tin plating Immersion Tin Plating, Immersion Silver Plating, DIG Direct Immersion Gold Plating, Hot Air Solder Leveling (HASL), or the like.

다음, 도 15를 참조하면, 상기 복수의 패드(115, 125a, 125b) 상에 통상의 솔더볼을 개재하여 전자부품(210a, 210b)을 실장한다.Next, referring to FIG. 15, electronic parts 210a and 210b are mounted on the plurality of pads 115, 125a, and 125b through a common solder ball.

상기 전자부품(210a, 210b)은 수동 소자와 능동 소자와 같은 다양한 전자 소자들을 포함하며, 통상 인쇄회로기판 상에 실장되거나 내부에 내장될 수 있는 전자 소자들이라면 특별한 제한 없이 적용 가능하다.The electronic components 210a and 210b include various electronic components such as a passive component and an active component, and are generally applicable to electronic components that can be mounted on a printed circuit board or embedded therein.

특히, 상기 한 쌍의 전자부품(210a, 210b)은 인쇄회로기판의 미세회로 구조체에 형성된 연결패턴(145)에 의해 상호 연결된다.
In particular, the pair of electronic components 210a and 210b are interconnected by a connection pattern 145 formed on the microcircuit structure of the printed circuit board.

본 실시예에 따르면, 전자부품이 실장되는 면의 패드를 포함하는 회로패턴을 매립 패턴으로 구현하고, 아울러, 최외층의 절연층에 미세회로 구조체를 도입하여 미세패턴을 통해서 인쇄회로기판 내 전자부품 간 연결(die to die interconnection) 형성이 가능하다.
According to this embodiment, the circuit pattern including the pad on the side where the electronic component is mounted is embodied as a buried pattern, and the micro circuit structure is introduced into the insulating layer of the outermost layer, It is possible to form a die-to-die interconnection.

나아가, 미세회로 구조체 형성을 위하여 외부로 노출되는 이종 절연재 접합 부분에 더미패턴을 삽입하여 취약 포인트를 최대한 노출되지 않도록 하고, 이종 절연재 접합 부위의 단차를 완화시킬 수 있다.Furthermore, a dummy pattern may be inserted in the joint portion of the hetero-insulating material exposed to the outside in order to form a microcircuit structure, so that the weak point is not exposed to the maximum, and the step of the hetero-junction can be relaxed.

이에 따라, 임피던스를 포함한 전기적 특성 향상 효과를 얻을 수 있다.
As a result, an electric property improving effect including impedance can be obtained.

이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the same is by way of illustration and example only and is not to be construed as limiting the present invention. It is obvious that the modification or improvement is possible.

본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims.

100: 인쇄회로기판
200: 전자부품 모듈
115, 125a, 125b: 패드
130: 더미패턴
141: 제2절연층
143a, 143b: 연결비아
145: 연결패턴
150: 제1절연층
160: 제1회로패턴
171: 솔더레지스트층
210a, 210b: 전자부품100: printed circuit board
200: Electronic component module
115, 125a, 125b: pad
130: dummy pattern
141: second insulating layer
143a, 143b: connection vias
145: Connection pattern
150: first insulating layer
160: first circuit pattern
171: Solder resist layer
210a and 210b:

Claims (20)

제1회로패턴을 갖는 제1절연층;
제2회로패턴을 갖는 제2절연층; 및
상기 제1절연층에서 제2절연층에 걸쳐 형성된 더미패턴;
을 포함하며,
상기 제1절연층과 상기 제2절연층은 이종 재료로 구성된 인쇄회로기판.
A first insulating layer having a first circuit pattern;
A second insulating layer having a second circuit pattern; And
A dummy pattern formed from the first insulating layer to the second insulating layer;
/ RTI >
Wherein the first insulating layer and the second insulating layer are made of different materials.
청구항 1에 있어서,
상기 제2절연층은 상면이 노출되도록 상기 제1절연층에 매립되어 형성된 인쇄회로기판.
The method according to claim 1,
Wherein the second insulating layer is embedded in the first insulating layer such that an upper surface thereof is exposed.
청구항 1에 있어서,
상기 제2절연층은 상면이 노출되도록 상기 제1절연층에 매립되어 형성되며, 상기 더미패턴은 상기 제1절연층과 상기 제2절연층에 걸쳐 상면이 노출되도록 상기 제1절연층 및 상기 제2절연층에 매립되어 형성된 인쇄회로기판.
The method according to claim 1,
Wherein the second insulating layer is buried in the first insulating layer such that an upper surface thereof is exposed, and the dummy pattern is formed on the first insulating layer and the second insulating layer so that the upper surface is exposed across the first insulating layer and the second insulating layer. 2 printed circuit board embedded in an insulating layer.
청구항 1에 있어서,
상기 제1절연층, 제2절연층 및 상기 더미패턴의 상면은 동일 평면을 이루는 인쇄회로기판.
The method according to claim 1,
Wherein the first insulating layer, the second insulating layer, and the upper surface of the dummy pattern are flush with each other.
청구항 1에 있어서,
상기 제2절연층은 감광성 절연층인 인쇄회로기판.
The method according to claim 1,
Wherein the second insulating layer is a photosensitive insulating layer.
청구항 1에 있어서,
상기 제2회로패턴은 상기 제1회로패턴 대비 미세 피치의 패턴을 갖는 인쇄회로기판.
The method according to claim 1,
Wherein the second circuit pattern has a pattern of fine pitches relative to the first circuit pattern.
청구항 1에 있어서,
상기 제2회로패턴은 부품 실장을 위한 복수의 패드 및 연결패턴을 포함하며, 상기 복수의 패드는 상기 연결패턴에 의해 전기적으로 접속된 인쇄회로기판.
The method according to claim 1,
Wherein the second circuit pattern includes a plurality of pads and connection patterns for component mounting, and the plurality of pads are electrically connected by the connection pattern.
청구항 7에 있어서,
상기 제2회로패턴은 상기 복수의 패드와 상기 연결패턴을 상호 접속하기 위한 연결비아를 더 포함하는 인쇄회로기판.
The method of claim 7,
Wherein the second circuit pattern further comprises a connection via for interconnecting the plurality of pads and the connection pattern.
청구항 7에 있어서,
상기 복수의 패드는 상단이 노출되도록 제2절연층에 매립되어 형성되는 인쇄회로기판.
The method of claim 7,
Wherein the plurality of pads are embedded in the second insulating layer such that the upper end of the pad is exposed.
청구항 1에 있어서,
상기 제1회로패턴은 상단이 노출되도록 상기 제1절연층에 매립되어 형성된 복수의 패드를 갖는 인쇄회로기판.
The method according to claim 1,
Wherein the first circuit pattern has a plurality of pads embedded in the first insulating layer such that an upper end thereof is exposed.
제1회로패턴을 갖는 제1절연층;
상기 제1절연층에 상단이 노출되도록 매립되어 형성되며, 한 쌍의 부품을 접속하기 위한 연결패턴을 포함하는 미세회로 구조체를 갖는 제2절연층; 및
상기 제1절연층에서 제2절연층에 걸쳐 형성된 더미패턴;
을 포함하며,
상기 제1절연층과 상기 제2절연층은 이종 재료로 구성된 인쇄회로기판.
A first insulating layer having a first circuit pattern;
A second insulating layer having a microcircuit structure embedded in the first insulating layer so as to expose an upper end thereof and including a connection pattern for connecting a pair of parts; And
A dummy pattern formed from the first insulating layer to the second insulating layer;
/ RTI >
Wherein the first insulating layer and the second insulating layer are made of different materials.
청구항 11에 있어서,
상기 미세회로 구조체는 상기 제1회로패턴 대비 미세 피치의 패턴을 갖는 인쇄회로기판.
The method of claim 11,
Wherein the microcircuit structure has a pattern of fine pitches relative to the first circuit pattern.
청구항 11에 있어서,
상기 더미패턴은 상기 제1절연층과 상기 제2절연층에 걸쳐 상면이 노출되도록 상기 제1절연층 및 상기 제2절연층에 매립되어 형성된 인쇄회로기판.
The method of claim 11,
Wherein the dummy pattern is embedded in the first insulating layer and the second insulating layer such that an upper surface is exposed across the first insulating layer and the second insulating layer.
청구항 11에 있어서,
상기 미세회로 구조체는 상기 연결패턴의 양단과 한 쌍의 부품을 각각 연결하기 위한 한 쌍의 패드 및 한 쌍의 연결비아를 더 포함하는 인쇄회로기판.
The method of claim 11,
Wherein the microcircuit structure further comprises a pair of pads and a pair of connection vias for connecting a pair of parts to both ends of the connection pattern.
청구항 11에 있어서,
상기 제1회로패턴 및 상기 미세회로 구조체는 복수의 패드를 가지며, 상기 복수의 패드는 상기 제1절연층 및 제2절연층에 각각 상단이 노출되도록 매립되어 형성된 인쇄회로기판.
The method of claim 11,
Wherein the first circuit pattern and the fine circuit structure have a plurality of pads, and the plurality of pads are embedded in the first insulating layer and the second insulating layer such that the tops are exposed.
제1회로패턴을 갖는 제1절연층과, 상기 제1절연층에 상단이 노출되도록 매립되어 형성되며, 한 쌍의 부품을 접속하기 위한 연결패턴을 포함하는 미세회로 구조체를 갖는 제2절연층과, 상기 제1절연층에서 제2절연층에 걸쳐 형성된 더미패턴을 포함하며, 상기 제1절연층과 상기 제2절연층은 이종 재료로 구성된 인쇄회로기판; 및
상기 인쇄회로기판에 탑재된 전자부품;
을 포함하며,
상기 전자부품은 상기 연결패턴에 의해 상호 연결되는 한 쌍의 부품을 갖는 전자부품 모듈.
A first insulating layer having a first circuit pattern and a second insulating layer having a microcircuit structure embedded in the first insulating layer so as to expose an upper end thereof and including a connecting pattern for connecting a pair of parts, And a dummy pattern formed over the first insulating layer to the second insulating layer, wherein the first insulating layer and the second insulating layer are made of different materials; And
An electronic component mounted on the printed circuit board;
/ RTI >
Wherein the electronic component has a pair of parts interconnected by the connection pattern.
청구항 16에 있어서,
상기 미세회로 구조체는 상기 제1회로패턴 대비 미세 피치의 패턴을 갖는 전자부품 모듈.
18. The method of claim 16,
Wherein the microcircuit structure has a pattern of fine pitches relative to the first circuit pattern.
청구항 16에 있어서,
상기 더미패턴은 상기 제1절연층과 상기 제2절연층에 걸쳐 상면이 노출되도록 상기 제1절연층 및 상기 제2절연층에 매립되어 형성된 전자부품 모듈.
18. The method of claim 16,
Wherein the dummy pattern is embedded in the first insulating layer and the second insulating layer such that an upper surface of the dummy pattern is exposed through the first insulating layer and the second insulating layer.
청구항 16에 있어서,
상기 미세회로 구조체는 상기 연결패턴의 양단과 한 쌍의 부품을 각각 연결하기 위한 한 쌍의 패드 및 한 쌍의 연결비아를 더 포함하는 전자부품 모듈.
18. The method of claim 16,
Wherein the microcircuit structure further includes a pair of pads and a pair of connection vias for connecting a pair of parts to both ends of the connection pattern.
캐리어 부재를 준비하는 단계;
상기 캐리어 부재 상에 패드를 포함하는 회로패턴 및 더미패턴을 형성하는 단계;
미세회로 구조체 영역 내의 패드를 커버하되 상기 더미패턴의 일부를 커버하도록 절연재를 형성하는 단계;
상기 절연재 상에 복수의 패드를 연결하는 연결패턴을 형성하여 미세회로 구조체를 형성하는 단계;
상기 회로패턴 및 상기 미세회로 구조체를 커버하도록 상기 캐리어 부재 상에 제1절연층을 형성하는 단계;
상기 제1절연층에 복수의 빌드업 회로층과 복수의 빌드업 절연층을 포함하는 빌드업층을 형성하는 단계; 및
상기 캐리어 부재를 제거하는 단계;
를 포함하는 인쇄회로기판의 제조방법.Preparing a carrier member;
Forming a circuit pattern and a dummy pattern including a pad on the carrier member;
Forming an insulating material covering the pad in the microcircuit structure region so as to cover a portion of the dummy pattern;
Forming a connection pattern connecting a plurality of pads on the insulating material to form a microcircuit structure;
Forming a first insulating layer on the carrier member to cover the circuit pattern and the microcircuit structure;
Forming a build-up layer including a plurality of build-up circuit layers and a plurality of build-up insulating layers on the first insulating layer; And
Removing the carrier member;
And a step of forming the printed circuit board.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024072190A1 (en) * 2022-09-29 2024-04-04 엘지이노텍 주식회사 Circuit board and semiconductor package including same

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11502010B2 (en) * 2016-10-01 2022-11-15 Intel Corporation Module installation on printed circuit boards with embedded trace technology
US11011496B2 (en) * 2019-09-06 2021-05-18 Advanced Semiconductor Engineering, Inc. Semiconductor device packages and methods of manufacturing the same
TWI736207B (en) * 2020-04-06 2021-08-11 欣興電子股份有限公司 Method for manufacturing circuit board and circuit board
JP2023064346A (en) * 2021-10-26 2023-05-11 新光電気工業株式会社 Wiring board, semiconductor device, and method for manufacturing wiring board

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030066360A (en) * 2002-02-05 2003-08-09 소니 가부시끼 가이샤 Semiconductor device built-in multilayer wiring board and method of manufacturing same
KR20100116689A (en) * 2008-03-31 2010-11-01 인텔 코오퍼레이션 Microelectronic package containing silicon patches for high density interconnects, and method of manufacturing same
KR101184006B1 (en) * 2010-09-28 2012-09-19 삼성전기주식회사 Printed circuit board and manufacturing method thereof
KR20130039237A (en) * 2011-10-11 2013-04-19 삼성전기주식회사 Printed circuit board and method of manufacturing the same
JP2013214578A (en) * 2012-03-30 2013-10-17 Ibiden Co Ltd Wiring board and method for manufacturing the same
US20140268612A1 (en) 2013-03-13 2014-09-18 Qinglei Zhang Coreless substrate with passive device pads

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4518114B2 (en) * 2007-07-25 2010-08-04 Ｔｄｋ株式会社 Electronic component built-in substrate and manufacturing method thereof
CN103270819B (en) * 2010-10-20 2016-12-07 Lg伊诺特有限公司 Printed circuit board and manufacturing methods

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030066360A (en) * 2002-02-05 2003-08-09 소니 가부시끼 가이샤 Semiconductor device built-in multilayer wiring board and method of manufacturing same
KR20100116689A (en) * 2008-03-31 2010-11-01 인텔 코오퍼레이션 Microelectronic package containing silicon patches for high density interconnects, and method of manufacturing same
KR101184006B1 (en) * 2010-09-28 2012-09-19 삼성전기주식회사 Printed circuit board and manufacturing method thereof
KR20130039237A (en) * 2011-10-11 2013-04-19 삼성전기주식회사 Printed circuit board and method of manufacturing the same
JP2013214578A (en) * 2012-03-30 2013-10-17 Ibiden Co Ltd Wiring board and method for manufacturing the same
US20140268612A1 (en) 2013-03-13 2014-09-18 Qinglei Zhang Coreless substrate with passive device pads

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024072190A1 (en) * 2022-09-29 2024-04-04 엘지이노텍 주식회사 Circuit board and semiconductor package including same

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