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KR20160022456A - Cmos 이미지 센서 - Google Patents

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KR20160022456A
KR20160022456A KR1020140107842A KR20140107842A KR20160022456A KR 20160022456 A KR20160022456 A KR 20160022456A KR 1020140107842 A KR1020140107842 A KR 1020140107842A KR 20140107842 A KR20140107842 A KR 20140107842A KR 20160022456 A KR20160022456 A KR 20160022456A
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KR
South Korea
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epitaxial layer
layer
impurity concentration
impurity
isolation film
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KR1020140107842A
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이승욱
안정착
정영우
Original Assignee
삼성전자주식회사
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Publication date
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Priority to US15/298,204 priority patent/US9954019B2/en
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Abstract

씨모스 이미지 센서가 제공된다. 씨모스 이미지 센서는 서로 대향하는 제 1 면 및 제 2 면을 갖는 제 1 도전형의 에피택셜층, 상기 에피택셜층의 상기 제 1 면에서 상기 제 2 면으로 연장되어 제 1 픽셀 영역 및 제 2 픽셀 영역을 정의하는 제 1 소자 분리막, 상기 제 1 및 제 2 픽셀 영역들 각각의 상기 에피택셜층 내에 형성되며, 상기 제 1 면에 인접하는 제 2 도전형의 웰 불순물층, 상기 웰 불순물층 내에 형성되는 제 2 소자 분리막으로서, 상기 제 2 소자 분리막은 상기 제 1 및 제 2 픽셀 영역들 각각에 서로 이격된 제 1 및 제 2 활성부들을 정의하는 것, 상기 제 1 및 제 2 픽셀 영역들의 상기 제 1 활성부들에 각각 배치되는 제 1 및 제 2 트랜스퍼 게이트들, 상기 제 1 및 제 2 트랜스퍼 게이트들 일측의 상기 제 1 활성부들 내에 각각 형성된 제 1 및 제 2 플로팅 확산 영역들, 및 상기 제 1 및 제 2 픽셀 영역들을 가로지르며, 상기 제 1 및 제 2 플로팅 확산 영역들에 공통으로 연결되는 연결 배선을 포함한다.

Description

CMOS 이미지 센서{CMOS image sensor}
본 발명은 씨모스 이미지 센서에 관한 것으로서, 보다 상세하게는 광학적 특성이 보다 향상된 이미지 센서에 관한 것이다.
이미지 센서는 광학 영상을 전기 신호로 변환시킨다. 최근들어 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, PCS(Personal Communication System), 게임기기, 경비용 카메라, 의료용 마이크로 카메라 등 다양한 분야에서 성능이 향상된 이미지 센서의 수요가 증대하고 있다.
이미지 센서로는 전하 결합 소자(CCD: Charge Coupled Device) 및 CMOS 이미지 센서가 있다. 이 중, CMOS 이미지 센서는 구동 방식이 간편하고, 신호 처리 회로를 단일칩에 집적할 수 있어 제품의 소형화가 가능하다. CMOS 이미지 센서는 전력 소모 또한 매우 낮아 배터리 용량이 제한적인 제품에 적용이 용이하다. 또한, CMOS 이미지 센서는 CMOS 공정 기술을 호환하여 사용할 수 있어 제조 단가를 낮출 수 있다. 따라서, CMOS 이미지 센서는 기술 개발과 함께 고해상도가 구현 가능함에 따라 그 사용이 급격히 늘어나고 있다.
본원 발명이 해결하고자 하는 과제는 보다 향상된 광학적 특성을 갖는 씨모스 이미지 센서를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 씨모스 이미지 센서는 서로 대향하는 제 1 면 및 제 2 면을 갖는 제 1 도전형의 에피택셜층, 상기 에피택셜층의 상기 제 1 면에서 상기 제 2 면으로 연장되어 제 1 픽셀 영역 및 제 2 픽셀 영역을 정의하는 제 1 소자 분리막, 상기 제 1 및 제 2 픽셀 영역들 각각의 상기 에피택셜층 내에 형성되며, 상기 제 1 면에 인접하는 제 2 도전형의 웰 불순물층, 상기 웰 불순물층 내에 형성되는 제 2 소자 분리막으로서, 상기 제 2 소자 분리막은 상기 제 1 및 제 2 픽셀 영역들 각각에 서로 이격된 제 1 및 제 2 활성부들을 정의하는 것, 상기 제 1 및 제 2 픽셀 영역들의 상기 제 1 활성부들에 각각 배치되는 제 1 및 제 2 트랜스퍼 게이트들, 상기 제 1 및 제 2 트랜스퍼 게이트들 일측의 상기 제 1 활성부들 내에 각각 형성된 제 1 및 제 2 플로팅 확산 영역들, 및 상기 제 1 및 제 2 픽셀 영역들을 가로지르며, 상기 제 1 및 제 2 플로팅 확산 영역들에 공통으로 연결되는 연결 배선을 포함한다.
일 실시예에 따르면, 상기 에피택셜층 내에서 상기 제 1 도전형의 불순물 농도는, 상기 제 1 면에서 상기 제 2 면으로 갈수록 감소할 수 있다.
다른 실시예에 따르면, 상기 제 1 도전형의 에피택셜층은 제 1 불순물 농도를 갖는 제 1 에피택셜층, 상기 제 1 불순물 농도와 다른 제 2 불순물 농도를 갖는 제 2 에피택셜층, 및 상기 제 2 불순물 농도와 다른 제 3 불순물 농도를 갖는 제 3 에피택셜층을 포함한다.
다른 실시예에 따르면, 상기 제 1 에피택셜층은 상기 제 2 면에 인접하고, 상기 제 3 에피택셜층은 상기 제 1 면에 인접하며, 상기 제 2 에피택셜층은 상기 제 1 에피택셜층과 상기 제 3 에피택셜층 사이에 배치될 수 있다. 여기서, 상기 제 1 불순물 농도는 상기 제 2 불순물 농도보다 작고 상기 제 2 불순물 농도는 상기 제 3 불순물 농도보다 작을 수 있다.
일 실시예에 따르면, 상기 제 1 소자 분리막의 측벽을 감싸는 제 2 도전형의 포텐셜 배리어층을 더 포함한다. 여기서, 상기 포텐셜 배리어층에서 상기 제 2 도전형의 불순물 농도는 상기 웰 불순물층에서 상기 제 2 도전형의 불순물 농도보다 클 수 있다.
일 실시예에 따르면, 상기 포텐셜 배리어층은 상기 에피택셜층과 직접 접촉할 수 있다.
일 실시예에 따르면, 상기 제 1 소자 분리막은 상기 에피택셜층의 상기 제 1 면에서 상기 제 2 면으로 연장되는 절연막을 포함하고, 상기 에피택셜층은 상기 절연막과 직접 접촉할 수 있다.
일 실시예에 따르면, 상기 제 1 소자 분리막의 폭은 상기 제 1 면에서 상기 제 2 면으로 갈수록 감소할 수 있다.
다른 실시예에 따르면, 상기 제 1 소자 분리막의 폭은 상기 제 1 면에서 상기 제 2 면으로 갈수록 증가할 수 있다.
일 실시예에 따르면, 상기 제 1 소자 분리막은 제 2 소자 분리막의 하부면에서 상기 에피택셜층의 상기 제 2 면으로 연장되며, 그 내부에 에어-갭을 갖는 절연막을 포함한다.
일 실시예에 따르면, 상기 제 1 소자 분리막은 서로 다른 굴절률을 갖는 제 1 및 제 2 절연막들을 포함하되, 상기 에피택셜층과 접촉하는 상기 제 1 절연막의 굴절률은 상기 에피택셜층의 굴절률보다 작을 수 있다.
일 실시예에 따르면, 상기 제 1 픽셀 영역의 상기 제 2 활성부에 형성되는 제 1 로직 트랜지스터; 및 상기 제 2 픽셀 영역의 상기 제 2 활성부에 형성되는 제 2 로직 트랜지스터를 더 포함한다. 여기서, 상기 연결 배선은 상기 제 1 로직 트랜지스터의 드레인 전극 및 상기 제 2 로직 트랜지스터의 게이트 전극과 전기적으로 연결될 수 있다.
일 실시예에 따르면, 상기 제 2 픽셀 영역의 상기 제 2 활성부에 형성되는 제 3 로직 트랜지스터를 더 포함하되, 상기 제 3 로직 트랜지스터는 상기 제 2 로직 트랜지스터와 직렬로 연결될 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 다른 실시예에 따른 씨모스 이미지 센서는 서로 대향하는 제 1 면 및 제 2 면을 갖는 제 1 도전형의 에피택셜층, 상기 에피택셜층의 상기 제 1 면에서 상기 제 2 면으로 연장되어 상기 에피택셜층에 픽셀 영역을 정의하는 제 1 소자 분리막, 상기 픽셀 영역의 상기 에피택셜층 내에 형성되며, 상기 제 1 면에 인접하는 제 2 도전형의 웰 불순물층, 상기 웰 불순물층 내에서 상기 제 1 면에 인접하도록 형성되어, 서로 이격된 제 1 및 제 2 활성부들을 정의하는 제 2 소자 분리막, 상기 제 1 활성부의 상기 웰 불순물층 상에 배치된 전하 전송 게이트, 상기 전하 전송 게이트 일측의 상기 제 1 활성부에 형성된 플로팅 확산 영역, 및 상기 제 2 활성부의 상기 웰 불순물층 상에 형성된 로직 트랜지스터를 포함한다.
일 실시예에 따르면, 상기 제 1 도전형의 에피택셜층은 제 1 불순물 농도를 갖는 제 1 에피택셜층, 상기 제 1 불순물 농도와 다른 제 2 불순물 농도를 갖는 제 2 에피택셜층, 및 상기 제 2 불순물 농도와 다른 제 3 불순물 농도를 갖는 제 3 에피택셜층을 포함한다.
일 실시예에 따르면, 상기 제 1 에피택셜층은 상기 제 2 면에 인접하고, 상기 제 3 에피택셜층은 상기 제 1 면에 인접하며, 상기 제 2 에피택셜층은 상기 제 1 에피택셜층과 상기 제 3 에피택셜층 사이에 배치될 수 있다. 여기서, 상기 제 1 불순물 농도는 상기 제 2 불순물 농도보다 작고 상기 제 2 불순물 농도는 상기 제 3 불순물 농도보다 작을 수 있다.
일 실시예에 따르면, 상기 제 1 소자 분리막은 제 2 소자 분리막의 하부면에서 상기 에피택셜층의 상기 제 2 면으로 연장되는 절연막을 포함하고, 상기 에피택셜층은 상기 소자 분리막과 직접 접촉할 수 있다.
일 실시예에 따르면, 상기 제 1 소자 분리막의 측벽을 감싸는 제 2 도전형의 포텐셜 배리어층을 더 포함하되, 상기 포텐셜 배리어층에서 상기 제 2 도전형의 불순물 농도는 상기 웰 불순물층에서 상기 제 2 도전형의 불순물 농도보다 클 수 있다.
일 실시예에 따르면, 상기 포텐셜 배리어층은 상기 에피택셜층과 직접 접촉할 수 있다.
일 실시예에 따르면, 상기 제 1 소자 분리막은 제 2 소자 분리막의 하부면에서 상기 에피택셜층의 상기 제 2 면으로 연장되는 절연막을 포함하고, 상기 절연막의 폭은 상기 제 1 면에서 상기 제 2 면으로 갈수록 증가할 수 있다.
일 실시예에 따르면, 상기 전하 전송 게이트의 하부면은 상기 로직 트랜지스터의 게이트 전극의 하부면보다 아래에 위치할 수 있다.
일 실시예에 따르면, 상기 플로팅 확산 영역과 상기 로직 트랜지스터를 전기적으로 연결하는 연결 배선을 더 포함한다.
본 발명의 실시예들에 따르면, 광전 변환 소자(즉, 포토 다이오드)를 형성하기 위한 이온 주입 공정 없이, 제 1 도전형의 에피택셜층이 광전 변환 소자를 구성할 수 있다. 즉, 픽셀 영역들을 정의하는 제 1 소자 분리막들 사이의 에피택셜층 전체에서 빛을 수광하여 광전하들이 생성될 수 있다. 이에 따라, 광전하가 생성되는 면적이 증가되어, 씨모스 이미지 센서의 풀 웰 전하 저장 용량(full well capacity)이 향상될 수 있다. 따라서, 실시예들에 따른 모스 이미지 센서는 보다 선명한 이미지를 구현할 수 있다.
또한, 광전 변화 소자(예를 들어, 포토 다이오드)를 형성하기 위한 별도의 이온주입 공정들이 생략될 수 있으므로, 씨모스 이미지 센서의 제조 공정이 단순화될 수 있으며 비용을 줄일 수 있다.
또한, 실시예들에 따르면, 에피택셜층의 제 1 면에서 제 2 면으로 연장되는 소자 분리막에 의해 에피택셜층에 복수 개의 픽셀 영역들이 정의되므로, 픽셀 영역들 간의 크로스 토크(cross talk)를 방지할 수 있다.
나아가, 복수 개의 픽셀 영역들을 포함하는 제 1 도전형의 에피택셜층 내에 로직 트랜지스터들을 구현하기 위한 제 2 도전형의 웰 불순물층이 형성될 수 있으므로, 평면적 관점에서, 로직 트랜지스터들이 광전 변환 소자와 중첩될 수 있다. 따라서, 보다 고집적화된 씨모스 이미지 센서를 구현할 수 있다.
도 1은 본 발명의 실시예들에 따른 씨모스 이미지 센서의 블록도이다.
도 2a 및 도 2b는 본 발명의 실시예들에 따른 씨모스 이미지 센서의 액티브 픽셀 센서 어레이의 회로도들이다.
도 3은 본 발명의 일 실시예에 따른 씨모스 이미지 센서의 개략 평면도이다.
도 4a는 본 발명의 일 실시예에 따른 씨모스 이미지 센서의 단면도로서, 도 3의 I-I'선을 따라 자른 단면도이다.
도 4b는 본 발명의 일 실시예에 따른 씨모스 이미지 센서의 단면도로서, 도 3의 II-II'선을 따라 자른 단면도이다.
도 5는 본 발명의 일 실시예에 따른 씨모스 이미지 센서의 일 부분에서의 전위(potential)를 나타내는 그래프로서, 도 4a의 A-A'선에서의 전위 분포를 나타낸다.
도 6은 본 발명의 다른 실시예에 따른 씨모스 이미지 센서의 평면도이다.
도 7은 본 발명의 다른 실시예에 따른 씨모스 이미지 센서의 단면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 씨모스 이미지 센서의 단면도이다.
도 9는 본 발명의 일 실시예에 따른 씨모스 이미지 센서의 일 부분에서의 전위 분포 및 도핑 프로파일(doping profile)을 나타내는 그래프로서, 도 8의 B-B'선에서의 전위 분포 및 도핑 프로파일을 나타낸다.
도 10 내지 도 13은 본 발명의 다양한 실시예들에 따른 씨모스 이미지 센서의 단면도들이다.
도 14는 본 발명의 다른 실시예에 따른 씨모스 이미지 센서의 평면도이다.
도 15는 본 발명의 일 실시예에 따른 씨모스 이미지 센서의 단면도로서, 도 14의 I-I'선을 따라 자른 단면도이다.
도 16 내지 도 24는 본 발명의 일 실시예에 따른 씨모스 이미지 센서의 제조 방법을 설명하기 위한 단면도들이다.
도 25 내지 도 28은 본 발명의 다른 실시예에 따른 씨모스 이미지 센서의 제조 방법을 설명하기 위한 단면도들이다.
도 29 내지 도 31은 본 발명의 다른 실시예에 따른 씨모스 이미지 센서의 제조 방법을 설명하기 위한 단면도들이다.
도 32는 본 발명의 실시예들에 따른 씨모스 이미지 센서를 포함하는 전자 장치의 블록도이다.
도 33 및 도 34는 본 발명의 실시 예들에 따른 씨모스 이미지 센서가 적용된 전자 장치들을 나타낸다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(omprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 씨모스 이미지 센서 및 그 제조 방법에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 씨모스 이미지 센서의 블록도이다.
도 1을 참조하면, 씨모스 이미지 센서는 액티브 픽셀 센서 어레이(10; Active Pixel Sensor array), 행 디코더(row decoder; 20), 행 드라이버(row driver; 30), 열 디코더(column decoder; 40), 타이밍 발생기(timing generator; 50), 상관 이중 샘플러(CDS: Correlated Double Sampler; 60), 아날로그 디지털 컨버터(ADC: Analog to Digital Converter; 70) 및 입출력 버퍼(I/O buffer; 80)를 포함한다.
액티브 픽셀 센서 어레이(10)는 2차원적으로 배열된 복수의 단위 픽셀들을 포함하며, 광 신호를 전기적 신호로 변환한다. 액티브 픽셀 센서 어레이(10)는 행 드라이버(30)로부터 픽셀 선택 신호, 리셋 신호 및 전하 전송 신호와 같은 복수의 구동 신호들에 의해 구동될 수 있다. 또한, 변환된 전기적 신호는 상관 이중 샘플러(60)에 제공된다.
행 드라이버(30)는 행 디코더(20)에서 디코딩된 결과에 따라 다수의 단위 픽셀들을 구동하기 위한 다수의 구동 신호들을 액티브 픽셀 센서 어레이(10)로 제공한다. 단위 픽셀들이 행렬 형태로 배열된 경우에는 각 행별로 구동 신호들이 제공될 수 있다.
타이밍 발생기(50)는 행 디코더(20) 및 열 디코더(40)에 타이밍(timing) 신호 및 제어 신호를 제공한다.
상관 이중 샘플러(CDS; 60)는 액티브 픽셀 센서 어레이(10)에서 생성된 전기 신호를 수신하여 유지(hold) 및 샘플링한다. 상관 이중 샘플러(60)는 특정한 잡음 레벨(noise level)과 전기적 신호에 의한 신호 레벨을 이중으로 샘플링하여, 잡음 레벨과 신호 레벨의 차이에 해당하는 차이 레벨을 출력한다.
아날로그 디지털 컨버터(ADC; 70)는 상관 이중 샘플러(60)에서 출력된 차이 레벨에 해당하는 아날로그 신호를 디지털 신호로 변환하여 출력한다.
입출력 버퍼(80)는 디지털 신호를 래치(latch)하고, 래치된 신호는 열 디코더(40)에서의 디코딩 결과에 따라 순차적으로 영상 신호 처리부(도면 미도시)로 디지털 신호를 출력한다.
도 2a 및 도 2b는 본 발명의 실시예들에 따른 씨모스 이미지 센서의 액티브 픽셀 센서 어레이의 회로도들이다.
도 2a를 참조하면, 액티브 픽셀 센서 어레이(10)는 복수의 단위 픽셀들(P)을 포함하며, 단위 픽셀들(P)은 매트릭스 형태로 배열될 수 있다. 이 실시예에서, 단위 픽셀(P)은 제 1 및 제 2 트랜스퍼 트랜지스터들(TX1, TX2)과 로직 트랜지스터들(RX, SX, DX)을 포함한다. 여기서, 로직 트랜지스터들은 리셋 트랜지스터(RX; reset transistor), 선택 트랜지스터(SX; selection transistor), 및 드라이브 트랜지스터 또는 소오스 팔로워 트랜지스터(DX; Drive transistor or source follower transistor)를 포함할 수 있다.
제 1 트랜스퍼 트랜지스터(TX1)은 제 1 트랜스퍼 게이트(TG1) 및 제 1 광전 변환 소자(PD1)를 포함하고, 제 2 트랜스퍼 트랜지스터(TX2)은 제 2 트랜스퍼 게이트(TG2) 및 제 2 광전 변환 소자(PD2)를 포함한다. 그리고, 제 1 및 제 2 트랜스퍼 트랜지스터들(TX1, TX2)은 전하 검출 노드(FD; 즉, 플로팅 확산 영역(Floating Diffusion region)))을 공유한다.
제 1 및 제 2 광전 변환 소자들(PD1, PD2)은 외부에서 입사된 빛의 양에 비례하여 광전하들을 생성 및 축적할 수 있다. 제 1 및 제 2 광전 변환 소자들(PD1, PD2)은 포토 다이오드(photo diode), 포토 트랜지스터(photo transistor), 포토 게이트(photo gate), 핀드 포토 다이오드(Pinned Photo Diode; PPD) 및 이들의 조합이 사용될 수 있다.
제 1 및 제 2 전하 전송 게이트들(TG1, TG2)은 제 1 및 제 2 광전 변환 소자들(PD1, PD2)에 축적된 전하를 전하 검출 노드(FD, 즉, 플로팅 확산 영역)으로 전송한다. 제 1 및 제 2 전하 전송 게이트들(TG1, TG2)에는 서로 상보적인 신호가 인가될 수 있다. 즉, 제 1 및 제 2 광전 변환 소자들(PD1, PD2) 중 어느 하나에서 전하 검출 노드(FD)로 전하들이 전송될 수 있다.
전하 검출 노드(FD)는 제 1 및 제 2 광전 변환 소자들(PD1, PD2)에서 생성된 전하를 전송 받아 누적적으로 저장한다. 전하 검출 노드(FD)에 축적된 광전하들의 양에 따라 드라이브 트랜지스터(DX)가 제어될 수 있다.
리셋 트랜지스터(RX)는 전하 검출 노드(FD)에 축적된 전하들을 주기적으로 리셋시킬 수 있다. 상세하게, 리셋 트랜지스터(RX)의 드레인 전극은 전하 검출 노드(FD)와 연결되며 소오스 전극은 전원 전압(VDD)에 연결된다. 리셋 트랜지스터(RX)가 턴 온되면, 리셋 트랜지스터(RX)의 소오스 전극과 연결된 전원 전압(VDD)이 전하 검출 노드(FD)로 전달된다. 따라서, 리셋 트랜지스터(RX)가 턴 온시 전하 검출 노드(FD)에 축적된 전하들이 배출되어 전하 검출 노드(FD)가 리셋될 수 있다.
드라이브 트랜지스터(DX)는 단위 픽셀(P) 외부에 위치하는 정전류원(미도시)과 조합하여 소오스 팔로워 버퍼 증폭기(source follower buffer amplifier) 역할을 하며, 전하 검출 노드(FD)에서의 전위 변화를 증폭하고 이를 출력 라인(Vout)으로 출력한다.
선택 트랜지스터(SX)는 행 단위로 읽어낼 단위 픽셀들(P)을 선택할 수 있다. 선택 트랜지스터(SX)가 턴 온될 때, 드라이브 트랜지스터의 드레인 전극과 연결된 전원 전압(VDD)이 선택 트랜지스터(SX)의 드레인 전극으로 전달될 수 있다.
도 2b를 참조하면, 액티브 픽셀 센서 어레이(10)는 복수의 단위 픽셀들(P)을 포함하며, 각각의 단위 픽셀들(P)은 4개의 트랜스퍼 트랜지스터들(TX1, TX2, TX3, TX4)을 포함한다. 4개의 트랜스퍼 트랜지스터들(TX1, TX2, TX3, TX4)은 전하 검출 노드(FD) 및 로직 트랜지스터들(RX, SX, DX)을 공유할 수 있다.
이 실시예에 따르면, 선택 신호에 의해 행 단위로 읽어낼 단위 픽셀들(P)이 선택될 수 있다. 그리고, 제 1 내지 제 4 전하 전송 게이트들(TG1, TG2, TG3, TG4)에 인가되는 신호에 따라, 제 1 내지 제 4 광전 변화 소자들(PD1, PD2, PD3, PD4) 중 어느 하나에서 전하 검출 노드(FD)로 전하들이 전송될 수 있다.
도 3은 본 발명의 일 실시예에 따른 씨모스 이미지 센서의 개략 평면도이다. 도 4a는 본 발명의 일 실시예에 따른 씨모스 이미지 센서의 단면도로서, 도 3의 I-I'선을 따라 자른 단면도이다. 도 4b는 본 발명의 일 실시예에 따른 씨모스 이미지 센서의 단면도로서, 도 3의 II-II'선을 따라 자른 단면도이다.
도 3, 도 4a, 및 도 4b를 참조하면, 서로 대향하는 제 1 면(10a) 및 제 2 면(10b)을 갖는 제 1 도전형의 에피택셜층(100; epitaxial layer)이 제공될 수 있다. 일 실시예에서, 에피택셜층(100)은 n형 불순물들이 도핑된 실리콘 에피택셜층(100)일 수 있다. 일 실시예에 따르면, 에피택셜층(100) 내에서 제 1 도전형의 불순물 농도는, 제 1 면(10a)에서 제 2 면(10b)으로 갈수록 감소할 수 있다.
에피택셜층(100)은 제 1 소자 분리막(101)에 의해 정의된 제 1 및 제 2 픽셀 영역들(PR1, PR2)을 포함한다 일 실시예에서, 제 1 및 제 2 픽셀 영역들(PR1, PR2)은 y축 방향을 따라 번갈아 배열될 수 있으며, 제 1 픽셀 영역들(PR1) x축 방향을 따라 배열될 수 있으며, 마찬가지로, 제 2 픽셀 영역들(PR2)도 x축 방향을 따라 배열될 수 있다.
각각의 제 1 및 제 2 픽셀 영역들(PR1, PR2)은 에피택셜층(100) 내에 형성된 제 1 소자 분리막(101)에 의해 정의될 수 있다. 제 1 소자 분리막(101)은 에피택셜층(100)의 제 1 면(10a)에서 제 2 면(10b)으로 수직적으로 연장될 수 있다. 다시 말해, 제 1 소자 분리막(101)의 수직적 두께는 에피택셜층(100)의 수직적 두께와 실질적으로 동일할 수 있다. 일 실시예에서, 에피택셜층(100)의 제 1 면(10a)에 인접한 제 1 소자 분리막(101)의 상부 폭(W1)이 에피택셜층(100)의 제 2 면(10b)에 인접한 제 1 소자 분리막(101)의 하부 폭(W2)보다 클 수 있다. 그리고, 제 1 소자 분리막(101)의 폭은 에피택셜층(100)의 제 1 면(10a)에서 제 2 면(10b)으로 갈수록 점차 감소할 수 있다. 또한, 제 1 소자 분리막(101)은 에피택셜층(100; 예를 들어, 실리콘)보다 굴절률이 낮은 절연 물질로 형성될 수 있다. 그리고, 제 1 소자 분리막(101)은 복수 개의 절연막들을 포함할 수도 있다.
실시예들에 따르면, 제 1 및 제 2 픽셀 영역들(PR1, PR2)의 에피택셜층(100)에서 입사광의 세기에 비례하여 광전하가 생성될 수 있다. 즉, 제 1 소자 분리막(101)에 의해 정의된 제 1 및 제 2 픽셀 영역들(PR1, PR2)의 전체에서 입사광의 세기에 비례하여 광전하가 생성될 수 있다. 그리고, 제 1 소자 분리막(101)은 비스듬히 입사되는 입사광을 굴절시킴으로써, 제 1 및 제 2 픽셀 영역들(PR1, PR2)로 비스듬히 입사되는 입사광이 인접하는 다른 픽셀 영역들로 입사되는 것을 방지할 수 있다. 또한, 제 1 소자 분리막(101)은 에피택셜층(100)을 관통하므로 제 1 픽셀 영역(PR1)의 에피택셜층(100)과 제 2 픽셀 영역(PR2)의 에피택셜층(100)이 완전히 분리될 수 있다. 그러므로, 입사광에 의해 각각의 제 1 및 제 2 픽셀 영역들(PR1, PR2)의 에피택셜층(100)에서 생성된 광전하들이 랜덤 드리프트(random drift)에 의해 인접하는 제 1 및 제 2 픽셀 영역들(PR1, PR2)로 이동하는 것을 방지할 수 있다.
이에 더하여, 일 실시예에 따르면, 제 1 소자 분리막(101)의 측벽에 제 2 도전형의 포텐셜 배리어층(103; potential barrier layer)이 배치될 수 있다. 일 실시예에서, 포텐셜 배리어층은 p형 불순물들을 포함할 수 있다. 일 실시예에서, 포텐셜 배리어층은 제 1 도전형의 에피택셜층(100)과 직접 접촉될 수 있다. 포텐셜 배리어층은 에피택셜층(100)을 패터닝하여 형성된 깊은 트렌치 내에 제 1 소자 분리막(101)을 형성할 때, 깊은 트렌치의 표면 결함에 의해 생성된 전하-전공 쌍(EHP: Electron-Hole Pair)에 의해 암 전류(dark current)가 발생하는 것을 줄일 수 있다.
제 1 및 제 2 픽셀 영역들(PR1, PR2) 각각의 에피택셜층(100) 내에 제 2 도전형의 웰 불순물층(110)이 배치될 수 있다. 웰 불순물층(110)은 에피택셜층(100)의 제 1 면(10a)에 인접하도록 배치되며 p형 불순물들을 포함할 수 있다. 제 1 면(10a)으로부터 웰 불순물층(110)의 깊이는 제 1 면(10a)으로부터 제 1 소자 분리막(101)의 깊이보다 작을 수 있다. 또한, 웰 불순물층(110)에서 p형 불순물 농도는 포텐셜 배리어층에서 p형 불순물 농도보다 낮을 수 있다.
나아가, 일 실시예에 따르면, 제 1 활성부(ACT1) 및 제 2 활성부(ACT2)를 정의하는 제 2 소자 분리막(105)이 에피택셜층(100)의 제 1 면(10a)에 인접하게 형성될 수 있다. 제 2 소자 분리막(105)은 웰 불순물층(110) 내에 형성될 수 있으며, 제 1 및 제 2 픽셀 영역들(PR1, PR2) 각각에 제 1 및 제 2 활성부들(ACT1, ACT2)을 정의한다. 제 1 및 제 2 활성부들(ACT1, ACT2)은 웰 불순물층(110)의 일 부분들일 수 있으며, 제 1 및 제 2 활성부들(ACT1, ACT2)은 제 1 및 제 2 픽셀 영역들(PR1, PR2) 각각에서 서로 이격되어 배치되며, 서로 다른 크기를 가질 수 있다. 일 실시예에 따르면, 도 3에 도시된 바와 같이, 제 1 및 제 2 픽셀 영역들(PR1, PR2)이 y축 방향으로 배열되되, 평면적 관점에서, 제 2 활성부들(ACT2)이 서로 인접하도록 배치될 수 있다. 즉, 평면적 관점에서, 인접하는 제 1 및 제 2 픽셀 영역들(PR1, PR2)의 제 2 활성부들(ACT2)은 제 1 및 제 2 픽셀 영역들(PR1, PR2)의 제 1 활성부들(ACT1) 사이에 배치될 수 있다. 또한, 실시예들에 따르면, 에피택셜층(100)의 제 1 면(10a)으로부터 제 2 소자 분리막(105)의 수직적 깊이는, 제 1 소자 분리막(101)의 수직적 깊이보다 작을 수 있다. 일 실시예에서, 제 2 소자 분리막(105)의 하부면은 웰 불순물층(110) 내에 위치할 수 있으며, 웰 불순물층(110)의 하부면과 이격될 수 있다.
실시예들에 따르면, 제 1 픽셀 영역(PR1)의 제 1 활성부(ACT1)에 제 1 트랜스퍼 게이트(111a) 및 제 1 플로팅 확산 영역(121a)이 배치될 수 있으며, 제 2 픽셀 영역(PR2)의 제 1 활성부(ACT1)에 제 2 트랜스퍼 게이트(111b) 및 제 2 플로팅 확산 영역(121b)이 배치될 수 있다.
일 실시예에서, 제 1 및 제 2 트랜스퍼 게이트들(111a, 111b) 각각은 평면적 관점에서, 제 1 및 제 2 픽셀 영역들(PR1, PR2)의 중심 부분들에 위치할 수 있다. 제 1 및 제 2 트랜스퍼 게이트들(111a, 111b) 각각은 웰 불순물층(110) 내로 삽입된 하부 부분과, 하부 부분과 연결되며 에피택셜층(100)의 제 1 면(10a) 위로 돌출되는 상부 부분을 포함할 수 있다. 제 1 및 제 2 트랜스퍼 게이트들(111a, 111b)의 하부면들은 웰 불순물층 내에 위치할 수 있으며, 제 1 및 제 2 트랜스퍼 게이트들(111a, 111b)과 웰 불순물층 사이에 게이트 절연막이 개재될 수 있다. 일 실시예에 따르면, 제 1 및 제 2 트랜스퍼 게이트들(111a, 111b)은 제 1 활성부들(ACT1)에 노출되는 웰 불순물층(110)의 일부분에 트렌치를 형성하고, 트렌치 내에 게이트 절연막 및 게이트 도전막을 차례로 형성하여 형성될 수 있다.
제 1 플로팅 확산 영역(121a)은 제 1 트랜스퍼 게이트(111a) 일측의 웰 불순물층(110) 내에 형성되며, 제 2 플로팅 확산 영역(121b)은 제 2 트랜스퍼 게이트(111b) 일측의 웰 불순물층(110) 내에 형성될 수 있다. 제 1 및 제 2 플로팅 확산 영역들(121a, 121b)은 웰 불순물층(110)과 반대의 제 1 도전형을 가질 수 있다. 예를 들어, 제 1 및 제 2 플로팅 확산 영역들(121a, 121b)은 n형 불순물을 웰 불순물층(110) 내에 이온 주입하여 형성될 수 있다.
실시예들에 따르면, 제 1 및 제 2 픽셀 영역들(PR1, PR2)의 제 2 활성부들(ACT2)에 로직 트랜지스터들이 형성될 수 있다. 일 실시예에 따르면, 제 1 픽셀 영역(PR1)의 제 2 활성부(ACT2)에 리셋 트랜지스터(도2a의 RX 참조)가 형성될 수 있으며, 제 2 픽셀 영역(PR2)의 제 2 활성부(ACT2)에 소스 팔로워 트랜지스터(도 2a의 DX 참조) 및 선택 트랜지스터가(도 2a의 SX 참조) 형성될 수 있다. 그리고, 제 1 및 제 2 픽셀 영역들(PR1, PR2)은 로직 트랜지스터들을 공유할 수 있다.
일 실시예에 따르면, 리셋 게이트(113)가 제 1 픽셀 영역(PR1)의 제 2 활성부(ACT2) 상에 배치될 수 있으며, 제 2 픽셀 영역(PR2)의 제 2 활성부(ACT2) 상에 소스 팔로워 게이트(115) 및 선택 게이트(117)가 배치될 수 있다. 그리고, 리셋 게이트(113), 소스 팔로워 게이트(115), 및 선택 게이트(117)와 웰 불순물층(110) 사이에 게이트 절연막이 배치될 수 있다.
리셋 게이트(113) 일측의 웰 불순물층(110) 내에 제 1 불순물 영역(123a)이 형성되고, 리셋 게이트(113) 타측의 웰 불순물층(110) 내에 제 2 불순물 영역(123b)이 형성될 수 있다. 소스 팔로워 게이트(115) 일측의 웰 불순물층(110) 내에 제 3 불순물 영역(125a)이 형성될 수 있으며, 선택 게이트(117) 타측의 웰 불순물층(110) 내에 제 4 불순물 영역(125b)이 형성될 수 있다. 그리고, 소스 팔로워 게이트(115)와 선택 게이트(117) 사이의 웰 불순물층(110) 내에 공통 불순물 영역(125c)이 형성될 수 있다.
일 실시예에서, 제 1 내지 제 4 불순물 영역들(123a, 123b, 125a, 125b)과 공통 불순물 영역(125c)은 웰 불순물층(110)과 반대의 불순물을 이온 주입하여 형성될 수 있다. 예를 들어, 제 1 내지 제 4 불순물 영역들(123a, 123b, 125a, 125b)과 공통 불순물 영역(123c)은 n형 불순물 영역일 수 있다.
실시예들에 따르면, 에피택셜층(100)의 제 1 면(10a) 상에 배선 구조체가 배치될 수 있으며, 배선 구조체는 로직 트랜지스터들 및 이와 연결되는 배선들(141, 143, 151) 및 콘택 플러그들(131a, 131b, 133a, 133b, 135a, 135b, 135c)을 포함한다. 상세하게, 에피택셜층(100)의 제 1 면(10a) 상에 층간 절연막들(130, 140, 150) 및 패시베이션막(160)이 배치될 수 있으며, 층간 절연막들(130, 140, 150)은 제 1 및 제 2 트랜스퍼 게이트들(111a, 111b), 리셋, 소스 팔로워 및 선택 게이트들(113, 115, 117)을 덮을 수 있다. 그리고, 층간 절연막들(130, 140, 150) 내에 복수 개의 콘택 플러그들(131a, 131b, 133a, 133b, 135a, 135b, 135c) 및 복수 개의 배선들(141, 143, 151, 153)이 배치될 수 있다.
일 실시예에 따르면, 제 1 및 제 2 플로팅 확산 영역들(121a, 121b)에 제 1 및 제 2 FD 콘택 플러그들(131a, 131b)이 각각 접속될 수 있다. 그리고, 제 1 불순물 영역(123a)에 제 1 콘택 플러그(133a)가 접속되며, 제 2 불순물 영역(123b)에 제 2 콘택 플러그(133b)가 접속될 수 있다. 제 3 불순물 영역(125a)에 제 3 콘택 플러그(135a)가 접속되며, 제 4 불순물 영역(125b)에 제 4 콘택 플러그(135b)가 접속될 수 있다. 그리고, 공통 불순물 영역(125c)에 공통 콘택 플러그(135c)가 접속될 수 있다. 또한, 게이트 콘택 플러그(135g)가 소스 팔로워 게이트(115)에 접속될 수 있다.
실시예들에 따르면, 콘택 플러그들(131a, 131b, 133a, 133b, 135a, 135b, 135c, 135g) 각각은 배리어 금속막 및 금속막을 포함할 수 있다. 배리어 금속막은 예를 들어, 티타늄질화물, 탄탈늄질화물, 텅스텐질화물, 하프늄질화물, 및 지르코늄질화물과 같은 금속 질화막으로 형성될 수 있다. 금속막은 텅스텐, 구리, 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 루테늄, 팔라듐, 백금, 코발트, 니켈 및 도전성 금속 질화물들 중에서 선택된 어느 하나 또는 이들의 조합으로 형성될 수 있다. 나아가, 일 실시예에 따르면, 콘택 플러그들(131a, 131b, 133a, 133b, 135a, 135b, 135c, 135g)과 불순물 영역들(121a, 121b, 123a, 123b, 125a, 125b, 125c) 사이에 실리사이드막이 형성될 수 있다.
일 실시예에 따르면, 제 1 및 제 2 플로팅 확산 영역들(121a, 121b)은 연결 배선(151)을 통해 전기적으로 공통 연결될 수 있다. 일 실시예에서, 연결 배선(151)은 제 1 및 제 2 픽셀 영역들(PR1, PR2)을 가로지르며, 제 1 및 제 2 FD 콘택 플러그들(131a, 131b)을 통해 제 1 및 제 2 플로팅 확산 영역들(121a, 121b)과 전기적으로 연결될 수 있다. 그리고, 연결 배선(151)은 제 1 콘택 플러그(133a)를 통해 제 1 불순물 영역(123a)과 전기적으로 연결될 수 있으며, 게이트 콘택 플러그(135g)를 통해 소스 팔로워 게이트(115)와 전기적으로 연결될 수 있다.
나아가, 제 2 및 제 3 콘택 플러그들(133b, 135a)에 전원 전압이 인가되는 전원 라인이 연결될 수 있으며, 제 4 콘택 플러그(135b)에 각 픽셀에서 생성된 광신호를 출력하는 출력 라인이 연결될 수 있다. 연결 배선, 전원 라인, 및 출력 라인과 같은 배선들(141, 143, 151, 153)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 탄탈륨(Ta) 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 지르코늄 질화막(ZrN), 텅스텐 질화막(TiN) 및 이들의 조합으로 이루어진 합금 등으로 형성될 수 있다.
실시예들에 따르면, 에피택셜층(100)의 제 2 면(10b) 상에 컬러 필터층(220) 및 마이크로 렌즈들(230)이 배치될 수 있다. 그리고, 에피택셜층(100)의 제 2 면(10b)과 컬러 필터층(220) 사이에 보호 평탄막(210)이 배치될 수 있다.
보호 평탄막(210)은 고농도의 불순물층일 수 있으며, 보론(B)과 같은 P형 불순물로 이루어질 수 있다. 보호 평탄막(210)은 실리콘의 댕글링 결함이나, 에칭 스트레스 등에 의한 표면 결함 또는 계면 트랩(interface trap)에 의해, 에피택셜층(100)의 제 2 면(10b)에서 전기적 포텐셜이 떨어져 공핍 웰(depletion well)이 발생하는 것을 방지할 수 있다. 그리고, 보호 평탄막(210)은 에피택셜층(100)의 제 2 면(10b)에 인접한 부분에서 생성된 광 전하들이 제 1 및 제 2 플로팅 확산 영역(121a, 121b)으로 흘러갈 수 있도록 전위 기울기를 제공할 수 있다.
컬러 필터층(220) 및 마이크로 렌즈(230)는 제 1 및 제 2 픽셀 영역들(PR1, PR2) 각각에 대응되어 형성될 수 있다. 컬러 필터층(220)은 단위 픽셀에 따라 적색, 녹색 또는 청색의 컬러 필터를 포함한다. 컬러 필터들은 2차원적으로 배열될 수 있으며, 옐로우 필터, 마젠타 필터 및 시안 필터를 포함할 수도 있다. 또한, 컬러 필터층(220)은 화이트 필터를 더 포함할 수도 있다.
마이크로 렌즈(230)는 볼록한 형태를 가지며 소정의 곡률 반경을 가질 수 있다. 마이크로 렌즈(230)는 광투과성 수지로 형성될 수 있으며, 각각의 제 1 및 제 2 픽셀 영역들(PR1, PR2)로 입사광을 집광시킬 수 있다.
도 5는 본 발명의 일 실시예에 따른 씨모스 이미지 센서의 일 부분에서의 전위(potential)를 나타내는 그래프로서, 도 4a의 A-A'선에서의 전위 분포를 나타낸다. 그리고, 도 5의 점선은 포도다이오드를 구성하는 n형 불순물 영역이 이온주입 공정을 이용하여 p형 에피택셜층 내에 형성된 경우, n형 불순물 영역을 포함하는 p형 에피택셜층의 전위를 나타낸다. 도 5의 실선은 에피택셜 성장 공정시 n형 불순물을 인-시츄(in-situ) 도핑함으로써, 픽셀 영역 전체의 n형 에피택셜층이 광전 변환 소자로 이용될 때 n형 에피택셜층의 전위를 나타낸다.
도 5를 참조하면, 이온주입 공정을 이용하여 픽셀 영역에 포토다이오드를 형성하는 경우, 픽셀 영역의 중심부분과 가장자리 부분에서 불순물 농도 차이를 가지므로, 픽셀 영역의 중심 부분과 픽셀 영역의 가장자리 사이에 큰 전위 차이를 가질 수 있다. 따라서, 소자 분리막에 의해 정의된 픽셀 영역의 면적보다 좁은 영역에서 낮은 전위를 가질 수 있다. 한편, 본 발명의 실시예에 따르면, 제 1 소자 분리막(101)에 의해 정의된 픽셀 영역 전체는 n형 에피택셜층(100)으로 이루어지므로, 픽셀 영역의 전체에서 낮은 전위를 가질 수 있다. 따라서, 광전하들이 생성될 수 있는 면적이 증가하므로, 씨모스 이미지 센서의 풀 웰 전하 저장 용량(full well capacity)이 향상될 수 있다.
도 6은 본 발명의 다른 실시예에 따른 씨모스 이미지 센서의 평면도이다. 도 6에 도시된 실시예에서, 도 3에 도시된 참조번호와 동일한 참조번호는 동일한 구성 요소를 나타내며, 이에 대한 설명은 생략하기로 한다.
도 6에 도시된 실시예에 따르면, 제 1 및 제 2 픽셀 영역들(PR1, PR2)이 제 1 소자 분리막(101)에 의해 정의될 수 있으며, 제 1 및 제 2 픽셀 영역들(PR1, PR2) 각각은 제 2 소자 분리막(105)에 의해 정의된 제 1 및 제 2 활성부들(ACT1, ACT2)을 포함할 수 있다. 이 실시예에서, 제 1 및 제 2 픽셀 영역들(PR1, PR2)이 y축 방향으로 배열되되, 평면적 관점에서, 제 1 활성부들(ACT1)이 서로 인접하도록 배치될 수 있다. 즉, 평면적 관점에서, 인접하는 제 1 및 제 2 픽셀 영역들(PR1, PR2)의 제 1 활성부들(ACT1)은 제 1 및 제 2 픽셀 영역들(PR1, PR2)의 제 2 활성부들(ACT1) 사이에 배치될 수 있다.
제 1 및 제 2 픽셀 영역들(PR1, PR2)의 제 1 활성부들(ACT1)에 각각 제 1 및 제 2 트랜스퍼 게이트들(111a, 111b)과 제 1 및 제 2 플로팅 확산 영역들(121a, 121b)이 배치될 수 있다. 그리고, 제 1 픽셀 영역(PR1)의 제 2 활성부(ACT2)에 소스 팔로워 트랜지스터(도 2a의 DX 참조) 및 선택 트랜지스터가(도 2a의 SX 참조) 형성될 수 있으며, 제 2 픽셀 영역(PR2)의 제 2 활성부(ACT2)에 리셋 트랜지스터(도2a의 RX 참조)가 형성될 수 있다. 나아가, 제 1 및 제 2 플로팅 확산 영역들(121a, 121b)은 연결 배선(151)을 통해 전기적으로 공통 연결될 수 있으며, 로직 트랜지스터들을 공유할 수 있다.
도 7은 본 발명의 다른 실시예에 따른 씨모스 이미지 센서의 단면도이다. 도 7에 도시된 실시예에서, 도 3, 도 4a 및 도 4b에 도시된 참조번호와 동일한 참조번호는 동일한 구성 요소를 나타내며, 이에 대한 설명은 생략하기로 한다.
도 7을 참조하면, 제 1 및 제 2 픽셀 영역들(PR1, PR2)이 제 1 소자 분리막(101)에 의해 정의될 수 있으며, 제 1 및 제 2 픽셀 영역들(PR1, PR2) 각각은 제 2 소자 분리막(105)에 의해 정의된 제 1 및 제 2 활성부들(ACT1, ACT2)을 포함할 수 있다. 이 실시예에 따르면, 에피택셜층(100)의 제 1 면(10a)에서 제 2 면(10b)으로 연장되는 제 1 소자 분리막(101)은 에피택셜층(100)과 직접 접촉될 수 있다. 그리고, 이 실시예에서, 제 1 소자 분리막(101)은 에피택셜층(100; 예를 들어, 실리콘)보다 굴절률이 낮은 절연 물질로 형성될 수 있다. 그리고, 제 1 소자 분리막(101)은 복수 개의 절연막들을 포함할 수도 있다.
제 1 및 제 2 픽셀 영역들(PR1, PR2) 각각의 에피택셜층(100) 내에 제 2 도전형의 웰 불순물층(110)이 배치될 수 있다. 웰 불순물층(110)은 에피택셜층(100)의 제 1 면(10a)에 인접하도록 배치되며 p형 불순물들을 포함할 수 있다. 또한, 에피택셜층(100) 내에서 웰 불순물층(110)과 인접하도록 고농도의 불순물 영역(102)이 형성될 수 있다. 고농도의 불순물 영역(102)은 에피택셜층(100)과 동일한 도전형(즉, n형)을 갖되, 에피택셜층(100)의 불순물 농도보다 큰 불순물 농도를 가질 수 있다. 웰 불순물층과 인접하게 고농도의 불순물 영역을 형성함으로써, 고농도 불순물 영역에서의 전위가 높아질 수 있다. 즉, 불순물 농도 차이에 의해 에피택셜층(100)은, 수직적 관점에서, 기울어진 전위 프로파일을 가질 수 있다.
도 8은 본 발명의 또 다른 실시예에 따른 씨모스 이미지 센서의 단면도이다.
도 8을 참조하면, 서로 대향하는 제 1 면(10a) 및 제 2 면(10b)을 갖는 제 1 도전형의 에피택셜층이 제공되며, 에피택셜층은 제 1 불순물 농도를 갖는 제 1 에피택셜층(100a), 제 2 불순물 농도를 갖는 제 2 에피택셜층(100b), 및 제 1 불순물 농도를 갖는 제 3 에피택셜층(100c)을 포함할 수 있다. 여기서, 제 1 에피택셜층(100a)은 제 2 면(10b)에 인접하고, 제 3 에피택셜층(100c)은 제 1 면(10a)에 인접하며, 제 2 에피택셜층(100b)은 제 1 에피택셜층(100a)과 제 3 에피택셜층(100c) 사이에 배치될 수 있다. 그리고, 제 1 내지 제 3 에피택셜층들(100a, 100b, 100c)은 제 1 도전형(즉, n형)의 불순물들이 도핑될 수 있다. 제 1 불순물 농도는 상기 제 2 불순물 농도보다 작고 상기 제 2 불순물 농도는 상기 제 3 불순물 농도보다 작을 수 있다.
제 1 소자 분리막(101)은 제 1 내지 제 3 에피택셜층들(100a, 100b, 100c)을 관통하여 제 1 및 제 2 픽셀 영역들(PR1, PR2)을 정의할 수 있다. 제 1 소자 분리막(101)은 제 1 내지 제 3 에피택셜층(100a, 100b, 100c; 예를 들어, 실리콘)보다 굴절률이 낮은 절연 물질로 형성될 수 있다.
포텐셜 배리어층(103)이 제 1 소자 분리막(101)의 측벽을 감싸도록 형성될 수 있다. 포텐셜 배리어층(103)은 앞에서 설명한 바와 같이, 제 2 도전형의 불순물이 도핑된 영역일 수 있다. 일 실시예에서, 포텐셜 배리어층(103)은 제 1 내지 제 3 에피택셜층들(100a, 100b, 100c)과 접할 수 있다.
이 실시예에 따르면, 제 1 및 제 2 픽셀 영역들(PR1, PR2) 각각의 제 3 에피택셜층(100c) 내에 제 2 도전형의 웰 불순물층(110)이 형성될 수 있다. 웰 불순물층(110)은 에피택셜층의 제 1 면(10a)에 인접하도록 배치되며 p형 불순물들을 포함할 수 있다.
제 1 및 제 2 픽셀 영역들(PR1, PR2) 각각은 제 2 소자 분리막(105)에 의해 정의된 제 1 및 제 2 활성부들(ACT1, ACT2)을 포함할 수 있으며, 제 1 및 제 2 활성부들(ACT1, ACT2)은 웰 불순물층(110)의 일 부분들일 수 있다.
제 2 소자 분리막(105)은 웰 불순물층(110) 내에 형성될 수 있다. 에피택셜층의 제 1 면(10a)으로부터 제 2 소자 분리막(105)의 수직적 깊이는, 제 1 소자 분리막(101)의 수직적 깊이보다 작을 수 있다. 일 실시예에서, 제 2 소자 분리막(105)의 하부면은 웰 불순물층(110) 내에 위치할 수 있으며, 웰 불순물층(110)의 하부면과 이격될 수 있다.
나아가, 제 3 에피택셜층(100c) 내에서 웰 불순물층(110)과 인접하도록 고농도의 불순물 영역(102)이 형성될 수도 있다. 고농도의 불순물 영역은 제 3 에피택셜층(100c)과 동일한 도전형을 갖되, 제 3 에피택셜층(100c)의 제 3 불순물 농도보다 큰 불순물 농도를 가질 수 있다.
실시예들에 따르면, 도 3을 참조하여 설명한 것처럼, 제 1 픽셀 영역(PR1)의 제 1 활성부(ACT1)에 제 1 트랜스퍼 게이트(111a) 및 제 1 플로팅 확산 영역(121a)이 배치될 수 있으며, 제 2 픽셀 영역(PR2)의 제 1 활성부(ACT1)에 제 2 트랜스퍼 게이트(111b) 및 제 2 플로팅 확산 영역(121b)이 배치될 수 있다. 또한, 앞에서 설명한 것처럼, 제 1 및 제 2 픽셀 영역들(PR1, PR2)의 제 2 활성부들(ACT2)에 로직 트랜지스터들이 형성될 수 있다. 또한, 에피택셜층의 제 2 면(10b) 상에 배선 구조체가 배치될 수 있으며, 배선 구조체는 로직 트랜지스터들 및 이와 연결되는 배선들(141, 143, 151) 및 콘택 플러그들(131a, 131b, 133a, 133b, 135a, 135b, 135c)을 포함한다.
도 9는 본 발명의 다른 실시예에 따른 씨모스 이미지 센서의 일 부분에서의 전위 분포 및 도핑 프로파일(doping profile)을 나타내는 그래프로서, 도 8의 B-B'선에서의 전위 분포 및 도핑 프로파일을 나타낸다.
도 9를 참조하면, 제 1 도전형의 제 1 내지 제 3 에피택셜층들(100a, 100b, 100c)은 서로 다른 불순물 농도를 가지며, 제 1 면(10a)에서 제 2 면(10b)으로 갈수록 불순물 농도는 감소할 수 있다. 이와 같이, 제 1 내지 제 3 에피택셜층들(100a, 100b, 100c)이 불순물 농도 차이를 가지므로, 제 1 면(10a)에서 제 2 면(10b)으로 갈수록 에피택셜층 내의 전위는 감소할 수 있다. 이와 같이, 에피택셜층은 전위 기울기를 가지므로, 제 2 면(10b)에 인접한 제 1 에피택셜층(100a)에서 생성된 광전하들이 전위 기울기에 의해 제 3 에피택셜층(100c)으로 이동하여 축적될 수 있다. 따라서, 트랜스퍼 게이트들이 턴 온될 때, 제 3 에피택셜층(100c)에서 생성된 광 전하들이 에피택셜층 내에 잔류하지 않고 플로팅 확산 영역으로 보다 원활히 전송될 수 있다. 따라서, 씨모스 이미지 센서의 이미지 재현성 및 감도가 향상될 수 있다.
도 10 내지 도 13은 본 발명의 다양한 실시예들에 따른 씨모스 이미지 센서의 단면도들이다. 도 10 내지 도 13에 도시된 실시예들에서, 도 8에 도시된 참조번호와 동일한 참조번호는 동일한 구성 요소를 나타내며, 이에 대한 설명은 생략하기로 한다.
도 10에 도시된 실시예에 따르면, 제 1 소자 분리막(101)이 제 1 내지 제 3 에피택셜층들(100a, 100b, 100c)을 관통하여 제 1 및 제 2 픽셀 영역들을 정의할 수 있다. 여기서, 제 1 소자 분리막(101)은 서로 다른 굴절률을 갖는 제 1 및 제 2 절연막들(101a, 101b)을 포함할 수 있다. 제 1 절연막(101a)의 측벽은 제 1 내지 제 3 에피택셜층들(100a, 100b, 100c)과 접촉할 수 있으며, 제 1 및 제 2 절연막들의 상부면들이 제 2 소자 분리막(105)의 하부면과 접촉될 수 있다. 이에 따라, 제 1 소자 분리막(101)의 측벽으로 입사되는 입사광은 절연막들의 경계면에서 굴절될 수 있다. 다른 실시예에 따르면, 제 1 소자 분리막(101)은 실리콘 산화막(101a) 및 불순물이 언도우프된 폴리실리콘막(101b)을 포함할 수도 있다.
도 11 및 도 12에 도시된 실시예에 따르면, 제 1 소자 분리막(101)은 제 1 내지 제 3 에피택셜층들(100a, 100b, 100c)을 관통하여 제 1 및 제 2 픽셀 영역들(PR1, PR2)을 정의할 수 있다. 이 실시예들에서, 제 1 소자 분리막(101)은 에피택셜층의 제 2 면(10b)에서 제 2 소자 분리막(105)으로 연장되되, 제 1 소자 분리막(101)은 에피택셜층의 제 1 면(10a)에 인접한 상부 폭(W3)이 에피택셜층의 제 2 면(10b)에 인접한 하부 폭(W4)보다 작을 수 있다. 그리고, 제 1 소자 분리막(101)의 폭은 에피택셜층의 제 1 면(10a)에서 제 2 면(10b)으로 갈수록 점차 증가할 수 있다.
나아가, 도 11에 도시된 실시예들에 따르면, 여기서, 제 1 소자 분리막(101)은 절연 물질로 이루어질 수 있으며, 제 1 소자 분리막(101)이 제 1 내지 제 3 에피택셜층들(100a, 100b, 100c)과 직접 접촉될 수 있다. 도 12에 도시된 실시예에 따르면, 제 1 소자 분리막(101)은 굴절률이 서로 다른 제 1 및 제 2 절연막들(101a, 101b)을 포함할 수 있다. 제 1 절연막(101a)의 측벽은 제 1 내지 제 3 에피택셜층들(100a, 100b, 100c)과 접촉할 수 있으며, 제 2 소자 분리막(105)과 제 2 절연막(101b) 사이로 연장될 수 있다.
도 13에 도시된 실시예에 따르면, 제 1 소자 분리막(101)은 에피택셜층의 제 2 면(10b)에서 제 2 소자 분리막(105)으로 연장되되, 제 1 소자 분리막(101)은 에피택셜층의 제 1 면(10a)에 인접한 상부 폭이 에피택셜층의 제 2 면(10b)에 인접한 하부 폭보다 작을 수 있다. 여기서, 제 1 소자 분리막(101)은 라이너 절연막(101a) 및 매립 절연막(101b)을 포함할 수 있으며, 매립 절연막 내부에 에어 갭(101c)이 제공될 수 있다. 또한, 일 실시예에서, 라이너 절연막(101a) 및 매립 절연막(101b)은 에피택셜층의 제 2 면(10b)으로 연장될 수도 있다.
도 14는 본 발명의 다른 실시예에 따른 씨모스 이미지 센서의 평면도이다. 도 15는 본 발명의 일 실시예에 따른 씨모스 이미지 센서의 단면도로서, 도 14의 I-I'선을 따라 자른 단면도이다. 도 14 및 도 15에 도시된 실시예에서, 도 3, 도 4a, 및 도 4b에 도시된 참조번호와 동일한 참조번호는 동일한 구성 요소를 나타내며, 이에 대한 설명은 생략하기로 한다.
도 14 및 도 15를 참조하면, 대향하는 제 1 면(10a) 및 제 2 면(10b)을 갖는 제 1 도전형의 에피택셜층(100)이 제공될 수 있다. 제 1 도전형의 에피택셜층(100)은 제 1 소자 분리막(101)에 의해 정의된 제 1 픽셀 영역(PR1)과 제 2 픽셀 영역(PR2)을 포함한다. 그리고, 제 1 및 제 2 픽셀 영역들(PR1, PR2) 각각은 제 2 소자 분리막(105)에 의해 정의된 제 1 활성부(ACT1) 및 제 2 활성부(ACT2)를 포함한다.
제 1 소자 분리막(101)은 에피택셜층(100)의 제 1 면(10a)에서 제 2 면(10b)으로 수직적으로 연장될 수 있다. 제 1 소자 분리막(101)의 측벽을 감싸는 제 2 도전형의 포텐셜 배리어층(103)이 형성될 수 있다.
웰 불순물층(110)이 각각의 제 1 및 제 2 픽셀 영역들(PR1, PR2)의 에피택셜층(100) 내에 형성될 수 있다. 웰 불순물층(110)은 에피택셜층(100)의 제 1 면(10a)에 인접하게 형성될 수 있으며, 웰 불순물층(110) 내에 제 2 소자 분리막(105)이 형성되어 서로 이격된 제 1 및 제 2 활성부들(ACT1, ACT2)이 정의될 수 있다.
나아가, 일 실시예에서, 에피택셜층(100)은 웰 불순물층(110)에 인접한 고농도의 불순물 영역(102)을 포함할 수 있다. 여기서, 고농도의 불순물 영역은 에피택셜층(100)과 동일한 도전형(즉, n형)을 가질 수 있다.
제 1 트랜스퍼 게이트(111a) 및 제 1 플로팅 확산 영역(121a)이 제 1 픽셀 영역(PR1)의 제 1 활성부(ACT1)에 배치될 수 있으며, 제 2 트랜스퍼 게이트(111b) 및 제 2 플로팅 확산 영역(121b)이 제 2 픽셀 영역(PR2)의 제 1 활성부(ACT1)에 배치될 수 있다.
이 실시예에 따르면, 제 1 및 제 2 트랜스퍼 게이트들(111a, 111b)은 에피택셜층(100)의 제 1 면(10a)에 배치되며, 평탄한 하부면을 가질 수 있다. 즉, 제 1 및 제 2 트랜스퍼 게이트들(111a, 111b)은 웰 불순물층(120) 상에 게이트 절연막을 개재하여 배치될 수 있다. 제 1 및 제 2 트랜스퍼 게이트들(111a, 111b) 각각은 제 1 및 제 2 플로팅 확산 영역들(121a, 121b)을 제외한 제 1 활성부(ACT1) 상에 배치될 수 있다.
나아가, 제 1 및 제 2 픽셀 영역들(PR1, PR2)의 제 2 활성부들(ACT2)에 로직 트랜지스터들이 형성될 수 있으며, 제 1 및 제 2 픽셀 영역들(PR1, PR2)은 로직 트랜지스터들을 공유할 수 있다.
도 16 내지 도 24는 본 발명의 일 실시예에 따른 씨모스 이미지 센서의 제조 방법을 설명하기 위한 단면도들이다.
도 16을 참조하면, 반도체 기판(1) 상에 제 1 도전형의 에피택셜층(100)이 형성될 수 있다.
일 실시예에서, 반도체 기판(1)은 n형 또는 p형의 벌크 실리콘 기판일 수 있으며, 다른 예로, 반도체 기판(1)은 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 또는 실리콘-게르마늄 기판일 수도 있다. 에피택셜층(100)은 반도체 기판(1)을 씨드로 이용하는 선택적 에피택시얼 성장(selective epitaxial growth: SEG)을 수행하여 형성될 수 있으며, 에피택셜 성장 공정 동안 제 1 도전형의 불순물들이 도핑될 수 있다. 예를 들어, 에피택셜층(100)은 n형 불순물들을 포함할 수 있다. 일 실시예에서, 에피택셜층(100)은 서로 대향하는 제 1 면(10a)과 제 2 면(10b)을 가질 수 있으며, 에피택셜층(100)의 제 2 면(10b)은 반도체 기판(1)과 접촉할 수 있다. 일 실시예에 따르면, 에피택셜층(100)은 제 1 면(10a)에서 2 면으로 갈수록 제 1 도전형의 불순물 농도가 감소할 수 있다.
다른 실시예에 따르면, 에피택셜층은 복수 개의 에피택셜층들을 포함할 수 있다. 예를 들어, 도 8에 도시된 바와 같이, 반도체 기판(1) 상에 제 1 에피택셜층(100a), 제 2 에피택셜층(100b), 및 제 3 에피택셜층(100c)이 형성될 수 있다. 제 1 내지 제 3 에피택셜층들(100a, 100b, 100c)은 기판을 씨드로 이용하는 선택적 에피택시얼 성장 공정을 이용하여 형성될 수 있으며, 제 1 내지 제 3 에피택셜층들(100a, 100b, 100c)은 n형 불순물들을 포함할 수 있다. 여기서, 제 1 에피택셜층(100a)은 제 1 불순물 농도를 가질 수 있으며, 제 2 에피택셜층(100b)은 제 1 불순물 농도보다 큰 제 2 불순물 농도를 가질 수 있다. 그리고, 제 3 에피택셜층(100c)은 제 2 불순물 농도보다 큰 제 3 불순물 농도를 가질 수 있다.
도 17을 참조하면, 에피택셜층(100)의 제 1 면(10a)을 패터닝하여 픽셀 영역들(PR1, PR2)을 정의하는 깊은 트렌치(101t)를 형성한다.
상세하게, 에피택셜층(100)의 제 1 면(10a) 상에 마스크 패턴(MP)을 형성하고, 마스크 패턴(MP)을 식각 마스크로 이용하여 에피택셜층(100)을 이방성 식각함으로써 깊은 트렌치(101t)가 형성될 수 있다. 마스크 패턴(MP)은 실리콘 질화막 또는 실리콘 산화 질화막을 포함할 수 있다. 깊은 트렌치(101t)는 에피택셜층(100)의 제 1 면(10a)에서 제 2 면(10b)으로 연장되어 반도체 기판(1)을 노출시킬 수 있다. 깊은 트렌치(101t)는 이방성 식각 공정에 의해 깊은 트렌치(101t)의 표면에서 댕글링 본드와 같은 표면 결함들을 가질 수 있다.
도 18을 참조하면, 깊은 트렌치(101t)의 표면을 따라 포텐셜 배리어층(103)이 형성될 수 있다. 포텐셜 배리어층(103)은 에피택셜층(100)과 반대의 도전형을 가질 수 있다. 즉, 포텐셜 배리어층(103)은 제 2 도전형(p형)의 불순물들을 포함할 수 있다.
일 실시예에서, 포텐셜 배리어층(103)은 제 2 도전형의 불순물들이 포함된 희생막(104)을 깊은 트렌치(101t) 내에 형성하고, 열처리 공정을 통해 희생막(104) 내의 불순물들을 에피택셜층(100)으로 확산시킴으로써 형성될 수 있다. 예를 들어, 포텐셜 배리어층(103)은 p형 불순물들을 포함할 수 있다. 깊은 트렌치(101t)의 표면에 포텐셜 배리어층(103)을 형성한 후에, 희생막(104) 및 마스크 패턴(MP)이 제거될 수 있다.
도 19를 참조하면, 포텐셜 배리어층(103)을 형성한 후에, 깊은 트렌치(101t) 내에 제 1 소자 분리막(101)이 형성될 수 있다. 제 1 소자 분리막(101)은 깊은 트렌치(101t)를 채우는 절연막을 형성한 후, 에피택셜층(100)의 제 2 면(10b)이 노출되도록 절연막을 평탄화하여 형성될 수 있다.
일 실시예에 따르면, 제 1 소자 분리막(101)에 의해 2차원적으로 배열된 복수 개의 픽셀 영역들(도 3의 PR1, PR2 참조)이 정의될 수 있다. 즉, 각각의 픽셀 영역들에서 에피택셜층(100)은, 평면적 관점에서, 제 1 소자 분리막(101)에 의해 둘러싸인 섬 형태를 가질 수 있다.
도 20을 참조하면, 웰 불순물층(110)이 각각의 픽셀 영역들(PR1, PR2)에 형성될 수 있다. 웰 불순물층(110)은 에피택셜층(100)의 제 1 면(10a)에 인접하도록 제 2 도전형의 불순물들을 이온주입하여 형성될 수 있다. 일 실시예에서, 웰 불순물층(110) 내의 불순물 농도는 포텐셜 배리어층(103)의 불순물 농도보다 낮을 수 있다. 다른 실시예에서, 웰 불순물층(110)은, 깊은 트렌치(101t)를 형성하기 전에 에피택셜층(100)의 제 1 면(10a)에 인접하도록 제 2 도전형의 불순물들을 이온주입하여 형성될 수도 있다.
도 21을 참조하면, 웰 불순물층(110)에 서로 이격된 제 1 및 제 2 활성부들(도 3의 ACT1, ACT2 참조)을 정의하는 제 2 소자 분리막(105)을 형성한다. 제 2 소자 분리막(105)은 에피택셜층(100)의 제 1 면(10a)을 패터닝하여 얕은 트렌치를 형성하고, 얕은 트렌치 내에 절연 물질을 증착함으로써 형성될 수 있다. 제 2 소자 분리막(105)은 에피택셜층(100)의 제 1 면(10a)에 인접하며, 제 2 소자 분리막(105)의 바닥면이 웰 불순물층(110) 내에 위치할 수 있다.
제 2 소자 분리막(105)에 의해 정의된 제 1 및 제 2 활성부들(도 3의 ACT1, ACT2 참조)은 웰 불순물층(110)의 일부분들일 수 있으며, 제 1 활성부와 제 2 활성부는 서로 다른 크기를 가질 수 있다.
도 22를 참조하면, 에피택셜층(100)의 제 1 면(10a) 상에 전하 전송 트랜지스터들 및 로직 트랜지스터들이 형성될 수 있다.
일 실시예에 따르면, 도 3을 참조하여 설명한 것처럼, 제 1 트랜스퍼 게이트(111a) 및 제 1 플로팅 확산 영역(121a)이 제 1 픽셀 영역(PR1)의 제 1 활성부(ACT1)에 형성될 수 있으며, 제 2 트랜스퍼 게이트(111b) 및 제 2 플로팅 확산 영역(121b)은 제 2 픽셀 영역(PR2)의 제 1 활성부(ACT1)에 형성될 수 있다. 그리고, 로직 트랜지스터들이 제 1 및 제 2 픽셀 영역들(PR1, PR2)의 제 2 활성부들(ACT2)에 형성될 수 있다.
상세하게, 제 1 및 제 2 트랜스퍼 게이트들(111a, 111b)을 형성하는 것은, 웰 불순물층(110)을 패터닝하여 제 1 및 제 2 픽셀 영역들(PR1, PR2) 각각에 게이트 리세스 영역을 형성하는 것, 게이트 리세스 영역 내벽을 컨포말하게 덮는 게이트 절연막을 형성하는 것, 및 게이트 리세스 영역을 채우는 게이트 도전막을 형성하는 것, 및 게이트 도전막을 패터닝하는 것을 포함한다. 나아가, 게이트 도전막을 패터닝하여 제 1 및 제 2 트랜스퍼 게이트들(111a, 111b)을 형성할 때, 제 2 활성부들(ACT2)에 로직 트랜지스터들의 게이트 전극들이 함께 형성될 수 있다.
제 1 및 제 2 플로팅 확산 영역들(121a, 121b)은 제 1 및 제 2 트랜스퍼 게이트(111a, 111b) 일측의 웰 불순물층(110) 내에 제 1 도전형의 불순물들을 이온주입하여 형성될 수 있다. 나아가, 제 1 및 제 2 플로팅 확산 영역들(121a, 121b)을 형성할 때, 제 2 활성부(ACT2)의 웰 불순물층(110) 내에 로직 트랜지스터들의 소오스/드레인 불순물 영역들이 형성될 수 있다.
도 23을 참조하면, 에피택셜층(100)의 제 1 면(10a) 상에 층간 절연막들(130, 140, 150), 콘택 플러그들(도 3의 131a, 131b, 133a, 133b, 135a, 135b, 135g), 및 배선들(141, 143, 151, 153)이 형성될 수 있다. 그리고, 최상층의 층간 절연막(150) 상에 패시베이션막(160)이 형성될 수 있다.
상세히 설명하면, 에피택셜층(100)의 제 1 면(10a) 상에 제 1 및 제 2 트랜스퍼 트랜지스터들 및 로직 트랜지스터들을 덮는 층간 절연막들(130, 140, 150)이 형성될 수 있다. 층간 절연막들(130, 140, 150) 내에 콘택 플러그들(도 3의 131a, 131b, 133a, 133b, 135a, 135b, 135g)이 형성될 수 있으며, 층간 절연막들(130, 140, 150) 사이에 배선들(141, 143, 151, 153)이 배치될 수 있다. 로직 트랜지스터들의 전기적 연결을 위한 배선들(141, 143, 151, 153)은, 위치의 제약 없이, 배치될 수 있다. 나아가, 일 실시예에 따르면, 도 3을 참조하여 설명한 바와 같이, 제 1 픽셀 영역(PR1)의 제 1 플로팅 확산 영역(121a)과 제 2 픽셀 영역(PR2)의 제 2 플로팅 확산 영역(121b)을 전기적으로 연결하는 연결 배선(151)이 형성될 수 있다.
층간 절연막들(130, 140, 150)은 갭 필(gap fill) 특성이 우수한 물질로 형성되며, 상부가 평탄화되도록 형성된다. 예를 들어, 층간 절연막은 HDP(High Density Plasma), TOSZ(Tonen SilaZene), SOG(Spin On Glass), USG(Undoped Silica Glass) 등이 사용될 수 있다.
콘택 플러그들(도 3의 131a, 131b, 133a, 133b, 135a, 135b, 135g), 및 배선들(141, 143, 151, 153)은, 예를 들어, 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 탄탈륨(Ta) 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 지르코늄 질화막(ZrN), 텅스텐 질화막(TiN) 및 이들의 조합으로 이루어진 합금 등으로 형성될 수 있다.
도 24를 참조하면, 반도체 기판(1)을 제거하여 에피택셜층(100)의 제 2 면(10b)을 노출시킨다. 상세하게, 패시베이션막(160)에 지지 기판을 접합하고, 에피택셜층(100)의 제 2 면(10b)이 위로 향하도록 반도체 기판(1)을 뒤집은 후에, 반도체 기판(1)에 대해 평탄화 공정 및 식각 공정을 수행한다. 이에 따라, 에피택셜층(100)의 제 2 면(10b)이 노출될 수 있으며, 제 1 소자 분리막(101)이 노출될 수 있다.
한편, 평탄화 공정 및 식각 공정에 의해 에피택셜층(100)의 제 2 면(10b)에 표면 결함들이 존재할 수 있다. 이에 따라, 표면 결함들을 제거하기 위해, 에피택셜층(100)의 제 2 면(10b)에 보호 평탄(210)막이 형성될 수 있다. 일 실시예에서, 보호 평탄막(210)은 p형 불순물을 포함하는 절연막일 수 있다. P형 불순물을 포함하는 절연막을 형성한 후에는, 열처리 공정에 의해 p형 불순물이 에피택셜층(100)의 제 2 표면에 확산될 수 있다.
계속해서, 도 4a, 및 도 4b에 도시된 바와 같이, 제 1 및 제 2 픽셀 영역들(PR1, PR2) 각각의 보호 평탄막(210) 상에 컬러 필터층(220) 및 마이크로 렌즈(230)가 형성될 수 있다.
이와 같은 씨모스 이미지 센서의 제조 방법에 따르면, 입사광에 대응하여 광전하들을 생성하는 제 1 도전형의 에피택셜층(100)이 제 1 및 제 2 픽셀 영역들(PR1, PR2)을 정의하는 제 1 소자 분리막(101)을 형성하기 전에 형성될 수 있다. 이에 따라, 포토 다이오드를 형성하기 위한 이온주입 공정이 생략되므로 씨모스 이미지 센서의 제조 비용을 줄일 수 있다. 또한, 픽셀 영역의 중심 부분과 가장자리 부분에서 전위차가 감소되므로, 광전하들이 생성 및 축적되는 면적이 확보될 수 있다.
도 25 내지 도 27은 본 발명의 다른 실시예에 따른 씨모스 이미지 센서의 제조 방법을 설명하기 위한 단면도들이다.
도 25를 참조하면, 반도체 기판(1) 상에 제 1 도전형의 에피택셜층(100)이 형성될 수 있다. 에피택셜층(100)은 서로 대향하는 제 1 면(10a) 및 제 2 면(10b)을 가지며, 에피택셜층(100)의 제 2 면(10b)은 반도체 기판(1)과 접할 수 있다.
에피택셜층(100)을 형성한 후, 에피택셜층(100)의 제 1 면(10a)에 인접하도록 웰 불순물층이 형성될 수 있다. 웰 불순물층은 제 2 도전형(예를 들어, p형)의 불순물을 이온 주입하여 형성될 수 있다.
이 실시예에 따르면, 제 1 및 제 2 활성부들(도 3의 ACT1, ACT2)을 정의하는 제 2 소자 분리막(105)이 먼저 형성될 수 있다. 즉, 제 2 소자 분리막(105)은 에피택셜층(100)의 제 1 면(10a)을 패터닝하여 제 1 및 제 2 활성부들(도 3의 ACT1, ACT2)을 정의하는 얕은 트렌치를 형성한 후, 얕은 트렌치 내에 절연 물질을 매립하여 형성될 수 있다. 제 2 소자 분리막(105)의 바닥면은 에피택셜층(100)의 제 1 면(10a) 및 2 면과 이격되며, 웰 불순물층(110) 내에 위치할 수 있다.
제 2 소자 분리막(105)을 형성한 후에, 에피택셜층(100)의 제 1 면(10a) 상에 전하 전송 트랜지스터들 및 로직 트랜지스터들이 형성될 수 있다. 일 실시예에 따르면, 도 3에 도시된 바와 같이, 제 1 트랜스퍼 게이트(111a) 및 제 1 플로팅 확산 영역(121a)이 제 1 픽셀 영역(PR1)의 제 1 활성부(ACT1)에 형성될 수 있으며, 제 2 트랜스퍼 게이트(111b) 및 제 2 플로팅 확산 영역(121b)은 제 2 픽셀 영역(PR2)의 제 1 활성부(ACT1)에 형성될 수 있다. 그리고, 로직 트랜지스터들이 제 1 및 제 2 픽셀 영역들(PR1, PR2)의 제 2 활성부들(ACT2)에 형성될 수 있다.
이어서, 에피택셜층(100)의 제 1 면(10a) 상에 전하 전송 트랜지스터들 및 로직 트랜지스터들을 덮는 층간 절연막들(130, 140, 150)이 형성될 수 있다. 층간 절연막들(130, 140, 150)은 콘택 플러그들(도 3의 131a, 131b, 133a, 133b, 135a, 135b, 135g), 및 배선들(141, 143, 151, 153)을 포함할 수 있다.
계속해서, 도 26을 참조하면, 패시베이션막(160) 상에 지지 기판을 접합시킨 후, 평탄화 및 식각 공정을 수행하여 반도체 기판(1)을 제거한다. 이에 따라, 에피택셜층(100)의 제 2 면(10b)이 노출될 수 있다.
이후, 에피택셜층(100)의 제 2 면(10b)을 패터닝하여, 제 1 및 제 2 픽셀 영역들(PR1, PR2)을 정의하는 깊은 트렌치(101t)를 형성한다. 이 실시예에서, 깊은 트렌치(101t)는 에피택셜층(100)의 제 2 면(10b)에 마스크 패턴(미도시)을 형성하고, 마스크 패턴을 식각 마스크로 이용하여 에피택셜층(100)을 이방성 식각함으로써 형성될 수 있다. 깊은 트렌치(101t)는 에피택셜층(100)의 제 2 면(10b)에서 제 2 소자 분리막(105)으로 연장되어, 제 2 소자 분리막(105)의 일부분을 노출시킬 수 있다. 그리고, 깊은 트렌치(101t)의 측벽에 에피택셜층(100)이 노출될 수 있다.
이와 같이, 깊은 트렌치(101t)를 형성시, 에피택셜층(100)이 제 2 면(10b)으로부터 이방성 식각되므로, 깊은 트렌치(101t)의 폭은 에피택셜층(100)의 제 2 면(10b)에서 제 1 면(10a)으로 갈수록 점차 감소할 수 있다.
도 27을 참조하면, 깊은 트렌치(101t) 내에 절연막을 매립하여 제 1 소자 분리막(101)을 형성한다. 깊은 트렌치(101t) 내에 채워진 제 1 소자 분리막(101)은 트렌치의 측벽에 노출된 에피택셜층(100)과 직접 접촉될 수 있다.
일 실시예에서, 제 1 소자 분리막(101)은 라이너 절연막(101a) 및 매립 절연막(101b)을 포함할 수 있으며, 라이너 절연막(101a)은 에피택셜층(100)의 제 2 면(10b) 및 깊은 트렌치(101t)의 내벽을 컨포말하게 덮을 수 있다. 라이너 절연막(101a) 상의 매립 절연막(101b)은 깊은 트렌치(101t)를 채울 수 있으며, 도 13에 도시된 바와 같이, 깊은 트렌치(101t) 내에 에어 갭(101c)을 제공할 수도 있다. 또 다른 예로, 제 1 소자 분리막(101)은 도 12에 도시된 바와 같이, 깊은 트렌치(101t) 내에 차례로 형성된 실리콘 산화막 및 폴리실리콘막을 포함할 수도 있다.
계속해서, 매립 절연막(101b) 상에 컬러 필터층 및 마이크로 렌즈들이 형성될 수 있다. 컬러 필터층을 형성하기 전에, 매립 절연막의 표면은 평탄화될 수 있다.
도 28 내지 도 31은 본 발명의 다른 실시예에 따른 씨모스 이미지 센서의 제조 방법을 설명하기 위한 단면도들이다.
이 실시예에 따르면, 기판(1) 내에 형성된 제 1 도전형의 불순물 영역(1n)은 광전 변환 소자를 구성할 수 있다. 제 1 도전형의 불순물 영역(1n)은 각각의 제 1 및 제 2 픽셀 영역들(PR1, PR2) 전체를 차지할 수 있다. 이와 같은 불순물 영역(1n)을 형성하는 방법에 대해 도 28 내지 도 31을 참조하여 상세히 설명한다.
도 28을 참조하면, 서로 대향하는 제 1 면(1a) 및 제 2 면(1b)을 갖는 반도체 기판(1)에 깊은 트렌치가 형성될 수 있다. 반도체 기판(1)은 n형 또는 p형 반도체 기판(1)일 수 있다.
반도체 기판(1)의 제 1 면(1a)을 패터닝하여 픽셀 영역들(PR1, PR2)을 정의하는 깊은 트렌치(101t)를 형성한다. 깊은 트렌치(101t)는 반도체 기판(1)의 제 1 면(1a) 상에 마스크 패턴(MP)을 형성하고, 마스크 패턴(MP)을 식각 마스크로 이용하여 반도체 기판(1)을 이방성 식각함으로써 형성될 수 있다.
도 29를 참조하면, 깊은 트렌치(101t)가 형성된 반도체 기판(1) 상에 제 1 도전형(예를 들어, n형)의 불순물들을 포함하는 제 1 희생막(104a)을 형성한다. 제 1 희생막(104a)은 깊은 트렌치(101t)를 채울 수 있다. 제 1 희생막(104a)을 형성한 후, 열처리 공정을 수행하여, 제 1 희생막(104a) 내의 불순물들을 반도체 기판(1)으로 확산시킨다. 이 때, 제 1 도전형의 불순물들이 제 1 도전형의 불순물들의 픽셀 영역(PR1, PR2)의 가장자리에서 중심 부분으로 확산될 있도록 제 1 희생막(104a)에 대한 열처리 공정이 수행될 수 있다. 이에 따라, 픽셀 영역들(PR1, PR2) 전체에 제 1 도전형의 불순물 영역(1n)이 형성될 수 있다. 이와 같이, 픽셀 영역들(PR1, PR2) 각각에 불순물 영역(1n)을 형성한 후에, 제 1 희생막(104a)이 제거되어 깊은 트렌치(101t)가 노출될 수 있다.
도 30을 참조하면, 불순물 영역(1n)을 형성한 후, 깊은 트렌치 내에 제 2 도전형(예를 들어, p형)의 불순물들을 포함하는 제 2 희생막(104b)을 형성한다. 이후 열철리 공정을 수행하여 깊은 트렌치의 표면을 따라 컨포말하게 형성된 포텐셜 배리어층(103)을 형성한다. 포텐셜 배리어층(103)을 형성한 후에, 제 2 희생막(104b) 및 마스크 패턴(MP)이 제거될 수 있다.
도 31을 참조하면, 포텐셜 배리어층(103)을 형성한 후에, 깊은 트렌치 내에 제 1 소자 분리막(101)을 형성한다. 제 1 소자 분리막(101)은 깊은 트렌치를 채우는 절연막을 형성한 후, 반도체 기판(1)의 제 1 면(1a)이 노출되도록 절연막을 평탄화하여 형성될 수 있다.
이후, 도 20을 참조하여 설명한 것처럼, 제 2 도전형의 웰 불순물층이 각 픽셀 영역(PR1, PR2)의 불순물 영역(1n) 내에 형성될 수 있다. 이후, 씨모스 이미지 센서의 제조 공정들은 도 21 내지 24를 참조하여 설명한 공정들 또는 도 25 내지 도 27을 참조하여 설명한 공정들과 유사할 수 있다.
도 32는 본 발명의 실시예들에 따른 씨모스 이미지 센서가 적용되는 프로세서 기반 시스템을 나타내는 개략적 블록도이다.
도 32를 참조하면, 프로세서 기반 시스템(1000)은 이미지 센서(1100), 프로세서(1200), 메모리(1300), 디스플레이(1400) 및 버스(1500)를 포함한다. 도 17에 도시된 바와 같이, 이미지 센서(1100)는 프로세서(1200)의 제어에 응답하여 외부의 영상 정보를 캡쳐(Capture)한다. 프로세서(1200)는 캡쳐된 영상정보를 버스(1500)를 통하여 메모리(1300)에 저장한다. 프로세서(1200)는 메모리(1300)에 저장된 영상정보를 디스플레이(1400)로 출력한다.
시스템(1000)은 컴퓨터 시스템, 카메라 시스템, 스캐너, 기계화된 시계 시스템, 네비게이션 시스템, 비디오폰, 감독 시스템, 자동 포커스 시스템, 추적 시스템, 동작 감시 시스템, 이미지 안정화 시스템 등을 예시할 수 있으나, 이에 제한되는 것은 아니다. 또한, 프로세서 기반 시스템(1000)이 모바일 장치에 적용되는 경우, 모바일 장치에 동작 전압을 공급하기 위한 배터리 추가적으로 제공될 수 있다.
도 33 및 도 34는 본 발명의 실시예들에 따른 씨모스 이미지 센서가 적용되는 전자 장치들을 도시한다.
본 발명의 실시 예들에 따른 이미지 센서는 이미지 촬영 기능을 구비한 다양한 전자 장치들에 적용될 수 있다. 예를 들어, 본 발명의 실시 예들에 따른 이미지 센서는, 도 33에 도시된 바와 같이 모바일 폰 또는 스마트 폰(2000)에 적용될 수 있고, 도 34에 도시된 바와 같이 디지털 카메라(3000) 또는 디지털 캠코더에 적용될 수 있다.
다른 예로, 발명의 실시예들에 따른 씨모스 이미지 센서는 PDA(personal digital assistant), PMP(portable multimedia player), DMB(digital multimedia broadcast) 장치, GPS(global positioning system) 장치, 휴대용 게임기(handled gaming console), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 서로 대향하는 제 1 면 및 제 2 면을 갖는 제 1 도전형의 에피택셜층;
    상기 에피택셜층의 상기 제 1 면에서 상기 제 2 면으로 연장되어 제 1 픽셀 영역 및 제 2 픽셀 영역을 정의하는 제 1 소자 분리막;
    상기 제 1 및 제 2 픽셀 영역들 각각의 상기 에피택셜층 내에 형성되며, 상기 제 1 면에 인접하는 제 2 도전형의 웰 불순물층;
    상기 웰 불순물층 내에 형성되는 제 2 소자 분리막으로서, 상기 제 2 소자 분리막은 상기 제 1 및 제 2 픽셀 영역들 각각에 서로 이격된 제 1 및 제 2 활성부들을 정의하는 것;
    상기 제 1 및 제 2 픽셀 영역들의 상기 제 1 활성부들에 각각 배치되는 제 1 및 제 2 트랜스퍼 게이트들;
    상기 제 1 및 제 2 트랜스퍼 게이트들 일측의 상기 제 1 활성부들 내에 각각 형성된 제 1 및 제 2 플로팅 확산 영역들; 및
    상기 제 1 및 제 2 픽셀 영역들을 가로지르며, 상기 제 1 및 제 2 플로팅 확산 영역들에 공통으로 연결되는 연결 배선을 포함하는 씨모스 이미지 센서.
  2. 제 1 항에 있어서,
    상기 에피택셜층 내에서 상기 제 1 도전형의 불순물 농도는, 상기 제 1 면에서 상기 제 2 면으로 갈수록 감소하는 씨모스 이미지 센서.
  3. 제 1 항에 있어서,
    상기 제 1 도전형의 에피택셜층은
    제 1 불순물 농도를 갖는 제 1 에피택셜층, 상기 제 1 불순물 농도와 다른 제 2 불순물 농도를 갖는 제 2 에피택셜층, 및 상기 제 2 불순물 농도와 다른 제 3 불순물 농도를 갖는 제 3 에피택셜층을 포함하는 씨모스 이미지 센서.
  4. 제 3 항에 있어서,
    상기 제 1 에피택셜층은 상기 제 2 면에 인접하고, 상기 제 3 에피택셜층은 상기 제 1 면에 인접하며, 상기 제 2 에피택셜층은 상기 제 1 에피택셜층과 상기 제 3 에피택셜층 사이에 배치되되,
    상기 제 1 불순물 농도는 상기 제 2 불순물 농도보다 작고 상기 제 2 불순물 농도는 상기 제 3 불순물 농도보다 작은 씨모스 이미지 센서.
  5. 제 1 항에 있어서,
    상기 제 1 소자 분리막의 측벽을 감싸는 제 2 도전형의 포텐셜 배리어층을 더 포함하되,
    상기 포텐셜 배리어층에서 상기 제 2 도전형의 불순물 농도는 상기 웰 불순물층에서 상기 제 2 도전형의 불순물 농도보다 큰 씨모스 이미지 센서.
  6. 제 1 항에 있어서,
    상기 제 1 소자 분리막은 상기 에피택셜층의 상기 제 1 면에서 상기 제 2 면으로 연장되는 절연막을 포함하고, 상기 에피택셜층은 상기 절연막과 직접 접촉하는 씨모스 이미지 센서.
  7. 제 1 항에 있어서,
    상기 제 1 소자 분리막의 폭은 상기 제 1 면에서 상기 제 2 면으로 갈수록 감소하는 씨모스 이미지 센서.
  8. 제 1 항에 있어서,
    상기 제 1 소자 분리막의 폭은 상기 제 1 면에서 상기 제 2 면으로 갈수록 증가하는 씨모스 이미지 센서.
  9. 제 1 항에 있어서,
    상기 제 1 소자 분리막은 제 2 소자 분리막의 하부면에서 상기 에피택셜층의 상기 제 2 면으로 연장되며, 그 내부에 에어-갭을 갖는 절연막을 포함하는 씨모스 이미지 센서.
  10. 제 1 항에 있어서,
    상기 제 1 소자 분리막은 서로 다른 굴절률을 갖는 제 1 및 제 2 절연막들을 포함하되, 상기 에피택셜층과 접촉하는 상기 제 1 절연막의 굴절률은 상기 에피택셜층의 굴절률보다 작은 씨모스 이미지 센서.
  11. 제 1 항에 있어서,
    상기 제 1 픽셀 영역의 상기 제 2 활성부에 형성되는 제 1 로직 트랜지스터; 및
    상기 제 2 픽셀 영역의 상기 제 2 활성부에 형성되는 제 2 로직 트랜지스터를 더 포함하되,
    상기 연결 배선은 상기 제 1 로직 트랜지스터의 드레인 전극 및 상기 제 2 로직 트랜지스터의 게이트 전극과 전기적으로 연결되는 씨모스 이미지 센서.
  12. 제 11 항에 있어서,
    상기 제 2 픽셀 영역의 상기 제 2 활성부에 형성되는 제 3 로직 트랜지스터를 더 포함하되,
    상기 제 3 로직 트랜지스터는 상기 제 2 로직 트랜지스터와 직렬로 연결되는 씨모스 이미지 센서.
  13. 서로 대향하는 제 1 면 및 제 2 면을 갖는 제 1 도전형의 에피택셜층;
    상기 에피택셜층의 상기 제 1 면에서 상기 제 2 면으로 연장되어 상기 에피택셜층에 픽셀 영역을 정의하는 제 1 소자 분리막;
    상기 픽셀 영역의 상기 에피택셜층 내에 형성되며, 상기 제 1 면에 인접하는 제 2 도전형의 웰 불순물층;
    상기 웰 불순물층 내에서 상기 제 1 면에 인접하도록 형성되어, 서로 이격된 제 1 및 제 2 활성부들을 정의하는 제 2 소자 분리막;
    상기 제 1 활성부의 상기 웰 불순물층 상에 배치된 전하 전송 게이트;
    상기 전하 전송 게이트 일측의 상기 제 1 활성부에 형성된 플로팅 확산 영역; 및
    상기 제 2 활성부의 상기 웰 불순물층 상에 형성된 로직 트랜지스터를 포함하는 씨모스 이미지 센서.
  14. 제 13 항에 있어서,
    상기 제 1 도전형의 에피택셜층은
    제 1 불순물 농도를 갖는 제 1 에피택셜층, 상기 제 1 불순물 농도와 다른 제 2 불순물 농도를 갖는 제 2 에피택셜층, 및 상기 제 2 불순물 농도와 다른 제 3 불순물 농도를 갖는 제 3 에피택셜층을 포함하는 씨모스 이미지 센서.
  15. 제 14 항에 있어서,
    상기 제 1 에피택셜층은 상기 제 2 면에 인접하고, 상기 제 3 에피택셜층은 상기 제 1 면에 인접하며, 상기 제 2 에피택셜층은 상기 제 1 에피택셜층과 상기 제 3 에피택셜층 사이에 배치되되,
    상기 제 1 불순물 농도는 상기 제 2 불순물 농도보다 작고 상기 제 2 불순물 농도는 상기 제 3 불순물 농도보다 작은 씨모스 이미지 센서.
  16. 제 13 항에 있어서,
    상기 제 1 소자 분리막은 제 2 소자 분리막의 하부면에서 상기 에피택셜층의 상기 제 2 면으로 연장되는 절연막을 포함하고, 상기 에피택셜층은 상기 소자 분리막과 직접 접촉하는 씨모스 이미지 센서.
  17. 제 13 항에 있어서,
    상기 제 1 소자 분리막의 측벽을 감싸는 제 2 도전형의 포텐셜 배리어층을 더 포함하되,
    상기 포텐셜 배리어층에서 상기 제 2 도전형의 불순물 농도는 상기 웰 불순물층에서 상기 제 2 도전형의 불순물 농도보다 큰 씨모스 이미지 센서.
  18. 제 13 항에 있어서,
    상기 제 1 소자 분리막은 제 2 소자 분리막의 하부면에서 상기 에피택셜층의 상기 제 2 면으로 연장되는 절연막을 포함하고,
    상기 절연막의 폭은 상기 제 1 면에서 상기 제 2 면으로 갈수록 증가하는 씨모스 이미지 센서.
  19. 제 13 항에 있어서,
    상기 전하 전송 게이트의 하부면은 상기 로직 트랜지스터의 게이트 전극의 하부면보다 아래에 위치하는 씨모스 이미지 센서.
  20. 제 13 항에 있어서,
    상기 플로팅 확산 영역과 상기 로직 트랜지스터를 전기적으로 연결하는 연결 배선을 더 포함하는 씨모스 이미지 센서.
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