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KR20160004157A - 칩 내장형 기판 및 이의 제조 방법 - Google Patents

칩 내장형 기판 및 이의 제조 방법 Download PDF

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KR20160004157A
KR20160004157A KR1020140082698A KR20140082698A KR20160004157A KR 20160004157 A KR20160004157 A KR 20160004157A KR 1020140082698 A KR1020140082698 A KR 1020140082698A KR 20140082698 A KR20140082698 A KR 20140082698A KR 20160004157 A KR20160004157 A KR 20160004157A
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KR
South Korea
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insulating layer
chip
circuit pattern
layer
lower insulating
Prior art date
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Application number
KR1020140082698A
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English (en)
Inventor
김준성
백용호
조정현
이응석
최재훈
고영관
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
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Priority to US14/754,363 priority patent/US9837343B2/en
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Abstract

본 발명은, 상부면과 하부면 중 적어도 어느 한 면에 외층 회로패턴이 구비된 절연층; 상기 절연층에 내장된 칩; 및 상기 절연층 내부에 구비되고, 상기 칩의 상면과 하면 사이의 높이에 배치되는 내부 회로패턴을 포함하는 칩 내장형 기판을 제시한다.

Description

칩 내장형 기판 및 이의 제조 방법{CHIP EMBEDDED SUBSTRATE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 기판에 관한 것으로, 보다 상세하게는 칩 내장형 기판 및 이의 제조 방법에 관한 것이다.
최근 전자기기의 소형, 박형 및 경량화에 따라 이에 사용되는 인쇄회로기판(Printed Circuit Board, PCB) 또한 소형 및 경량화가 요구되고 있다. 패키지용 인쇄회로기판에서는 IC와 같은 능동소자뿐만 아니라 콘덴서와 같은 수동소자를 인쇄회로기판의 내부에 내장하는 임베딩(embedding) 기판이 점점 늘어나고 있다.
칩을 기판 속에 내장하게 되면, 전자부품의 사이즈가 축소되어 제품의 소형화 및 경량화에 도움이 되며, 기생성분을 제거할 수 있어서 회로의 동작주파수를 증대시킬 수 있음은 물론, 잡음을 일으키는 외부 전자파의 영향을 차단하는 장점이 있다.
더욱이, 스마트폰 또는 스마트 패드 등과 같은 휴대용 전자기기의 시장이 폭발적으로 팽창하면서, 경박단소 제품의 스펙 요구에 부응할 수 있는 칩 내장형 기판이 각광받고 있다.
기판에 캐비티를 가공한 후, 캐비티 속에 칩을 내장하는 종래기술로서, 대한민국 특허공개 제10-2004-0073606호의 기술(이하, '종래기술'이라 칭함)이 있다. 종래기술은 기판을 관통하는 캐비티를 제작한 다음 기판 하부면에 접착 테이프를 부착하고, 캐비티 속에 칩을 정렬해서 안착시킨 후 수지를 충진하여 칩이 고정되면 접착 테이프를 제거하는 기술을 요지로 하고 있다.
이러한 제조법에 따르면, 부품이 내장된 코어층의 상,하부에 배선층이 구비되고 여기에 빌드업 공정을 거쳐 다층 기판을 완성하는데, 이러한 경우 배선층의 고밀도화를 구현하는데 한계가 있다.
대한민국 특허 공개공보 제 10-2004-0073606호
본 발명은, 칩이 내장된 절연층 내부에 배선층을 추가로 설계함으로써 회로의 고밀도화에 부응하는 칩 내장형 기판 및 이의 제조 방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여 창안된 본 발명은, 칩이 내장된 절연층 내부, 구체적으로 칩의 상면의 높이와 하면의 높이 사이에 내부 회로패턴을 구비함으로써 회로밀도를 높일 수 있는 칩 내장형 기판을 제공한다.
여기서, 칩의 두께에 따라 상기 내부 회로패턴이 복수의 층으로 구비되는 칩 내장형 기판을 다른 실시예로서 제공할 수 있다.
상기 절연층의 상부면과 하부면 중 적어도 어느 한 면에 외층 회로패턴이 형성되고, 이와 같은 구조에서 본 발명은, 칩과 외층 회로패턴간의 전기적 접속은 그 사이에 형성된 제1 비아를 통해 이루어지고, 내부 회로패턴과 외층 회로패턴간의 전기적 접속은 그 사이에 형성된 제2 비아를 통해 연결되는 칩 내장형 기판을 제공한다.
그리고, 본 발명은 상기 칩 내장형 기판을 제조하는 방법으로, 하부 절연층에 내부 회로패턴과 홈을 형성하고, 상기 홈에 칩을 실장 후 상기 칩을 포함한 내부 회로패턴을 덮도록 상부 절연층을 적층하는 칩 내장형 기판 제조방법을 제공한다.
상기 상부 절연층에 형성되는 홈은 실장되는 칩의 두께보다 작은 깊이로 형성되며, 이에 따라 본 발명은 칩의 상면의 높이와 하면의 높이 사이에 내부 회로패턴이 배치되는 칩 내장형 기판을 제공한다.
본 발명에 따르면, 칩이 내장된 절연층 내부에 내부 회로패턴을 설계함으로써 회로의 고밀도화를 구현할 수 있다.
또한, 기판의 전체적인 두께가 증가하지 않으므로 제품의 경박단소화 요구에 부응할 수 있다.
도 1은 본 발명에 따른 칩 내장형 기판의 단면도
도 2는 본 발명에 빌드업층이 적층된 실시예를 나타낸 도면
도 3은 본 발명에 포함된 절연층의 구성을 설명하기 위한 도면으로, 도 3a는 상부 절연층의 단면도, 도 3b는 하부 절연층의 단면도
도 4는 본 발명의 다른 실시예에 따른 칩 내장형 기판의 단면도
도 5는 본 발명의 칩 내장형 기판 제조방법을 순서대로 나타낸 흐름도
도 6 내지 도 10은 도 5의 각 공정을 나타낸 단면도
도 11 내지 도 15는 본 발명의 다른 실시예에 따른 칩 내장형 기판 제조방법의 공정 단면도
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 기술 등은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 본 실시예는 본 발명의 개시가 완전하도록 함과 더불어, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공될 수 있다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어들은 실시예를 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 다수형도 포함한다. 명세서에서 사용되는 '포함한다(comprise)' 및 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및 소자는 하나 이상의 다른 구성요소, 단계, 동작 및 소자의 존재 또는 추가를 배제하지 않는다.
이하에서는 첨부된 도면을 참조하여 본 발명의 구성 및 작용효과를 더욱 상세하게 설명한다.
도 1은 본 발명에 따른 칩 내장형 기판의 단면도이다. 참고로, 도면의 구성요소는 반드시 축척에 따라 그려진 것은 아니고, 예컨대, 본 발명의 이해를 돕기 위해 도면의 일부 구성요소의 크기는 다른 구성요소에 비해 과장될 수 있다.
도 1을 참조하면, 본 발명의 칩 내장형 기판(100)은, 절연층(110)과, 상기 절연층(110)에 내장된 칩(120), 그리고 상기 절연층(110) 내부의 소정 위치에 배치된 내부 회로패턴(130)을 포함한다.
상기 절연층(110)은 단면 인쇄회로기판이나 양면 인쇄회로기판 또는 다층 인쇄회로기판 등에 포함된 코어층이 될 수 있고, 또는 그 위에 적층된 다수의 빌드업층 중의 어느 한 층이 될 수 있다. 요컨대, 도 1은 발명의 특징을 명확히 나타내기 위해 기판을 이루는 다수의 절연층 중 칩이 내장된 단일 절연층만을 나타낸 것으로, 도 1의 절연층(110)은 그 자체로 기판이 될 수 있고, 또는 그 위에 빌드업층이 적층될 수도 있다.
상기 절연층(110)의 구성 재질로는 에폭시(Epoxy)와 같은 열경화성 수지나, 폴리이미드(Polyimide)와 같은 열가소성 수지, 그 외에 광경화성 수지 등을 사용할 있다. 특히, 상기 절연층(110)이 기판의 코어층이 되는 경우 이들 수지에 유리 섬유나 무기 필러 등과 같은 보강재가 함침된 프리프레그(prepreg)를 사용할 수 있다.
상기 절연층(110)의 상부면과 하부면 중 적어도 어느 한 면에는 외층 회로패턴(140)이 구비된다.
상기 외층 회로패턴(140)은 2차원적으로 패터닝된 금속배선으로, 그 용도에 따라 접지영역을 형성하는 접지배선, 전원 공급의 수단이 되는 전원배선, 그리고, 신호 전달 기능을 수행하는 신호배선 등으로 될 수 있으며, 외층 회로패턴(140)의 일부는 실장 부품들과 전기적으로 접속하는 패드가 될 수 있다.
상기 외층 회로패턴(140)이 절연층(110)의 상부면과 하부면에 모두 구비되는 경우, 본 발명은 내부 회로패턴(130)을 포함하여 모두 3층의 배선층으로 구성되는 기판이 된다.
도 2는 도 1의 절연층(110)에 빌드업층(110')이 적층된 실시예를 나타낸 것으로, 이 경우, 본 발명은 빌드업층(110')에 포함된 회로패턴을 포함하여 모두 5층의 배선층으로 구성되는 기판이 된다.
이처럼, 본 발명은 빌드업층을 적층할때마다 배선층이 5층, 7층, 9층과 같이 홀수 단위로 증가하게 된다. 종래 기판의 경우 코어층의 상,하부에 배선층이 구비되어 있고 여기에 빌드업층을 적층하므로 배선층은 4층, 6층, 8층과 같이 짝수 단위로 증가하게 된다. 따라서, 본 발명의 칩 내장형 기판(100)은 종래 기판과 비교하여 배선층을 한층 더 설계할 수 있어 회로의 고밀도화 구현에 유리하다.
상기 절연층(110)에 내장된 칩(120)은 집적회로(Integrated Circuit:IC)칩(120)과 같은 능동소자 또는 저항, 커패시터, 인덕터 등의 수동소자로부터 적절히 선택될 수 있다. 또한, 본 실시예에서는 하나의 칩(120)만이 내장된 것을 도시하였으나, 이는 하나의 실시예일 뿐이며 그 수가 한정되는 것은 아니다.
상기 칩(120)은 상,하면이 절연층(110)에 모두 매립되게 내장되며, 따라서 절연층(110)의 상부면과 칩(120)의 상면 사이는 소정의 간격을 두고 이격되고, 절연층(110)의 하부면과 칩(120)의 하면 사이 역시 소정의 간격을 두고 이격된다.
이와 같은 구조에서, 상기 칩(120)과 외층 회로패턴(140)간의 전기적 접속은 그 사이에 형성된 제1 비아(151)를 통해 이루어진다. 상기 제1 비아(151)는 칩(120) 쪽으로 갈수록 직경이 작아지는 테이퍼(taper) 형상으로 형성되며, 이에 따라, 칩(120)과 절연층(110)의 상부면 사이에 형성된 제1 비아(151), 그리고 칩(120)과 절연층(110)의 하부면 사이에 형성된 제1 비아(151)는 칩(120)을 가운데 두고 대칭되는 구조로 형성된다.
도 3은 상기 절연층(110)을 구성하는 상부 절연층과 하부 절연층을 설명하기 위한 도면으로, 도 3a는 상부 절연층의 단면도이고, 도 3b는 하부 절연층의 단면도이다.
도 3을 참조하면, 상기 절연층(110)은, 칩(120)의 상단부를 감싸는 홈(111a)이 형성된 상부 절연층(111)과, 칩(120)의 하단부를 감싸는 홈(112a)이 형성된 하부 절연층(112)으로 구성된다. 즉, 상기 절연층(110)은 제조 시 하부 절연층(112) 위에 상부 절연층(111)이 접합됨으로써 완성되고, 이때, 상부 절연층(111)과 하부 절연층(112)은 동일 재질의 수지로 형성되어 그 사이의 경계가 구분이 되지 않을 정도로 접합된다.
상부 절연층(111)과 하부 절연층(112)이 접합되면 상부 절연층(111)의 홈(111a)과 하부 절연층(112)의 홈(112a)에 의해 칩(120)이 수용될 밀폐 공간이 형성된다.
여기서, 상기 하부 절연층(112)의 홈(112a)의 바닥면에는 접착제(160)가 구비되고, 그 위에 칩(120)이 실장될 수 있다. 상기 접착제(160)는 칩(120)을 고정하는 역할을 하며, 에폭시(epoxy), 실리콘 고무판(Si rubber) 또는 폴리이미드(PI) 등으로 이루어진다.
상기 내부 회로패턴(130)은 상부 절연층(111)과 하부 절연층(112) 사이에 배치된다. 상기 하부 절연층(112)의 홈(112a)의 깊이는 칩(112)의 두께보다 작고, 따라서, 내부 회로패턴(130)은 칩(120)의 상면의 높이와 하면의 높이 사이에 배치된다.
상기 내부 회로패턴(130)과 외층 회로패턴(140)간의 전기적인 접속은 그 사이에 형성된 제2 비아(152)를 통해 이루어진다.
상기 제2 비아(152)는 내부 회로패턴(130) 쪽으로 갈수록 직경이 작아지는 테이퍼 형상으로 형성되며, 이에 따라, 내부 회로패턴(130)과 절연층(110)의 상부면 사이에 형성된 제2 비아(152), 그리고 내부 회로패턴(130)과 절연층(110)의 하부면 사이에 형성된 제2 비아(152)는 내부 회로패턴(130)을 가운데 두고 대칭되는 구조로 형성된다.
본 발명의 다른 실시예로서, 상기 내부 회로패턴(130)은 복수의 층으로 구비될 수 있다.
도 4는 본 발명의 다른 실시예에 따른 칩 내장형 기판의 단면도로서, 도 4를 참조하면, 복수의 층으로 구비된 상기 내부 회로패턴(130)은 모두 칩(120)의 상면의 높이와 하면의 높이 사이에 배치되고, 각 층의 내부 회로패턴(130)은 소정 간격을 두고 이격된다.
이처럼, 내장되는 칩(120)의 크기에 따라 내부 회로패턴(130)은 적절한 개수로 선택되어 복수의 층으로 구비될 수 있고, 이 경우 회로밀도를 보다 높일 수 있다.
이제, 본 발명의 칩 내장형 기판 제조방법에 대해 살펴보기로 한다.
도 5는 본 발명의 칩 내장형 기판 제조방법을 순서대로 나타낸 흐름도이고, 도 6 내지 도 10은 도 5의 각 공정을 나타낸 단면도이다.
본 발명의 칩 내장형 기판 제조방법은 먼저, 하부 절연층(112)을 준비하는 단계를 진행한다(S100). 상기 하부 절연층(112)은 제조 과정 중 휨 발생을 방지하기 위해 강성의 캐리어(10) 상에 부착될 수 있다(도 6).
그 다음, 상기 하부 절연층(112) 상부에 내부 회로패턴(130) 및 홈(112a)을 형성하는 단계를 진행한다(S110, 도7).
상기 내부 회로패턴(130)은 당업계에 공지된 통상의 패턴 공정, 예를 들면 SAP(Semi-Additive Process), MSAP(Modified Semi-Additive Process) 또는 서브트랙티브법(Subtractive) 등을 이용하여 형성할 수 있다. 이때, 홈이 형성될 영역에 마스크 등을 배치한 다음 내부 회로패턴(130)이 형성되면 마스크를 제거하고 홈(112a)을 형성하는 것이 바람직하다. 홈(112a)을 먼저 형성하면 내부 회로패턴(130)을 위한 도금 공정 시 홈 내부로 금속물질이 증착될 수 있기 때문이다.
상기 홈(112a)은 레이저 가공, CO2 가공, 에칭, 기계적 드릴링 등을 사용하여 형성할 수 있고, 홈(112a)의 깊이가 실장되는 칩(120)의 두께보다 작게 되도록 형성한다.
그 다음, 상기 하부 절연층(112)의 홈(112a)에 칩(120)을 실장하는 단계를 진행한다(S120). 이때, 홈의 바닥면에 접착제(160)를 부착한 후 칩(120)을 실장하면 칩(120)을 보다 견고하게 고정시킬 수 있다(도 8). 상기 홈(112a)의 깊이는 칩(120)의 두께보다 작으므로, 도면에 도시된대로 칩(120)의 상단부가 외부로 돌출된다.
그 다음, 상기 칩(120)을 포함한 내부 회로패턴(130)을 덮도록 상기 하부 절연층(112) 상에 상부 절연층(111)을 적층하는 단계를 진행한다(S130).
상기 상부 절연층(111)에는 하부 절연층(112)과 동일한 크기의 홈이 미리 형성되어 있고, 상기 홈에 칩(120)의 상단부가 삽입되게 상부 절연층(111)을 접합하면 절연층(110)이 완성된다(도 9).
상기 상부 절연층(111)은 하부 절연층(112)과 동일 재질의 수지로 형성되고, 따라서, 일정한 온도 및 압력에서 상부 절연층(111)을 가압하면 상부 절연층(111)과 하부 절연층(112)은 그 사이의 경계가 구분되지 않을 정도로 일체화된다.
마지막으로, 상기 하부 절연층(112)의 하부면과 상기 상부 절연층(111)의 상부면 중 적어도 어느 한 면에 외층 회로패턴(140)을 형성하는 단계를 진행한다(S140).
상기 외층 회로패턴(140)은 내부 회로패턴(130)과 동일 공정으로 형성할 수 있으며, 하부 절연층(112)에 대해서는 캐리어(10)를 제거 후 공정을 진행하도록 한다.
이때, 상기 제1 비아(151) 및 제2 비아(152)은, 외층 회로패턴(140) 형성 전에 상기 내부 회로패턴(130)과 칩(120)의 접속단자를 노출시키는 비아을 가공 후 도금 공정을 진행함으로써 외층 회로패턴(140)과 함께 형성할 수 있다.
비아홀 가공을 위한 레이저 공정 시 절연층(110)의 중심에 내부 회로패턴(130)과 칩(120)이 내장되어 있으므로 이들을 레이저 스토퍼(Stopper)로 하여 절연층(110)의 상부면과 하부면에 레이저를 동시에 조사할 수 있다. 이에 따라, 상기 비아홀은 내부 회로패턴(130) 또는 칩(120) 쪽으로 갈수록 직경이 작아지는 테이퍼 형상으로 가공되고, 도금 공정 후 상부 절연층(111)에 형성되는 제1 비아(151)와 하부 절연층(112)에 형성되는 제1 비아(151)는 서로 대칭 구조를 이루게 된다. 마찬가지로, 상부 절연층(111)에 형성되는 제2 비아(152)와 하부 절연층(112)에 형성되는 제1 비아(152) 역시 대칭 구조를 이루게 된다.
본 발명의 칩 내장형 기판(100)은 다른 방법으로 제조 가능하다. 도 11 내지 도 15는 본 발명의 다른 실시예에 따른 칩 내장형 기판 제조방법의 공정 단면도이다.
본 발명의 다른 실시예에 따른 칩 내장형 기판 제조방법은 먼저, 하부면에 금속층(140')이 적층된 하부 절연층(112)을 준비하는 단계를 진행한다(도 11). 상기 금속층(140')은 하부 절연층(112)을 지지하는 동시에 외층 회로패턴(140)의 기초층이 된다. 따라서, 상기 하부 절연층(112)은 수지 자재의 일면에 동박이 형성된 동박적층판(Copper Clad Laminate:CCL)으로 준비될 수 있다.
그 다음, 상기 하부 절연층(112) 상부에 내부 회로패턴(130) 및 홈(112a)을 형성하고(도 12), 상기 홈에 칩(120)을 실장한다. 물론, 본 실시예에서도 홈(112a)의 바닥면에 접착제(160)를 부착하고 상기 칩(120)을 실장할 수 있다(도 13).
그 다음, 칩(120)을 포함한 내부 회로패턴(130)을 덮도록 하부 절연층(112) 상에 상부 절연층(111)을 적층하는 단계를 진행한다(도 14). 여기서, 상기 상부 절연층(111)의 상부면에는 외층 회로패턴(140)의 기초층이 되는 금속층(140')이 구비될 수 있다.
그 다음, 하부 절연층(112)의 금속층(140')과 상부 절연층(111)의 금속층(140')을 패터닝하여 외층 회로패턴(140)을 형성함으로써 본 발명의 칩 내장형 기판을 최종 완성할 수 있다(도 15).
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
100 : 칩 내장형 기판 110: 절연층
111: 상부 절연층 112: 하부 절연층
120: 칩 130: 내부 회로패턴
140: 외층 회로패턴 151: 제1 비아
152: 제2 비아

Claims (14)

  1. 상부면과 하부면 중 적어도 어느 한 면에 외층 회로패턴이 구비된 절연층;
    상기 절연층에 내장된 칩; 및
    상기 절연층 내부에 구비되고, 상기 칩의 상면의 높이와 하면의 높이 사이에 배치되는 내부 회로패턴;을 포함하는, 칩 내장형 기판.
  2. 제1 항에 있어서,
    상기 내부 회로패턴은 복수의 층으로 구비되는, 칩 내장형 기판.
  3. 제1 항에 있어서,
    상기 절연층은, 상기 칩의 상단부를 감싸는 홈이 형성된 상부 절연층과, 상기 칩의 하단부를 감싸는 홈이 형성된 하부 절연층으로 이루어지는, 칩 내장형 기판.
  4. 제3 항에 있어서,
    상기 칩과 상기 하부 절연층의 홈의 바닥면 사이에 구비된 접착제;를 더 포함하는, 칩 내장형 기판.
  5. 제1 항에 있어서,
    상기 칩과 상기 외층 회로패턴 사이에 구비되고, 상기 칩 쪽으로 갈수록 직경이 작아지는 제1 비아;를 더 포함하는, 칩 내장형 기판.
  6. 제1 항에 있어서,
    상기 내부 회로패턴과 상기 외층 회로패턴 사이에 구비되고, 상기 내부 회로패턴 쪽으로 갈수록 직경이 작아지는 제2 비아;를 더 포함하는, 칩 내장형 기판.
  7. 하부 절연층을 준비하는 단계;
    상기 하부 절연층 상부에 내부 회로패턴 및 홈을 형성하는 단계;
    상기 홈에 칩을 실장하는 단계;
    상기 칩을 포함한 내부 회로패턴을 덮도록 상기 하부 절연층 상에 상부 절연층을 적층하는 단계; 및
    상기 하부 절연층의 하부면과 상기 상부 절연층의 상부면 중 적어도 어느 한 면에 외층 회로패턴을 형성하는 단계;를 포함하는, 칩 내장형 기판 제조방법.
  8. 제7 항에 있어서,
    상기 하부 절연층에 형성되는 홈의 깊이는 상기 칩의 두께보다 작은, 칩 내장형 기판 제조방법.
  9. 제7 항에 있어서,
    상기 하부 절연층을 준비하는 단계에서 상기 하부 절연층은 캐리어 상에 부착되고, 상기 캐리어는 상기 상부 절연층 적층 후 제거되는, 칩 내장형 기판 제조방법.
  10. 제7 항에 있어서,
    상기 외층 회로패턴 형성 전 상기 내부 회로패턴 및 칩의 접속단자를 노출시키는 비아홀을 가공하고, 상기 외층 회로패턴 형성을 위한 도금 시 상기 비아홀 내부를 함께 도금하는, 칩 내장형 기판 제조방법.
  11. 제10 항에 있어서,
    상기 하부 절연층 및 하부 절연층에 상기 비아홀을 동시에 가공하는, 칩 내장형 기판 제조방법.
  12. 제7 항에 있어서,
    상기 칩을 실장하기 전 상기 하부 절연층의 홈의 바닥면에 접착제를 부착하는, 칩 내장형 기판 제조방법.
  13. 하부면에 금속층이 적층된 하부 절연층을 준비하는 단계;
    상기 하부 절연층 상부에 내부 회로패턴 및 홈을 형성하는 단계;
    상기 홈에 칩을 실장하는 단계;
    상기 칩을 포함한 내부 회로패턴을 덮도록 상기 하부 절연층 상에 상부 절연층을 적층하는 단계; 및
    상기 금속층을 패터닝하여 외층 회로패턴을 형성하는 단계;를 포함하는, 칩 내장형 기판 제조방법.
  14. 제13 항에 있어서,
    상기 상부 절연층은 그 상부면에 금속층이 적층되고, 상기 패터닝 단계에서 상기 상부 절연층의 금속층을 함께 패터닝하여 외층 회로패턴을 형성하는, 칩 내장형 기판 제조방법.
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