[go: up one dir, main page]

KR20150102504A - 임베디드 기판 및 임베디드 기판의 제조 방법 - Google Patents

임베디드 기판 및 임베디드 기판의 제조 방법 Download PDF

Info

Publication number
KR20150102504A
KR20150102504A KR1020140024458A KR20140024458A KR20150102504A KR 20150102504 A KR20150102504 A KR 20150102504A KR 1020140024458 A KR1020140024458 A KR 1020140024458A KR 20140024458 A KR20140024458 A KR 20140024458A KR 20150102504 A KR20150102504 A KR 20150102504A
Authority
KR
South Korea
Prior art keywords
layer
build
circuit
present
outer layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
KR1020140024458A
Other languages
English (en)
Other versions
KR102186148B1 (ko
Inventor
이창보
김도완
조순진
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020140024458A priority Critical patent/KR102186148B1/ko
Priority to US14/339,155 priority patent/US20150250050A1/en
Priority to CN201410468520.5A priority patent/CN104883807B/zh
Publication of KR20150102504A publication Critical patent/KR20150102504A/ko
Application granted granted Critical
Publication of KR102186148B1 publication Critical patent/KR102186148B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4682—Manufacture of core-less build-up multilayer circuits on a temporary carrier or on a metal foil
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI] involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/82005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI] involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/01—Tools for processing; Objects used during processing
    • H05K2203/0147—Carriers and holders
    • H05K2203/0152—Temporary metallic carrier, e.g. for transferring material
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/15—Position of the PCB during processing
    • H05K2203/1536—Temporarily stacked PCBs
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0097—Processing two or more printed circuits simultaneously, e.g. made from a common substrate, or temporarily stacked circuit boards
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4647—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits by applying an insulating layer around previously made via studs
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

본 발명은 임베디드 기판 및 임베디드 기판의 제조 방법에 관한 것이다.
본 발명의 실시 예에 따른 임베디드 기판은 외층 절연층, 외층 절연층의 내부에 배치된 전자 소자, 외층 절연층의 일면으로부터 돌출되도록 형성된 외층 회로층, 외층 절연층에 형성되며, 전자 소자와 외층 회로층을 전기적으로 연결하는 제1 비아 및 외층 절연층의 타면에 형성되며, 빌드업 절연층 및 빌드업 회로층을 포함한다.

Description

임베디드 기판 및 임베디드 기판의 제조 방법{EMBEDDED BOARD AND METHOD OF MANUFACTURING THE SAME}
본 발명은 임베디드 기판 및 임베디드 기판의 제조 방법에 관한 것이다.
휴대폰을 비롯한 IT 분야의 전자기기들이 다기능이 요구됨과 아울러 경박 단소화되면서 이에 대한 기술적 요구에 부응하여 IC, 반도체 칩 또는 능동소자와 수동소자 등의 전자부품들이 기판 내에 삽입되는 기술이 요구되고 있으며, 최근에는 다양한 방식으로 기판 내에 부품이 내장되는 기술이 개발되고 있다.
일반적인 부품 내장 기판은 통상적으로 기판의 절연층에 캐비티를 형성하고, 캐비티 내에 각종 소자와 IC 및 반도체 칩 등의 전자부품을 삽입한다. 이 후에 캐비티 내부와 전자부품이 삽입된 절연층 상에 프리프레그 등의 접착성 수지를 도포한다. 이와 같이 접착성 수지를 도포하여 전자부품이 고정됨과 아울러 절연층을 형성하도록 한다.
미국 등록특허 제7886433호
본 발명의 일 측면은 전기적 특성을 향상시킬 수 있는 임베디드 기판 및 임베디드 기판의 제조 방법을 제공하는 데 있다.
본 발명의 다른 측면은 불필요한 회로층을 생략하여 두께를 감소시킨 얇은 임베디드 기판 및 임베디드 기판의 제조 방법을 제공하는 데 있다.
본 발명의 또 다른 측면은 미세 회로 구현이 용이한 임베디드 기판 및 임베디드 기판의 제조 방법을 제공하는 데 있다.
본 발명의 또 다른 측면은 불량률을 감소시킬 수 있는 임베디드 기판 및 임베디드 기판의 제조 방법을 제공하는 데 있다.
본 발명의 실시 예에 따르면, 외층 절연층, 외층 절연층의 내부에 배치된 전자 소자, 외층 절연층의 일면으로부터 돌출되도록 형성된 외층 회로층, 외층 절연층에 형성되며, 전자 소자와 외층 회로층을 전기적으로 연결하는 제1 비아 및 외층 절연층의 타면에 형성되며, 빌드업 절연층 및 빌드업 회로층을 포함하는 빌드업층을 포함하는 임베디드 기판이 제공된다.
빌드업 회로층은 다층으로 형성될 수 있다.
다층의 빌드업 회로층 중에서 한 층은 빌드업 절연층의 일면으로부터 돌출되도록 형성되며, 다른 한 층은 빌드업 절연층의 타면에 매립되도록 형성될 수 있다.
외층 절연층에 형성되어 외층 회로층과 빌드업 회로층을 전기적으로 연결하는 제2 비아를 더 포함할 수 있다.
외층 절연층에 형성되어 외층 회로층과 빌드업 회로층을 전기적으로 연결하는 제1 금속 포스트를 더 포함할 수 있다.
빌드업 회로층의 일면에 형성되는 제2 금속 포스트 및 제2 금속 포스트의 일면에 형성되며, 제2 금속 포스트와 외층 회로층을 전기적으로 연결하는 제3 비아를 더 포함할 수 있다.
외층 회로층 및 외층 절연층의 일면과 빌드업층의 타면에 형성된 보호층을 더 포함할 수 있다.
보호층은 솔더 레지스트로 형성될 수 있다.
전자 소자와 빌드업층 사이에 형성된 접착층을 더 포함할 수 있다.
본 발명의 다른 실시 예에 따르면, 캐리어 부재를 준비하는 단계, 캐리어 부재의 일면 또는 양면에 빌드업 회로층 및 빌드업 절연층을 포함하는 빌드업층을 형성하는 단계, 빌드업층의 일면에 전자 소자를 배치하는 단계, 빌드업층의 일면에 형성하여 전자 소자를 매립하도록 외층 절연층을 형성하는 단계, 외층 절연층에 외층 회로층 및 외층 회로층과 전자 소자를 전기적으로 연결하는 제1 비아를 형성하는 단계 및 캐리어 부재를 제거하는 단계를 포함하는 임베디드 기판의 제조 방법이 제공된다.
빌드업층을 형성하는 단계에서, 빌드업 회로층은 다층으로 형성될 수 있다.
빌드업층을 형성하는 단계에서, 다층의 빌드업 회로층 중에서 한 층은 빌드업 절연층의 일면으로부터 돌출되도록 형성되며, 다른 한 층은 빌드업 절연층의 타면에 매립되도록 형성될 수 있다.
전자 소자를 배치하는 단계에서, 전자 소자와 빌드업층 사이에 접착층을 형성하는 단계를 더 포함할 수 있다.
외층 회로층 및 제1 비아를 형성하는 단계에서, 외층 절연층을 관통하여 외층 회로층과 빌드업 회로층을 전기적으로 연결하는 제2 비아를 형성하는 단계를 더 포함할 수 있다.
빌드업층을 형성하는 단계 이후에, 빌드업 회로층의 일면에 금속 포스트를 형성하는 단계를 더 포함할 수 있다.
외층 절연층을 형성하는 단계에서, 외층 절연층은 금속 포스트의 일면이 외부로 노출되도록 형성될 수 있다.
외층 회로층 및 제1 비아를 형성하는 단계에서, 외층 회로층은 외부로 노출된 금속 포스트의 일면과 접합될 수 있다.
외층 절연층을 형성하는 단계에서, 외층 절연층은 금속 포스트를 매립하도록 형성될 수 있다.
외층 회로층 및 제1 비아를 형성하는 단계에서, 외층 절연층의 내부에 형성되어 외층 회로층과 금속 포스트를 전기적으로 연결하는 제3 비아를 형성하는 단계를 더 포함할 수 있다.
캐리어 부재를 제거하는 단계 이후에, 외층 회로층 및 외층 절연층의 일면과 빌드업층의 타면에 보호층을 형성하는 단계를 더 포함할 수 있다.
보호층은 솔더 레지스트로 형성될 수 있다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니 되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
본 발명의 실시 예에 따른 임베디드 기판 및 임베디드 기판의 제조 방법은 불필요한 회로층을 생략하여 전기적 특성을 향상시킬 수 있다.
본 발명의 실시 예에 따른 임베디드 기판 및 임베디드 기판의 제조 방법은 불필요한 회로층을 생략하여 두께를 감소시킬 수 있다.
본 발명의 실시 예에 따른 임베디드 기판 및 임베디드 기판의 제조 방법은 평탄한 캐리어 부재에 회로층을 형성하여 미세 회로를 구현할 수 있다.
본 발명의 실시 예에 따른 임베디드 기판 및 임베디드 기판의 제조 방법은 빌드업층을 형성한 후 전자 소자를 배치함으로써, 불량률을 감소시킬 수 있다.
도 1은 본 발명의 제1 실시 예에 따른 임베디드 기판을 나타낸 예시도이다.
도 2 내지 도 9는 본 발명의 제1 실시 예에 따른 임베디드 기판의 제조 방법을 나타낸 예시도이다.
도 10은 본 발명의 제2 실시 예에 따른 임베디드 기판을 나타낸 예시도이다.
도 11 내지 도 17은 본 발명의 제2 실시 예에 따른 임베디드 기판의 제조 방법에 관한 예시도이다.
도 18은 본 발명의 제3 실시 예에 따른 임베디드 기판을 나타낸 예시도이다.
도 19 내지 도 25는 본 발명의 제3 실시 예에 따른 임베디드 기판의 제조 방법을 나타낸 예시도이다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되는 이하의 상세한 설명과 바람직한 실시 예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, "제1", "제2", "일면", "타면" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 이하, 본 발명을 설명함에 있어서, 본 발명의 요지를 불필요하게 흐릴 수 있는 관련된 공지 기술에 대한 상세한 설명은 생략한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 상세히 설명하기로 한다.
제1 실시 예
도 1은 본 발명의 제1 실시 예에 따른 임베디드 기판을 나타낸 예시도이다.
도 1을 참조하면, 본 발명의 제1 실시 예에 따른 임베디드 기판(100)은 외층 절연층(140), 전자 소자(120), 외층 회로층(170), 제1 비아(161), 제2 비아(165), 빌드업층(110), 접착층(130), 제1 보호층(181) 및 제2 보호층(185)을 포함할 수 있다.
본 발명의 실시 예에 따른 외층 절연층(140)은 통상적으로 층간 절연소재로 사용되는 복합 고분자 수지로 형성될 수 있다. 예를 들어, 외층 절연층(140)은 프리프레그(Prepreg), ABF(Ajinomoto Build up Film) 및 FR-4, BT(Bismaleimide Triazine) 등의 에폭시계 수지로 형성될 수 있다. 그러나 본 발명의 실시 예에서 외층 절연층(140)을 형성하는 물질이 이에 한정되는 것은 아니다. 본 발명의 실시 예에 따른 외층 절연층(140)은 회로 기판 분야에서 공지된 절연재 중에서 선택될 수 있다. 본 발명의 실시 예에 따른 외층 절연층(140)은 내부에 배치되는 전자 소자(120)보다 두꺼운 두께를 갖도록 형성될 수 있다.
본 발명의 실시 예에 따르면, 전자 소자(120)는 외층 절연층(140)의 내부에 배치될 수 있다. 전자 소자(120)는 능동(Active) 소자와 수동(Positive) 소자 중 어느 것도 될 수 있다. 예를 들어, 전자 소자(120)는 적층 세라믹 콘덴서(Multi Layer Ceramic Capacitor; MLCC)일 수 있다.
본 발명의 실시 예에 따르면, 외층 회로층(170)은 외층 절연층(140)의 일면에 형성되며, 일면으로부터 돌출되도록 형성될 수 있다. 예를 들어, 외층 회로층(170)은 구리(Cu)로 형성될 수 있다. 그러나 외층 회로층(170)을 형성하는 물질은 구리로 한정되는 것은 아니다. 즉, 외층 회로층(170)의 재질은 회로 기판 분야에서 회로용 전도성 물질로 사용되는 것이라면 제한 없이 적용될 수 있다.
본 발명의 실시 예에 따르면, 제1 비아(161)는 외층 절연층(140)의 내부에 형성될 수 있다. 제1 비아(161)의 일면은 외층 회로층(170)과 접합되며, 타면은 전자 소자(120)와 접합될 수 있다. 이와 같이 형성된 제1 비아(161)에 의해서 외층 회로층(170)과 전자 소자(120)가 서로 전기적으로 연결될 수 있다.
본 발명의 실시 예에 따른 임베디드 기판(100)은 전자 소자(120)가 제1 비아(161)만을 거쳐 외층 회로층(170)과 연결될 수 있다. 따라서, 전자 소자(120)와 외층 회로층(170) 간의 신호 전송 거리가 짧아져, 신호 전송 효율이 향상될 수 있다.
본 발명의 실시 예에 따르면, 제2 비아(165)는 외층 절연층(140)의 내부에 형성될 수 있다. 제2 비아(165)의 일면은 외층 회로층(170)과 접합되며, 타면은 제2 빌드업 회로층(115)과 접합될 수 있다. 즉, 제2 비아(165)에 의해서 외층 회로층(170)과 제2 빌드업 회로층(115)이 전기적으로 연결될 수 있다.
본 발명의 실시 예에서, 임베디드 기판(100)이 제1 비아(161)와 제2 비아(165)가 모두 형성됨을 예시로 설명하였지만, 이에 한정되는 것은 아니다. 즉, 임베디드 기판(100)은 당업자의 선택에 따라 제1 비아(161)와 제2 비아(165) 중 어느 하나를 생략하거나, 다른 위치에 비아를 더 형성할 수 있다.
본 발명의 실시 예에 따르면, 빌드업층(110)은 외층 절연층(140)의 타면에 형성될 수 있다. 본 발명의 실시 예에 따른 빌드업층(110)은 빌드업 절연층(113) 및 빌드업 회로층을 포함할 수 있다.
빌드업 절연층(113)은 통상적으로 층간 절연소재로 사용되는 복합 고분자 수지로 형성될 수 있다. 예를 들어, 빌드업 절연층(113)은 프리프레그, ABF(Ajinomoto Build up Film) 및 FR-4, BT(Bismaleimide Triazine) 등의 에폭시계 수지로 형성될 수 있다. 그러나 본 발명의 실시 예에서 빌드업 절연층(113)을 형성하는 물질이 이에 한정되는 것은 아니다. 본 발명의 실시 예에 따른 빌드업 절연층(113)은 회로 기판 분야에서 공지된 절연재 중에서 선택될 수 있다.
빌드업 회로층은 구리(Cu)로 형성될 수 있다. 그러나 빌드업 회로층을 형성하는 물질은 구리로 한정되는 것은 아니다. 즉, 빌드업 회로층은 회로 기판 분야에서 회로용 전도성 물질로 사용되는 것이라면 제한 없이 적용될 수 있다.
본 발명의 실시 예에 따르면, 빌드업 회로층은 다층으로 형성될 수 있다.
본 발명의 실시 예에서 이해의 편의를 위해서, 빌드업 절연층(113)의 일면에 형성된 빌드업 회로층을 제2 빌드업 회로층(115)이며, 타면에 형성된 빌드업 회로층을 제1 빌드업 회로층(111)으로 설명하도록 한다. 도 1에서 빌드업 회로층이 3층으로 형성됨이 도시되었지만, 이에 한정되지 않는다. 즉, 빌드업 회로층은 당업자의 선택에 따라 단층 또는 다층으로 형성될 수 있다.
본 발명의 실시 예에 따르면, 제2 빌드업 회로층(115)은 빌드업 절연층(113)의 일면으로부터 돌출되도록 형성될 수 있다. 따라서, 제2 빌드업 회로층(115)은 외층 절연층(140)에 매립될 수 있다.
또한, 빌드업 절연층(113)의 타면에 형성된 제1 빌드업 회로층(111)은 빌드업 절연층(113)에 매립되도록 형성될 수 있다.
본 발명의 실시 예에 따르면, 전자 소자(120)와 빌드업층(110) 사이에 접착층(130)이 형성될 수 있다. 접착층(130)에 의해서 전자 소자(120)와 빌드업층(110) 간의 접착력이 향상될 수 있다. 접착층(130)은 전도성 수지 또는 비전도성 수지로 형성될 수 있다. 예를 들어, 접착층(130)은 에폭시(Epoxy) 수지로 형성될 수 있다. 그러나 접착층(130)이 에폭시 수지로 형성되는 것은 예시 일뿐, 접착층(130)의 재질로 한정되는 것은 아니다. 즉, 접착층(130)은 회로 기판 분야에서 사용되는 것으로 접착력을 갖는 어떠한 재질로도 형성될 수 있다.
본 발명의 실시 예에 따르면, 제1 보호층(181)은 외층 절연층(140)의 일면에 형성되어 외층 회로층(170)을 감싸도록 형성될 수 있다. 또한, 제1 보호층(181)은 외층 회로층(170) 중에서 외부와 연결되는 영역은 외부로 노출되도록 패터닝(Patterning)될 수 있다.
또한, 제2 보호층(185)은 빌드업 절연층(113)의 타면에 형성되어 제1 빌드업 회로층(111)을 감싸도록 형성될 수 있다. 또한, 제2 보호층(185)은 제1 빌드업 회로층(111) 중에서 외부와 연결되는 영역은 외부로 노출되도록 패터닝될 수 있다.
본 발명의 실시 예에 따른 제1 보호층(181) 및 제2 보호층(185)은 외부 환경으로부터 임베디드 기판(100)을 보호할 수 있다. 예를 들어, 제1 보호층(181) 및 제2 보호층(185)은 외층 회로층(170) 및 제1 빌드업 회로층(111)이 산소와 접촉하여 산화되는 것을 방지할 수 있다. 또한, 제1 보호층(181) 및 제2 보호층(185)은 솔더링(Soldering) 시, 외층 회로층(170) 및 제1 빌드업 회로층(111)에 땜납이 도포되는 것을 방지할 수 있다. 이와 같은 제1 보호층(181) 및 제2 보호층(185)은 솔더 레지스트로 형성될 수 있다.
본 발명의 실시 예에 따른 임베디드 기판(100)은 종래의 전자 소자(120)를 기준으로 일면과 타면의 대칭적인 구조가 아니라, 필요한 회로층만을 형성한 비대칭 구조이다. 따라서, 본 발명의 실시 예에 따른 임베디드 기판(100)은 불필요한 회로층은 생략하고, 필요한 회로층만 형성함으로써 두께가 얇다. 또한, 본 발명의 실시 예에 따른 임베디드 기판(100)은 얇은 두께와 불필요한 회로층의 생략으로 양측에 형성된 최외층 회로층 간의 전기 신호의 전송 거리(Electrical Path)가 짧아 전기적 특성이 향상될 수 있다. 여기서, 양측에 형성된 최외층 회로층은 각각 외층 회로층(140)과 제1 빌드업 회로층(111)이 될 수 있다.
또한, 본 발명의 실시 예에 따른 임베디드 기판(100)은 비대칭 구조로 형성되어, 추후 외부 부품(미도시)이 실장될 때, 외부 부품(미도시)에 의한 휨을 상대적으로 제어할 수 있다. 즉, 비대칭 구조의 임베디드 기판(100)은 외부 부품(미도시)에 의해서 휘어지는 방향과 반대 방향으로 휘어지도록 할 수 있다. 따라서 외부 부품(미도시)이 임베디드 기판(100)에 실장된 후, 패키징 될 때 패키지 또는 임베디드 기판(100)의 휨이 개선될 수 있다.
도 2 내지 도 9는 본 발명의 제1 실시 예에 따른 임베디드 기판의 제조 방법을 나타낸 예시도이다.
도 2를 참고하면, 캐리어 부재(500)를 준비할 수 있다.
본 발명의 실시 예에 따르면, 캐리어 부재(500)는 캐리어 코어(510)에 캐리어 금속층(520)이 형성된 것일 수 있다.
본 발명의 실시 예에서, 캐리어 코어(510)는 절연층, 회로층 등을 형성할 때 이를 지지하기 위한 것이다. 캐리어 코어(510)는 절연 재질 또는 금속 재질로 형성될 수 있다.
본 발명의 실시 예에서, 캐리어 금속층(520)은 구리로 형성될 수 있다. 그러나 캐리어 금속층(520)의 재질이 구리로 한정되는 것은 아니며, 회로 기판 분야에서 회로용 전도성 물질로 사용되는 것이라면 제한 없이 적용될 수 있다.
본 발명의 실시 예에서, 캐리어 부재(500)가 캐리어 금속층(520)을 포함하는 동박 적층판 구조로 설명하였으나 이에 한정되지 않는다. 예를 들어, 캐리어 부재(500)는 캐리어 코어(510) 자체만으로 구성될 수 있다. 이와 같이 캐리어 부재(500)는 회로 기판 분야에서 지지 기판으로 사용되며 추후 제거될 수 있는 어떠한 것으로도 형성될 수 있다.
도 3을 참조하면, 빌드업층(110)이 형성될 수 있다.
본 발명의 실시 예에 따른 빌드업층(110)은 빌드업 절연층(113) 및 다층의 빌드업 회로층을 포함할 수 있다. 여기서, 빌드업 절연층(113)은 하나의 구성으로 도면 부호를 표시하였지만, 다층의 빌드업 회로층을 형성하는 공정에 의해 1층 이상이 될 수 있다. 예를 들어, 빌드업층(110)이 2층의 빌드업 회로층을 포함하면, 빌드업 절연층(113)은 1층으로 형성될 수 있다. 또한, 빌드업층(110)이 도 3과 같이 3층 이상의 빌드업 회로층을 포함하면, 빌드업 절연층(113)은 2층 이상으로 형성될 수 있다.
본 발명의 실시 예에 따른 빌드업 회로층은 다층으로 형성될 수 있다. 여기서, 설명의 편의를 위해서 빌드업 절연층(113)의 일면에 형성된 빌드업 회로층을 제2 빌드업 회로층(115)으로 설명한다. 또한, 빌드업 절연층(113)의 타면에 형성된 빌드업 회로층을 제1 빌드업 회로층(111)으로 설명한다. 당업자의 선택에 따라 제1 빌드업 회로층(111)과 제2 빌드업 회로층(115) 사이에 1층 이상의 빌드업 회로층이 더 형성될 수 있다.
본 발명의 실시 예에 따르면, 우선 캐리어 금속층(520)에 제1 빌드업 회로층(111)이 형성될 수 있다. 이어서, 제1 빌드업 회로층(111)을 매립하도록 1층의 빌드업 절연층(113)이 형성될 수 있다. 제1 빌드업 회로층(111)은 평탄한 캐리어 부재(500)에 형성되는 것으로, 미세 회로로 형성될 수 있다. 이후, 당업자는 필요에 따라 빌드업 회로층과 빌드업 절연층(113)을 반복하여 형성할 수 있다. 이때, 서로 다른 층의 빌드업 회로층 간의 전기적 연결을 위한 비아도 형성될 수 있다. 이어서, 마지막 빌드업 절연층(113)에 제2 빌드업 회로층(115)이 형성될 수 있다. 이와 같이 형성됨에 따라 제1 빌드업 회로층(111)은 빌드업 절연층(113)에 매립되며, 제2 빌드업 회로층(115)은 빌드업 절연층(113)으로부터 돌출되도록 형성될 수 있다.
본 발명의 실시 예에서 빌드업층(110)이 캐리어 부재(500)의 양면에 형성됨을 예시로 설명하고 있다. 그러나 빌드업층(110)은 캐리어 부재(500)의 일면에만 형성될 수도 있다.
본 발명의 실시 예에 따르면, 캐리어 부재(500)와 같이 평탄한 재질 위에 회로 형성을 위한 공정을 진행하여, 미세 회로 구현이 용이하다. 즉, 본 발명의 실시 예에 따르면, 추후에 최외층이 되는 제1 빌드업 회로층(111)을 미세 회로로 형성하는 것이 용이하다.
도 4를 참조하면, 전자 소자(120)가 배치될 수 있다.
본 발명의 실시 예에 따르면, 전자 소자(120)는 빌드업층(110)의 일면에 배치될 수 있다. 이때, 전자 소자(120)는 빌드업 절연층(113) 또는 제2 빌드업 회로층(115)의 일면에 위치할 수 있다.
또한, 전자 소자(120)와 빌드업층(110) 사이에 접착층(130)이 개재될 수 있다. 접착층(130)은 비전도성 수지 또는 전도성 수지로 형성될 수 있다.
예를 들어, 전자 소자(120)가 제2 빌드업 회로층(115)의 일면에 위치하며, 접착층(130)은 전도성 수지로 형성될 수 있다. 이때, 전자 소자(120)와 제2 빌드업 회로층(115)은 전기적으로 연결될 수 있다.
또는 전자 소자(120)가 빌드업 절연층(113)의 일면에 위치하며, 접착층(130)은 비전도성 수지로 형성될 수 있다.
본 발명의 실시 예에 따른 전자 소자(120)는 능동(Active) 소자와 수동(Positive) 소자 중 어느 것도 될 수 있다. 예를 들어, 전자 소자(120)는 적층 세라믹 콘덴서(Multi Layer Ceramic Capacitor; MLCC)일 수 있다.
임베디드 기판을 제조할 때, 전자 소자를 배치하는 공정의 불량률은 회로를 형성하는 공정의 불량률보다 낮다. 즉, 본 발명의 실시 예에서 불량률 높은 회로를 형성하는 공정인 빌드업층을 형성하는 공정을 우선 진행한 후, 전자 소자를 배치하여, 재료 및 공정 손실을 감소시킬 수 있다.
도 5를 참조하면, 외층 절연층(140)이 형성될 수 있다.
본 발명의 실시 예에 따른 외층 절연층(140)은 빌드업층(110)의 일면에 형성되어, 전자 소자(120)를 매립할 수 있다. 또한, 외층 절연층(140)은 제2 빌드업 회로층(115)을 매립할 수 있다. 외층 절연층(140)은 통상적으로 층간 절연소재로 사용되는 복합 고분자 수지로 형성될 수 있다. 예를 들어, 외층 절연층(140)은 프리프레그, ABF(Ajinomoto Build up Film) 및 FR-4, BT(Bismaleimide Triazine) 등의 에폭시계 수지로 형성될 수 있다. 그러나 본 발명의 실시 예에서 외층 절연층(140)을 형성하는 물질이 이에 한정되는 것은 아니다. 본 발명의 실시 예에 따른 외층 절연층(140)은 회로 기판 분야에서 공지된 절연재 중에서 선택될 수 있다. 본 발명의 실시 예에 따른 외층 절연층(140)은 내부에 배치된 전자 소자(120)보다 두꺼운 두께를 갖도록 형성될 수 있다.
본 발명의 실시 예에서, 전자 소자(120)를 먼저 배치한 후, 외층 절연층(140)을 형성함으로써, 종래의 전자 소자(120) 실장을 위한 캐비티(Cavity) 형성 공정을 생략할 수 있다.
도 6을 참조하면, 제1 비아홀(151) 및 제2 비아홀(155)이 형성될 수 있다.
본 발명의 실시 예에 따르면, 제1 비아홀(151)은 외층 절연층(140)에 형성되어 전자 소자(120)를 노출하도록 형성될 수 있다. 여기서, 제1 비아홀(151)은 전자 소자(120)의 전극(미도시)을 노출시킬 수 있다.
또한, 제2 비아홀(155)은 외층 절연층(140)에 형성되어 제2 빌드업 회로층(115)을 노출하도록 형성될 수 있다.
본 발명의 실시 예에 따른 제1 비아홀(151) 및 제2 비아홀(155)은 레이저 드릴 또는 CNC 드릴에 의해서 형성될 수 있다. 또한, 제1 비아홀(151) 및 제2 비아홀(155)은 레이저 드릴 및 CNC 드릴뿐만 아니라 회로 기판 분야에서 비아홀을 형성하는 통상의 방법을 통해서 형성될 수 있다.
도 7을 참조하면, 제1 비아(161), 제2 비아(165) 및 외층 회로층(170)이 형성될 수 있다.
본 발명의 실시 예에 따르면, 외층 회로층(170)은 외층 절연층(140)의 일면에 형성될 수 있다. 또한, 외층 회로층(170)은 외층 절연층(140)의 일면으로부터 돌출되는 구조를 가질 수 있다.
본 발명의 실시 예에 따르면, 제1 비아(161)는 제1 비아홀(151)에 도전성 물질을 충전하여 형성될 수 있다. 따라서, 제1 비아(161)의 일면은 외층 회로층(170)과 접합되며, 타면은 전자 소자(120)의 전극(미도시)과 접합될 수 있다. 즉, 제1 비아(161)는 외층 회로층(170)과 전자 소자(120)를 전기적으로 연결할 수 있다.
또한, 제2 비아(165)는 제2 비아홀(155)에 도전성 물질을 충전하여 형성될 수 있다. 따라서, 제2 비아(165)의 일면은 외층 회로층(170)과 접합되며, 타면은 제2 빌드업 회로층(115)과 접합될 수 있다. 즉, 제2 비아(165)는 외층 회로층(170)과 제2 빌드업 회로층(115)을 전기적으로 연결할 수 있다.
본 발명의 실시 예에 따른 제1 비아(161), 제2 비아(165) 및 외층 회로층(170)은 동일한 공정으로 형성될 수 있다. 또는 외층 회로층(170)은 제1 비아(161) 및 제2 비아(165)와는 다른 별도의 공정을 통해서 형성될 수 있다. 즉, 제1 비아(161) 및 제2 비아(165)가 먼저 형성된 이후에 외층 회로층(170)이 형성될 수 있다.
본 발명의 실시 예에 따른 제1 비아(161), 제2 비아(165) 및 외층 회로층(170)을 형성하는 방법은 회로 기판 분야에서 공지된 비아 및 회로층을 형성하는 방법 중에서 어떠한 방법도 될 수 있다.
본 발명의 실시 예에 따르면, 전자 소자(120)가 제1 비아(161)만을 통해서 외층 회로층(170)과 전기적으로 연결될 수 있다. 즉, 전자 소자(120)와 외층 회로층(170) 간의 신호 전송 거리가 짧아 신호 전송 효율이 향상될 수 있다.
본 발명의 실시 예에 따른 임베디드 기판(100)은 비대칭 구조로 형성되어, 추후 실장되는 외부 부품(미도시)에 의한 휨을 상대적으로 제어할 수 있다. 즉, 비대칭 구조의 임베디드 기판(100)은 외부 부품(미도시)에 의해서 휘어지는 방향과 반대 방향으로 휘어지도록 형성될 수 있다. 따라서, 외부 부품(미도시)이 임베디드 기판(100)에 실장된 후, 패키징 될 때 패키지 또는 임베디드 기판(100)의 휨이 개선될 수 있다.
도 8을 참조하면, 캐리어 부재(도 7의 500)가 제거될 수 있다.
본 발명의 실시 예에 따르면, 캐리어 부재(도 7의 500)가 제거되어 캐리어 부재(도 7의 500)의 양면에 형성된 임베디드 기판(100)이 서로 분리될 수 있다.
예를 들어, 우선 캐리어 코어(도 7의 510)와 캐리어 금속층(도 7의 520)이 서로 분리될 수 있다. 그 이후, 캐리어 금속층(도 7의 520)을 에칭 공정으로 제거하여, 임베디드 기판(100)만 남겨질 수 있다.
이와 같은 캐리어 부재(도 7의 500)를 제거하는 방법은 예시일 뿐, 캐리어 부재(도 7의 500)를 제거하는 방법은 이에 한정되지 않는다. 캐리어 부재(도 7의 500)를 제거하는 방법은 캐리어 부재(도 7의 500)의 구조 및 재질에 따라 변경될 수 있다.
본 발명의 실시 예에 따르면, 캐리어 부재(도 7의 500)를 이용하여, 캐리어 부재(도 7의 500)의 양면에 각각 임베디드 기판(100)을 형성할 수 있다. 즉, 본 발명의 실시 예에 따르면, 전자 소자(120)가 내장된 두 개의 임베디드 기판(100)을 동시에 제조할 수 있다.
도 9를 참조하면, 제1 보호층(181) 및 제2 보호층(185)이 형성될 수 있다.
본 발명의 실시 예에 따르면, 제1 보호층(181)은 외층 절연층(140)의 일면에 형성되어 외층 회로층(170)을 감싸도록 형성될 수 있다. 또한, 제1 보호층(181)은 외층 회로층(170) 중에서 외부와 연결되는 영역은 외부로 노출되도록 패터닝(Patterning)될 수 있다.
또한, 제2 보호층(185)은 빌드업 절연층(113)의 타면에 형성되어 제1 빌드업 회로층(111)을 감싸도록 형성될 수 있다. 또한, 제2 보호층(185)은 제1 빌드업 회로층(111) 중에서 외부와 연결되는 영역은 외부로 노출되도록 패터닝될 수 있다.
본 발명의 실시 예에 따른 제1 보호층(181) 및 제2 보호층(185)은 외부 환경으로부터 임베디드 기판(100)을 보호할 수 있다. 예를 들어, 제1 보호층(181) 및 제2 보호층(185)은 외층 회로층(170) 및 제1 빌드업 회로층(111)이 산소와 접촉하여 산화되는 것을 방지할 수 있다. 또한, 제1 보호층(181) 및 제2 보호층(185)은 솔더링(Soldering) 시, 외층 회로층(170) 및 제1 빌드업 회로층(111)에 땜납이 도포되는 것을 방지할 수 있다. 이와 같은 제1 보호층(181) 및 제2 보호층(185)은 솔더 레지스트로 형성될 수 있다.
제2 실시 예
도 10은 본 발명의 제2 실시 예에 따른 임베디드 기판을 나타낸 예시도이다.
도 10을 참조하면, 본 발명의 제2 실시 예에 따른 임베디드 기판(200)은 외층 절연층(140), 전자 소자(120), 외층 회로층(170), 제1 비아(161), 제1 금속 포스트(210), 빌드업층(110), 접착층(130), 제1 보호층(181) 및 제2 보호층(185)을 포함할 수 있다.
본 발명의 실시 예에 따른 외층 절연층(140)은 통상적으로 층간 절연소재로 사용되는 복합 고분자 수지로 형성될 수 있다.
본 발명의 실시 예에 따르면, 전자 소자(120)는 외층 절연층(140)의 내부에 배치될 수 있다. 전자 소자(120)는 능동(Active) 소자와 수동(Positive) 소자 중 어느 것도 될 수 있다. 예를 들어, 전자 소자(120)는 적층 세라믹 콘덴서(Multi Layer Ceramic Capacitor; MLCC)일 수 있다.
본 발명의 실시 예에 따르면, 외층 회로층(170)은 외층 절연층(140)의 일면에 형성되어, 일면으로부터 돌출되도록 형성될 수 있다. 외층 회로층(170)의 재질은 회로 기판 분야에서 회로용 전도성 물질로 사용되는 것이라면 제한 없이 적용될 수 있다.
본 발명의 실시 예에 따르면, 제1 비아(161)는 외층 절연층(140)의 내부에 형성되어, 전자 소자(120)와 외층 회로층(170)을 전기적으로 연결할 수 있다. 본 발명의 실시 예에 따른 임베디드 기판(200)은 전자 소자(120)가 제1 비아(161)만을 거쳐 외층 회로층(170)과 연결될 수 있다. 따라서, 전자 소자(120)와 외층 회로층(170) 간의 신호 전송 거리가 짧아져, 신호 전송 효율이 향상될 수 있다.
본 발명의 실시 예에 따르면, 제1 금속 포스트(210)는 외층 절연층(140)의 내부에 형성될 수 있다. 제1 금속 포스트(210)의 일면은 외층 회로층(170)과 접합되며, 타면은 제2 빌드업 회로층(115)과 접합될 수 있다. 즉, 제1 금속 포스트(210)에 의해서 외층 회로층(170)과 제2 빌드업 회로층(115)이 전기적으로 연결될 수 있다.
본 발명의 실시 예에 따르면, 빌드업층(110)은 외층 절연층(140)의 타면에 형성될 수 있다. 본 발명의 실시 예에 따른 빌드업층(110)은 빌드업 절연층(113) 및 빌드업 회로층을 포함할 수 있다.
빌드업 절연층(113)은 통상적으로 층간 절연소재로 사용되는 복합 고분자 수지로 형성될 수 있다.
또한, 빌드업 회로층은 회로 기판 분야에서 회로용 전도성 물질로 사용되는 것이라면 제한 없이 적용될 수 있다.
본 발명의 실시 예에 따르면, 빌드업 회로층은 다층으로 형성될 수 있다.
본 발명의 실시 예에 따르면, 빌드업 회로층은 제1 빌드업 회로층(111) 및 제2 빌드업 회로층(115)을 포함할 수 있다. 또한, 당업자의 선택에 따라 제1 빌드업 회로층(111)과 제2 빌드업 회로층(115) 사이에 한 층 이상의 빌드업 회로층이 더 형성될 수 있다.
본 발명의 실시 예에 따르면, 제2 빌드업 회로층(115)은 빌드업 절연층(113)의 일면으로부터 돌출되어, 외층 절연층(140)에 매립될 수 있다.
또한, 제1 빌드업 회로층(111)은 빌드업 절연층(113)에 매립되도록 형성될 수 있다.
본 발명의 실시 예에 따르면, 전자 소자(120)와 빌드업층(110) 사이에 접착층(130)이 형성될 수 있다. 접착층(130)에 의해서 전자 소자(120)와 빌드업층(110) 간의 접착력이 향상될 수 있다. 접착층(130)은 전도성 수지 또는 비전도성 수지로 형성될 수 있다.
본 발명의 실시 예에 따르면, 제1 보호층(181)은 외층 절연층(140)의 일면에 형성되어 외층 회로층(170)을 감싸도록 형성될 수 있다. 또한, 제2 보호층(185)은 빌드업 절연층(113)의 타면에 형성되어 제1 빌드업 회로층(111)을 감싸도록 형성될 수 있다.
제1 보호층(181) 및 제2 보호층(185)은 외층 회로층(170)과 제1 빌드업 회로층(111) 중에서 외부와 연결되는 영역이 외부로 노출되도록 패터닝될 수 있다.
예를 들어, 제1 보호층(181) 및 제2 보호층(185)은 솔더 레지스트로 형성될 수 있다.
본 발명의 실시 예에 따른 임베디드 기판(200)은 불필요한 회로층은 생략하고, 필요한 회로층만 형성한 비대칭 구조로, 두께가 얇다. 따라서, 본 발명의 실시 예에 따른 임베디드 기판(200)은 양측에 형성된 최외층 회로층 간의 전기 신호의 전송 거리(Electrical Path)가 짧아 전기적 특성이 향상될 수 있다.
또한, 본 발명의 실시 예에 따른 비대칭 구조의 임베디드 기판(200)은 추후 실장될 외부 부품(미도시)에 의해서 휘어지는 방향과 반대 방향으로 휘어지도록 할 수 있다. 따라서 외부 부품(미도시)이 임베디드 기판(200)에 실장된 후, 패키징 될 때 패키지 또는 임베디드 기판(200)의 휨이 개선될 수 있다.
도 11 내지 도 17은 본 발명의 제2 실시 예에 따른 임베디드 기판의 제조 방법에 관한 예시도이다.
본 발명의 제2 실시 예에 따른 임베디드 기판의 제조 방법에서 캐리어 부재(500)에 빌드업층(110)을 형성하는 단계는 제1 실시 예와 동일하므로 자세한 설명은 도 2 및 도 3을 참고한다.
도 11을 참조하면, 제1 금속 포스트(210)가 형성될 수 있다.
본 발명의 실시 예에 따르면, 제1 금속 포스트(210)는 제2 빌드업 회로층(115)에 형성될 수 있다. 이때, 제1 금속 포스트(210)의 일면은 추후 배치되는 전자 소자(120)의 일면보다 돌출되도록 형성될 수 있다.
본 발명의 실시 예에 따르면, 우선 제1 금속 포스트(210)가 형성될 영역을 개방하는 개구부가 형성된 도금 레지스트(미도시)를 빌드업층(110)에 형성될 수 있다. 이어서, 도금 레지스트(미도시)의 개구부에 전해 도금을 수행함으로써, 제1 금속 포스트(210)를 형성할 수 있다. 전해 도금 이후, 도금 레지스트(미도시)는 제거될 수 있다. 그러나 제1 금속 포스트(210)를 형성하는 방법이 전해 도금법으로 한정되는 것은 아니며, 회로 기판 분야에서 포스트(Post)를 형성하는 어느 방법으로도 형성될 수 있다.
또한, 제1 금속 포스트(210)는 회로 기판 분야에서 사용되는 전도성 재질로 형성될 수 있다. 예를 들어, 제1 금속 포스트(210)는 구리(Cu)로 형성될 수 있다.
도 12를 참조하면, 전자 소자(120)가 배치될 수 있다.
본 발명의 실시 예에 따르면, 전자 소자(120)는 빌드업층(110)의 일면에 배치될 수 있다. 즉, 전자 소자(120)는 빌드업 절연층(113) 또는 제2 빌드업 회로층(115)의 일면에 위치할 수 있다.
또한, 전자 소자(120)와 빌드업층(110) 사이에 접착층(130)이 개재될 수 있다. 접착층(130)은 비전도성 수지 또는 전도성 수지로 형성될 수 있다.
예를 들어, 전자 소자(120)는 제2 빌드업 회로층(115)의 일면에 위치하며, 접착층(130)은 전도성 수지로 형성될 수 있다. 이때, 전자 소자(120)와 제2 빌드업 회로층(115)은 전기적으로 연결될 수 있다.
또는 전자 소자(120)는 빌드업 절연층(113)의 일면에 위치하며, 접착층(130)은 비전도성 수지로 형성될 수 있다.
본 발명의 실시 예에 따른 전자 소자(120)는 능동(Active) 소자와 수동(Positive) 소자 중 어느 것도 될 수 있다. 예를 들어, 전자 소자(120)는 적층 세라믹 콘덴서(Multi Layer Ceramic Capacitor; MLCC)일 수 있다.
임베디드 기판을 제조할 때, 전자 소자를 배치하는 공정의 불량률은 회로를 형성하는 공정의 불량률보다 낮다. 즉, 본 발명의 실시 예에서 불량률 높은 회로를 형성하는 공정인 빌드업층 형성하는 공정을 우선 진행한 후 전자 소자를 배치하여, 재료 및 공정 손실을 감소시킬 수 있다.
도 13을 참조하면, 외층 절연층(140)이 형성될 수 있다.
본 발명의 실시 예에 따른 외층 절연층(140)은 빌드업층(110)의 일면에 형성되어, 전자 소자(120) 및 제2 빌드업 회로층(115)을 매립할 수 있다. 또한, 외층 절연층(140)은 제1 금속 포스트(210)를 매립하되 제1 금속 포스트(210)의 일면이 노출되도록 형성될 수 있다.
본 발명의 실시 예에 따른 외층 절연층(140)은 회로 기판 분야에서 공지된 절연재 중에서 선택될 수 있다. 예를 들어, 외층 절연층(140)은 통상적으로 층간 절연소재로 사용되는 복합 고분자 수지로 형성될 수 있다. 본 발명의 실시 예에 따른 외층 절연층(140)은 내부에 배치된 전자 소자(120)보다 두꺼운 두께를 갖도록 형성될 수 있다.
본 발명의 실시 예에서, 전자 소자(120)를 먼저 배치한 후, 외층 절연층(140)을 형성함으로써, 종래의 전자 소자(120) 실장을 위한 캐비티(Cavity) 형성 공정을 생략할 수 있다.
도 14를 참조하면, 제1 비아홀(151)이 형성될 수 있다.
본 발명의 실시 예에 따르면, 제1 비아홀(151)은 외층 절연층(140)에 형성되어 전자 소자(120)의 전극(미도시)을 노출하도록 형성될 수 있다.
본 발명의 실시 예에 따른 제1 비아홀(151)은 레이저 드릴 또는 CNC 드릴에 의해서 형성될 수 있다. 또한, 제1 비아홀(151)은 레이저 드릴 및 CNC 드릴뿐만 아니라 회로 기판 분야에서 비아홀을 형성하는 통상의 방법을 통해서 형성될 수 있다.
도 15를 참조하면, 제1 비아(161) 및 외층 회로층(170)이 형성될 수 있다.
본 발명의 실시 예에 따르면, 외층 회로층(170)은 외층 절연층(140)의 일면에 형성되어, 외층 절연층(140)의 일면으로부터 돌출되는 구조를 가질 수 있다.
또한, 외층 회로층(170)은 외층 절연층(140)으로부터 노출된 제1 금속 포스트(210)의 일면과 접합될 수 있다. 따라서, 외층 회로층(170)은 제1 금속 포스트(210)를 통해서 제2 빌드업 회로층(115)과 전기적으로 연결될 수 있다.
본 발명의 실시 예에 따르면, 제1 비아(161)는 제1 비아홀(151)에 도전성 물질을 충전하여 형성될 수 있다. 따라서, 제1 비아(161)의 일면은 외층 회로층(170)과 접합되며, 타면은 전자 소자(120)의 전극(미도시)과 접합될 수 있다. 즉, 제1 비아(161)는 외층 회로층(170)과 전자 소자(120)를 전기적으로 연결할 수 있다.
본 발명의 실시 예에 따른 제1 비아(161) 및 외층 회로층(170)은 동일한 공정으로 형성될 수 있다. 또는 외층 회로층(170)은 제1 비아(161)와는 다른 별도의 공정을 통해서 형성될 수 있다. 즉, 제1 비아(161)가 먼저 형성된 이후에 외층 회로층(170)이 형성될 수 있다.
본 발명의 실시 예에 따른 제1 비아(161) 및 외층 회로층(170)을 형성하는 방법은 회로 기판 분야에서 공지된 비아 및 회로층을 형성하는 방법 중에서 어떠한 방법도 될 수 있다.
본 발명의 실시 예에 따르면, 전자 소자(120)가 제1 비아(161)만을 통해서 외층 회로층(170)과 전기적으로 연결될 수 있다. 즉, 전자 소자(120)와 외층 회로층(170) 간의 신호 전송 거리가 짧아 신호 전송 효율이 향상될 수 있다.
본 발명의 실시 예에 따른 임베디드 기판(200)은 비대칭 구조로 형성되어, 추후 실장되는 외부 부품(미도시)에 의한 휨을 상대적으로 제어할 수 있다. 즉, 비대칭 구조의 임베디드 기판(200)은 외부 부품(미도시)에 의해서 휘어지는 방향과 반대 방향으로 휘어지도록 형성될 수 있다. 따라서, 외부 부품(미도시)이 임베디드 기판(200)에 실장된 후, 패키징 될 때 패키지 또는 임베디드 기판(200)의 휨이 개선될 수 있다.
외층 회로층(140)과 전자 소자(120) 및 제2 빌드업 회로층(115)을 연결하는 비아를 각각 형성할 때, 전자 소자(120)와 제2 빌드업 회로층(115)의 단차로 제2 빌드업 회로층(115)에 형성되는 비아홀이 제대로 형성되지 않을 수 있다. 또한, 제2 빌드업 회로층(115)에 형성된 비아홀에 도금이 제대로 되지 않아 불량한 상태의 비아가 형성될 수 있다.
그러나 본 발명의 실시 예에서, 제1 비아(161)를 형성하기 이전에 제1 금속 포스트(210)를 우선 형성하였다. 이와 같이 형성된 제1 금속 포스트(210)로 외층 회로층(170)과 제2 빌드업 회로층(115)을 전기적으로 연결함으로써, 상술한 문제점을 해결할 수 있다.
도 16을 참조하면, 캐리어 부재(도 15의 500)가 제거될 수 있다.
본 발명의 실시 예에 따르면, 캐리어 부재(도 15의 500)가 제거되어 캐리어 부재(도 15의 500)의 양면에 형성된 임베디드 기판(200)이 서로 분리될 수 있다.
예를 들어, 우선 캐리어 코어(도 15의 510)와 캐리어 금속층(도 15의 520)이 서로 분리될 수 있다. 그 이후, 캐리어 금속층(도 15의 520)을 에칭 공정으로 제거하여, 임베디드 기판(200)만 남겨질 수 있다.
이와 같은 캐리어 부재(도 15의 500)를 제거하는 방법은 예시일 뿐, 캐리어 부재(도 15의 500)를 제거하는 방법은 이에 한정되지 않는다. 캐리어 부재(도 15의 500)를 제거하는 방법은 캐리어 부재(도 15의 500)의 구조 및 재질에 따라 변경될 수 있다.
본 발명의 실시 예에 따르면, 캐리어 부재(도 15의 500)를 이용하여 전자 소자(120)가 내장된 두 개의 임베디드 기판(200)을 동시에 제조할 수 있다.
도 17을 참조하면, 제1 보호층(181) 및 제2 보호층(185)이 형성될 수 있다.
본 발명의 실시 예에 따르면, 제1 보호층(181)은 외층 절연층(140)의 일면에 형성되어 외층 회로층(170)을 감싸도록 형성될 수 있다. 또한, 제1 보호층(181)은 외층 회로층(170) 중에서 외부와 연결되는 영역은 외부로 노출되도록 패터닝(Patterning)될 수 있다.
또한, 제2 보호층(185)은 빌드업 절연층(113)의 타면에 형성되어 제1 빌드업 회로층(111)을 감싸도록 형성될 수 있다. 또한, 제2 보호층(185)은 제1 빌드업 회로층(111) 중에서 외부와 연결되는 영역은 외부로 노출되도록 패터닝될 수 있다.
본 발명의 실시 예에 따른 제1 보호층(181) 및 제2 보호층(185)은 외층 회로층(170) 및 제1 빌드업 회로층(111)이 산소와 접촉하여 산화되는 것을 방지할 수 있다. 또한, 제1 보호층(181) 및 제2 보호층(185)은 솔더링(Soldering) 시, 외층 회로층(170) 및 제1 빌드업 회로층(111)에 땜납이 도포되는 것을 방지할 수 있다. 이와 같은 제1 보호층(181) 및 제2 보호층(185)은 솔더 레지스트로 형성될 수 있다.
제3 실시 예
도 18은 본 발명의 제3 실시 예에 따른 임베디드 기판을 나타낸 예시도이다.
도 18을 참조하면, 본 발명의 제3 실시 예에 따른 임베디드 기판(300)은 외층 절연층(140), 전자 소자(120), 외층 회로층(170), 제1 비아(161), 제2 금속 포스트(310), 제3 비아(361), 빌드업층(110), 접착층(130), 제1 보호층(181) 및 제2 보호층(185)을 포함할 수 있다.
본 발명의 실시 예에 따른 외층 절연층(140)은 통상적으로 층간 절연소재로 사용되는 복합 고분자 수지로 형성될 수 있다.
본 발명의 실시 예에 따르면, 전자 소자(120)는 외층 절연층(140)의 내부에 배치될 수 있다. 전자 소자(120)는 능동(Active) 소자와 수동(Positive) 소자 중 어느 것도 될 수 있다. 예를 들어, 전자 소자(120)는 적층 세라믹 콘덴서(Multi Layer Ceramic Capacitor; MLCC)일 수 있다.
본 발명의 실시 예에 따르면, 외층 회로층(170)은 외층 절연층(140)의 일면에 형성되어, 일면으로부터 돌출되도록 형성될 수 있다. 외층 회로층(170)의 재질은 회로 기판 분야에서 회로용 전도성 물질로 사용되는 것이라면 제한 없이 적용될 수 있다.
본 발명의 실시 예에 따르면, 제1 비아(161)는 외층 절연층(140)의 내부에 형성되어, 전자 소자(120)와 외층 회로층(170)을 전기적으로 연결할 수 있다. 본 발명의 실시 예에 따른 임베디드 기판(300)은 전자 소자(120)가 제1 비아(161)만을 거쳐 외층 회로층(170)과 연결될 수 있다. 따라서, 전자 소자(120)와 외층 회로층(170) 간의 신호 전송 거리가 짧아져, 신호 전송 효율이 향상될 수 있다.
본 발명의 실시 예에 따르면, 제2 금속 포스트(310)는 외층 절연층(140)의 내부에 형성될 수 있다. 제2 금속 포스트(310)의 일면은 제3 비아(361)와 접합되며, 타면은 제2 빌드업 회로층(115)과 접합될 수 있다.
본 발명의 실시 예에 따르면, 제3 비아(361)는 외층 절연층(140) 내부에 형성될 수 있다. 또한, 제3 비아(361)의 일면은 외층 회로층(170)과 접합되며, 타면은 제2 금속 포스트(310)와 접합될 수 있다.
예를 들어, 제2 금속 포스트(310)의 일면과 전자 소자(120)의 일면이 동일한 높이에 위치한다면, 제3 비아(361)는 제1 비아(161)와 동일한 두께로 형성될 수 있다. 그러나 제1 비아(161)와 제3 비아(361)가 동일한 두께를 갖는 것으로 본 발명이 한정되는 것은 아니다. 제3 비아(361)의 두께는 제2 금속 포스트(310)의 두께에 따라 변경될 수 있다.
본 발명의 실시 예에 따르면, 빌드업층(110)은 외층 절연층(140)의 타면에 형성될 수 있다. 본 발명의 실시 예에 따른 빌드업층(110)은 빌드업 절연층(113) 및 빌드업 회로층을 포함할 수 있다.
빌드업 절연층(113)은 통상적으로 층간 절연소재로 사용되는 복합 고분자 수지로 형성될 수 있다.
빌드업 회로층은 회로 기판 분야에서 회로용 전도성 물질로 사용되는 것이라면 제한 없이 적용될 수 있다.
본 발명의 실시 예에 따르면, 빌드업 회로층은 다층으로 형성될 수 있다.
본 발명의 실시 예에 따르면, 빌드업 회로층은 제1 빌드업 회로층(111) 및 제2 빌드업 회로층(115)을 포함할 수 있다. 또한, 당업자의 선택에 따라 제1 빌드업 회로층(111)과 제2 빌드업 회로층(115) 사이에 한 층 이상의 빌드업 회로층이 더 형성될 수 있다.
본 발명의 실시 예에 따르면, 제2 빌드업 회로층(115)은 빌드업 절연층(113)의 일면으로부터 돌출되어, 외층 절연층(140)에 매립될 수 있다.
또한, 제1 빌드업 회로층(111)은 빌드업 절연층(113)에 매립되도록 형성될 수 있다.
본 발명의 실시 예에 따르면, 전자 소자(120)와 빌드업층(110) 사이에 접착층(130)이 형성될 수 있다. 접착층(130)에 의해서 전자 소자(120)와 빌드업층(110) 간의 접착력이 향상될 수 있다. 접착층(130)은 전도성 수지 또는 비전도성 수지로 형성될 수 있다.
본 발명의 실시 예에 따르면, 제1 보호층(181)은 외층 절연층(140)의 일면에 형성되어 외층 회로층(170)을 감싸도록 형성될 수 있다. 또한, 제2 보호층(185)은 빌드업 절연층(113)의 타면에 형성되어 제1 빌드업 회로층(111)을 감싸도록 형성될 수 있다.
제1 보호층(181) 및 제2 보호층(185)은 외층 회로층(170)과 제1 빌드업 회로층(111) 중에서 외부와 연결되는 영역이 외부로 노출되도록 패터닝될 수 있다.
예를 들어, 제1 보호층(181) 및 제2 보호층(185)은 솔더 레지스트로 형성될 수 있다.
본 발명의 실시 예에 따른 임베디드 기판(300)은 불필요한 회로층은 생략하고, 필요한 회로층만 형성한 비대칭 구조로, 두께가 얇다. 따라서, 본 발명의 실시 예에 따른 임베디드 기판(300)은 양측에 형성된 최외층 회로층 간의 전기 신호의 전송 거리(Electrical Path)가 짧아 전기적 특성이 향상될 수 있다.
또한, 본 발명의 실시 예에 따른 비대칭 구조의 임베디드 기판(300)은 추후 실장될 외부 부품(미도시)에 의해서 휘어지는 방향과 반대 방향으로 휘어지도록 할 수 있다. 따라서 외부 부품(미도시)이 임베디드 기판(300)에 실장된 후, 패키징 될 때 패키지 또는 임베디드 기판(300)의 휨이 개선될 수 있다.
도 19 내지 도 25는 본 발명의 제3 실시 예에 따른 임베디드 기판의 제조 방법을 나타낸 예시도이다.
본 발명의 제3 실시 예에 따른 임베디드 기판의 제조 방법에서 캐리어 부재(500)에 빌드업층(110)을 형성하는 단계는 제1 실시 예와 동일하므로 자세한 설명은 도 2 및 도 3을 참고한다.
도 19를 참조하면, 제2 금속 포스트(310)가 형성될 수 있다.
본 발명의 제3 실시 예의 제2 금속 포스트(310)는 제2 실시 예인 도 11의 제1 금속 포스트(210)와 동일한 방법과 재질로 형성될 수 있다.
본 발명의 실시 예에 따른 제2 금속 포스트(310)는 일면이 추후 배치될 전자 소자(120)의 일면과 동일한 높이에 위치하도록 형성될 수 있다. 그러나 이는 실시 예일 뿐, 제2 금속 포스트(310)는 당업자의 선택에 따라 다양한 두께를 갖도록 형성될 수 있다.
도 20을 참조하면, 전자 소자(120)가 배치될 수 있다.
본 발명의 실시 예에 따르면, 전자 소자(120)는 빌드업층(110)의 일면에 배치될 수 있다.
본 발명의 실시 예인 제3 실시 예의 전자 소자(120)를 형성하는 방법은 제2 실시 예의 전자 소자(120)를 형성하는 방법과 동일할 수 있다. 따라서, 본 발명의 실시 예에 따른 전자 소자(120)를 형성하는 방법은 제2 실시 예인 도 12를 참고한다.
또한, 제3 실시 예에서도 제2 실시 예와 마찬가지로 전자 소자(120)와 빌드업층(110) 사이에 접착층(130)이 더 형성될 수 있다.
도 21을 참조하면, 외층 절연층(140)이 형성될 수 있다.
본 발명의 실시 예에 따른 외층 절연층(140)은 빌드업층(110)의 일면에 형성될 수 있다. 또한, 외층 절연층(140)은 전자 소자(120), 제2 빌드업 회로층(115) 및 제2 금속 포스트(310)를 매립하도록 형성될 수 있다.
본 발명의 실시 예에 따른 외층 절연층(140)은 회로 기판 분야에서 공지된 절연재 중에서 선택될 수 있다. 예를 들어, 외층 절연층(140)은 통상적으로 층간 절연소재로 사용되는 복합 고분자 수지로 형성될 수 있다. 본 발명의 실시 예에 따른 외층 절연층(140)은 내부에 배치된 전자 소자(120)와 제2 금속 포스트(310)보다 두꺼운 두께를 갖도록 형성될 수 있다.
본 발명의 실시 예에서, 전자 소자(120)를 먼저 배치한 후, 외층 절연층(140)을 형성함으로써, 종래의 전자 소자(120) 실장을 위한 캐비티(Cavity) 형성 공정을 생략할 수 있다.
도 22를 참조하면, 제1 비아홀(151) 및 제3 비아홀(351)이 형성될 수 있다.
본 발명의 실시 예에 따르면, 제1 비아홀(151)은 외층 절연층(140)에 형성되어 전자 소자(120)를 노출하도록 형성될 수 있다. 여기서, 제1 비아홀(151)은 전자 소자(120)의 전극(미도시)을 노출시킬 수 있다.
또한, 제3 비아홀(351)은 외층 절연층(140)에 형성되어 제2 금속 포스트(310)를 노출하도록 형성될 수 있다.
본 발명의 실시 예에 따른 제1 비아홀(151) 및 제3 비아홀(351)은 레이저 드릴 또는 CNC 드릴에 의해서 형성될 수 있다. 또한, 제1 비아홀(151) 및 제3 비아홀(351)은 레이저 드릴 및 CNC 드릴뿐만 아니라 회로 기판 분야에서 비아홀을 형성하는 통상의 방법을 통해서 형성될 수 있다.
도 23을 참조하면, 제1 비아(161), 제3 비아(361) 및 외층 회로층(170)이 형성될 수 있다.
본 발명의 실시 예에 따르면, 외층 회로층(170)은 외층 절연층(140)의 일면에 형성될 수 있다. 또한, 외층 회로층(170)은 외층 절연층(140)의 일면으로부터 돌출되는 구조로 형성될 수 있다.
본 발명의 실시 예에 따르면, 제1 비아(161)는 제1 비아홀(151)에 도전성 물질을 충전하여 형성될 수 있다. 따라서, 제1 비아(161)의 일면은 외층 회로층(170)과 접합되며, 타면은 전자 소자(120)의 전극(미도시)과 접합될 수 있다. 즉, 제1 비아(161)는 외층 회로층(170)과 전자 소자(120)를 전기적으로 연결할 수 있다.
또한, 제3 비아(361)는 제3 비아홀(351)에 도전성 물질을 충전하여 형성될 수 있다. 따라서, 제3 비아(361)의 일면은 외층 회로층(170)과 접합되며, 타면은 제2 금속 포스트(310)와 접합될 수 있다. 즉, 외층 회로층(170)과 제2 빌드업 회로층(115)은 제3 비아(361)와 제2 금속 포스트(310)에 의해서 전기적으로 연결될 수 있다.
본 발명의 실시 예에 따른 제1 비아(161), 제3 비아(361) 및 외층 회로층(170)을 형성하는 방법은 회로 기판 분야에서 공지된 비아 및 회로층을 형성하는 방법 중에서 어떠한 방법도 될 수 있다.
본 발명의 실시 예에 따르면, 전자 소자(120)가 제1 비아(161)만을 통해서 외층 회로층(170)과 전기적으로 연결될 수 있다. 즉, 전자 소자(120)와 외층 회로층(170) 간의 신호 전송 거리가 짧아 신호 전송 효율이 향상될 수 있다.
본 발명의 실시 예에 따른 임베디드 기판(300)은 비대칭 구조로 형성되어, 추후 실장되는 외부 부품(미도시)에 의한 휨을 상대적으로 제어할 수 있다. 즉, 비대칭 구조의 임베디드 기판(300)은 외부 부품(미도시)에 의해서 휘어지는 방향과 반대 방향으로 휘어지도록 형성될 수 있다. 따라서 외부 부품(미도시)이 임베디드 기판(300)에 실장된 후, 패키징 될 때 패키지 또는 임베디드 기판(300)의 휨이 개선될 수 있다.
본 발명의 실시 예에 따르면, 제2 금속 포스트(310)에 의해서, 제1 비아(161)와 제3 비아(361)가 형성되는 영역의 단차를 감소시킬 수 있다. 따라서, 제3 비아(361) 형성 시, 단차에 의한 불량이 발생하는 것을 방지할 수 있다.
도 24를 참조하면, 캐리어 부재(도 23의 500)가 제거될 수 있다.
본 발명의 실시 예에 따르면, 캐리어 부재(도 23의 500)가 제거되어 캐리어 부재(도 23의 500)의 양면에 형성된 임베디드 기판(300)이 서로 분리될 수 있다.
예를 들어, 우선 캐리어 코어(도 23의 510)와 캐리어 금속층(도 23의 520)이 서로 분리될 수 있다. 그 이후, 캐리어 금속층(도 23의 520)을 에칭 공정으로 제거하여, 임베디드 기판(300)만 남겨질 수 있다.
이와 같은 캐리어 부재(도 23의 500)를 제거하는 방법은 예시일 뿐, 캐리어 부재(도 23의 500)를 제거하는 방법은 이에 한정되지 않는다. 캐리어 부재(도 23의 500)를 제거하는 방법은 캐리어 부재(도 23의 500)의 구조 및 재질에 따라 변경될 수 있다.
본 발명의 실시 예에 따르면, 캐리어 부재(도 23의 500)를 이용하여 전자 소자(120)가 내장된 두 개의 임베디드 기판(300)을 동시에 제조할 수 있다.
도 25를 참조하면, 제1 보호층(181) 및 제2 보호층(185)이 형성될 수 있다.
본 발명의 실시 예에 따르면, 제1 보호층(181)은 외층 절연층(140)의 일면에 형성되어 외층 회로층(170)을 감싸도록 형성될 수 있다. 또한, 제1 보호층(181)은 외층 회로층(170) 중에서 외부와 연결되는 영역은 외부로 노출되도록 패터닝(Patterning)될 수 있다.
또한, 제2 보호층(185)은 빌드업 절연층(113)의 타면에 형성되어 제1 빌드업 회로층(111)을 감싸도록 형성될 수 있다. 또한, 제2 보호층(185)은 제1 빌드업 회로층(111) 중에서 외부와 연결되는 영역은 외부로 노출되도록 패터닝될 수 있다.
본 발명의 실시 예에 따른 제1 보호층(181) 및 제2 보호층(185)은 외층 회로층(170) 및 제1 빌드업 회로층(111)이 산소와 접촉하여 산화되는 것을 방지할 수 있다. 또한, 제1 보호층(181) 및 제2 보호층(185)은 솔더링(Soldering) 시, 외층 회로층(170) 및 제1 빌드업 회로층(111)에 땜납이 도포되는 것을 방지할 수 있다. 이와 같은 제1 보호층(181) 및 제2 보호층(185)은 솔더 레지스트로 형성될 수 있다.
임베디드 기판의 경우, 전자 소자를 기준으로 일면은 저밀도로 설계되며, 타면은 고밀도로 설계된다. 그러나 종래의 임베디드 기판은 전자 소자의 일면과 타면의 회로층 수가 동일한 대칭 구조로 형성된다. 이와 같은 대칭 구조의 임베디드 기판의 제조 방법은 일면과 타면의 회로층이 동시에 형성되므로, 저밀도의 회로층도 고밀도 회로층을 형성하는 공법으로 형성되어야 한다.
그러나 본 발명의 실시 예에 따라 형성된 임베디드 기판은 비대칭 구조로, 전자 소자의 일면과 타면에 형성되는 회로층을 개별적인 공정으로 형성될 수 있다. 즉, 전자 소자의 일면은 저밀도 회로층의 공법으로 형성되며, 타면은 고밀도 회로층의 공법으로 각각 형성될 수 있다. 따라서, 각각의 회로층을 형성할 때, 실제 회로 설계에 맞는 공법이 적용될 수 있으며, 설계 자유도가 향상될 수 있다.
또한, 종래의 대칭 구조의 임베디드 기판은 전자 소자를 기준으로 일면과 타면이 동일한 회로층 수를 갖도록 형성되므로, 불필요한 회로층이 형성될 수 있다.
그러나 본 발명의 실시 예에 따른 임베디드 제조 방법은 전자 소자를 기준으로 일면과 타면의 회로층을 개별적으로 형성되는 것으로 불필요한 회로층의 형성을 생략할 수 있다. 따라서, 본 발명의 실시 예를 따르면, 불필요한 회로층이 생략된 얇은 두께의 임베디드 기판을 형성할 수 있다. 이와 같이 형성된 임베디드 기판은 불필요한 회로층이 생략되어, 양측에 형성된 최외층 회로층 간의 전기 신호의 전송 거리(Electrical Path)가 짧아 전기적 특성이 향상될 수 있다.
이상 본 발명을 구체적인 실시 예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
100, 200, 300: 임베디드 기판
110: 빌드업층
111: 제1 빌드업 회로층
113: 빌드업 절연층
115: 제2 빌드업 회로층
120: 전자 소자
130: 접착층
140: 외층 절연층
151: 제1 비아홀
155: 제2 비아홀
161: 제1 비아
165: 제2 비아
170: 외층 회로층
181: 제1 보호층
185: 제2 보호층
210: 제1 금속 포스트
310: 제2 금속 포스트
351: 제3 비아홀
361: 제3 비아
500: 캐리어 부재
510: 캐리어 코어
520: 캐리어 금속층

Claims (21)

  1. 외층 절연층;
    상기 외층 절연층의 내부에 배치된 전자 소자;
    상기 외층 절연층의 일면으로부터 돌출되도록 형성된 외층 회로층;
    상기 외층 절연층에 형성되며, 상기 전자 소자와 외층 회로층을 전기적으로 연결하는 제1 비아; 및
    상기 외층 절연층의 타면에 형성되며, 빌드업 절연층 및 빌드업 회로층을 포함하는 빌드업층;
    을 포함하는 임베디드 기판.
  2. 청구항 1에 있어서,
    상기 빌드업 회로층은 다층으로 형성된 임베디드 기판.
  3. 청구항 2에 있어서,
    상기 다층의 빌드업 회로층 중에서 한 층은 상기 빌드업 절연층의 일면으로부터 돌출되도록 형성되며, 다른 한 층은 상기 빌드업 절연층의 타면에 매립되도록 형성된 임베디드 기판.
  4. 청구항 1에 있어서,
    상기 외층 절연층에 형성되어 상기 외층 회로층과 빌드업 회로층을 전기적으로 연결하는 제2 비아를 더 포함하는 임베디드 기판.
  5. 청구항 1에 있어서,
    상기 외층 절연층에 형성되어 상기 외층 회로층과 빌드업 회로층을 전기적으로 연결하는 제1 금속 포스트를 더 포함하는 임베디드 기판.
  6. 청구항 1에 있어서,
    상기 빌드업 회로층의 일면에 형성되는 제2 금속 포스트; 및
    상기 제2 금속 포스트의 일면에 형성되며, 상기 제2 금속 포스트와 외층 회로층을 전기적으로 연결하는 제3 비아;
    를 더 포함하는 임베디드 기판.
  7. 청구항 1에 있어서,
    상기 외층 회로층 및 외층 절연층의 일면과 상기 빌드업층의 타면에 형성된 보호층을 더 포함하는 임베디드 기판.
  8. 청구항 7에 있어서,
    상기 보호층은 솔더 레지스트로 형성된 임베디드 기판.
  9. 청구항 1에 있어서,
    상기 전자 소자와 빌드업층 사이에 형성된 접착층을 더 포함하는 임베디드 기판.
  10. 캐리어 부재를 준비하는 단계;
    상기 캐리어 부재의 일면 또는 양면에 빌드업 회로층 및 빌드업 절연층을 포함하는 빌드업층을 형성하는 단계;
    상기 빌드업층의 일면에 전자 소자를 배치하는 단계;
    상기 빌드업층의 일면에 형성하여 상기 전자 소자를 매립하도록 외층 절연층을 형성하는 단계;
    상기 외층 절연층에 외층 회로층 및 상기 외층 회로층과 전자 소자를 전기적으로 연결하는 제1 비아를 형성하는 단계; 및
    상기 캐리어 부재를 제거하는 단계;
    를 포함하는 임베디드 기판의 제조 방법.
  11. 청구항 10에 있어서,
    상기 빌드업층을 형성하는 단계에서,
    상기 빌드업 회로층은 다층으로 형성되는 임베디드 기판의 제조 방법.
  12. 청구항 11에 있어서,
    상기 빌드업층을 형성하는 단계에서,
    상기 다층의 빌드업 회로층 중에서 한 층은 상기 빌드업 절연층의 일면으로부터 돌출되도록 형성되며, 다른 한 층은 상기 빌드업 절연층의 타면에 매립되도록 형성되는 임베디드 기판의 제조 방법.
  13. 청구항 10에 있어서,
    상기 전자 소자를 배치하는 단계에서,
    상기 전자 소자와 빌드업층 사이에 접착층을 형성하는 단계를 더 포함하는 임베디드 기판의 제조 방법.
  14. 청구항 10에 있어서,
    상기 외층 회로층 및 제1 비아를 형성하는 단계에서,
    상기 외층 절연층을 관통하여 상기 외층 회로층과 빌드업 회로층을 전기적으로 연결하는 제2 비아를 형성하는 단계를 더 포함하는 임베디드 기판의 제조 방법.
  15. 청구항 10에 있어서,
    상기 빌드업층을 형성하는 단계 이후에,
    상기 빌드업 회로층의 일면에 금속 포스트를 형성하는 단계를 더 포함하는 임베디드 기판의 제조 방법.
  16. 청구항 15에 있어서,
    상기 외층 절연층을 형성하는 단계에서,
    상기 외층 절연층은 상기 금속 포스트의 일면이 외부로 노출되도록 형성되는 임베디드 기판의 제조 방법.
  17. 청구항 16에 있어서,
    상기 외층 회로층 및 제1 비아를 형성하는 단계에서,
    상기 외층 회로층은 상기 외부로 노출된 금속 포스트의 일면과 접합되는 임베디드 기판의 제조 방법.
  18. 청구항 15에 있어서,
    상기 외층 절연층을 형성하는 단계에서,
    상기 외층 절연층은 상기 금속 포스트를 매립하도록 형성되는 임베디드 기판의 제조 방법.
  19. 청구항 18에 있어서,
    상기 외층 회로층 및 제1 비아를 형성하는 단계에서,
    상기 외층 절연층의 내부에 형성되어 상기 외층 회로층과 금속 포스트를 전기적으로 연결하는 제3 비아를 형성하는 단계를 더 포함하는 임베디드 기판의 제조 방법.
  20. 청구항 10에 있어서,
    상기 캐리어 부재를 제거하는 단계 이후에,
    상기 외층 회로층 및 외층 절연층의 일면과 상기 빌드업층의 타면에 보호층을 형성하는 단계를 더 포함하는 임베디드 기판의 제조 방법.
  21. 청구항 20에 있어서,
    상기 보호층은 솔더 레지스트로 형성되는 임베디드 기판의 제조 방법.
KR1020140024458A 2014-02-28 2014-02-28 임베디드 기판 및 임베디드 기판의 제조 방법 Active KR102186148B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020140024458A KR102186148B1 (ko) 2014-02-28 2014-02-28 임베디드 기판 및 임베디드 기판의 제조 방법
US14/339,155 US20150250050A1 (en) 2014-02-28 2014-07-23 Embedded board and method of manufacturing the same
CN201410468520.5A CN104883807B (zh) 2014-02-28 2014-09-15 嵌入式板及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140024458A KR102186148B1 (ko) 2014-02-28 2014-02-28 임베디드 기판 및 임베디드 기판의 제조 방법

Publications (2)

Publication Number Publication Date
KR20150102504A true KR20150102504A (ko) 2015-09-07
KR102186148B1 KR102186148B1 (ko) 2020-12-03

Family

ID=53951098

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140024458A Active KR102186148B1 (ko) 2014-02-28 2014-02-28 임베디드 기판 및 임베디드 기판의 제조 방법

Country Status (3)

Country Link
US (1) US20150250050A1 (ko)
KR (1) KR102186148B1 (ko)
CN (1) CN104883807B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106961788A (zh) * 2015-09-25 2017-07-18 京瓷株式会社 指纹传感器用布线基板
KR20220023705A (ko) * 2020-08-21 2022-03-02 주하이 엑세스 세미컨덕터 컴퍼니., 리미티드 임베디드 구조 및 제조방법, 기판

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101714831B1 (ko) 2009-11-28 2017-03-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9837484B2 (en) * 2015-05-27 2017-12-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming substrate including embedded component with symmetrical structure
CN106658967B (zh) * 2015-10-30 2019-12-20 奥特斯(中国)有限公司 具有不同电荷密度的交替垂直堆叠层结构的元件载体
TWI599283B (zh) * 2015-12-07 2017-09-11 南亞電路板股份有限公司 印刷電路板及其製作方法
US10089513B2 (en) * 2016-05-30 2018-10-02 Kyocera Corporation Wiring board for fingerprint sensor
JP6716363B2 (ja) * 2016-06-28 2020-07-01 株式会社アムコー・テクノロジー・ジャパン 半導体パッケージ及びその製造方法
JP7249852B2 (ja) * 2019-04-11 2023-03-31 新光電気工業株式会社 部品内蔵基板及び部品内蔵基板の製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008277750A (ja) * 2007-04-30 2008-11-13 Samsung Electro Mech Co Ltd 電子素子内蔵印刷回路基板の製造方法
US7886433B2 (en) 2007-01-16 2011-02-15 Samsung Electro-Mechanics Co., Ltd. Method of manufacturing a component-embedded PCB
JP2011249759A (ja) * 2010-05-28 2011-12-08 Samsung Electro-Mechanics Co Ltd 電子素子内蔵印刷回路基板及びその製造方法
KR20130099877A (ko) * 2012-02-29 2013-09-06 니혼도꾸슈도교 가부시키가이샤 다층 배선기판의 제조방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070101408A (ko) * 1999-09-02 2007-10-16 이비덴 가부시키가이샤 프린트배선판 및 프린트배선판의 제조방법
KR100716815B1 (ko) * 2005-02-28 2007-05-09 삼성전기주식회사 칩 내장형 인쇄회로기판 및 그 제조방법
CN100459085C (zh) * 2006-03-15 2009-02-04 日月光半导体制造股份有限公司 内埋元件的基板制造方法
US8024858B2 (en) * 2008-02-14 2011-09-27 Ibiden Co., Ltd. Method of manufacturing printed wiring board with built-in electronic component
KR100996914B1 (ko) * 2008-06-19 2010-11-26 삼성전기주식회사 칩 내장 인쇄회로기판 및 그 제조방법
KR101095244B1 (ko) * 2008-06-25 2011-12-20 삼성전기주식회사 전자소자 내장 인쇄회로기판 및 그 제조방법
KR101084250B1 (ko) * 2009-12-14 2011-11-17 삼성전기주식회사 전자소자 내장 인쇄회로기판 및 그 제조 방법
JP5122018B1 (ja) * 2012-08-10 2013-01-16 太陽誘電株式会社 電子部品内蔵基板
US20140049928A1 (en) * 2012-08-17 2014-02-20 Taiyo Yuden Co., Ltd. Substrate with built-in electronic component

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7886433B2 (en) 2007-01-16 2011-02-15 Samsung Electro-Mechanics Co., Ltd. Method of manufacturing a component-embedded PCB
JP2008277750A (ja) * 2007-04-30 2008-11-13 Samsung Electro Mech Co Ltd 電子素子内蔵印刷回路基板の製造方法
JP2011249759A (ja) * 2010-05-28 2011-12-08 Samsung Electro-Mechanics Co Ltd 電子素子内蔵印刷回路基板及びその製造方法
KR20130099877A (ko) * 2012-02-29 2013-09-06 니혼도꾸슈도교 가부시키가이샤 다층 배선기판의 제조방법

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106961788A (zh) * 2015-09-25 2017-07-18 京瓷株式会社 指纹传感器用布线基板
US9886614B2 (en) 2015-09-25 2018-02-06 Kyocera Corporation Wiring board for fingerprint sensor
CN106961788B (zh) * 2015-09-25 2019-06-14 京瓷株式会社 指纹传感器用布线基板
KR20220023705A (ko) * 2020-08-21 2022-03-02 주하이 엑세스 세미컨덕터 컴퍼니., 리미티드 임베디드 구조 및 제조방법, 기판
US11942465B2 (en) 2020-08-21 2024-03-26 Zhuhai Access Semiconductor Co., Ltd. Embedded structure, manufacturing method thereof and substrate

Also Published As

Publication number Publication date
CN104883807B (zh) 2018-06-01
KR102186148B1 (ko) 2020-12-03
US20150250050A1 (en) 2015-09-03
CN104883807A (zh) 2015-09-02

Similar Documents

Publication Publication Date Title
KR102186148B1 (ko) 임베디드 기판 및 임베디드 기판의 제조 방법
JP6711509B2 (ja) プリント回路基板、半導体パッケージ及びその製造方法
KR101601815B1 (ko) 임베디드 기판, 인쇄회로기판 및 그 제조 방법
KR102333091B1 (ko) 인쇄회로기판 및 인쇄회로기판의 제조 방법
US9793250B2 (en) Package board, method for manufacturing the same and package on package having the same
JP7074409B2 (ja) 素子内蔵型印刷回路基板
KR102194718B1 (ko) 임베디드 기판 및 임베디드 기판의 제조 방법
KR102134933B1 (ko) 배선 기판 및 배선 기판의 제조 방법
US20160143137A1 (en) Printed circuit board and method of manufacturing the same, and electronic component module
US20150342046A1 (en) Printed circuit board, method for maufacturing the same and package on package having the same
KR102254874B1 (ko) 패키지 기판 및 패키지 기판 제조 방법
KR20150135046A (ko) 패키지 기판, 패키지 기판의 제조 방법 및 이를 포함하는 적층형 패키지
JP2016134622A (ja) エンベデッドエンベデッド基板及びエンベデッド基板の製造方法
US10154594B2 (en) Printed circuit board
KR20150137824A (ko) 패키지 기판, 패키지, 적층 패키지 및 패키지 기판 제조 방법
US20160353572A1 (en) Printed circuit board, semiconductor package and method of manufacturing the same
KR102240704B1 (ko) 패키지 기판, 패키지 기판의 제조 방법 및 이를 이용한 적층형 패키지
KR20150065029A (ko) 인쇄회로기판, 그 제조방법 및 반도체 패키지
KR100704911B1 (ko) 전자소자 내장형 인쇄회로기판 및 그 제조방법
KR20150146270A (ko) 소자 내장형 인쇄회로기판, 반도체 패키지 및 그 제조방법
KR102194719B1 (ko) 패키지 기판 및 이를 이용한 패키지
KR20160014432A (ko) 절연 필름, 이를 이용한 인쇄회로기판 및 그 제조 방법
KR20150142520A (ko) 패키지 기판 및 이를 이용한 패키지

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20140228

PG1501 Laying open of application
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20190227

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20140228

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20200113

Patent event code: PE09021S01D

AMND Amendment
E601 Decision to refuse application
PE0601 Decision on rejection of patent

Patent event date: 20200729

Comment text: Decision to Refuse Application

Patent event code: PE06012S01D

Patent event date: 20200113

Comment text: Notification of reason for refusal

Patent event code: PE06011S01I

X091 Application refused [patent]
AMND Amendment
PX0901 Re-examination

Patent event code: PX09011S01I

Patent event date: 20200729

Comment text: Decision to Refuse Application

Patent event code: PX09012R01I

Patent event date: 20200310

Comment text: Amendment to Specification, etc.

PX0701 Decision of registration after re-examination

Patent event date: 20200915

Comment text: Decision to Grant Registration

Patent event code: PX07013S01D

Patent event date: 20200827

Comment text: Amendment to Specification, etc.

Patent event code: PX07012R01I

Patent event date: 20200729

Comment text: Decision to Refuse Application

Patent event code: PX07011S01I

Patent event date: 20200310

Comment text: Amendment to Specification, etc.

Patent event code: PX07012R01I

X701 Decision to grant (after re-examination)
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20201127

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20201130

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20231025

Start annual number: 4

End annual number: 4