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KR20150001154A - 박막 트랜지스터 표시판 및 그 제조 방법 - Google Patents

박막 트랜지스터 표시판 및 그 제조 방법 Download PDF

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KR20150001154A
KR20150001154A KR1020130073922A KR20130073922A KR20150001154A KR 20150001154 A KR20150001154 A KR 20150001154A KR 1020130073922 A KR1020130073922 A KR 1020130073922A KR 20130073922 A KR20130073922 A KR 20130073922A KR 20150001154 A KR20150001154 A KR 20150001154A
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KR
South Korea
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thin film
film transistor
semiconductor layer
insulating layer
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왕인수
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삼성디스플레이 주식회사
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Publication date
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Abstract

본 발명은 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것으로서, 상기 박막 트랜지스터 표시판은 기판 위에 형성된 다결정 실리콘 박막 트랜지스터를 포함하고, 상기 박막 트랜지스터의 반도체층의 소스 영역과 드레인 영역이 전원 공급선에 전기적으로 연결되어 있다. 다결정 실리콘 반도체층의 플로팅 상태가 전원 공급선의 전압에 의해 제거되므로, 박막 트랜지스터의 게이트 전압이 변동되더라도 소스/드레인 영역으로 발생하는 접합 커플링에 의한 영향을 최소화된다.

Description

박막 트랜지스터 표시판 및 그 제조 방법{THIN FILM TRANSISTOR SUBSTRATE AND MANUFACTURING METHOD THERROF}
본 발명은 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.
박막 트랜지스터 표시판은 유기 발광 표시장치, 액정 표시장치 등의 평판 표시장치에서 각 화소를 독립적으로 구동하기 위한 회로 기판으로서 사용된다. 박막 트랜지스터 표시판에서 박막 트랜지스터는 기본적으로 게이트 신호에 따라 소스 측의 신호를 드레인 측으로 통과시키는 스위칭 소자이다.
액정 표시 장치의 경우 박막 트랜지스터는 게이트 배선을 통하여 전달되는 게이트 신호에 따라 데이터 배선을 통하여 전달되는 데이터 전압을 화소 전극에 전달 또는 차단한다.
유기 발광 표시장치의 경우 기본적으로 스위칭 박막 트랜지스터와 구동 박막 트랜지스터가 사용된다. 스위칭 박막 트랜지스터에 게이트 신호를 인가하면 데이터 신호가 스위칭 박막 트랜지스터를 통과하여 구동 박막 트랜지스터와 저장 커패시터에 인가되며, 구동 박막 트랜지스터가 열리면 전원 공급선으로부터 전류가 구동 박막 트랜지스터를 통과하여 유기 발광 소자에 인가된다. 그 밖에도, 유기 발광 표시장치에서는 구동 박막 트랜지스터를 보상하기 위한 박막 트랜지스터가 사용된다.
박막 트랜지스터 표시판의 박막 트랜지스터는 글라스 같은 절연 기판 위에 형성되기 때문에, 반도체층이 플로팅(floating) 상태로 존재한다. 따라서 게이트 전압이 변동하면 박막 트랜지스터의 기생 용량(parasitic capacitance)의 영향으로 인해, 소스/드레인 노드에 커플링(coupling)이 발생하게 된다. 이것은 회로에 부정적인 영향을 주어 표시장치의 표시 품질을 저하시킬 수 있다.
본 발명이 이루고자 하는 기술적 과제는 박막 트랜지스터의 특성을 안정화할 수 있는 박막 트랜지스터 표시판 및 그 제조 방법을 제공하고자 한다.
이러한 과제를 해결하기 위하여 본 발명의 실시예에 따른 박막 트랜지스터 표시판은 기판 위에 형성된 다결정 실리콘 박막 트랜지스터를 포함하며, 상기 박막 트랜지스터의 반도체층의 소스 영역과 드레인 영역이 전원 공급선에 전기적으로 연결되어 있다. 상기 박막 트랜지스터는 p형 박막 트랜지스터일 수 있다.
상기 박막 트랜지스터는 상기 기판으로부터 순서대로 반도체층, 제1 절연층, 게이트 전극, 제2 절연층, 소스 및 게이트 전극, 제1 보호층 및 전원 공급선이 배치된 구조를 가질 수 있다. 상기 소스 및 게이트 전극은 상기 제1 절연층과 상기 제2 절연층에 형성된 제1 접촉 구멍을 통해 상기 반도체층의 소스 영역 및 드레인 영역 각각에 연결될 수 있고, 상기 전원 공급선은 상기 제1 절연층과 상기 제2 절연층과 상기 제1 보호층에 형성된 제2 접촉 구멍을 통해 상기 반도체층의 소스 영역 및 드레인 영역에 연결될 수 있다.
상기 전원 공급선 위에 제2 보호층이 형성될 수 있고, 상기 제1 보호층과 상기 제2 보호층은 동일한 재료로 형성될 수 있다.
상기 기판과 상기 반도체층 사이에는 불순물이 반도체층으로 확산되는 것을 막기 위한 차단층(blocking layer)이 형성될 수 있다.
상기 제2 접촉 구멍은 상기 제1 접촉 구멍보다 상기 게이트 전극으로부터 멀리 위치할 수 있다.
본 발명의 실시예에 따른 박막 트랜지스터 표시판 제조 방법은, 기판 위에 반도체층을 형성하고 상기 반도체층을 패터닝하여 반도체층을 형성하는 단계; 제1 절연층을 형성하고, 상기 제1 절연층 위에 제1 도전층을 적층하고 상기 제1 도전층을 패터닝하여 게이트 전극을 형성하는 단계; 상기 게이트 전극 위에 제2 절연층을 형성하고, 상기 제1 절연층과 상기 제2 절연층이 상기 반도체층의 소스 영역의 일부 및 드레인 영역의 일부를 노출시키도록 제1 접촉 구멍을 형성하는 단계; 제2 도전층을 적층하고, 상기 제2 도전층을 패터닝하여 상기 제1 접촉 구멍을 통해 상기 반도체층의 소스 영역 및 드레인 영역에 각각 연결되는 소스 및 드레인 전극을 형성하는 단계; 및 제1 보호층을 형성하고, 상기 제1 절연층과 상기 제2 절연층과 상기 제1 보호층이 상기 반도체층의 소스 영역의 일부 및 드레인 영역의 일부를 노출시키도록 제2 접촉 구멍을 형성하고, 상기 제2 접촉 구멍을 통해 상기 반도체층의 소스 영역 및 드레인 영역에 각각 연결되는 전원 공급선을 형성하는 단계;를 포함한다.
상기 박막 트랜지스터는 p형 다결정 실리콘 박막 트랜지스터일 수 있다.
상기 제조 방법은 상기 전원 공급선 위에 제2 보호층을 형성하는 단계를 더 포함할 수 있고, 상기 제1 보호층과 상기 제2 보호층은 동일한 재료로 형성될 수 있다.
상기 제조 방법은 상기 반도체층을 형성하기 전에, 상기 기판 위에 차단층을 형성하는 단계를 더 포함할 수 있다.
상기 제2 접촉 구멍은 상기 제1 접촉 구멍보다 상기 게이트 전극으로부터 멀리 위치하도록 형성될 수 있다.
상기 제조 방법은 상기 게이트 전극을 형성하는 단계 후, 상기 반도체층의 상기 소스 영역과 상기 드레인 영역에 이온 불순물을 도핑할 수 있다.
본 발명의 일 측면에 있어서, 유기 발광 표시장치는 각각의 화소가 복수의 박막 트랜지스터를 포함하며, 상기 복수의 박막 트랜지스터 중 적어도 하나의 박막 트랜지스터는 p형 다결정 실리콘 박막 트랜지스터이고, 상기 다결정 실리콘 박막 트랜지스터 중 적어도 하나는 반도체층의 소스 영역과 드레인 영역이 전원 공급선에 전기적으로 연결되어 있다.
상기 적어도 하나의 다결정 실리콘 박막 트랜지스터는 기판으로부터 순서대로 차단층, 반도체층, 제1 절연층, 게이트 전극, 제2 절연층, 소스 및 게이트 전극, 제1 보호층, 전원 공급선 및 제2 보호층이 배치된 구조를 가질 수 있다. 상기 소스 및 게이트 전극은 상기 제1 절연층과 상기 제2 절연층에 형성된 제1 접촉 구멍을 통해 상기 반도체층의 소스 영역 및 드레인 영역 각각에 연결될 수 있고, 상기 전원 공급선은 상기 제1 절연층과 상기 제2 절연층과 상기 제1 보호층에 형성된 제2 접촉 구멍을 통해 상기 반도체층의 소스 영역 및 드레인 영역에 연결될 수 있다.
상기 복수의 박막 트랜지스터는 스위칭 트랜지스터, 구동 트랜지스터 및 상기 구동 트랜지스터를 보상하기 위한 보상 트랜지스터를 포함할 수 있고, 상기 전원 공급선에 반도체층의 소스 영역과 드레인 영역이 전기적으로 연결된 다결정 실리콘 박막 트랜지스터가 상기 구동 트랜지스터의 드레인 단자 및 게이트 단자에 소스 단자 및 드레인 단자가 각각 연결된 보상 트랜지스터일 수 있다.
상기 복수의 박막 트랜지스터는 모두 p형 다결정 실리콘 박막 트랜지스터일 수 있고, 일부는 n형 다결정 실리콘 박막 트랜지스터일 수 있다.
박막 트랜지스터의 다결정 실리콘 반도체층의 플로팅 상태가 전원 공급선의 전압에 의해 제거되므로, 박막 트랜지스터의 게이트 전압이 변동되더라도 소스/드레인 영역으로 발생하는 접합 커플링(junction coupling)에 의한 영향을 최소화할 수 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 층 구조를 보여주는 단면도이다.
도 2 내지 도 7은 도 1에 도시된 박막 트랜지스터 표시판을 제조하는 공정을 개략적으로 보여주는 단면도이다.
도 8은 유기 발광 표시장치의 화소 구조의 일 예를 나타내는 회로도이다.
도 9는 도 8의 회로에서 본 발명의 일 실시예에 따른 박막 트랜지스터가 적용되기 전과 후의 특정 노드에서 전압 특성을 보여주는 도면이다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 박막 트랜지스터 및 그 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 층 구조를 보여주는 단면도이고, 도 2 내지 도 7은 도 1에 도시된 박막 트랜지스터 표시판을 제조하는 공정을 개략적으로 보여주는 단면도이다.
상기 박막 트랜지스터 표시판은 기판(110) 위에 스위칭 박막 트랜지스터, 구동 박막 트랜지스터 등과 같은 적어도 하나의 박막 트랜지스터가 형성되어 있을 수 있다. 상기 박막 트랜지스터는 바람직하게는 다결정 실리콘(poly-Si) 박막 트랜지스터이고, 이하에서는 다결정 실리콘 박막 트랜지스터인 경우에 대해서 설명한다. 도면에서는 설명의 편의를 위해 하나의 박막 트랜지스터만 도시되었지만, 기판(110)에 형성된 복수의 박막 트랜지스터는 동일한 구조를 가질 수 있다.
도 1을 참조하면, 상기 박막 트랜지스터는 반도체층(130), 게이트 전극(155), 소스 전극(176) 및 드레인 전극(177)으로 구성된다. 이 실시예에서, 상기 박막 트랜지스터는 게이트 전극(155)이 반도체층(130)보다 상측에 위치하므로 탑 게이트형 박막 트랜지스터로 불릴 수 있다.
반도체층(130)과 게이트 전극(155) 사이에는 게이트 절연층(140)이 개재된다. 게이트 전극(155)과 소스 전극(176) 및 드레인 전극(177) 사이에는 층간 절연층(160)이 개재된다. 상기 소스 전극(176) 및 드레인 전극(177) 위로는 제1 보호층(180a)과 제2 보호층(180b)을 포함하는 보호층(passivation layer)(180)이 형성되고, 제1 보호층(180a)과 제2 보호층(180b) 사이에는 전원 공급선(190)이 형성되어 있다.
반도체층(130)은 양쪽 가장자리에 고농도의 불순물이 도핑된 소스 영역(130a) 및 드레인 영역(130b)을 포함하고, 각각은 게이트 절연층(140)과 층간 절연층(160)을 관통하는 제1 접촉 구멍(C1, C2)을 통해 소스 전극(176) 및 드레인 전극(177)과 전기적으로 연결된다. 상기 소스 영역(130a) 및 상기 드레인 영역(130b)은 또한, 게이트 절연층(140)과 층간 절연층(160)과 제1 보호층(180a)을 모두 관통하는 제2 접촉 구멍(C3, C4)을 통해 전원 공급선(190)과 전기적으로 연결된다.
상기 제2 접촉 구멍(C3, C4)은 상기 제1 접촉 구멍(C1, C2)보다 게이트 전극(155)으로부터 멀리 위치하도록 형성되어 있고, 반도체층(130)의 소스 영역(130a) 및 드레인 영역(130b)에서 전원 공급선(190)과 연결되는 부분이 소스 전극(176) 및 드레인 전극(177)과 연결되는 부분보다 채널 영역(130c)으로부터 멀리 위치한다.
이제 도 2 내지 도 8을 참조하여, 상기 박막 트랜지스터 표시판의 상세 구성과 함께 제조 방법에 대해서 설명한다.
상기 박막 트랜지스터가 그 위에 형성된 기판(110)은 글라스, 플라스틱 같은 투명한 절연성 물질로 이루어진다. 예컨대, 상기 기판(110)은 내열 온도 600 ℃ 이상의 붕규산계 글라스로 이루어질 수 있다. 상기 기판(110)은 PET(polyethylen terephthalate), PEN(polyethylen naphthalate), 폴리이미드(polyimide) 같은 플라스틱으로 이루어질 수 있고, 플라스틱 기판은 플렉서블(flexible) 기판으로서 적용될 수도 있다.
기판(110) 상면에는 반도체의 특성을 열화시키는 불순물이 확산되는 것을 방지하고, 아울러 수분이나 외기의 침투를 방지하고 표면을 평탄화하기 위한 차단층(120)이 형성될 수 있다. 상기 차단층은 장벽층(barrier layer) 또는 버퍼층(buffer layer)으로 불리기도 한다. 상기 차단층(120)은 PECVD(plasma enhanced chemical vapordeosition)법, APCVD(atmospheric pressure CVD)법, LPCVD(low pressure CVD)법 같은 증착 방법으로 SiOx, SiNx 등이 단층 또는 복층으로 형성될 수 있다. 상기 차단층(120)은 필수적인 요소는 아니며, 기판의 종류나 공정 조건에 따라 생략될 수 있다.
반도체층(130)은 예컨대 비정질 실리콘을 플라즈마 CVD법에 의해 증착하고, 비정질 실리콘에 포함된 수소를 제거하는 탈수소 처리를 거친 후, 엑시머 레이저 어닐링(excimer laser anealing) 같은 레이저 결정화를 통하여 다결정 실리콘 상태로 만들고, 포토리소그래피 공정과 식각 공정을 거쳐 소정의 패턴으로 형성될 수 있다. 상기 반도체층(130)은 소스 영역(130a), 드레인 영역(130b) 및 채널 영역(130c)으로 구획될 수 있고, 이들 영역은 후술하는 불순물 도핑에 의해 형성될 수 있다.
반도체층(130) 위에는 게이트 절연층(140)이 형성된다. 상기 게이트 절연층(140)은 SiOx, SiNx, SiON, Al2O3, TiO, Ta2O5, HfO2, ZrO2, BST, PZT 등과 같은 무기 절연 물질로 PECVD법, LPCVD법, APCVD법, ECR-CVD법 같은 증착 방법에 의해 형성될 수 있다. 보통은 산화규소(SiOx) 또는 질화규소(SiNx)가 흔히 사용된다.
게이트 절연층(140)의 일부 영역 위에 게이트 전극(155)이 형성된다. 게이트 전극(155)은 Al, MoW, Cr, Al/Cu 등의 도전성 금속막으로 형성될 수 있는데, 반드시 이에 한정되지 않으며, 금속 물질 외에도 도전성 폴리머를 포함한 다양한 도전성 물질이 게이트 전극(155)으로 사용될 수 있다. 게이트 전극(155)은 스퍼터링 방법 등의 증착 방법을 금속막을 형성한 후 포토리소그래피 공정과 식각 공정으로 패터닝 함으로써 형성될 수 있다.
게이트 전극(155)은 반도체층(130)의 채널 영역(130c)에 대응되는 영역을 커버하도록 형성된다. 게이트 전극(155)을 셀프 얼라인(self-align) 마스크로 하여 반도체층(130)에 불순물을 도핑하여, 게이트 전극(155)의 양측에 대응하는 반도체층(130)의 영역에 소스 영역(130a)과 드레인 영역(130b)이 형성되고 이들 사이에 채널 영역(130c)이 형성된다. 상기 불순물은 보론(B) 이온 같은 p형 불순물 또는 인(P) 이온 같은 n형 불순물일 수 있고, 바람직하게는 p형 불순물이다. 이온 도핑 후에는 활성화 처리가 필요할 수 있다.
층간 절연층(160)은 게이트 절연층(140)과 게이트 전극(155)을 덮도록 형성된다. 층간 절연층(160)은 SiOx, SiNx, SiON, Al2O3, TiO, Ta2O5, HfO2, ZrO2, BST, PZT에서 선택된 무기 절연층으로 형성될 수 있으나, 전술한 게이트 절연층(140)으로 형성된 재료와 굴절률이 다른 재료로 형성되는 것이 바람직하다. 예컨대 게이트 절연층(140)은 SiOx로 형성되고 층간 절연층(160)은 SiNx로 형성될 수 있다. 층간 절연층(160)은 충분한 두께로 형성되어 게이트 전극(155)과 소스 전극(176) 및 드레인 전극(177) 사이의 절연막 역할을 수행한다. 한편, 층간 절연층(160)은 무기 절연층뿐만 아니라, 유기 절연층으로도 형성될 수 있으며, 유기 절연층과 무기 절연층을 교번하여 형성될 수도 있다.
층간 절연층(160)이 형성된 후, 소스/드레인 접촉을 위한 제1 접촉 구멍(C1, C2)이 포토리소그래피 및 식각 공정에 의해 게이트 절연층(140)과 층간 절연층(160)을 패터닝하여 도 4에 도시된 바와 같이 형성될 수 있다.
상기 제1 접촉 구멍(C1, C2)의 형성 후 스퍼터링 등의 증착 방법으로 금속층을 증착시키고, 상기 금속층을 포토리소그래피 및 식각 공정에 의해 패터팅하여 소스 전극(176)과 드레인 전극(177)이 형성될 수 있다. 도 5에 도시된 바와 같이, 소스 전극(176) 및 드레인 전극(177)은 제1 접촉 구멍(C1, C2)을 통해 반도체층(130)의 소스 영역(130a) 및 드레인 영역(130b)에 각각 연결된다. 소스 전극(176) 및 드레인 전극(177)은 예컨대 Ti/Al/Ti층과 같은 다층 구조로 형성될 수 있다.
위와 같이 박막 트랜지스터가 기판(110) 위에 형성된 후, 제1 보호층(180a)이 형성된다. 제1 보호층(180a)의 형성 재료로는 일반 범용 고분자(PMMA, PS), 페놀기를 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계 고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다. 한편, 제1 보호층(180a)은 위와 같은 유기 절연 물질뿐만 아니라 무기 절연 물질로 형성될 수 있고, 유기 절연 물질과 무기 절연 물질이 교번하는 다층 구조로 형성될 수도 있다.
상기 제1 보호층(180a)이 형성된 후, 반도체층(130)의 소스 영역(130a) 및 드레인 영역(130b)의 접촉을 위한 제2 접촉 구멍(C3, C4)이 포토리소그래피 및 식각 공정에 의해 게이트 절연층(140)과 층간 절연층(160)과 제1 보호층(180a)을 패터닝하여 형성될 수 있다. 도 6에 도시된 바와 같이, 상기 제2 접촉 구멍(C3, C4)은 게이트 전극(155)으로부터 소스 전극(176) 및 드레인 전극(177)보다 멀리 위치하게 형성된다.
상기 제2 접촉 구멍(C3, C4)의 형성 후 스퍼터링 등의 증착 방법으로 도전성 금속층을 증착시켜 전원 공급선(190)이 형성된다. 도 7에 도시된 바와 같이, 전원 공급선(190)은 제2 접촉 구멍(C3, C4)을 통해 반도체층(130)의 소스 영역(130a) 및 드레인 영역(130b)에 연결된다. 반도체층(130)과의 이러한 연결을 위해, 상기 전원 공급선(190)은 반도체층(130)과 중첩하게 형성된다.
상기 전원 공급선(190)은 하이 레벨 또는 양(+)의 전원 전압(VDD)을 공급하는 전원 배선이거나 로우 레벨 또는 음(-)의 접지 전압(VSS)을 공급하는 전원 배선일 수 있다. 전술한 박막 트랜지스터가 p형 박막 트랜지스터인 경우, 상기 전원 공급선(190)은 하이 레벨 또는 양의 전원 전압(VDD)을 공급하는 전원 배선일 수 있다. 반대로, 상기 박막 트랜지스터가 n형 박막 트랜지스터인 경우, 상기 전원 공급선(190)은 로우 레벨 또는 음의 접지 전압(VSS)을 공급하는 전원 배선일 수 있다. 상기 전원 공급선(190)이 반도체층(130)에 전기적으로 연결됨으로써 반도체층(130)을 VDD 전압으로 잡아주게 되므로, 박막 트랜지스터의 벌크 플로팅 상태가 제거될 수 있다.
상기 전원 공급선(190) 위에는, 도 1에 도시된 바와 같이, 제2 보호층(180b)이 형성될 수 있다. 제2 보호층(180b)은 제1 보호층(180a)과 같이 유기 절연 물질 및/또는 무기 절연 물질로 형성될 수 있다. 상기 제2 보호층(180b)은 제1 보호층(180a)을 형성한 물질과 동일한 물질로 형성될 수 있다.
이제 유기 발광 표시장치에서 박막 트랜지스터에 의해 발생하는 커플링 효과에 의한 노이즈가 본 발명의 실시예에 따른 박막 트랜지스터 표시판을 적용함으로써 최소화되는 것을 도 8과 도 9를 참조하여 설명한다.
도 8은 유기 발광 표시장치의 화소 구조의 일 예를 나타내는 회로도이고, 도 9는 도 8의 회로에서 본 발명의 일 실시예에 따른 박막 트랜지스터가 적용되기 전과 후의 특정 노드에서 전압 특성을 보여주는 도면이다.
도 8에는 유기 발광 다이오드(OLED)의 구동을 위해서 8개의 박막 트랜지스터(M1-M8)와 3개의 커패시터가 연결된 화소 회로가 예시된다. 이들 박막 트랜지스터 중 M1은 스위칭 트랜지스터이고, M2 및 M5는 기입 트랜지스터이고, M3 및 M6는 발광 트랜지스터이고, M4는 구동 트랜지스터이고, M7 및 M8은 초기화 트랜지스터이다. 이들 박막 트랜지스터는 바람직하게는 p형 다결정 실리콘 박막 트랜지스터이다.
구동에 대하여 간단히 살펴보면, 주사 신호(SCAN)에 따라 스위칭 트랜지스터(M1)의 게이트에 신호가 인가되면 스위칭 트랜지스터(M1)가 열리고 데이터 신호(DATA)가 스위칭 트랜지스터(M1)를 통과하여 커패시터(Chold)에 저장된다. 초기화 트랜지스터(M7, M8)는 초기화 신호(GI)에 의해 턴온되어, 주요 노드에 대해 초기 값(initial value)이 설정된다.
기입 신호(GW)에 따라 기입 트랜지스터(M2, M5)가 열리면서 커패시터(Chold)에 저장되어 있던 데이터 신호는 기입 트랜지스터(M5)를 통하여 구동 트랜지스터(M4)의 문턱 전압(Vth)을 보상하여 노드(G)에 전압을 걸어주게 된다. 상기 기입 트랜지스터(M5)는 구동 트랜지스터(M4)를 보상하므로 보상 트랜지스터로 칭해질 수 있다.
발광 신호(GE)에 따라 발광 트랜지스터(M6)가 열리면서, 전원 공급선인 ELVDD로부터 전류가 유기 발광 다이오드에 인가되어 발광하게 된다. 데이터 신호의 크기에 따라 구동 트랜지스터(M4)의 열리는 정도가 달라져서 구동 트랜지스터(M4)를 통하여 흐르는 전류의 양을 조절하여 계조 표시를 할 수 있게 된다.
상기 박막 트랜지스터는 절연 기판 위에 형성되기 때문에 반도체층이 플로팅 상태이다. 반도체층이 플로팅된 상태에서는 박막 트랜지스터 소자 내부적으로 발생한 기생 용량에 의해서 커플링 노이즈(coupling noise)가 발생할 수 있다. 이것은 예컨대 상기 회로에서 기입 트랜지스터(M5) 및 이에 연결된 노드(G)에서 문제가 된다. 도 8에 도시된 바와 같이, 상기 기입 트랜지스터(M5)의 소스 단자는 구동 트랜지스터(M4)의 드레인 단자에 연결되어 있고 기입 트랜지스터(M5)의 드레인 단자는 노드(G)를 통해 구동 트랜지스터(M4)의 게이트 단자에 연결되어 있으며, 구동 트랜지스터에 데이터 바이어스를 인가한다.
도 9의 상측 도면은 기입 신호(GW)의 변동에 의해서 기입 트랜지스터(M5)에서 발생한 기생 용량과 벌크 플로팅으로 인해, 노드(G)에서 노이즈 발생을 보여주고 있다. 기입 신호(GW)가 오프될 때 노드(G)에서 전압 변동이 일어나고, 이로 인해 목표 레벨(target level)보다 높은 바이어스가 걸릴 수 있다. 그 결과, 구동 트랜지스터(M4)를 통과하는 전류 레벨이 달라지고, 결국 유기 발광 다이오드의 발광 레벨이 의도한 것과 달라지게 되어, 유기 발광 표시장치의 표시 품질이 저하될 수 있다.
도 9의 하측 도면은 기입 트랜지스터(M5)의 벌크 플로팅에 의해서 발생하는 커플링 효과를 최소화하기 위해서, 전술한 본 발명의 일 실시예에서 설명한 바와 같이 ELVDD 전원 연결선을 기입 트랜지스터(M5)의 다결정 실리콘 반도체층에 접속하고 있을 때 노드(G)의 레벨 변화를 보여준다.
ELVDD는 기입 트랜지스터(M5)의 반도체층의 플로팅 상태를 없애고 ELVDD 전압으로 잡아주므로 반도체층의 도핑 영역으로 발생하는 접합 커플링에 의한 영향을 최소화 할 수 있다. 따라서 플로팅 영역이 제거된 기입 트랜지스터(M5)는, 도 9의 하측 도면에 도시된 바와 같이, 기입 신호(GW)인 게이트 전압이 흔들리더라도 그것의 소스/드레인 단자에 해당하는 노드(G)에 노이즈가 발생하지 않고 전압 변동이 일어나지 않으며 원하는 목표 레벨 바이어스를 만들 수 있게 된다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 통상의 기술자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110: 기판 120: 차단층
130: 반도체층 130a: 소스 영역
130b: 드레인 영역 130c: 채널 영역
140: 게이트 절연층 155: 게이트 전극
160: 층간 절연층 176: 소스 전극
177: 드레인 전극 180: 보호층
180a: 제1 보호층 180b: 제2 보호층
190: 전원 공급선

Claims (17)

  1. 기판 위에 형성된 다결정 실리콘 박막 트랜지스터를 포함하며, 상기 박막 트랜지스터의 반도체층의 소스 영역과 드레인 영역이 전원 공급선에 전기적으로 연결된 박막 트랜지스터 표시판.
  2. 제1항에서,
    상기 박막 트랜지스터는 p형 박막 트랜지스터인 박막 트랜지스터 표시판.
  3. 제1항에서,
    상기 박막 트랜지스터는 상기 기판으로부터 순서대로 반도체층, 제1 절연층, 게이트 전극, 제2 절연층, 소스 및 게이트 전극, 제1 보호층 및 전원 공급선이 배치된 구조를 가지며,
    상기 소스 및 게이트 전극은 상기 제1 절연층과 상기 제2 절연층에 형성된 제1 접촉 구멍을 통해 상기 반도체층의 소스 영역 및 드레인 영역 각각에 연결되고,
    상기 전원 공급선은 상기 제1 절연층과 상기 제2 절연층과 상기 제1 보호층에 형성된 제2 접촉 구멍을 통해 상기 반도체층의 소스 영역 및 드레인 영역에 연결된 박막 트랜지스터 표시판.
  4. 제3항에서,
    상기 전원 공급선 위에 제2 보호층이 형성된 박막 트랜지스터 표시판.
  5. 제4항에서,
    상기 제1 보호층과 상기 제2 보호층은 동일한 재료로 형성된 박막 트랜지스터 표시판.
  6. 제3항에 있어서,
    상기 기판과 상기 반도체층 사이에 차단층이 형성된 박막 트랜지스터 표시판.
  7. 제3항에 있어서,
    상기 제2 접촉 구멍은 상기 제1 접촉 구멍보다 상기 게이트 전극으로부터 멀리 위치하는 박막 트랜지스터 표시판.
  8. 기판 위에 반도체층을 형성하고 상기 반도체층을 패터닝하여 반도체층을 형성하는 단계;
    제1 절연층을 형성하고, 상기 제1 절연층 위에 제1 도전층을 적층하고 상기 제1 도전층을 패터닝하여 게이트 전극을 형성하는 단계;
    상기 게이트 전극 위에 제2 절연층을 형성하고, 상기 제1 절연층과 상기 제2 절연층이 상기 반도체층의 소스 영역의 일부 및 드레인 영역의 일부를 노출시키도록 제1 접촉 구멍을 형성하는 단계;
    제2 도전층을 적층하고, 상기 제2 도전층을 패터닝하여 상기 제1 접촉 구멍을 통해 상기 반도체층의 소스 영역 및 드레인 영역에 각각 연결되는 소스 및 드레인 전극을 형성하는 단계; 및
    제1 보호층을 형성하고, 상기 제1 절연층과 상기 제2 절연층과 상기 제1 보호층이 상기 반도체층의 소스 영역의 일부 및 드레인 영역의 일부를 노출시키도록 제2 접촉 구멍을 형성하고, 상기 제2 접촉 구멍을 통해 상기 반도체층의 소스 영역 및 드레인 영역에 각각 연결되는 전원 공급선을 형성하는 단계;
    를 포함하는 박막 트랜지스터 표시판 제조 방법.
  9. 제8항에서,
    상기 박막 트랜지스터는 p형 다결정 실리콘 박막 트랜지스터인 박막 트랜지스터 표시판 제조 방법.
  10. 제8항에서,
    상기 전원 공급선 위에 제2 보호층을 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판 제조 방법.
  11. 제10항에서,
    상기 제1 보호층과 상기 제2 보호층은 동일한 재료로 형성되는 박막 트랜지스터 표시판 제조 방법.
  12. 제8항에서,
    상기 반도체층을 형성하기 전에, 상기 기판 위에 차단층을 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판 제조 방법.
  13. 제8항에서,
    상기 제2 접촉 구멍은 상기 제1 접촉 구멍보다 상기 게이트 전극으로부터 멀리 위치하도록 형성되는 박막 트랜지스터 표시판 제조 방법.
  14. 제8항에서,
    상기 게이트 전극을 형성하는 단계 후, 상기 반도체층의 상기 소스 영역과 상기 드레인 영역에 이온 불순물을 도핑하는 박막 트랜지스터 표시판 제조 방법.
  15. 각각의 화소가 복수의 박막 트랜지스터를 포함하며,
    상기 복수의 박막 트랜지스터 중 적어도 하나의 박막 트랜지스터는 p형 다결정 실리콘 박막 트랜지스터이고,
    상기 다결정 실리콘 박막 트랜지스터 중 적어도 하나는 반도체층의 소스 영역과 드레인 영역이 전원 공급선에 전기적으로 연결된 유기 발광 표시장치.
  16. 제15항에서,
    상기 적어도 하나의 다결정 실리콘 박막 트랜지스터는 기판으로부터 순서대로 차단층, 반도체층, 제1 절연층, 게이트 전극, 제2 절연층, 소스 및 게이트 전극, 제1 보호층, 전원 공급선 및 제2 보호층이 배치된 구조를 가지며,
    상기 소스 및 게이트 전극은 상기 제1 절연층과 상기 제2 절연층에 형성된 제1 접촉 구멍을 통해 상기 반도체층의 소스 영역 및 드레인 영역 각각에 연결되고,
    상기 전원 공급선은 상기 제1 절연층과 상기 제2 절연층과 상기 제1 보호층에 형성된 제2 접촉 구멍을 통해 상기 반도체층의 소스 영역 및 드레인 영역에 연결되는 유기 발광 표시장치.
  17. 제15항에서,
    상기 복수의 박막 트랜지스터는 스위칭 박막 트랜지스터, 구동 박막 트랜지스터 및 상기 구동 박막 트랜지스터를 보상하기 위한 보상 박막 트랜지스터를 포함하고,
    상기 전원 공급선에 반도체층의 소스 영역과 드레인 영역이 전기적으로 연결된 다결정 실리콘 박막 트랜지스터는 상기 구동 박막 트랜지스터의 드레인 단자 및 게이트 단자에 소스 단자 및 드레인 단자가 각각 연결된 보상 박막 트랜지스터인 유기 발광 표시장치.
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Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20130626

PG1501 Laying open of application
PC1203 Withdrawal of no request for examination
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid