KR20140101054A - 전력 반도체 소자 - Google Patents
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Abstract
실시예는 전력 반도체 소자에 관한 것이다. 실시 예에 따른 전력 반도체 소자는 기판, 상기 기판 상에 배치되고, 상부로 돌출된 제1 돌출부를 포함하는 제1 반도체층, 상기 제1 반도체층 상에 배치되고, 상기 제1 돌출부에 대응하는 제2 돌출부를 포함하는 제2 반도체층, 상기 제2 반도체층 상에 배치되어, 상기 제1 돌출부 및 제2 돌출부와 수직적으로 중첩되는 게이트 전극 및 상기 제1 반도체층 상에 서로 이격되도록 배치되는 소스 전극 및 드레인 전극을 포함하고, 상기 제1 돌출부 및 제2 돌출부 측면은 무분극면(nonpolar plane)일 수 있다.
Description
실시예는 전력 반도체 소자에 관한 것이다.
일반적으로 Si 및 GaAs와 같은 반도체 재료가 저전력 및 저주파수(Si의 경우)에 적용하기 위한 전계 효과 트랜지스터(FET: Field Effect Transistor) 및 고전자 이동도 트랜지스터(HEMT: High Electron Mobility Transistor) 등의 반도체 소자에 광범위하게 사용된다.
하지만 Si는 전자 이동도가 낮아서 높은 소스 저항을 발생시켜 고성능 이득을 심각하게 저하시키며, GaAs는 Si보다 전자 이동도가 높고 소스 저항이 낮아서 더 높은 주파수에서 작동할 수 있으나, 밴드갭이 비교적 좁고 항복전압(breakdown voltage)이 낮아 GaAs계 HEMT는 고주파수에서 고출력을 제공할 수 없다.
따라서, 고전력, 고주파수 적용에 있어서 3족 원소의 질화물 즉, GaN계 화합물 반도체와 같은 넓은 밴드갭 반도체 재료에 관심을 가져왔다. GaN계 화합물 반도체는 기존의 다른 반도체 재료에 비하여 좀더 높은 항복전압과 전자포화속도를 갖고 있으며 열적/화학적으로 안정하기 때문에, 고출력, 고주파 특성이 요구되는 차세대 무선통신 및 위성 통신 시스템, 고온 및 내열성이 요구되는 엔진 제어시스템 등 기존의 반도체 재료로는 한계를 갖는 분야로 응용 범위가 확대되고 있다.
특히, GaN/AlxGa1-xN을 이용하는 HEMT는 앞에서 언급한 대로 높은 전자밀도(10^13/cm2 이상), 높은 항복전압, 넓은 밴드갭, 큰 전도대 오프셋(off-set), 높은 전자이동도(상온에서 1500cm2/Vs) 및 전자포화속도를 보인다.
이종접합 전계효과 트랜지스터(HFET: Hetero junction Field Effet Transistor)에서는 상이한 밴드갭 에너지를 갖는 2개의 반도체 재료의 이종접합에 의하여, 2DEG(2차원 전자가스)층이 형성된다. 2DEG층은 드레인 전극과 소스 전극 사이의 전류통로(Channel)로서 이용되며, 이 전류통로를 흐르는 전류는 게이트 전극에 인가되는 바이어스 전압에 의해 제어된다.
그러나, 전형적인 구조의 HFET 소자는 노멀 온(normally on) 특성을 갖는다. 노멀 온 특성의 HFET 소자를 오프(off)상태로 하기 위해서는 게이트 전극을 음전위로 하기 위한 마이너스 전원이 필요하게 되어, 전기회로가 고가가 된다. 또한, 노멀 온 특성의 HFET 소자는 전원투입시에 과대 전류가 흐를 가능성이 있어 과대 전류를 억제하기 위한 특별한 회로가 필요하게 된다.
종래의 고전자 이동도 트랜지스터는, 적층된 AlGaN/GaN 에피의 극성 차이에 의해 축적된 전하들은 2DEG(2-dimensional electron gas)를 형성하고 게이트에 의해 2DEG층을 통해 흐르는 전류의 양이 조절된다. 이와 같은 HFET 구조의 특성상 2DEG층이 항상 존재하여 소자가 항상 켜져있는 노멀 온(normally on)상태를 유지하기 때문에 소자를 쓰기 위해서는 항상 전압을 가해주어야 하므로 대기상태의 전력소모가 커 스위치로 사용하기 어려운 점이 존재한다.
이에 대해, 한국 등록특허 10-1008272는 장벽층(AlGaN)의 게이트 전극 아래 부분의 Al 함유량을 낮게 형성함으로써, 국소적으로 2DEG층의 형성을 방해하여, 노멀 오프 특성을 구현할 수 있는 트랜지스터를 개시하고 있다.
실시 예는 전력 반도체 소자의 게이트 전극에 대응하는 제1 반도체층 및 제2 반도체층 영역을 상부로 돌출시키고, 상기 돌출부의 측면을 무분극면으로 형성함으로써, 노멀 오프 특성을 구현할 수 있는 전력 반도체 소자를 제공한다
본 발명의 실시 예에 따른 전력 반도체 소자는 기판, 상기 기판 상에 배치되고, 상부로 돌출된 제1 돌출부를 포함하는 제1 반도체층, 상기 제1 반도체층 상에 배치되고, 상기 제1 돌출부에 대응하는 제2 돌출부를 포함하는 제2 반도체층, 상기 제2 반도체층 상에 배치되어, 상기 제1 돌출부 및 제2 돌출부와 수직적으로 중첩되는 게이트 전극 및 상기 제1 반도체층 상에 서로 이격되도록 배치되는 소스 전극 및 드레인 전극을 포함하고, 상기 제1 돌출부 및 제2 돌출부 측면은 무분극면(nonpolar plane)일 수 있다.
본 발명의 실시 예에 따른 전력 반도체 소자는 게이트 전극에 대응하는 영역의 2DEG층을 불연속적으로 형성되도록 하여, 노멀 오프 특성을 구현할 수 있다. 또한, 소스-드레인 전극 영역에는 여전히 2DEG층을 유지함으로써, 노멀 온 소자의 장점인 2DEG층을 유지함으로써 저항을 최소화하여 고출력소자를 형성할 수 있다.
도 1은 본 발명의 실시예에 따른 전력 반도체 소자의 단면을 도시한 단면도이다.
도 2는 도 1의 A부분을 설명하기 위해 참조되는 도이다.
도 3 내지 도 7은 본 발명의 실시예에 따른 전력 반도체 소자의 제조공정을 나타내는 도이다.
도 2는 도 1의 A부분을 설명하기 위해 참조되는 도이다.
도 3 내지 도 7은 본 발명의 실시예에 따른 전력 반도체 소자의 제조공정을 나타내는 도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)"또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기와 면적은 실제크기나 면적을 전적으로 반영하는 것은 아니다.
또한, 실시예에서 발광소자의 구조를 설명하는 과정에서 언급하는 각도와 방향은 도면에 기재된 것을 기준으로 한다. 명세서에서 발광소자를 이루는 구조에 대한 설명에서, 각도에 대한 기준점과 위치관계를 명확히 언급하지 않은 경우, 관련 도면을 참조하도록 한다.
도 1은 실시예에 따른 전력 반도체 소자의 단면을 나타내는 단면도이다.
도 1을 참조하면, 실시예에 따른 전력 반도체 소자(100)는 기판(110), 버퍼층(120), 제1 반도체층(130) 및 제2 반도체층(140), 절연층(150), 소스 전극(160), 드레인 전극(170) 및 게이트 전극(180)을 포함할 수 있다.
기판(110)은 실시 예에 따라 반도체 물질로 형성될 수 있으며, 예를 들어, 규소(Si), 게르마늄(Ge), 비소화갈륨(GaAs), 산화아연(ZnO), 실리콘카바이드(SiC), 실리콘게르마늄(SiGe), 질화갈륨(GaN), 갈륨(?)옥사이드(Ga2O3), 사파이어(sapphire)와 같은 캐리어 웨이퍼로 구현될 수 있다.
또한, 기판(110)은 전도성 물질로 형성될 수 있으며, 실시예에 따라서 금속으로 형성될 수 있다. 예를 들어 금(Au), 니켈(Ni), 텅스텐(W), 몰리브덴(Mo), 구리(Cu), 알루미늄(Al), 탄탈륨(Ta), 은(Ag), 백금(Pt), 크롬(Cr)중에서 선택된 어느 하나로 형성하거나 둘 이상의 합금으로 형성할 수 있으며, 위 물질 중 둘 이상의 물질을 적층하여 형성할 수 있다.
기판(110) 상에는 버퍼층(120)이 배치될 수 있다.
버퍼층(120)은 기판(110)과 제1 반도체층(130) 사이의 격자상수 차이를 줄이고 열팽창계수의 차이를 완화시키기 위해 기판(110)과 제1 반도체층(130) 사이에 배치될 수 있다. 버퍼층(120)은 기판(110)과 제1 반도체층(130) 사이의 격자상수를 줄여 결정 결함(defect)의 발생을 억제할 수 있다. 버퍼층(120)은 기판(110)과 제1 반도체층(130) 사이에 배치되어 제1 반도체층(130)의 결정성 저하를 방지할 수 있다. 버퍼층(120)은 기판(110)과 제1 반도체층(130) 사이의 격자상수가 크지 않은 경우에는 생략될 수 있다.
버퍼층(120)은 AlGaN, GaN, 또는 AlN 으로 형성될 수 있으나 이에 한정되지 않는다. 버퍼층(120)은 기판(110)과 제1 반도체층(130) 사이의 격자상수를 줄이기 위해서 조성이 위치에 따라서 변할 수 있다. 버퍼층(120)은 하나의 물질로 이루어질 수 있으나 이에 한정되지 않고, 위치에 따라서 조성이 변하며 격자상수가 점차적으로 바뀌며 형성될 수 있다.
버퍼층(120)의 두께는 1㎛ 내지 5㎛ 로 형성될 수 있다. 버퍼층(120)의 두께가 1㎛ 이하로 형성되는 경우, 버퍼층(120)의 두께가 너무 얇아서 버퍼층(120)을 형성하기 어려울 수 있고, 버퍼층(120)의 두께가 5㎛ 이상으로 형성되는 경우 버퍼층(120)의 두께가 너무 두꺼워져서 기판(110)이 버퍼층(120)의 두께를 버티지 못할 수 있다.
기판(110)과 버퍼층(120) 사이에 소정의 시드층(seed layer; 미도시)이 배치될 수 있다. 시드층(미도시)는 버퍼층(120)의 성장을 위한 베이스층일 수 있다.
상기 버퍼층(120) 상에는 제1 반도체층(130) 및 제2 반도체층(140)이 순차적으로 배치될 수 있다. 또는 기판(110)과 격자상수의 차이가 크지 않은 경우 버퍼층(120)이 생략되어 기판(110) 상에 순차적으로 배치될 수도 있다.
제1 반도체층(130)은 GaN층 또는 InGaN층일 수 있으며, 제1 반도체층(130)은 불순물이 도핑되지 않은 반도체층일 수 있고, 불순물이 도핑된 반도체층일 수 있다.
또한, 제1 반도체층(130)은 에피텍셜 성장 방법으로 형성할 수 있으며, 예를 들어, 800 내지 1200℃의 온도에서 트리메틸갈륨(TMGa), 암모니아(NH3)를 각각 Ga와 N의 소스로, 수소를 캐리어 가스로 이용하여 질화갈륨의 에피층을 성장시킬 수 있다.
한편, 제2 반도체층(140)은 제1 반도체층(130)과 분극율 또는 밴드갭 에너지가 다른 물질을 포함할 수 있으며, 제1 반도체층(130)보다 분극율 또는 밴드갭 에너지가 큰 물질을 포함할 수 있다.
예를 들어, 제2 반도체층(140)은 AlGaN층, AlInN층, AlGaInN층 또는 AlN층일 수 있다.
상기와 같이, 제2 반도체층(140)을 이루는 물질이 제1 반도체층(130)을 이루는 물질보다 큰 밴드갭 에너지를 가지는 경우, 제1 반도체층(130) 및 제2 반도체층(140)을 접합시키면, 밴드갭 에너지의 불연속성으로 인하여, 큰 밴드갭 에너지를 가지는 제2 반도체층(140)으로부터 작은 밴드갭 에너지를 가지는 제1 반도체층(130)으로 자유전자가 이동하게 된다.
이러한 전자가 이들 층 사이의 계면에 축적되어 2DEG층(131)을 형성하게 되며, 소스 전극과 드레인 전극 사이에서 전류가 흐를 수 있도록 하는 채널로서 작용하게 된다.
상기와 같은 2DEG층(131)은 제 1 반도체층(130)과 제 2 반도체층(140)의 계면 아래의 제 1 반도체층(130) 부분에 형성될 수 있으며, 2DEG는 n형 채널로 사용될 수 있다. 또한, 2DEG층(131)이 형성되는 경우 전자의 밀도가 높게 되고, 저항이 낮아서 전류가 잘 흐를 수 있다.
또한, 제2 반도체층(140)에 의해 제1 반도체층(130)에 2차 전자 가스 채널이 형성되므로, 제2 반도체층(140)은 자신보다 분극율이 작은(혹은 밴드갭 에너지가 작은) 제1 반도체층(130)에 2DEG층(131)을 형성시키는 채널 공급층일 수 있다. 또한, 채널 공급층인 제2 반도체층(140)에 의해서 형성되는 2차 전자 가스 채널은 제1 반도체층(130)에 형성되므로, 제1 반도체층(130)은 채널 형성층일 수 있다.
한편, 제1 반도체층(130)이 GaxN(0≤x≤1)로 형성되고, 제2 반도체층(140)이 AlyGaxN (0≤x≤1, 0≤y≤1) 로 형성되는 경우, 제2 반도체층(140)은 제1 반도체층(130)과의 격자 상수 차이를 완화하기 위해서 제1 반도체층(130)과 가까운 부분에서는 y 값이 0에 가까울 수 있고, 제1 반도체층(130)과 멀어질수록 y 값이 1까지 증가할 수 있다.
또한, 제1 반도체층(130)과 제2 반도체층(140)은 AlyGaxN (0=x=1, 0=y=1)로 형성되는 경우, 제1 반도체층(131)의 하부에서 제2 반도체층(132)의 상부로 가면서 x 값이 0에서 1로 점차적으로 변해가면서 격자상수의 차이를 줄일 수 있다.
제1 반도체층(130)은 상부로 돌출된 제1 돌출부(135)를 포함할 수 있다. 상기 제1 돌출부(135)는 제1 반도체층(130)을 식각하여 형성할 수 있다.
도 2의 (b)는 GaN의 결정면을 나타내는 도이다. 도 2의 (b)과 같이, c-면은 분극면(polar plane)이고, a-면이나 m-면은 무분극면(nonpolar plane)이다. 도 2의 (a)를 참조하면, 제1 반도체층(130)을 c-면으로 성장시켜 형성한 경우, 식각된 제1 돌출부(130)의 측면(A1)은 a-면이나 m-면으로 무분극면일 수 있다.
또한, 제2 반도체층(140)을 일정한 두께(t1)로 형성하는 경우, 제1 반도체층(130)의 제1 돌출부(135)에 대응하여, 제2 반도체층(140)은 제2 돌출부(145)를 포함할 수 있다. 이때, 제2 반도체층(140)의 두께(t1)는 10 내지 20nm일 수 있으며, 제2 돌출부(145)의 측면(A2)도 제1 돌출부(135)의 측면과 동일하게 a-면이나 m-면일 수 있다.
따라서, 상기와 같이 제1 반도체층(130) 및 제2 반도체층(140)이 각각 무분극면의 측면을 가지는 제1 돌출부(135) 및 제2 돌출부(145)를 포함하는 경우, 제1 돌출부(135) 및 제2 돌출부(145)의 측면에서는 2DEG층(131)이 형성되지 않고, 이에 따라, 제1 돌출부(135)의 경계영역 및 제2 돌출부(145)의 경계영역에 대응하는 제1 반도체층(130) 영역에서의 2DEG층(131)이 불연속적일 수 있다.
이에 따라, 소스 전극과 게이트 전극 사이의 전류가 흐르는 채널역할을 하는 2DEG층(131)이 차단되게 되어, 소스와 드레인 전극 사이에 전류가 흐를 수 없게 된다. 이 때문에 게이트 전극에 바이어스 전압을 가하지 않은 상태에 있어서 드레인-소스 전극 사이가 오프 상태가 되어, 노멀 오프 상태를 구현할 수 있다.
또한, 게이트 전극(180) 하부 영역을 제외한 영역에서는 2DEG층(131)을 연속적으로 유지할 수 있으며, 게이트의 전압에 따라 2DEG층(131)의 조절이 가능하게 되고, 저항을 최소화할 수 있고, 고출력소자를 형성할 수 있다.
다시, 도 1을 참조하면, 제2 반도체층(140) 상에는 절연층(150)이 배치될 수 있다. 절연층(150)은 절연 물질로 형성될 수 있다. 절연층(150)은 SiOx, SiNx 또는 AlOx 중 어느 하나로 형성될 수 있으나 이에 한정되지 않는다. 절연층(150)은 전류가 흐르는 것을 막을 수 있는 물질로 형성될 수 있다.
한편, 제1 반도체층(130) 상에는 소스 전극(160) 및 드레인 전극(170)이 배치될 수 있다. 소스 전극(160) 및 드레인 전극(170)은 서로 이격되어 형성될 수 있으며, 제1 반도체층(130)과 접촉하도록 형성될 수 있다.
소스 전극(160) 및 드레인 전극(170)은 제1 반도체층(130)과 오믹 컨택(ohmic contact)을 형성할 수 있다. 소스 전극(160) 및 드레인 전극(170)은 Ti, Al, Ni, Au의 합금 등을 사용할 수 있다. 또한, 소스 전극(160) 및 드레인 전극(170)이 제1 반도체층(130)과 오믹 컨택을 형성하기 위하여, 별도의 오믹 컨택층(미도시)을 포함할 수 있다.
게이트 전극(180)은 제2 반도체층(140)과 쇼트키 컨택(schottky contact)을 형성할 수 있다. 게이트 전극(180)은 제2 반도체층(140)과 쇼트키 컨택을 형성하는 물질(금속, 금속화합물 등)으로 형성될 수 있다. 또한, 게이트 전극(180)과 제2 반도체층(140)이 쇼트키 컨택을 형성하기 위하여, 별도의 쇼트키 컨택층(미도시)을 포함할 수 있다.
예를 들어, 게이트 전극(180)은 Ni, Pt, W, Pd, Cr, Cu, Au 등의 금속, 금속 실리사이트 및 이들의 합금 등을 포함할 수 있으며, 게이트 전극(180)의 두께는 1.5 내지 2um로 형성될 수 있다.
게이트 전극(180)은 소스 전극(160) 및 드레인 전극(170) 사이에 배치되며, 소스 전극(160) 및 게이트 전극(180) 사이의 거리가 소스 전극(160) 및 드레인 전극(170) 사이의 거리보다 짧을 수 있다.
도 3 내지 도 7은 본 발명의 실시예에 따른 전력 반도체 소자의 제조공정을 나타내는 도이다.
도 3을 참조하면, 기판(110) 상에 버퍼층(120)을 형성할 수 있다. 기판(110)은, 예를 들어, 사파이어 기판 또는 실리콘 기판으로 형성할 수 있다.
버퍼층(120)은 3족과 5족 원소가 결합된 형태이거나 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중에서 어느 하나로 이루어질 수 있으며, 도펀트가 도핑될 수도 있다.
이러한 기판(110) 또는 버퍼층(120) 위에는 언도프드 반도체(미도시)층이 형성될 수 있으며, 버퍼층(120)과 언도프드 도전형 반도체층(미도시) 중 어느 한 층 또는 두 층 모두 형성하거나 형성하지 않을 수도 있으며, 이러한 구조에 대해 한정되지는 않는다.
계속해서, 버퍼층(120) 상에는 제1 반도체층(130)을 형성할 수 있다. 제1 반도체층(130)은 에피텍셜 성장 방법으로 형성할 수 있으며, 예를 들어, 800 내지 1200℃의 온도에서 트리메틸갈륨(TMGa), 암모니아(NH3)를 각각 Ga와 N의 소스로, 수소를 캐리어 가스로 이용하여 질화갈륨의 에피층을 성장시킬 수 있다.
도 4를 참조하면, 제1 반도체층(130) 일부를 식각하여, 제1 돌출부(135)를 형성할 수 있다. 이때, 제1 돌출부(135)의 측면이 a-면이나 m-면이 되도록 식각할 수 있으며, 이에 의해, 제1 돌출부(135)의 측면은 무분극면일 수 있다.
도 5를 참조하면, 제1 반도체층(130) 상에 제2 반도체층(140)을 형성할 수 있으며, 제2 반도체층(140)은 에픽텍셜 성장 방법으로 형성할 수 있으며, 일정한 두께로 형성할 수 있다. 제2 반도체층(140)은 제1 반도체층(130)과 분극율 또는 밴드갭 에너지가 다른 물질로 형성되며, 예를 들어, AlGaN계 물질로 형성될 수 있다.
제2 반도체층(140)은 제1 돌출부(135)에 대응하는 제2 돌출부(145)를 포함할 수 있다. 이에 따라, 제2 돌출부(145)의 측면도 a-면이나 m-면으로 형성되어, 무분극면일 수 있다. 또한, 제2 반도체층(140) 상에는 절연층(150)이 형성될 수 있다.
도 6을 참조하면, 소스 전극(160)과 드레인 전극(170)이 형성될 영역 상부에 금속(165, 175)을 증착하여, 소스 전극(160)과 드레인 전극(170)을 형성한 후 오믹 컨택을 형성하기 위하여, 열처리할 수 있다. 열처리는 600 내지 1200℃에서 수행될 수 있으며, 공정시간 단축을 위해 급속 열처리 공정(RTP: Rapid Thermal Process)을 사용할 수 있다.
도 7을 참조하면, 제2 반도체층(140) 상에 게이트 전극(180)을 형성할 수 있다.
도 3 내지 도 7에 나타낸 공정 순서에서 적어도 하나의 공정은 순서가 바뀔 수 있으며 이에 한정을 두지 않는다.
이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 특허청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어서는 안될 것이다.
110: 기판 120: 버퍼층
130: 제1 반도체층 140: 제2 반도체층
150: 절연층 160: 소스 전극
170: 드레인 전극 180: 게이트 전극
130: 제1 반도체층 140: 제2 반도체층
150: 절연층 160: 소스 전극
170: 드레인 전극 180: 게이트 전극
Claims (11)
- 기판;
상기 기판 상에 배치되고, 상부로 돌출된 제1 돌출부를 포함하는 제1 반도체층;
상기 제1 반도체층 상에 배치되고, 상기 제1 돌출부에 대응하는 제2 돌출부를 포함하는 제2 반도체층;
상기 제2 반도체층 상에 배치되어, 상기 제1 돌출부 및 제2 돌출부와 수직적으로 중첩되는 게이트 전극; 및
상기 제1 반도체층 상에 서로 이격되도록 배치되는 소스 전극 및 드레인 전극; 을 포함하고,
상기 제1 돌출부 및 제2 돌출부 측면은 무분극면(nonpolar plane)인 전력 반도체 소자. - 제1항에 있어서,
상기 게이트 전극은 제2 돌출부의 측면으로 연장되어 배치되는 전력 반도체 소자. - 제1항에 있어서,
상기 제1 반도체층은 2차원전자가스층(2DEG층)을 포함하고,
상기 2차원 전자 가스층은 상기 게이트 전극에 대응하는 영역에서 불연속적인 전력 반도체 소자. - 제1항에 있어서,
상기 제2 반도체층의 두께는 일정한 전력 반도체 소자. - 제1항에 있어서,
상기 돌출부의 높이는 일정한 전력 반도체 소자. - 제1항에 있어서,
상기 제2 반도체층 상에 배치되는 절연층을 더 포함하는 전력 반도체 소자. - 제1항에 있어서,
상기 제1 돌출부 및 제2 돌출부의 상면은 c-면이고, 측면은 a-면 및 m-면 중 어느 하나인 전력 반도체 소자. - 제 1 항에 있어서,
상기 제 1 반도체층은 GaxN (0≤x≤1)을 포함하는 전력 반도체 소자. - 제 1 항에 있어서,
상기 제 2 반도체층은 AlyGaxN (0≤x≤1, 0≤y≤1)을 포함하는 전력 반도체 소자. - 제 1 항에 있어서,
상기 절연층은 SiOx, SiNx 또는 AlOx 중 어느 하나로 형성되는 것을 포함하는 전력 반도체 소자. - 제 1 항에 있어서,
상기 게이트 전극은 상기 드레인 전극과의 거리보다 상기 소스 전극과의 거리가 가까운 것을 포함하는 전력 반도체 소자.
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Cited By (2)
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|---|---|---|---|---|
| CN105742360A (zh) * | 2014-12-26 | 2016-07-06 | 瑞萨电子株式会社 | 半导体器件及其制造方法 |
| KR20170031591A (ko) | 2015-09-11 | 2017-03-21 | 최해용 | 좌, 우 순차 발목 연동(連動)기구 |
-
2013
- 2013-02-07 KR KR1020130013971A patent/KR20140101054A/ko not_active Ceased
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Comment text: Notification of reason for refusal Patent event date: 20190218 Patent event code: PE09021S01D |
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Patent event date: 20190828 Comment text: Decision to Refuse Application Patent event code: PE06012S01D Patent event date: 20190218 Comment text: Notification of reason for refusal Patent event code: PE06011S01I |