KR20130137773A - 반도체 소자 - Google Patents

Abstract

실시예의 반도체 소자는 기판, 기판 상에 배치된 버퍼층 및 버퍼층 상에 배치된 적어도 하나의 AlN/Al_xGa_1-xN (0 < x < 1) 초격자 단위층을 갖는 전이층을 포함하며, 크랙 발생 가능성을 제거하여 전자의 이동도를 증가시킬 수 있고, 피트를 효과적으로 융합시키고, 표면 모폴로지를 개선시키며, 결정성을 향상시킬 수 있다.

Description

반도체 소자{Semiconductor device}

실시예는 반도체 소자에 관한 것이다.

GaN 같은 Ⅲ-Ⅴ족 화합물 반도체는 넓고 조정이 용이한 밴드갭 에너지를 가지는 등 많은 장점으로 인해 광 전자 공학 분야(optoelectronics) 등에 널리 사용된다. 이러한 GaN은 통상적으로 사파이어(sapphire) 기판이나 실리콘 카바이드(SiC) 기판 상에 성장되는데, 이러한 기판은 대구경에 적합하지 않고, 특히 SiC 기판은 가격이 비싼 문제점을 갖는다.

도 1은 일반적인 반도체 소자를 나타내는 도면으로서, 실리콘 기판(5) 및 GaN층(7)으로 구성된다.

전술한 제반 문제를 해결하기 위해, 사파이어 기판이나 실리콘 카바이드 기판 보다 값이 싸고 대구경이 용이하며 열전도도가 우수한 실리콘 기판(5)이 사용되고 있다. 그러나, 실리콘 기판(5) 상에 GaN층(7)이 배치될 때, GaN과 실리콘 사이의 격자 부정합(lattice mismatch)이 매우 크고 이들 사이에 열 팽창 계수 차이도 매우 크기 때문에, 결정성을 악화시키는 멜트 백(melt-back), 크랙(crack), 피트(pit), 표면 모폴로지(surface morphology) 불량 등과 같은 다양한 문제가 대두된다.

예를 들면, 고온에서 성장되는 GaN층(7)을 냉각시키는 동안 발생하는 인장 응력(tensile strain)에 의해 크랙이 야기될 수 있다. 또한, 실리콘 기판(5) 상에 AlN과 같은 버퍼층(미도시)을 형성할 때, AlN의 성장 온도, 실리콘과 AlN간의 큰 격자 부정합 등에 의해 피트가 발생할 수도 있다.

전술한 이유로 인해, 실리콘 기판(5)을 사용하더라도 이러한 제반 문제들을 야기하지 않는 양호한 특성을 제공할 수 있는 구조를 가지는 반도체 소자가 요구된다.

실시예는 크랙 및/또는 피트의 발생 가능성을 제거할 수 있고 표면 모폴로지가 양호하며 결정성이 우수한 반도체 소자를 제공한다.

실시예의 반도체 소자는, 기판; 상기 기판 상에 배치된 버퍼층; 및 상기 버퍼층 상에 배치된 적어도 하나의 AlN/Al_xGa_1-xN (0 < x < 1) 초격자 단위층을 갖는 전이층을 포함한다. 상기 기판은 (111) 결정면을 주면으로서 갖는 실리콘 기판일 수 있다.

상기 전이층은 복수의 AlN/Al_xGa_1-xN 초격자 단위층을 포함하고, 상기 전이층은 상기 버퍼층으로부터의 거리에 따라 Al 및 Ga의 농도 구배를 갖는다. 상기 복수의 AlN/Al_xGa_{1 - x}N 초격자 단위층은 상기 버퍼층으로부터의 거리가 멀수록 x 값이 점차 작아진다.

상기 전이층은 0.7 < x < 1인 제1 AlN/Al_xGa_{1 - x}N 초격자 단위층; 0.5 < x ≤ 0.7인 제2 AlN/Al_xGa_{1 - x}N 초격자 단위층; 0.3 < x ≤ 0.5인 제3 AlN/Al_xGa_{1 - x}N 초격자 단위층; 및 0 < x ≤ 0.3인 제4 AlN/Al_xGa_1-xN 초격자 단위층을 포함하고, 상기 제1 내지 제4 초격자 단위층은 상기 버퍼층으로부터 순차적으로 적층된다.

상기 복수의 AlN/Al_xGa_1-xN 초격자 단위층은 각각 서로 다르거나 동일한 두께를 갖는다.

또한, 상기 전이층은 상기 버퍼층 상에 배치된 복수의 초격자 단위층 그룹을 포함하고, 상기 복수의 초격자 단위층 그룹 각각은 동일한 조성을 갖는 적어도 하나의 AlN/Al_xGa_1-xN 초격자 단위층이 연속적으로 반복되는 구조를 포함하고, 상기 복수의 초격자 단위층 그룹은 서로 다른 x 값을 갖는다. 상기 초격자 단위층 그룹은 상기 버퍼층으로부터의 거리가 멀수록 상기 반복되는 횟수가 점차 작아질 수 있다. 예를 들어, 상기 반복되는 횟수는 5 내지 15일 수 있다.

상기 전이층은 0.7 < x < 1인 AlN/Al_xGa_1-xN 초격자 단위층을 포함하는 제1 초격자 단위층 그룹; 0.5 < x ≤ 0.7인 AlN/Al_xGa_1-xN 초격자 단위층을 포함하는 제2 초격자 단위층 그룹; 0.3 < x ≤ 0.5인 AlN/Al_xGa_1-xN 초격자 단위층을 포함하는 제3 초격자 단위층 그룹; 및 0 < x ≤ 0.3인 AlN/Al_xGa_1-xN 초격자 단위층을 포함하는 제4 초격자 단위층 그룹을 포함하고, 상기 제1 내지 제4 초격자 단위층 그룹은 상기 버퍼층으로부터 순차적으로 적층된다.

상기 버퍼층은 AlN 층, AlAs 층 및 SiC 층 중 적어도 하나를 포함한다.

상기 버퍼층은 AlN 층으로 이루어지고, 상기 버퍼층의 AlN 층과, 상기 AlN/Al_xGa_1-xN 초격자 단위층을 구성하는 AlN 초격자층은 Al과 N과의 함량비가 서로 다르다.

상기 반도체 소자는, 전이층 상에 배치된 소자층을 더 포함할 수 있다. 상기 소자층은 Ⅲ-Ⅴ족 화합물 반도체를 포함할 수 있다.

예를 들어, 상기 소자층은 발광 구조물을 포함하고, 상기 발광 구조물은

상기 전이층 상에 배치된 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 배치된 활성층; 및 상기 활성층 상에 배치된 제2 도전형 반도체층을 포함할 수 있다.

상기 AlN/Al_xGa_1-xN 초격자 단위층에서AlN 초격자 층의 두께는 2 ㎚ 내지 5 ㎚이고, 상기 AlN/Al_xGa_1-xN 초격자 단위층에서 Al_xGa_1-xN 초격자 층의 두께는 3 ㎚ 내지 10 ㎚일 수 있다.

실시예의 반도체 소자는 실리콘 기판과 GaN과 같은 Ⅲ-Ⅴ족 화합물 반도체층 사이에 AlN/Al_xGa_{1 - x}N 초격자 단위층을 배치하고, 실리콘 기판으로부터 GaN 소자층에 이르기까지 AlN/Al_xGa_{1 - x}N 초격자 단위층에서 알루미늄(Al)과 갈륨(Ga)의 농도 구배를 가지거나, 동일한 조성을 갖는 복수의 AlN/Al_xGa_{1 - x}N 초격자 단위층을 연속적으로 복수 회 적층하되, 적층 횟수를 초격자 단위층 그룹별로 다르게 함으로써, 전이층에 의해 격자 상수가 완만하게 전이하도록 유도한다. 따라서, GaN 소자층에 가해지는 압축 응력(compressive strain)이 점진적으로 증가되도록 하여 인장 응력을 효과적으로 보상함으로써 크랙(crack) 발생 가능성을 제거하여 전자의 이동도를 증가시킬 수 있다. 또한, 실리콘 기판 상에 배치된 AlN 버퍼층에서 야기되는 피트(pit)를 효과적으로 융합(merge)시키고, 결정 격자 부정합의 상쇄(offset)로 인해 GaN 표면 모폴로지(surface morphology)를 개선시키며, 전위(dislocation)를 벤딩(bending)시켜 감소시킬 수 있으므로 버퍼층으로부터 소자층에 이르는 경로에서의 결정성을 향상시킬 수 있어서, 평평한(flat) 표면 모폴로지를 확보할 수 있고, 실리콘 기판과 GaN과 같은 Ⅲ-Ⅴ족 화합물 반도체층 사이에 AlN/Al_xGa_{1 - x}N 초격자 단위층을 배치되기 때문에 Al의 함량비를 쉽고 정확하게 제어할 수 있다.

도 1은 일반적인 반도체 소자를 나타내는 도면이다.
도 2는 일 실시예에 의한 반도체 소자의 단면도이다.
도 3은 다른 실시예에 의한 반도체 소자의 단면도이다.
도 4는 도 2 및 도 3에 예시한 반도체 소자를 이용하여 발광 소자를 구현한 실시예에 따른 반도체 소자의 단면도이다.
도 5a 내지 도 5e는 도 2에 예시한 반도체 소자의 실시예에 따른 제조 방법을 설명하기 위한 도면이다.
도 6은 도 2 및 도 3에 예시한 반도체 소자를 이용하여 HEMT를 구현한 실시예에 따른 반도체 소자의 단면도이다.
도 7은 실시예에 따른 발광소자 패키지의 단면도이다.
도 8은 실시예에 따른 조명 유닛의 사시도이다.
도 9는 실시예에 따른 백라이트 유닛의 분해 사시도이다.

이하, 본 발명을 구체적으로 설명하기 위해 실시예를 들어 설명하고, 발명에 대한 이해를 돕기 위해 첨부도면을 참조하여 상세하게 설명하기로 한다. 그러나, 본 발명에 따른 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들에 한정되는 것으로 해석되지 않아야 한다. 본 발명의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.

본 발명에 따른 실시 예의 설명에 있어서, 각 element의 " 상(위)(on)" 또는 "하(아래)(under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 “상(위)(on)" 또는 "하(아래)(under)”로 표현되는 경우 하나의 element를 기준으로 위쪽 방향 뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.

도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.

도 2는 일 실시예에 의한 반도체 소자(100A)의 단면도를 나타낸다.

도 2에 도시된 반도체 소자(100A)는 기판(10), 버퍼층(20), 전이층(30) 및 소자층(40)을 포함한다.

기판(10)은 (111) 결정면을 주면으로서 갖는 실리콘 기판일 수 있다.

버퍼층(20)은 기판(10) 상에 배치되며, AlN 층, AlAs 층 및 SiC 층 중 적어도 하나를 포함할 수 있다. 버퍼층(20)이 임계 두께 이상을 가질 경우, 실리콘 기판(10)으로부터 실리콘 원자의 확산이 방지되어 멜트 백(melt-back)이 방지될 수 있다. 여기서, 임계 두께란, 실리콘 기판(10)으로부터 실리콘 원자가 확산될 수도 있는 두께를 의미한다. 이를 위해, 버퍼층(20)은 수십 또는 수백 나노 미터의 두께를 가질 수 있으며, 예를 들어 300 ㎚ 보다 작고 10 ㎚ 큰 두께를 가질 수 있다.

전이층(30)은 버퍼층(20) 상에 배치되며, 적어도 하나의 AlN/Al_xGa_1-xN 초격자 단위층을 갖는다. 여기서, AlN/Al_xGa_1-xN 초격자 단위층은 AlN 초격자층과 Al_xGa_1-xN 초격자층으로 이루어진 이중층(bi-layer) 구조일 수 있다. 여기서, 0 < x < 1이다. AlN/Al_xGa_1-xN 초격자 단위층에서, AlN 초격자층 및 Al_xGa_1-xN 초격자층의 상대적인 위치는 제한이 없다. 예를 들면, AlN 초격자층은 버텀층(bottom layer)이고 Al_xGa_{1 - x}N 초격자층은 AlN 초격자 층 상에 적층된 탑층(top layer)일 수 있다. 또는, AlN/Al_xGa_{1 - x}N 초격자 단위층에서, Al_xGa_{1 - x}N 초격자층은 버텀층이고 AlN 초격자층은 Al_xGa_1-xN 초격자층 상에 적층되는 탑층일 수도 있다.

또한, AlN/Al_xGa_1-xN 초격자 단위층에서, AlN 초격자층의 Al과 N의 함량비는 버퍼층(20)을 이루는 AlN 층의 Al과 N의 함량비와 동일할 수도 있고 다를 수도 있다.

또한, 전이층(30)은 복수의 AlN/Al_xGa_1-xN 초격자 단위층(32 내지 38)을 포함할 수 있다. 이때, 전이층(30)은 버퍼층(20)으로부터의 거리에 따라 Al 및 Ga의 농도 구배를 갖는다. 예를 들어, 복수의 AlN/Al_xGa_{1 - x}N 초격자 단위층(32 내지 38)은 버퍼층(20)으로부터의 거리가 멀수록 x 값이 점차 작아질 수 있다.

도 2에서, 전이층(30)이 버퍼층(20)으로부터 순차적으로 적층되는 제1 내지 제4 AlN/Al_xGa_1-xN 초격자 단위층(32 내지 38)을 포함하는 경우, 제1 AlN/Al_xGa_1-xN 초격자 단위층(32)에서의 x 값은 0.7 < x < 1이고, 제2 AlN/Al_xGa_1-xN 초격자 단위층(34)에서의 x 값은 0.5 < x ≤ 0.7이고, 제3 AlN/Al_xGa_1-xN 초격자 단위층(36)에서의 x 값은 0.3 < x ≤ 0.5이고, 제4 AlN/Al_xGa_1-xN 초격자 단위층(38)에서의 x 값은 0 < x ≤ 0.3일 수 있다.

또한, 복수의 AlN/Al_xGa_1-xN 초격자 단위층(32 내지 38)은 각각 서로 다르거나 또는 동일한 두께를 가질 수 있다.

도 3은 다른 실시예에 의한 반도체 소자(100B)의 단면도를 나타낸다.

도 3에 예시된 다른 실시예에 의하면, 전이층(30)은 버퍼층(20) 상에 형성된 복수의 초격자 단위층 그룹(30A 내지 30D)을 포함할 수 있다. 복수의 초격자 단위층 그룹(30A 내지 30D) 중 적어도 하나의 그룹은 동일한 조성을 갖는 적어도 하나의 AlN/Al_xGa_1-xN 초격자 단위층이 소정 횟수 만큼 연속적으로 반복되는 구조를 가질 수 있다. 예를 들어, 소정 횟수는 5 내지 15일 수 있다. 또한, 복수의 초격자 단위층 그룹(30A 내지 30D)은 서로 다른 x 값을 가질 수 있다.

또한, 초격자 단위층 그룹(30A 내지 30D)은 버퍼층(20)으로부터의 거리가 멀수록 소정 횟수가 점차 작아질 수 있다. 즉, 버퍼층(20)과의 거리가 작은 초격자 단위층 그룹에서 AlN/Al_xGa_{1 - x}N 초격자 단위층이 반복되는 제1 소정 횟수는 버퍼층(20)과의 거리가 큰 초격자 단위층 그룹에서 AlN/Al_xGa_{1 - x}N 초격자 단위층이 반복되는 제2 소정 횟수보다 클 수 있다.

도 3에 예시한 바와 같이, 전이층(30)이 버퍼층(20)으로부터 순차적으로 적층된 제1 내지 제4 초격자 단위층 그룹(30A, 30B, 30C, 30D)을 포함하는 경우, 제1 초격자 단위층 그룹(30A)은 0.7 < x < 1인 AlN/Al_xGa_{1 - x}N 초격자 단위층(31)을 포함하고, 제2 초격자 단위층 그룹(30B)은 0.5 < x ≤ 0.7인 AlN/Al_xGa_1-xN 초격자 단위층(33)을 포함하고, 제3 초격자 단위층 그룹(30C)은 0.3 < x ≤ 0.5인 AlN/Al_xGa_{1 - x}N 초격자 단위층(35)을 포함하고, 제4 초격자 단위층 그룹(30D)은 0 < x ≤ 0.3인 AlN/Al_xGa_1-xN 초격자 단위층(37)을 포함할 수 있다.

도 2 또는 도 3에 도시된 전이층(30)을 이루는 AlN/Al_xGa_{1 - x}N 초격자 단위층에서 AlN 초격자 층의 두께 및 Al_xGa_{1 - x}N 초격자 층의 두께가 적절한 범위를 벗어나는 경우, 인장 응력(tensile strain)을 보상하는 압축 응력(compressive strain)의 보상력이 약화될 수 있다. 이를 방지하기 위하여, 전이층(30)을 이루는 AlN/Al_xGa_1-xN 초격자 단위층 각각에서, AlN 초격자 층의 두께는 2 ㎚ 내지 5 ㎚일 수 있고, Al_xGa_{1 - x}N 초격자 층의 두께는 3 ㎚ 내지 10 ㎚일 수 있다.

도 2 및 도 3에 각각 예시한 바와 같이, 실시예에 의한 반도체 소자(100A, 100B)는, 전이층(30) 상에 배치된 소자층(40)을 더 포함할 수 있다. 예를 들어, 소자층(40)은 Ⅲ-Ⅴ족 화합물 반도체를 포함할 수 있으며, 반도체 소자가 이용되는 분야에 따라 다양한 형태의 화합물 반도체 층을 포함할 수 있다.

도 4는 도 2 및 도 3에 예시한 반도체 소자(100A, 100B)를 이용하여 발광 소자를 구현한 실시예에 따른 반도체 소자(100C)의 단면도이다. 이하, 도 2 및 도 3에서와 동일한 참조부호는 동일한 소자를 의미하므로 중복 설명을 피하기 위하여 이들에 대한 상세한 설명을 생략한다.

도 4를 참조하면, 반도체 소자(100C)는 기판(10), 버퍼층(20), 전이층(30) 및 소자층(40A)을 포함한다. 소자층(40A)은 도 2 또는 도 3에 예시한 소자층(40)에 대응하는 요소이다. 단, 소자층(40A)은 발광 구조물을 포함한다.

소자층(40A)의 발광 구조물은 전이층(30) 상에 배치된 제1 도전형 반도체층(42), 제1 도전형 반도체층(42) 상에 배치된 활성층(44), 및 활성층(44) 상에 배치된 제2 도전형 반도체층(46)을 포함한다.

제1 도전형 반도체층(42)은 제1 도전형 도펀트가 도핑된 Ⅲ-Ⅴ족 화합물 반도체를 포함할 수 있으며, Al_yIn_zGa_(1-y-z)N (0 ≤ y ≤ 1, 0 ≤ z ≤ 1, 0 ≤ y+z ≤ 1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 예를 들어, 제1 도전형 반도체층(42)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP 및 InP 중에서 선택되는 적어도 하나로 형성될 수 있다. 또한, 제1 도전형 반도체층(42)이 n형 반도체층인 경우, 제1 도전형 도펀트는 n형 도펀트로서, Si, Ge, Sn, Se 또는 Te를 포함할 수 있으나 이에 한정되지 않는다.

활성층(44)은 제1 도전형 반도체층(42)을 통해 주입되는 전자(또는, 정공)와, 제2 도전형 반도체층(46)을 통해서 주입되는 정공(또는, 전자)이 서로 만나서, 활성층(44)을 이루는 물질 고유의 에너지 밴드에 의해서 결정되는 에너지를 갖는 빛을 방출하는 층이다.

활성층(44)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물 구조(MQW: Multi Quantum Well), 양자 선(Quantum-Wire) 구조 또는 양자 점(Quantum Dot) 구조 중 적어도 어느 하나로 형성될 수 있다. 예를 들어, 활성층(44)은 트리메틸 갈륨(TMG:Trimethyl Gallium) 가스, 암모니아(NH₃) 가스, 질소 가스(N₂) 및 트리메틸 인듐(TMIn:Trimethyl Indium) 가스가 주입되어 다중 양자우물구조가 형성될 수 있으나, 이에 한정되는 것은 아니다.

활성층(44)의 우물층/장벽층은 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs)/AlGaAs 및 GaP(InGaP)/AlGaP 중 어느 하나, 또는 그 이상의 페어 구조로 형성될 수 있으나, 이에 한정되지 않는다. 우물층은 장벽층의 밴드 갭보다 작은 밴드 갭을 갖는 물질로 형성될 수 있다.

제2 도전형 반도체층(46)은 제2 도전형 도펀트가 도핑된 Ⅲ-Ⅴ족 화합물 반도체를 포함할 수 있으며, In_yAl_zGa_1-y-zN (0 ≤ y ≤ 1, 0 ≤ z ≤ 1, 0 ≤ y+z ≤ 1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 예를 들어, 제2 도전형 반도체층(46)이 p형 반도체층인 경우, 제2 도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr 또는 Ba 등을 포함할 수 있으나 이에 한정되지 않는다.

전술한 발광 구조물에서, 제1 도전형 반도체층(42)은 n형 반도체층으로 이루어지고, 제2 도전형 반도체층(46)은 p형 반도체층으로 이루어지는 경우를 예시하였다. 그러나, 제1 도전형 반도체층(42)은 p형 반도체층으로 이루어지고, 제2 도전형 반도체층(46)은 n형 반도체층으로 이루어질 수도 있다. 즉, 발광 구조물은 n-p 접합 구조, p-n 접합 구조, n-p-n 접합 구조, 및 p-n-p 접합 구조 중 어느 한 구조로 구현할 수 있다.

도시하지는 않았으나, 제1 및 제2 도전형 반도체층(42 및 46)에 각각 전기적으로 연결되는 제1 및 제2 전극(미도시)이 배치될 수도 있다. 이와 같이, 도 4에 예시한 반도체 소자(100C)에 반도체 물질 이외의 금속 물질 및/또는 절연 물질을 이용하여 발광 소자를 완성할 수 있다. 전술한 반도체 소자를 이용하여 발광 소자를 완성하는 과정은 주지 관용 기술이므로 여기서는 상세한 설명을 생략한다.

이하, 도 5a 내지 도 5e를 참조하여 도 2에 예시한 반도체 소자(100A)의 제조 방법을 설명한다. 본 예에서는 기판(10)이 실리콘 기판이며, 버퍼층(20)이 AlN층을 포함하고, 전이층(30)은 제1 내지 제4 AlN/Al_xGa_1-xN 초격자 단위층(32, 34, 36, 38)을 포함하고, 소자층(40)은 언도프된(undoped) GaN (이하, uGaN)층(40B)인 경우를 예시한다. 그러나, 도 2에 예시한 반도체 소자(100A)는 본 예에서 설명하는 방법에 국한되지 않고 다양한 다른 방법으로 제조될 수도 있음은 물론이다.

도 5a를 참조하면, 실리콘 기판(10)을 준비한다.

실리콘 기판(10)을 암모니아 가스가 없는 상태에서 트리메틸 알루미늄(TMA:Trimethyl Aluminum) 가스에 15 초 동안 노출시켜 초(ultra) 알루미늄막을 증착시킴으로써, 실리콘 질화물이 실리콘 기판(10)의 표면상에 형성되는 것을 방지한다. 경우에 따라서는 실리콘 기판(10)을 예를 들면 약 900 ℃의 온도까지 급속 어닐링(rapid annealing)하여 실리콘 기판(10)상의 자연 산화막을 제거하는 공정이 부가적으로 더 수행될 수도 있다. 그러나, 이에 국한되지 않고 다양한 형태로 실리콘 기판(10)을 준비할 수 있다.

이후, 암모니아를 사용하면서 약 900 ℃의 온도에서 실리콘 기판(10) 상에 소정의 두께를 가지는 AlN 버퍼층(20)을 형성한다. 이때, AlN 버퍼층(20)의 두께가 결정 두께 이상으로 증가할 때, AlN 섬(island)의 융합에 의해 3차원 성장 모드로부터 2차원 성장 모드로 변한다. 이와 같이 융합된 AlN 섬은 실리콘 기판(10)을 완전히 덮을 수 있기 때문에, 실리콘 원자의 확산이 방지될 수 있다. 또는, 전술한 방법 대신에 다양한 방법에 의해 AlN 버퍼층(20)이 실리콘 기판(10) 상에 형성될 수 있다.

이후, 도 5b에 도시된 바와 같이, AlN 버퍼층(20) 상에 제1 AlN/Al_aGa_1-aN 초격자 단위층(32)을 형성한다.

이후, 도 5c에 도시된 바와 같이 제1 AlN/Al_aGa_1-aN 초격자 단위층(32) 상에 제2 AlN/Al_bGa_1-bN 초격자 단위층(34)을 형성하고, 도 5d에 도시된 바와 같이 제2 AlN/Al_bGa_1-bN 초격자 단위층(34) 상에 제3 AlN/Al_cGa_1-cN 초격자 단위층(36) 및 제4 AlN/Al_dGa_1-dN 초격자 단위층(38)을 순차적으로 형성한다.

전술한 바와 같이, 복수의 AlN/Al_xGa_{1 - x}N 초격자 단위층(32, 34, 36, 38)에서 Al의 함량비(x=a, b, c, d)는 AlN 버퍼층(20)으로부터의 거리가 멀수록 작아진다. 즉, 제1 AlN/Al_aGa_{1 - a}N 초격자 단위층(32) 내지 제4 AlN/Al_dGa_{1 - d}N 초격자 단위층(38)에서 a 내지 d는 다음 수학식 1의 관계를 갖는다.

이와 같이, AlN 버퍼층(20)으로부터 AlN/Al_xGa_1-xN 초격자 단위층(32, 34, 36, 38)까지의 거리가 클수록 Al의 함량비는 작아지고 Ga의 함량비는 커진다.

이후, 도 5e에 도시된 바와 같이 소자층(40B)으로서 uGaN이 제4 AlN/Al_dGa_{1 - d}N 초격자 단위층(38) 상에 형성될 수 있다.

예를 들어, 도 5a 내지 도 5e를 참조한 전술한 공정에서, Ga, Al 및 N은 금속 유기 화학 기상 증착(MOCVD:Metal Organic Chemical Vapor Deposition)법에 의해 성장될 수 있다. 즉, TMG, TMA 및 NH₃를 포함하는 전구체 물질을 이용하여, MOCVD법으로 Ga, Al 및 N을 포함하는 구조가 각각 형성될 수 있다.

전술한 실시예에 의하면, AlN 초격자 층과 Al_xGa_{1 - x}N 초격자 층으로 이루어지는 초격자 단위층은 버퍼층(20)으로부터의 거리가 멀수록, 즉 초격자 단위층으로부터 소자층(40)까지의 거리가 작을수록, Al_xGa_{1 - x}N 초격자 단위층의 Al의 함량비(x)가 점차 작아진다. 또는, 초격자 단위층 그룹은 버퍼층(20)으로부터의 거리가 멀수록, 즉, 초격자 단위층으로부터 소자층(40)까지의 거리가 작을수록 동일한 조성을 갖는 AlN/Al_xGa_1-xN 초격자 단위층이 반복적으로 적층되는 반복 횟수가 점차 작아진다. 따라서, 전이층(30)은 버퍼층(20)에 근접한 층으로부터 소자층(40)에 근접한 층까지 격자 상수가 완만하게 전이되도록 유도하여, 점차적으로 증가되는 압축 응력을 GaN의 소자층(40)에 부여할 수 있다. 또한, 전이층(30)에서 각 초격자 층을 임계 두께보다 얇은 두께 예를 들어 3 ㎚ 내지 10 ㎚로 성장(pseudomorphic growth)하여 AlN과 초격자 층간의 인터페이스에서 부적응(misfit)이 발생하지 않도록 하여, 보다 많은 압축 응력이 GaN의 소자층(40)에 효과적으로 인가될 수 있다. 따라서, 열 팽창 계수의 차이로 인해 실리콘 기판(10)으로부터 야기되는 인장 응력을 효과적으로 보상할 수 있고, 크랙(crack)의 발생 가능성을 제거함으로써 결정성을 향상시킬 수 있다. 또한, AlN 버퍼층에서 야기되는 피트(pit)를 효과적으로 융합(merge)시킬 수 있고, 쓰레딩 전위(TD:Threading Dislocation)를 감소시켜 GaN 소자층(40)의 표면 모폴로지를 개선시킬 수 있으며, 전위를 벤딩(bending)하여 감소시키므로 버퍼층(20)으로부터 소자층(40)에 이르기까지 향상된 결정성을 가지는 구조를 얻을 수 있다.

게다가, 크랙은 트랩(trap)의 역할을 하고, 캐리어(carrier)들은 트랩에 의해 쉽게 포획되는 점을 고려할 때, 실시예에 의한 반도체 소자는 크랙의 발생 가능성을 제거할 수 있으므로, 전자의 이동도를 증가시킬 수도 있다.

한편, 도 2 또는 도 3에 예시된 반도체 소자는 고전자 이동도 트랜지스터(HEMT:High Electron Mobility Transistor), 헤테로 구조 전계 효과 트랜지스터(HFET:Heterostructure Field Effect Transistor) 및 더블 HFET(DHFET:Double HFET) 등의 전력 소자를 위해 이용될 수 있다.

이하, 전술한 도 2 또는 도 3에 예시된 반도체 소자가 이용된 HEMT(100D)에 대해 다음과 같이 첨부된 도면을 참조하여 설명한다. 여기서, 도 2 또는 도 3에서와 동일한 참조부호는 동일한 소자를 의미하므로 이들에 대한 중복 설명을 생략한다.

도 6은 도 2 및 도 3에 예시한 반도체 소자(100A, 100B)를 이용하여 HEMT를 구현한 실시예에 따른 반도체 소자(100D)의 단면도이다.

도 6을 참조하면, 반도체 소자(100D)는 기판(10), 버퍼층(20), 전이층(30) 및 소자층(40C)을 포함한다. 소자층(40C)은 도 2 또는 도 3에 예시한 소자층(40)에 대응하는 요소이다. 단, 소자층(40C)은 채널층(47), 언도프된(undoped) AlGaN (이하, uAlGaN) 층(48), n 형 또는 p 형 GaN 층(49), 게이트(G) 및 복수의 콘택(S, D)으로 구성된다.

채널층(47)은 언도프된 GaN을 포함하여 형성될 수 있으며, 전이층(30)의 상부에 배치된다. uAlGaN 층(48)은 헤테로 접합(50)을 통해 채널층(47)의 상부에 배치된다. 또한, 금(Au) 같은 물질을 포함하여 구현 가능한 게이트 전극(G)이 uAlGaN 층(48) 상부에 배치된다.

채널층(47)에 의해 형성되는 채널이 n 형 채널인 경우, n 형 GaN 층(49)이 채널층(47)의 상부에서 uAlGaN 층(48)의 양측에 배치된다. 그러나, 채널층(47)에 의해 형성되는 채널이 p 형 채널인 경우, p 형 GaN 층(49)이 채널층(47)의 상부에서 uAlGaN 층(48)의 양측에 배치된다. GaN 층(49)은 채널층(47)에 매립된 구조이다.

적어도 하나의 콘택(S, D)이 GaN 층(49) 상에서 uAlGaN 층(48)의 양측에 배치된다. 여기서, 적어도 하나의 콘택은 Al로 구현될 수 있는 소스 콘택(S) 및 Al로 구현될 수 있는 드레인 콘택(D)을 포함할 수 있다. 소스 콘택(S)은 채널층(47) 상에 배치된 GaN 층(49)의 상부에 배치되고, 드레인 콘택(D)은 소스 콘택(D)과 이격되어 GaN 층(40)의 상부에 배치된다.

또한, 도 2 및 도 3에 예시한 반도체 소자(100A, 100B)는 광 검출기(photodetector), 게이트 바이폴라 접합 트랜지스터(gated bipolar junction transistor), 게이트 핫 전자 트랜지스터(gated hot electron transistor), 게이트 헤테로 구조 바이폴라 접합 트랜지스터(gated heterostructure bipolar junction transistor), 가스 센서(gas sensor), 액체 센서(liquid sensor), 압력 센서(pressure sensor), 압력 및 온도 같은 다기능 센서(multi-function sensor), 전력 스위칭 트랜지스터(power switching transistor), 마이크로파 트랜지스터(microwave transistor) 또는 조명 소자 등의 다양한 분야에 적용될 수도 있다.

이하, 전술한 반도체 소자(100C)를 이용한 발광 소자를 포함하는 발광 소자 패키지의 구성 및 동작을 설명한다.

도 7은 실시예에 따른 발광소자 패키지(200)의 단면도이다.

실시예에 따른 발광 소자 패키지(200)는 패키지 몸체부(205)와, 패키지 몸체부(205)에 설치된 제1 및 제2 리드 프레임(213, 214)과, 패키지 몸체부(205)에 배치되어 제1 및 제2 리드 프레임(213, 214)과 전기적으로 연결되는 발광 소자(220)와, 발광 소자(220)를 포위하는 몰딩 부재(240)를 포함한다.

패키지 몸체부(205)는 실리콘, 합성수지, 또는 금속을 포함하여 형성될 수 있으며, 발광 소자(220)의 주위에 경사면이 형성될 수 있다.

제1 및 제2 리드 프레임(213, 214)은 서로 전기적으로 분리되며, 발광 소자(220)에 전원을 제공하는 역할을 한다. 또한, 제1 및 제2 리드 프레임(213, 214)은 발광 소자(220)에서 발생된 빛을 반사시켜 광 효율을 증가시키는 역할을 할 수도 있으며, 발광 소자(220)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다.

발광 소자(220)는 도 4에 예시된 반도체 소자(100C)를 포함할 수 있으나 이에 한정되는 것은 아니다.

발광 소자(220)는 도 7에 예시된 바와 같이 제1 또는 제2 리드 프레임(213, 214) 상에 배치되거나, 패키지 몸체부(205) 상에 배치될 수도 있다.

발광 소자(220)는 제1 및/또는 제2 리드 프레임(213, 214)과 와이어 방식, 플립칩 방식 또는 다이 본딩 방식 중 어느 하나에 의해 전기적으로 연결될 수도 있다. 도 7에 예시된 발광 소자(220)는 제1 리드 프레임(213)과 와이어(230)를 통해 전기적으로 연결되고 제2 리드 프레임(214)과 직접 접촉하여 전기적으로 연결되나 이에 국한되지 않는다.

몰딩 부재(240)는 발광 소자(220)를 포위하여 보호할 수 있다. 또한, 몰딩 부재(240)는 형광체를 포함하여, 발광 소자(220)에서 방출된 광의 파장을 변화시킬 수 있다.

실시예에 따른 발광 소자 패키지는 복수개가 기판 상에 어레이되며, 발광 소자 패키지에서 방출되는 광의 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트, 형광 시트 등이 배치될 수 있다. 이러한 발광 소자 패키지, 기판, 광학 부재는 백라이트 유닛으로 기능하거나 조명 유닛으로 기능할 수 있으며, 예를 들어, 조명 시스템은 백라이트 유닛, 조명 유닛, 지시 장치, 램프, 가로등을 포함할 수 있다.

도 8은 실시예에 따른 조명 유닛(300)의 사시도이다. 다만, 도 8의 조명 유닛(300)은 조명 시스템의 한 예이며, 이에 한정되는 것은 아니다.

실시예에서 조명 유닛(300)은 케이스 몸체(310)와, 케이스 몸체(310)에 설치되며 외부 전원으로부터 전원을 제공받는 연결 단자(320)와, 케이스 몸체(310)에 설치된 발광 모듈부(330)를 포함할 수 있다.

케이스 몸체(310)는 방열 특성이 양호한 재질로 형성되며, 금속 또는 수지로 형성될 수 있다.

발광 모듈부(330)는 기판(332)과, 기판(332)에 탑재되는 적어도 하나의 발광소자 패키지(200)를 포함할 수 있다.

기판(332)은 절연체에 회로 패턴이 인쇄된 것일 수 있으며, 예를 들어, 일반 인쇄회로기판(PCB: Printed Circuit Board), 메탈 코아(metal Core) PCB, 연성(flexible) PCB, 세라믹 PCB 등을 포함할 수 있다.

또한, 기판(332)은 빛을 효율적으로 반사하는 재질로 형성되거나, 표면이 빛이 효율적으로 반사되는 컬러, 예를 들어 백색, 은색 등으로 형성될 수 있다.

기판(332) 상에는 적어도 하나의 발광 소자 패키지(200)가 탑재될 수 있다. 발광 소자 패키지(200) 각각은 적어도 하나의 발광 소자(220) 예를 들면 발광 다이오드(LED: Light Emitting Diode)를 포함할 수 있다. 발광 다이오드는 적색, 녹색, 청색 또는 백색의 유색 빛을 각각 발광하는 유색 발광 다이오드 및 자외선(UV, UltraViolet)을 발광하는 UV 발광 다이오드를 포함할 수 있다.

발광 모듈부(330)는 색감 및 휘도를 얻기 위해 다양한 발광 소자 패키지(200)의 조합을 가지도록 배치될 수 있다. 예를 들어, 고 연색성(CRI)을 확보하기 위해 백색 발광 다이오드, 적색 발광 다이오드 및 녹색 발광 다이오드를 조합하여 배치할 수 있다.

연결 단자(320)는 발광 모듈부(330)와 전기적으로 연결되어 전원을 공급할 수 있다. 실시예에서 연결 단자(320)는 소켓 방식으로 외부 전원에 돌려 끼워져 결합되지만, 이에 대해 한정하지는 않는다. 예를 들어, 연결 단자(320)는 핀(pin) 형태로 형성되어 외부 전원에 삽입되거나, 배선에 의해 외부 전원에 연결될 수도 있다.

도 9는 실시예에 따른 백라이트 유닛(400)의 분해 사시도이다. 다만, 도 9의 백라이트 유닛(400)은 조명 시스템의 한 예이며, 이에 대해 한정하지는 않는다.

실시예에 따른 백라이트 유닛(400)은 도광판(410)과, 도광판(410) 아래의 반사 부재(420)와, 바텀 커버(430)와, 도광판(410)에 빛을 제공하는 발광 모듈부(440)를 포함한다. 바텀 커버(430)는 도광판(410), 반사 부재(420) 및 발광 모듈부(440)를 수납한다.

도광판(410)은 빛을 확산시켜 면광원화 시키는 역할을 한다. 도광판(410)은 투명한 재질로 이루어지며, 예를 들어, PMMA(polymethyl methacrylate)와 같은 아크릴 수지 계열, PET(polyethylene terephthlate), PC(poly carbonate), COC(cycloolefin copolymer) 및 PEN(polyethylene naphthalate) 수지 중 하나를 포함할 수 있다.

발광 모듈부(440)는 도광판(410)의 적어도 일 측면에 빛을 제공하며, 궁극적으로는 백라이트 유닛이 설치되는 디스플레이 장치의 광원으로써 작용하게 된다.

발광 모듈부(440)은 도광판(410)과 접할 수 있으나 이에 한정되지 않는다. 구체적으로, 발광 모듈부(440)는 기판(442)과, 기판(442)에 탑재된 다수의 발광 소자 패키지(200)를 포함한다. 기판(442)은 도광판(410)과 접할 수 있으나 이에 한정되지 않는다.

기판(442)은 회로 패턴(미도시)을 포함하는 PCB일 수 있다. 다만, 기판(442)은 일반 PCB 뿐 아니라, 메탈 코어 PCB(MCPCB, Metal Core PCB), 연성(flexible) PCB 등을 포함할 수도 있으며, 이에 대해 한정하지는 않는다.

그리고, 다수의 발광 소자 패키지(200)는 기판(442) 상에 빛이 방출되는 발광면이 도광판(410)과 소정 거리 이격되도록 탑재될 수 있다.

도광판(410) 아래에는 반사 부재(420)가 형성될 수 있다. 반사 부재(420)는 도광판(410)의 하면으로 입사된 빛을 반사시켜 위로 향하게 함으로써, 백라이트 유닛의 휘도를 향상시킬 수 있다. 반사 부재(420)는 예를 들어, PET, PC, PVC 레진 등으로 형성될 수 있으나, 이에 대해 한정하지는 않는다.

바텀 커버(430)는 도광판(410), 발광 모듈부(440) 및 반사 부재(420) 등을 수납할 수 있다. 이를 위해, 바텀 커버(430)는 상면이 개구된 박스(box) 형상으로 형성될 수 있으나, 이에 대해 한정하지는 않는다.

바텀 커버(430)는 금속 또는 수지로 형성될 수 있으며, 프레스 성형 또는 압출 성형 등의 공정을 이용하여 제조될 수 있다.

이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

5, 10: 실리콘 기판 20: 버퍼층
30: 전이층 30A, 30B, 30C, 30D: 초격자 단위층 그룹
31, 32, 33, 34, 35, 36, 37, 38: AlN/Al_xGa_{1 - x}N 초격자 단위층
40, 40A, 40B: 소자층 42: 제1 도전형 반도체층
44: 활성층 46: 제2 도전형 반도체층
47: 채널층 48: 언도프된 AlGaN 층
49: GaN 층 100A, 100B, 100C, 100D: 반도체 소자
200: 발광 소자 패키지 205: 패키지 몸체부
213, 214: 리드 프레임 220: 발광 소자
230: 와이어 240: 몰딩 부재
300: 조명 유닛 310: 케이스 몸체
320: 연결 단자 330, 440: 발광 모듈부
332, 442: 기판 400: 백라이트 유닛
410: 도광판 420: 반사 부재
430: 바텀 커버 440: 발광 모듈부

Claims (10)

1. 기판;
   상기 기판 상에 버퍼층; 및
   상기 버퍼층 상에 적어도 하나의 AlN/Al_xGa_1-xN (0 < x < 1) 초격자 단위층을 갖는 전이층을 포함하는 반도체 소자.
2. 제1 항에 있어서, 상기 기판은 (111) 결정면을 주면으로서 갖는 실리콘 기판인 반도체 소자.
3. 제1 항에 있어서, 상기 전이층은 복수의 AlN/Al_xGa_1-xN 초격자 단위층을 포함하고,
   상기 전이층은 상기 버퍼층으로부터의 거리에 따라 Al 및 Ga의 농도 구배를 갖는 반도체 소자.
4. 제3 항에 있어서, 상기 복수의 AlN/Al_xGa_1-xN 초격자 단위층은 상기 버퍼층으로부터의 거리가 멀수록 x 값이 점차 작아지는 반도체 소자.
5. 제4 항에 있어서, 상기 전이층은
   0.7 < x < 1인 제1 AlN/Al_xGa_1-xN 초격자 단위층;
   0.5 < x ≤ 0.7인 제2 AlN/Al_xGa_1-xN 초격자 단위층;
   0.3 < x ≤ 0.5인 제3 AlN/Al_xGa_1-xN 초격자 단위층; 및
   0 < x ≤ 0.3인 제4 AlN/Al_xGa_1-xN 초격자 단위층을 포함하고,
   상기 제1 내지 제4 초격자 단위층은 상기 버퍼층으로부터 순차적으로 적층된 반도체 소자.
6. 제1 항 또는 제3 항에 있어서, 상기 전이층은 상기 버퍼층 상에 복수의 초격자 단위층 그룹을 포함하고,
   상기 복수의 초격자 단위층 그룹 각각은 동일한 조성을 갖는 적어도 하나의 AlN/Al_xGa_1-xN 초격자 단위층이 연속적으로 반복되는 구조를 포함하고,
   상기 복수의 초격자 단위층 그룹은 서로 다른 x 값을 갖는 반도체 소자.
7. 제6 항에 있어서, 상기 초격자 단위층 그룹은 상기 버퍼층으로부터의 거리가 멀수록 상기 반복되는 횟수가 점차 작아지는 반도체 소자.
8. 제6 항에 있어서, 상기 전이층은
   0.7 < x < 1인 AlN/Al_xGa_{1 - x}N 초격자 단위층을 포함하는 제1 초격자 단위층 그룹;
   0.5 < x ≤ 0.7인 AlN/Al_xGa_{1 - x}N 초격자 단위층을 포함하는 제2 초격자 단위층 그룹;
   0.3 < x ≤ 0.5인 AlN/Al_xGa_{1 - x}N 초격자 단위층을 포함하는 제3 초격자 단위층 그룹; 및
   0 < x ≤ 0.3인 AlN/Al_xGa_{1 - x}N 초격자 단위층을 포함하는 제4 초격자 단위층 그룹을 포함하고,
   상기 제1 내지 제4 초격자 단위층 그룹은 상기 버퍼층으로부터 순차적으로 적층된 반도체 소자.
9. 제1 항에 있어서, 상기 버퍼층은 AlN 층, AlAs 층 및 SiC 층 중 적어도 하나를 포함하는 반도체 소자.
10. 제1 항 내지 제5 항 및 제9 항 중 어느 한 항에 있어서, 상기 AlN/Al_xGa_{1 - x}N 초격자 단위층에서 AlN 초격자 층의 두께는 2 ㎚ 내지 5 ㎚이고, Al_xGa_{1 - x}N 초격자 층의 두께는 3 ㎚ 내지 10 ㎚인 반도체 소자.

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