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KR20130118635A - Semiconductor device and fabricating method thereof - Google Patents

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KR20130118635A
KR20130118635A KR1020120041674A KR20120041674A KR20130118635A KR 20130118635 A KR20130118635 A KR 20130118635A KR 1020120041674 A KR1020120041674 A KR 1020120041674A KR 20120041674 A KR20120041674 A KR 20120041674A KR 20130118635 A KR20130118635 A KR 20130118635A
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South Korea
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substrate
semiconductor die
coupling portion
bond
solder bump
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홍성준
박철우
김근수
심기동
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앰코 테크놀로지 코리아 주식회사
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    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

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Abstract

본 발명에서는 반도체 다이를 서브스트레이트와 연결하는 솔더 범프의 파손을 방지하여 신뢰성을 확보할 수 있는 반도체 디바이스가 개시된다.
일 예로, 일면에 복수개의 도전성 패드가 형성된 서브스트레이트; 상기 서브스트레이트의 일면에 결합되고, 복수개의 본드 패드를 갖는 반도체 다이; 및 상기 서브스트레이트의 도전성 패드 및 상기 본드 패드의 사이에 형성된 적어도 하나의 솔더 범프를 포함하고, 상기 서브스트레이트의 도전성 패드 또는 상기 반도체 다이의 본드 패드 중에서 적어도 하나는 상기 솔더 범프와 접하는 영역에 금속으로 형성된 결합부를 갖는 반도체 디바이스가 개시된다.Disclosed is a semiconductor device capable of ensuring reliability by preventing breakage of a solder bump connecting a semiconductor die to a substrate.
For example, a substrate having a plurality of conductive pads formed on one surface thereof; A semiconductor die coupled to one surface of the substrate and having a plurality of bond pads; And at least one solder bump formed between the conductive pad of the substrate and the bond pad, wherein at least one of the conductive pad of the substrate or the bond pad of the semiconductor die is formed of a metal in an area in contact with the solder bump. Disclosed are a semiconductor device having formed joints.

Description

반도체 디바이스 및 그 제조 방법{Semiconductor Device And Fabricating Method Thereof}Semiconductor Device and Fabrication Method Thereof

본 발명은 반도체 디바이스 및 그 제조 방법에 관한 것이다.
The present invention relates to a semiconductor device and a method of manufacturing the same.

현재 전자 산업의 추세에서는 더욱 경량화, 소형화, 고속화, 다기능화, 고성능화되고 높은 신뢰성을 갖는 제품들이 요구되고 있다. 이와 같은 제품 설계를 가능하게 하는 중요한 기술 중 하나가 반도체 디바이스의 제조 기술이며, 이에 따라 반도체 디바이스 산업 역시 발전하고 있다. 반도체 디바이스 역시 다양한 요구에 부합하기 위해 점차 반도체 디바이스의 크기를 줄이기 위한 개발이 이루어져 왔다.Current trends in the electronics industry require products that are lighter, smaller, faster, more versatile, higher in performance and more reliable. One of the important technologies enabling such a product design is the manufacturing technology of semiconductor devices, and accordingly, the semiconductor device industry is also developing. Semiconductor devices have also been developed to reduce the size of semiconductor devices gradually to meet various needs.

그리고 최근의 반도체 다이 중 일부는 기존의 도전성 와이어 대신 솔더 범프를 이용하여 서브스트레이트의 상부에 바로 반도체 다이를 플립칩(flip chip)의 형태로 결합하는 방식을 사용하는 방법을 채택하고 있다. 그런데, 이러한 반도체 디바이스에서는 솔더 범프를 통해 서브스트레이트와 반도체 다이가 신호를 입출력하기 때문에, 이들을 안정적으로 결합시키는 것이 신뢰성 확보에서 중요하다.
Some of the recent semiconductor dies adopt a method of directly bonding a semiconductor die in the form of a flip chip on top of the substrate using solder bumps instead of the conventional conductive wires. However, in such a semiconductor device, since the substrate and the semiconductor die input and output signals through solder bumps, it is important to securely combine them.

본 발명은 반도체 다이를 서브스트레이트와 연결하는 솔더 범프의 파손을 방지하여 신뢰성을 확보할 수 있는 반도체 디바이스를 제공한다.
The present invention provides a semiconductor device capable of ensuring reliability by preventing breakage of solder bumps connecting the semiconductor die to the substrate.

본 발명에 따른 반도체 디바이스는 일면에 복수개의 도전성 패드가 형성된 서브스트레이트; 상기 서브스트레이트의 일면에 결합되고, 복수개의 본드 패드를 갖는 반도체 다이; 및 상기 서브스트레이트의 도전성 패드 및 상기 본드 패드의 사이에 형성된 적어도 하나의 솔더 범프를 포함하고, 상기 서브스트레이트의 도전성 패드 또는 상기 반도체 다이의 본드 패드 중에서 적어도 하나는 상기 솔더 범프와 접하는 영역에 금속으로 형성된 결합부를 가질 수 있다.A semiconductor device according to the present invention includes a substrate having a plurality of conductive pads formed on one surface thereof; A semiconductor die coupled to one surface of the substrate and having a plurality of bond pads; And at least one solder bump formed between the conductive pad of the substrate and the bond pad, wherein at least one of the conductive pad of the substrate or the bond pad of the semiconductor die is formed of a metal in an area in contact with the solder bump. It may have a coupling portion formed.

여기서, 상기 결합부는 상기 서브스트레이트의 도전성 패드 또는 상기 반도체 다이의 본드 패드 중 적어도 하나가 상기 솔더 범프와 접하는 영역 중 일부에만 형성될 수 있다.Here, the coupling part may be formed only in a part of the region where at least one of the conductive pad of the substrate or the bond pad of the semiconductor die contacts the solder bump.

그리고 상기 결합부는 상기 서브스트레이트의 도전성 패드 또는 상기 반도체 다이의 본드 패드 중 적어도 하나가 상기 솔더 범프와 접하는 영역의 가장자리를 따라 형성될 수 있다.The coupling portion may be formed along an edge of an area where at least one of the conductive pad of the substrate or the bond pad of the semiconductor die contacts the solder bump.

또한, 상기 결합부는 상기 솔더 범프와 금속간 결합을 형성할 수 있다.In addition, the coupling portion may form a bond between the solder bump and the metal.

또한, 상기 결합부는 상기 결합부로부터 상기 솔더 범프를 향하는 방향으로 금속간 결합을 형성할 수 있다.In addition, the coupling part may form an intermetallic coupling in a direction from the coupling part toward the solder bumps.

또한, 상기 결합부는 상기 솔더 범프의 주석(Sn) 성분과 금속간 결합을 형성할 수 있다.In addition, the coupling part may form an intermetallic bond with a tin (Sn) component of the solder bump.

또한, 상기 결합부는 구리(Cu)를 포함하는 재질로 구성될 수 있다.In addition, the coupling part may be made of a material including copper (Cu).

또한, 상기 서브스트레이트는 상기 도전성 패드와 상기 결합부의 사이에 확산 방지층을 더 포함할 수 있다.In addition, the substrate may further include a diffusion barrier layer between the conductive pad and the coupling portion.

또한, 상기 확산 방지층은 니켈(Ni)을 포함하여 구성될 수 있다.In addition, the diffusion barrier layer may include nickel (Ni).

또한, 상기 반도체 다이는 상기 본드 패드와 상기 결합부의 사이에 UBM(Under Bump Metal)을 더 포함할 수 있다.The semiconductor die may further include an under bump metal (UBM) between the bond pad and the coupling portion.

또한, 상기 UBM의 상기 결합부와 결합되는 최외곽층은 니켈(Ni)을 포함하는 재질로 구성될 수 있다.
In addition, the outermost layer coupled with the coupling portion of the UBM may be made of a material containing nickel (Ni).

본 발명에 따른 반도체 디바이스는 반도체 다이의 UBM의 일부 영역에 결합부를 형성하거나, 또는 서브스트레이트의 도전성 패드에 위치한 확산 방지층의 일부 영역에 결합부를 형성하여, 솔더 범프와 금속간 결합을 형성하도록 함으로써, 솔더 범프의 주석(Sn) 손실은 줄이면서도 반도체 다이와 솔더 범프 사이의 결합력이 높아지도록 하여 신뢰성을 확보할 수 있다.
The semiconductor device according to the present invention forms a bond in a portion of the UBM of the semiconductor die, or forms a bond in a portion of the diffusion barrier layer located on the conductive pad of the substrate, thereby forming a solder bump and an intermetallic bond. Tin (Sn) losses in the solder bumps can be reduced, while increasing the bond between the semiconductor die and the solder bumps to ensure reliability.

도 1은 본 발명의 일 실시예에 따른 반도체 디바이스의 단면도이다.
도 2는 도 1의 A 부분 확대도이다.
도 3은 도 2의 B 부분 확대도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 디바이스의 단면도이다.
도 5는 도 4의 C 부분 확대도이다.1 is a cross-sectional view of a semiconductor device according to an embodiment of the present invention.
FIG. 2 is an enlarged view of a portion A of FIG. 1.
3 is an enlarged view of a portion B of FIG. 2.
4 is a cross-sectional view of a semiconductor device according to another embodiment of the present invention.
5 is an enlarged view of a portion C of FIG. 4.

본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 도면을 참조하여 상세하게 설명하면 다음과 같다.
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, so that those skilled in the art can easily carry out the present invention.

도 1은 본 발명의 일 실시예에 따른 반도체 디바이스의 단면도이다. 도 2는 도 1의 A 부분 확대도이다. 도 3은 도 2의 B 부분 확대도이다.1 is a cross-sectional view of a semiconductor device according to an embodiment of the present invention. FIG. 2 is an enlarged view of a portion A of FIG. 1. 3 is an enlarged view of a portion B of FIG. 2.

도 1 내지 도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 서브스트레이트(110), 반도체 다이(120), 솔더 범프(130), 인캡슐런트(140)를 포함할 수 있다. 또한, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 서브스트레이트(110)의 하부에 솔더볼(150)을 더 포함할 수 있다.
1 to 3, a semiconductor device 100 according to an embodiment of the present invention may include a substrate 110, a semiconductor die 120, a solder bump 130, and an encapsulant 140. Can be. In addition, the semiconductor device 100 according to an embodiment of the present invention may further include a solder ball 150 under the substrate 110.

상기 서브스트레이트(110)는 대략 플레이트 형상의 기본층(111)을 기준으로 제 1 면에 형성된 복수의 도전성 패턴(112), 상기 도전성 패턴의 상부에 형성된 제 1 확산 방지층(113), 상기 서브스트레이트(110)의 제 1 면에 형성되어 상기 확산 방지층(113)의 가장자리를 감싸는 제 1 패시베이션층(114), 상기 도전성 패턴(112)에 연결되어 상기 기판(110)을 관통하는 복수의 도전성 비아(115), 상기 기판(110)의 제 1 면에 대해 반대면인 제 2 면에 형성되고 상기 도전성 비아(115)를 통해 상기 도전성 패턴(112)과 연결되는 복수의 랜드(116), 상기 랜드(116)의 하부에 형성된 제 2 확산 방지층(117), 상기 서브스트레이트(110)의 제 2 면에 형성되어 상기 제 2 확산 방지층(117)의 가장자리를 감싸는 제 2 패시베이션층(118)을 포함한다.The substrate 110 may include a plurality of conductive patterns 112 formed on a first surface of the base layer 111 having a substantially plate shape, a first diffusion barrier layer 113 formed on the conductive pattern, and the substrate. A first passivation layer 114 formed on the first surface of the 110 to surround the edge of the diffusion barrier layer 113, a plurality of conductive vias connected to the conductive pattern 112 and penetrating the substrate 110 ( 115, a plurality of lands 116 and lands formed on a second surface opposite to the first surface of the substrate 110 and connected to the conductive pattern 112 through the conductive vias 115. A second diffusion barrier layer 117 formed under the 116, and a second passivation layer 118 formed on the second surface of the substrate 110 to surround the edge of the second diffusion barrier layer 117.

상기 기본층(111)은 전기적으로 절연성이 좋은 재질로 형성된다. 상기 도전성 패턴(112) 및 랜드(116)는 도전성이 우수한 구리(Cu)로 형성되며, 상기 도전성 비아(115)는 상기 기본층(111)을 관통한 비아의 내부를 구리를 충진하여 형성된다. 상기 제 1 확산 방지층(113) 및 제 2 확산 방지층(117)은 상기 도전성 패턴(112) 및 랜드(116)에 형성되며, 니켈(Ni) 또는 금(Au)을 이용하여 형성된다. 상기 확산 방지층(113, 114)은 상기 도전성 패턴(112) 및 랜드(116)를 형성하는 구리가 솔더 범프를 향해 확산되는 것을 방지한다.The base layer 111 is formed of a material having good electrical insulation. The conductive patterns 112 and the lands 116 are formed of copper (Cu) having excellent conductivity, and the conductive vias 115 are formed by filling copper in the vias passing through the base layer 111. The first diffusion barrier layer 113 and the second diffusion barrier layer 117 are formed on the conductive pattern 112 and the land 116, and are formed using nickel (Ni) or gold (Au). The diffusion barrier layers 113 and 114 prevent the copper forming the conductive patterns 112 and the lands 116 from diffusing toward the solder bumps.

상기 제 1 확산 방지층(113)은 상기 도전성 패턴(112)을 형성하는 구리가 상기 솔더 범프(130)을 형성하는 솔더와 금속간 결합(IMC)을 형성하는 것을 방지한다. 보다 상세히 설명하면, 일반적으로 반도체 디바이스의 제조 공정 이후 습도 테스트(Moisture Resistance Rest, MRT) 또는 열 사이클(Thermal Cycle, TC) 테스트를 수행하게 된다. 그런데 이러한 테스트 공정에서, 상기 솔더 범프(130)의 솔더를 구성하는 주석(Sn) 성분은 상기 도전성 패턴(112)의 구리(Cu)와 금속간 결합(Intermetallic Compound, IMC), 보다 구체적으로는 Cu6Sn5을 형성하기 쉽다. 그리고 이러한 결합 과정에서 상기 솔더 범프(130)에서 주석(Sn) 성분의 소모가 수반되어, 상기 솔더 범프(130)의 내부에서 기공(void)이 발생할 염려가 있다. 또한, 이러한 기공은 솔더 범프(130)의 크랙(crack)을 유발하여, 서브스트레이트(110)와 반도체 다이(120)의 사이에서 결합이 안정적으로 이루어질 수 없도록 하여 신뢰성을 떨어뜨릴 수 있다. 한편, 상기 제 1 확산 방지층(113)은 상기 서브스트레이트(110)의 도전성 패드(112)을 형성하는 구리가 상기 솔더 범프(130)의 내부로 확산되는 것을 방지하여, 상기 금속간 결합을 방지한다. 따라서, 상기 솔더 범프(130)는 상기 습도 테스트(MRT) 또는 열 사이클(TC) 테스트 공정에서 소모되지 않으므로, 상기 솔더 범프(130)의 신뢰성을 높일 수 있다.The first diffusion barrier layer 113 prevents the copper forming the conductive pattern 112 from forming an intermetallic bond (IMC) with the solder forming the solder bumps 130. In more detail, the humidity test (Moisture Resistance Rest (MRT)) or thermal cycle (TC) test is generally performed after the manufacturing process of the semiconductor device. However, in such a test process, the tin (Sn) component constituting the solder of the solder bump 130 is copper (Cu) and the intermetallic compound (IMC) of the conductive pattern 112, more specifically Cu 6 Sn 5 is easy to form. In the bonding process, tin (Sn) component is consumed in the solder bumps 130, and there is a concern that voids may occur in the solder bumps 130. In addition, such pores may cause cracks in the solder bumps 130, thereby deteriorating reliability by preventing the coupling between the substrate 110 and the semiconductor die 120. Meanwhile, the first diffusion barrier layer 113 prevents the copper forming the conductive pads 112 of the substrate 110 from diffusing into the solder bumps 130 to prevent the intermetallic bonding. . Therefore, the solder bumps 130 are not consumed in the humidity test (MRT) or the thermal cycle (TC) test process, thereby increasing the reliability of the solder bumps 130.

상기 제 2 확산 방지층(117)은 상기 제 1 확산 방지층(113)과 유사하게 상기 서브스트레이트(110)의 랜드(116)의 하부에 형성될 수 있다. 상기 제 2 확산 방지층(117) 또한 상기 랜드(116)를 구성하는 구리가 상기 솔더볼(150)로 확산되는 것을 방지하여 솔더볼(150)의 주석(Sn)이 금속간 결합을 형성하지 못하도록 함으로써, 주석(Sn)의 손실을 방지할 수 있다.
The second diffusion barrier layer 117 may be formed under the land 116 of the substrate 110 similarly to the first diffusion barrier layer 113. The second diffusion barrier layer 117 also prevents the copper constituting the lands 116 from being diffused into the solder balls 150 to prevent tin (Sn) of the solder balls 150 from forming intermetallic bonds. Loss of (Sn) can be prevented.

상기 반도체 다이(120)는 상기 서브스트레이트(110)의 제 1 면에 결합된다. 상기 반도체 다이(120)는 기본층(121)을 기준으로 제 1 면에 복수개의 본드 패드(122)가 형성된다. 또한, 상기 반도체 다이(120)의 제 1 면에는 패시베이션층(123)이 형성되어 상기 본드 패드(122)의 가장자리 상부를 감싼다. 상기 패시베이션층(123)은 제 1 패시베이션층(123a) 및 제 2 패시베이션층(123b)을 포함하여 구성될 수 있다.The semiconductor die 120 is coupled to the first side of the substrate 110. A plurality of bond pads 122 are formed on the first surface of the semiconductor die 120 based on the base layer 121. In addition, a passivation layer 123 is formed on the first surface of the semiconductor die 120 to cover the upper edge of the bond pad 122. The passivation layer 123 may include a first passivation layer 123a and a second passivation layer 123b.

또한, 상기 본드 패드(122)에는 UBM(Under Bump Metal, 124)이 더 형성되며, 상기 UBM(124)은 솔더 범프(130)를 통해 상기 서브스트레이트(110)의 제 1 확산 방지층(113)과 결합된다.In addition, an under bump metal (UBM) 124 may be further formed on the bond pad 122, and the UBM 124 may be formed on the first diffusion barrier layer 113 of the substrate 110 through solder bumps 130. Combined.

여기서, 상기 UBM(124)은 상기 본드 패드(122)와 상기 솔더 범프(130)의 결합력을 높이기 위해 구성된다. 상기 UBM(124)은 상기 순차적으로 구리(Cu)로 형성된 제 1 층(124a), 니켈(Ni)로 형성된 제 2 층(124b), 텅스텐(W)으로 구성된 제 3 층(124c)을 포함하여 구성될 수 있다. 상기 제 1 층(124a)은 알루미늄(Al)으로 구성된 상기 본드 패드(122)의 면적을 확보하고 전기 전도도를 높인다. 상기 제 2층(124b)은 상기 제 1 층(124a)의 구리가 상기 솔더 범프(130)에 확산되는 것을 방지한다. 또한, 상기 제 3 층(124c)은 상기 솔더 범프(130)와 결합력을 높여서 신뢰성을 확보할 수 있다.Here, the UBM 124 is configured to increase the bonding force of the bond pad 122 and the solder bumps 130. The UBM 124 includes the first layer 124a sequentially formed of copper (Cu), the second layer 124b formed of nickel (Ni), and the third layer 124c composed of tungsten (W). Can be configured. The first layer 124a secures an area of the bond pad 122 made of aluminum (Al) and increases electrical conductivity. The second layer 124b prevents the copper of the first layer 124a from diffusing into the solder bumps 130. In addition, the third layer 124c may increase the bonding force with the solder bumps 130 to secure reliability.

또한, 상기 반도체 다이(120)는 상기 UBM(124)이 상기 솔더 범프(130)와 접하는 영역 중에서 일 영역에 형성된 결합부(125)를 더 포함한다. 상기 결합부(125)는 구리(Cu) 재질로 형성되어, 상기 솔더 범프(130)와 금속간 결합(126, Cu6Sn5)을 형성할 수 있다. 이 때, 상기 금속간 결합(126)은 상기 결합부(125)로부터 상기 솔더 범프(130)를 향하는 방향으로 형성되며, 상기 결합부(125)는 상기 금속간 결합(126)을 통해 상기 솔더 범프(130)와 안정적으로 결합된다. 또한, 상기 결합부(125)는 상기 UBM(124)의 일부 영역에만 형성되어 있기 때문에, 상기 솔더 범프(130)에서 주석(Sn) 성분이 손실되는 것은 상대적으로 작다. 또한, 상기 UBM(124)이 상기 솔더 범프(130)와 결합되는 영역 중, 상기 UBM(124)의 가장자리 영역이 가장 스트레스를 많이 받는 부위이기 때문에, 상기 결합부(125)는 상기 UBM(124)의 가장자리를 따라 형성될 수 있다. 물론, 상기 결합부(125)가 상기 가장자리 중 일부에만 형성되는 것도 가능하다. 따라서, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 상기 결합부(125)를 상기 UBM(124)의 적어도 일 영역에 형성함으로써, 솔더 범프(130)의 주석(Sn)이 손실되는 것을 방지하면서도, 반도체 다이(120)와 솔더 범프(130) 사이의 결합력을 높여서 신뢰성을 확보할 수 있다.
In addition, the semiconductor die 120 further includes a coupling part 125 formed in one region of the region where the UBM 124 is in contact with the solder bump 130. The coupling part 125 may be formed of a copper (Cu) material to form the solder bump 130 and the intermetallic coupling 126 (Cu 6 Sn 5 ). In this case, the intermetallic bond 126 is formed in the direction toward the solder bumps 130 from the coupling portion 125, and the coupling portion 125 is the solder bump through the intermetallic coupling 126. 130 is stably coupled. In addition, since the coupling part 125 is formed only in a portion of the UBM 124, the loss of tin (Sn) in the solder bumps 130 is relatively small. In addition, since the edge area of the UBM 124 is the most stressed area among the areas where the UBM 124 is coupled to the solder bump 130, the coupling part 125 is the UBM 124. It can be formed along the edge of. Of course, the coupling portion 125 may be formed only on a part of the edge. Therefore, in the semiconductor device 100 according to the exemplary embodiment, tin (Sn) of the solder bumps 130 may be lost by forming the coupling part 125 in at least one region of the UBM 124. While preventing, the coupling force between the semiconductor die 120 and the solder bumps 130 may be increased to ensure reliability.

상기 솔더 범프(130)는 상기 서브스트레이트(110)와 반도체 다이(120)의 사이에 형성된다. 상기 솔더 범프(130)는 상기 서브스트레이트(110)의 제 1 확산 방지층(113)과 상기 반도체 다이(120)의 UBM(124)의 사이에 위치한다. 상기 솔더 범프(130)는 상기 반도체 다이(120)의 UBM(124)을 따라 접하도록 형성되며, 특히 상기 결합부(125)를 감싸도록 결합된다. 상기 솔더 범프(130)는 주석(Sn)을 포함하는 재질로서 형성된다. 일 예로, 상기 솔더 범프(130)는 주석(Sn), 납(Pb),은(Ag) 또는 구리(Cu) 등의 합금을 통해 형성될 수 있으나, 상기 솔더 범프(130)의 재질을 한정하는 것은 아니다. 또한, 상술한 것처럼, 상기 솔더 범프(130)의 주석(Sn) 성분은 상기 반도체 다이(120)의 결합부(125)를 구성하는 구리(Cu) 성분과 금속간 결합(126, Cu6Sn5 )을 형성한다. 따라서, 상기 솔더 범프(130)는 상기 금속간 결합(126)을 통해 상기 반도체 다이(120)와 안정적으로 결합될 수 있다.
The solder bumps 130 are formed between the substrate 110 and the semiconductor die 120. The solder bumps 130 are positioned between the first diffusion barrier layer 113 of the substrate 110 and the UBM 124 of the semiconductor die 120. The solder bumps 130 are formed to be in contact with the UBM 124 of the semiconductor die 120. In particular, the solder bumps 130 may be coupled to surround the coupling part 125. The solder bumps 130 are formed of a material containing tin (Sn). For example, the solder bumps 130 may be formed of an alloy such as tin (Sn), lead (Pb), silver (Ag), or copper (Cu), but the material of the solder bumps 130 may be limited. It is not. In addition, as described above, the tin (Sn) component of the solder bump 130 may be an intermetallic bond 126 (Cu 6 Sn 5 ) and a copper (Cu) component constituting the coupling portion 125 of the semiconductor die 120. ) . Thus, the solder bumps 130 may be stably coupled to the semiconductor die 120 through the intermetallic coupling 126.

상기 인캡슐런트(140)는 상기 기판(110)의 제 1 면에 형성된다. 상기 인캡슐런트(140)는 내부에 상기 반도체 다이(120) 및 솔더 범프(130)를 감싸도록 형성된다. 상기 인캡슐런트(150)는 상기 반도체 다이(120) 및 솔더 범프(130)를 외부 스트레스로부터 보호한다.
The encapsulant 140 is formed on the first surface of the substrate 110. The encapsulant 140 is formed to surround the semiconductor die 120 and the solder bumps 130 therein. The encapsulant 150 protects the semiconductor die 120 and the solder bumps 130 from external stress.

상기 솔더볼(150)은 상기 기판(110)의 제 2 면에 형성될 수 있다. 상기 솔더볼(150)은 상기 기판(110)의 랜드(116)에 연결될 수 있으며, 이 경우 통상의 BGA(Ball Grid Array) 구조를 형성할 수 있다. 상기 솔더볼(150)은 주석(Sn), 납(Pb), 은(Ag) 또는 구리(Cu) 등의 합금을 통해 형성될 수 있으나, 상기 솔더볼(150)의 재질을 한정하는 것은 아니다. 또한, 상기 솔더볼(150)이 구비되지 않는 경우, 상기 기판(110)의 랜드(116)가 제 2 면을 통해 노출되어 LGA(Land Grid Array) 구조를 형성하는 것도 가능하다.
The solder ball 150 may be formed on the second surface of the substrate 110. The solder ball 150 may be connected to the land 116 of the substrate 110, and in this case, a conventional ball grid array (BGA) structure may be formed. The solder ball 150 may be formed through an alloy such as tin (Sn), lead (Pb), silver (Ag), or copper (Cu), but the material of the solder ball 150 is not limited. In addition, when the solder ball 150 is not provided, the land 116 of the substrate 110 may be exposed through the second surface to form a land grid array (LGA) structure.

상기와 같이 하여, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 반도체 다이(120)의 UBM(124)의 일부 영역에 결합부(125)를 형성하여, 솔더 범프(130)와 금속간 결합을 형성하도록 함으로써, 솔더 범프(130)의 주석(Sn) 손실은 줄이면서도 반도체 다이(120)와 솔더 범프(130) 사이의 결합력이 높아지도록 하여 신뢰성을 확보할 수 있다.
As described above, in the semiconductor device 100 according to the exemplary embodiment of the present invention, the coupling part 125 is formed in a portion of the UBM 124 of the semiconductor die 120 to form a solder bump 130 and the metal. By forming the bond, the tin (Sn) loss of the solder bumps 130 may be reduced, and the bonding force between the semiconductor die 120 and the solder bumps 130 may be increased to ensure reliability.

이하에서는 본 발명의 다른 실시예에 따른 반도체 디바이스의 구성을 설명하도록 한다.Hereinafter, a configuration of a semiconductor device according to another embodiment of the present invention will be described.

도 4는 본 발명의 다른 실시예에 따른 반도체 디바이스의 단면도이다. 도 5는 도 4의 C 부분 확대도이다. 앞서 설명한 실시예와 동일한 구성 및 동작을 갖는 부분에 대해서는 동일한 도면부호를 붙였으며, 이하에서는 앞선 실시예와의 차이점을 위주로 설명하도록 한다.4 is a cross-sectional view of a semiconductor device according to another embodiment of the present invention. 5 is an enlarged view of a portion C of FIG. 4. Portions having the same configuration and operation as those of the above-described embodiment are denoted by the same reference numerals, and differences from the foregoing embodiment will be mainly described below.

도 4 및 도 5를 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스(200)는 서브스트레이트(210), 반도체 다이(220), 솔더 범프(130), 인캡슐런트(140)를 포함할 수 있다. 또한, 본 발명의 일 실시예에 따른 반도체 디바이스(100)는 서브스트레이트(110)의 하부에 솔더볼(150)을 더 포함할 수 있다.4 and 5, a semiconductor device 200 according to another embodiment of the present invention may include a substrate 210, a semiconductor die 220, a solder bump 130, and an encapsulant 140. Can be. In addition, the semiconductor device 100 according to an embodiment of the present invention may further include a solder ball 150 under the substrate 110.

상기 서브스트레이트(210)는 앞선 실시예와 마찬가지로 기본층(111), 도전성 패턴(112), 제 1 확산 방지층(113), 제 1 패시베이션층(114), 도전성 비아(115), 복수의 랜드(116), 제 2 확산 방지층(117), 제 2 패시베이션층(118)을 포함할 수 있다.The substrate 210 is formed of the base layer 111, the conductive pattern 112, the first diffusion barrier layer 113, the first passivation layer 114, the conductive via 115, and the plurality of lands as in the previous embodiment. 116, a second diffusion barrier layer 117, and a second passivation layer 118.

한편, 상기 서브스트레이트(210)는 상기 제 1 확산 방지층(113)의 상부에 형성된 결합부(211)를 포함한다. 상기 결합부(211)는 상기 제 1 확산 방지층(113)의 적어도 일 영역에 형성된다. 또한, 상기 결합부(211)는 상기 제 1 확산 방지층(113)의 가장자리를 따라 형성될 수 있다. 상기 결합부(211)는 구리(Cu) 재질로형성되어, 상기 솔더볼(150)의 주석(Sn) 성분과 금속간 결합(212)을 형성하며, 상기 금속간 결합(212)은 상기 결합부(211)로부터 상기 솔더볼(150)을 향하는 방향으로형성될 수 있다. 따라서, 상기 솔더볼(150)은 상기 솔더 범프(130)와 안정적으로 결합될 수 있다.
Meanwhile, the substrate 210 includes a coupling part 211 formed on the first diffusion barrier layer 113. The coupling part 211 is formed in at least one region of the first diffusion barrier layer 113. In addition, the coupling part 211 may be formed along an edge of the first diffusion barrier layer 113. The coupling part 211 is formed of a copper (Cu) material to form a tin (Sn) component of the solder ball 150 and an intermetallic coupling 212, and the intermetallic coupling 212 is the coupling part ( 211 may be formed in a direction toward the solder ball 150. Thus, the solder ball 150 may be stably coupled with the solder bumps 130.

그리고 이 경우, 상기 반도체 다이(220)는 앞서 설명한 실시예의 반도체 디바이스(100)에 포함된 반도체 다이(120)와 동일하게 형성될 수도 있고, 다만, UBM(124)에 별도의 결합층이 형성되지 않도록 구비될 수도 있다. 이 때, 상기 서브스트레이트(210)의 제 1 확산 방지층(113)에 상기 결합부(211)가 형성되어 있으므로, 상기 솔더 범프(130)는 상기 서브스트레이트(210)와 반도체 다이(220)의 사이에 여전히 안정적으로 결합되어 있을 수 있다.
In this case, the semiconductor die 220 may be formed in the same manner as the semiconductor die 120 included in the semiconductor device 100 of the above-described embodiment, but a separate bonding layer is not formed on the UBM 124. It may be provided so as not to. In this case, since the coupling part 211 is formed in the first diffusion barrier layer 113 of the substrate 210, the solder bumps 130 are disposed between the substrate 210 and the semiconductor die 220. May still be reliably bound to.

이상에서 설명한 것은 본 발명에 의한 반도체 디바이스를 실시하기 위한 실시예에 불과한 것으로서, 본 발명은 상기 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
What has been described above is only an embodiment for carrying out the semiconductor device according to the present invention, and the present invention is not limited to the above embodiment, and as claimed in the following claims, without departing from the gist of the present invention. Anyone with ordinary knowledge in the field of the invention will have the technical spirit of the present invention to the extent that various modifications can be made.

100, 200; 반도체 디바이스 110, 210; 서브스트레이트
120, 220; 반도체 다이 130; 솔더 범프
140; 인캡슐런트 150; 솔더볼
125, 211; 결합부 126, 212; 금속간 결합100, 200; Semiconductor devices 110 and 210; Substrate
120, 220; Semiconductor die 130; Solder bump
140; Encapsulant 150; Solder ball
125, 211; Couplings 126, 212; Intermetallic bonding

Claims (11)

일면에 복수개의 도전성 패드가 형성된 서브스트레이트;
상기 서브스트레이트의 일면에 결합되고, 복수개의 본드 패드를 갖는 반도체 다이; 및
상기 서브스트레이트의 도전성 패드 및 상기 본드 패드의 사이에 형성된 적어도 하나의 솔더 범프를 포함하고,
상기 서브스트레이트의 도전성 패드 또는 상기 반도체 다이의 본드 패드 중에서 적어도 하나는 상기 솔더 범프와 접하는 영역에 금속으로 형성된 결합부를 갖는 반도체 디바이스.A substrate having a plurality of conductive pads formed on one surface thereof;
A semiconductor die coupled to one surface of the substrate and having a plurality of bond pads; And
At least one solder bump formed between the conductive pad of the substrate and the bond pad,
At least one of the conductive pad of the substrate or the bond pad of the semiconductor die has a joining portion formed of a metal in an area in contact with the solder bump. 제 1 항에 있어서,
상기 결합부는 상기 서브스트레이트의 도전성 패드 또는 상기 반도체 다이의 본드 패드 중 적어도 하나가 상기 솔더 범프와 접하는 영역 중 일부에만 형성된 반도체 디바이스.The method of claim 1,
And the coupling portion is formed only in a part of an area where at least one of the conductive pad of the substrate or the bond pad of the semiconductor die contacts the solder bump. 제 1 항에 있어서,
상기 결합부는 상기 서브스트레이트의 도전성 패드 또는 상기 반도체 다이의 본드 패드 중 적어도 하나가 상기 솔더 범프와 접하는 영역의 가장자리를 따라 형성된 반도체 디바이스.The method of claim 1,
And the coupling portion is formed along an edge of an area where at least one of the conductive pad of the substrate or the bond pad of the semiconductor die contacts the solder bump. 제 1 항에 있어서,
상기 결합부는 상기 솔더 범프와 금속간 결합을 형성하는 반도체 디바이스.The method of claim 1,
And the coupling portion forms an intermetallic bond with the solder bump. 제 1 항에 있어서,
상기 결합부는 상기 결합부로부터 상기 솔더 범프를 향하는 방향으로 금속간 결합을 형성하는 반도체 디바이스.The method of claim 1,
And the coupling portion forms an intermetallic bond in a direction from the coupling portion toward the solder bumps. 제 1 항에 있어서,
상기 결합부는 상기 솔더 범프의 주석(Sn) 성분과 금속간 결합을 형성하는 반도체 디바이스.The method of claim 1,
And the coupling portion forms an intermetallic bond with a tin (Sn) component of the solder bump. 제 1 항에 있어서,
상기 결합부는 구리(Cu)를 포함하는 재질로 구성되는 반도체 디바이스.The method of claim 1,
And the coupling portion is made of a material including copper (Cu). 제 1 항에 있어서,
상기 서브스트레이트는 상기 도전성 패드와 상기 결합부의 사이에 확산 방지층을 더 포함하는 반도체 디바이스.The method of claim 1,
And the substrate further comprises a diffusion barrier layer between the conductive pad and the coupling portion. 제 8 항에 있어서,
상기 확산 방지층은 니켈(Ni)을 포함하여 구성되는 반도체 디바이스.The method of claim 8,
And the diffusion barrier layer comprises nickel (Ni). 제 1 항에 있어서,
상기 반도체 다이는 상기 본드 패드와 상기 결합부의 사이에 UBM(Under Bump Metal)을 더 포함하는 반도체 디바이스.The method of claim 1,
The semiconductor die further comprises an under bump metal (UBM) between the bond pad and the coupling portion. 제 10 항에 있어서,
상기 UBM의 상기 결합부와 결합되는 최외곽층은 니켈(Ni)을 포함하는 재질로 구성되는 반도체 디바이스.11. The method of claim 10,
The outermost layer coupled to the coupling portion of the UBM is a semiconductor device composed of a material containing nickel (Ni).
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