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KR20130098681A - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

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KR20130098681A
KR20130098681A KR1020120020397A KR20120020397A KR20130098681A KR 20130098681 A KR20130098681 A KR 20130098681A KR 1020120020397 A KR1020120020397 A KR 1020120020397A KR 20120020397 A KR20120020397 A KR 20120020397A KR 20130098681 A KR20130098681 A KR 20130098681A
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KR
South Korea
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control signal
data
signal
circuit
input
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Withdrawn
Application number
KR1020120020397A
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English (en)
Inventor
손교민
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Priority to DE102013101218A priority patent/DE102013101218A1/de
Priority to JP2013030742A priority patent/JP6073150B2/ja
Priority to US13/775,935 priority patent/US9087592B2/en
Priority to CN201711307538.7A priority patent/CN107993684B/zh
Priority to CN201310063157.4A priority patent/CN103295616B/zh
Publication of KR20130098681A publication Critical patent/KR20130098681A/ko
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Priority to US15/206,106 priority patent/US9640233B2/en
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Abstract

반도체 메모리 장치가 제공된다. 상기 반도체 메모리 장치는 복수의 메모리 뱅크들이 위치하는 제1 영역, 입력 데이터 신호가 입력되는 데이터 단자가 위치하는 제2 영역, 및 상기 입력 데이터 신호의 반전 여부를 나타내는 반전 제어 신호에 응답하여 상기 입력 데이터 신호를 반전 또는 비반전하여 출력하도록 구성되는 반전 회로를 포함한다. 상기 복수의 메모리 뱅크들의 각각마다 적어도 하나의 상기 반전 회로가 배치된다.

Description

반도체 메모리 장치{Semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는, 기록 데이터 버스 반전(write data bus inversion) 기능을 갖는 반도체 메모리 장치에 관한 것이다.
전송선에 의한 전류 소모를 절감하기 위해 다양한 분야에서 DBI 기술이 사용되고 있다. 예를 들어, 메모리 장치와 컨트롤러 사이의 전송선이 전원 전압 레벨(Vdd)로 터미네이션(termination)되어 있는 경우, 하이 레벨의 신호를 전송하는 것보다 로우 레벨의 신호를 전송하는데 더 많은 전류가 소모된다. 따라서, 전송하려는 데이터 중에서 로우 레벨의 데이터의 개수가 하이 레벨의 데이터의 개수보다 많은 경우, 상기 데이터를 반전 하고, 데이터 반전 여부를 나타낼 수 있는 반전 신호를 추가로 전송할 수 있다. 이러한 데이터를 수신하는 측에서는 상기 반전 신호를 수신하여 반전 여부를 판단하고, 데이터가 반전된 경우 수신한 데이터를 다시 반전하여 원래 데이터로 복원할 수 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 기록 데이터 버스 반전 기능을 빠르게 수행하면서도 회로 설계를 단순화할 수 있는 반도체 메모리 장치를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 기술적 과제는 기록 데이터 버스 반전 기능을 빠르게 수행하면서도 회로 설계를 단순화할 수 있는 반도체 메모리 장치를 포함하는 반도체 패키지를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치는 복수의 메모리 뱅크들이 위치하는 제1 영역과 입력 데이터 신호가 입력되는 데이터 단자가 위치하는 제2 영역으로 구분된다. 상기 반도체 메모리 장치는 상기 입력 데이터 신호의 반전 여부를 나타내는 반전 제어 신호에 응답하여 상기 입력 데이터 신호를 반전 또는 비반전하여 출력하도록 구성되는 반전 회로를 포함한다. 상기 복수의 메모리 뱅크들의 각각마다 적어도 하나의 상기 반전 회로가 배치된다.
상기 반도체 메모리 장치의 일 예에 따르면, 상기 반전 회로는 상기 제2 영역에 인접하게 상기 제1 영역 내에 배치될 수 있다.
상기 반도체 메모리 장치의 다른 예에 따르면, 상기 반도체 메모리 장치는 상기 제2 영역에 위치하고, 입력 제어 신호가 입력되는 제어 단자, 및 모드 레지스트 셋팅 신호에 따라, 상기 입력 제어 신호를 기초로 상기 반전 제어 신호를 생성하도록 구성되는 제어 신호 생성 회로를 더 포함할 수 있다. 상기 제어 신호 생성 회로는 상기 모드 레지스트 셋팅 신호에 따라, 상기 입력 제어 신호와 동일한 상기 반전 제어 신호를 상기 반전 회로에 제공하거나, 상기 입력 데이터 신호가 상기 반전 회로에서 비반전되도록 비활성화 신호를 상기 반전 제어 신호로서 상기 반전 회로에 제공할 수 있다. 또한, 상기 복수의 메모리 뱅크들의 각각마다 적어도 하나의 상기 제어 신호 생성 회로가 배치될 수 있다.
상기 반도체 메모리 장치의 또 다른 예에 따르면, 상기 제어 신호 생성 회로는 상기 모드 레지스트 셋팅 신호에 따라, 상기 입력 제어 신호를 기초로 마스킹 제어 신호를 더 생성하도록 구성될 수 있다. 또한, 상기 반도체 메모리 장치는 상기 마스킹 제어 신호에 응답하여, 상기 입력 데이터 신호에 대응하는 데이터가 상기 복수의 메모리 뱅크들에 기록되지 않도록 구성되는 데이터 마스킹 회로를 더 포함할 수 있다. 상기 제어 신호 생성 회로는 상기 모드 레지스트 셋팅 신호에 따라, 상기 입력 제어 신호와 동일한 상기 마스킹 제어 신호를 상기 데이터 마스킹 회로에 제공하거나, 상기 입력 데이터 신호가 마스킹되지 않도록 비활성화 신호를 상기 마스킹 제어 신호로서 상기 데이터 마스킹 회로에 제공할 수 있다. 또한, 상기 제어 신호 생성 회로는 상기 모드 레지스트 셋팅 신호에 따라, 상기 반전 회로에 상기 입력 제어 신호와 동일한 상기 반전 제어 신호를 제공하고 상기 데이터 마스킹 회로에 상기 입력 데이터 신호가 마스킹되지 않도록 비활성화 신호를 상기 마스킹 제어 신호로서 제공하거나, 상기 반전 회로에 상기 입력 데이터 신호가 비반전되도록 비활성화 신호를 상기 반전 제어 신호로서 제공하고 상기 데이터 마스킹 회로에 상기 입력 제어 신호와 동일한 상기 마스킹 제어 신호를 제공할 수 있다. 상기 복수의 메모리 뱅크들의 각각마다 적어도 하나의 데이터 마스킹 회로가 배치될 수 있다.
상기 반도체 메모리 장치의 또 다른 예에 따르면, 상기 복수의 메모리 뱅크들의 각각은 로우 방향과 컬럼 방향으로 배열된 메모리 서브 블록들을 포함하고, 한 컬럼의 메모리 서브 블록마다 하나의 상기 반전 회로가 배치될 수 있다. 또한, 상기 복수의 메모리 뱅크들은 복수의 메모리 셀들을 포함하고, 상기 복수의 메모리 셀들의 각각은 스위칭 소자 및 커패시터를 포함할 수 있다. 또한, 상기 복수의 메모리 뱅크들은 복수의 메모리 셀들을 포함하고, 상기 복수의 메모리 셀들의 각각은 스위칭 소자 및 자기터널접합 구조를 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치는 복수의 메모리 뱅크들, 데이터 단자, 반전 회로 및 기록 구동 회로를 포함한다. 상기 복수의 메모리 뱅크들은 각각 메모리 셀 어레이를 포함한다. 상기 데이터 단자를 통해 제1 데이터 신호가 입력된다. 상기 반전 회로는 상기 제1 데이터 신호의 반전 여부를 나타내는 반전 제어 신호에 응답하여 상기 제1 데이터 신호를 반전 또는 비반전하여 제2 데이터 신호로서 출력하도록 구성된다. 상기 기록 구동 회로는 상기 제2 데이터 신호에 대응하는 데이터가 상기 메모리 셀 어레이에 기록되도록, 상기 제2 데이터 신호에 따라 상기 입출력 라인을 구동하도록 구성된다. 상기 기록 구동 회로와 상기 반전 회로는 서로 일대일로 배치된다.
상기 반도체 메모리 장치의 일 예에 따르면, 상기 반도체 메모리 장치는 입력 제어 신호가 입력되는 제어 단자, 및 모드 레지스트 셋팅 신호에 따라, 상기 입력 제어 신호를 기초로 반전 제어 신호를 생성하도록 구성되는 제어 신호 생성 회로를 더 포함할 수 있다. 상기 반전 제어 신호는 상기 입력 제어 신호와 동일한 신호일 수 있다. 상기 제어 신호 생성 회로는 상기 기록 구동 회로와 일대일로 배치될 수 있다.
상기 반도체 메모리 장치의 다른 예에 따르면, 상기 제어 신호 생성 회로는 상기 모드 레지스트 셋팅 신호에 따라, 상기 입력 제어 신호를 기초로 마스킹 제어 신호를 더 생성하도록 구성될 수 있다. 상기 반도체 메모리 장치는 상기 마스킹 제어 신호에 응답하여, 상기 제1 데이터 신호에 대응하는 데이터가 상기 복수의 메모리 뱅크들에 기록되지 않도록 구성되는 데이터 마스킹 회로를 더 포함할 수 있다. 상기 입력 제어 신호는 상기 제1 데이터 신호의 반전 여부를 나타내는 상기 반전 제어 신호이거나 상기 제1 데이터 신호의 마스킹 여부를 나타내는 상기 마스킹 제어 신호일 수 있다. 또한, 상기 입력 제어 신호는 상기 제1 데이터 신호의 반전 여부를 나타내는 데이터 반전 신호이고, 상기 반전 제어 신호는 상기 입력 제어 신호와 동일한 신호이고, 상기 마스킹 제어 신호는 상기 제1 데이터 신호가 마스킹되지 않도록 하기 위한 비활성화 신호일 수 있다. 또한, 상기 입력 제어 신호는 상기 제1 데이터 신호의 마스킹 여부를 나타내는 마스킹 제어 신호이고, 상기 반전 제어 신호는 상기 제1 데이터 신호가 반전되지 않도록 하기 위한 비활성화 신호이고, 상기 마스킹 제어 신호는 상기 입력 제어 신호와 동일한 신호일 수 있다. 상기 데이터 마스킹 회로는 상기 기록 구동 회로와 일대일로 배치될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 패키지는 제1 칩을 포함한다. 상기 제1 칩은 복수의 메모리 뱅크들이 위치하는 제1 영역, 입력 데이터 신호가 입력되는 데이터 단자가 위치하는 제2 영역, 및 상기 입력 데이터 신호의 반전 여부를 나타내는 반전 제어 신호에 응답하여 상기 입력 데이터 신호를 반전 또는 비반전하도록 구성되는 반전 회로를 포함한다. 상기 복수의 메모리 뱅크들의 각각마다 적어도 하나의 상기 반전 회로가 배치된다.
상기 반도체 메모리 패키지의 일 예에 따르면, 상기 반도체 메모리 패키지는 상기 제1 칩 상에 적층된 제2 칩을 더 포함할 수 있다. 또한, 상기 반도체 메모리 패키지는 상기 제1 칩은 상기 제1 칩을 관통하는 관통 실리콘 비아를 더 포함하고, 상기 관통 실리콘 비아는 상기 데이터 단자와 연결될 수 있다.
본 발명의 반도체 메모리 장치는 기록 데이터 버스 반전 기능을 수행할 수 있는 기록 회로를 포함하며, 상기 기록 회로는 기록 데이터 버스 반전 기능뿐만 아니라 데이터 마스킹 기능을 수행할 수 있다. 또한, 기록 데이터 버스 반전 기능과 데이터 마스킹 기능을 수행하는데 필요한 제어 신호가 하나의 단자를 통해 수신됨으로써 별도의 단자를 추가할 필요가 없다. 또한, 기록 데이터 버스 반전 기능이 주변 회로 내에서 수행되는 것이니라 실제 데이터가 기록될 반도체 메모리 어레이에 인접한 셀/코어 영역에서 수행되기 때문에, 복잡한 회로 설계가 필요하지 않으며, 기록 데이터 버스 반전 기능을 수행하는데 소요되는 시간을 매우 짧게 줄일 수 있다.
또한, 기록 데이터 버스 반전 기능을 수행할 수 있는 기록 회로는 다양한 형태를 가질 수 있기 때문에, 설계 자유도를 증가시킬 수 있다. 또한, 데이터 반전 기능을 수행하는 회로가 메모리 셀 근처에 배치됨으로써, 반도체 메모리 장치 내에서 소모되는 전력도 감소시킬 수 있다.
도 1은 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 예시적인 블록도이다.
도 2는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 예시적인 아키텍처이다.
도 3은 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 메모리 서브 블록에 대한 예시적인 회로도이다.
도 4는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 메모리 뱅크에 대한 예시적인 회로도이다.
도 5는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 데이터 입력 경로를 설명하기 위한 예시적인 블록도이다.
도 6은 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 기록 회로의 블록도이다.
도 7은 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 기록 회로의 블록도이다.
도 8은 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 기록 회로의 블록도이다.
도 9a는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 기록 회로에 포함될 수 있는 제어 신호 생성 회로와 모드 레지스터의 예시적인 회로도이다.
도 9b는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 기록 회로에 포함될 수 있는 반전 회로, 데이터 마스킹 회로 및 기록 구동 회로의 예시적인 회로도이다.
도 10는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 개략적인 블록도이다.
도 11은 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 기록 회로 어레이에 대한 개략적인 블록도를 도시한다.
도 12는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 기록 회로 어레이에 대한 개략적인 블록도를 도시한다.
도 13은 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 기록 회로 어레이에 대한 개략적인 블록도를 도시한다.
도 14a 내지 도 14e는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 개략적인 아키텍처들을 예시적으로 도시한다.
도 15는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 메모리 셀의 일 예를 도시한다.
도 16은 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치들을 적층하여 구성한 반도체 메모리 패키지의 단면도를 예시적으로 도시한다.
도 17은 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치를 포함하는 전자 시스템의 응용 예를 도시한 블록도이다.
도 18은 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치가 적용된 메모리 시스템의 일 구현예를 나타내는 도면이다.
도 19는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리 시스템이 장착된 컴퓨팅 시스템을 나타내는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다. 본 발명의 실시예들은 본 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이다. 아래에 제시되는 실시예들은 여러 다른 형태로 변형될 수 있고, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
첨부된 도면들을 설명하면서 유사한 구성요소에 대해 유사한 참조 부호를 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확한 이해를 돕기 위하여 실제보다 확대하거나 축소하여 도시될 수 있다.
본 명세서에서 사용된 용어는 오로지 특정한 실시예를 설명하기 위해 사용된 것이며, 본 발명을 한정하려는 의도로 사용된 것이 아니다. 단수의 표현은 문맥상 명백히 다른 경우를 제외하고는 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 나열된 특징들의 존재를 특정하는 것이지, 하나 이상의 다른 특징들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 본 명세서에서, 용어 "및/또는"은 열거된 특징들 중 어느 하나 및 하나 이상의 모든 조합들을 포함하기 위해 사용된다. 본 명세서에서, "제1", "제2" 등의 용어가 다양한 특징들을 설명하기 위하여 하나의 특징을 다른 특징과 구별하기 위한 의도로만 사용되며, 이러한 특징들은 이들 용어에 의해 한정되지 않는다. 아래의 설명에서 제1 특징이 제2 특징과 연결, 결합 또는 접속된다고 기재되는 경우, 이는 제1 특징과 제2 특징 사이에 제3 특징이 개재될 수 있다는 것을 배제하지 않는다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 예시적인 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이들(101) 및 상기 메모리 셀 어레이들(101)에 데이터를 기록 또는 판독하기 위한 각종 회로 블록들을 구비할 수 있다. 예컨대, 타이밍 레지스터(102)는 비활성화 레벨(예컨대, 로직 하이)에서 활성화 레벨(예컨대, 로직 로우)로 천이되는 칩 선택 신호(CS/)에 응답하여 활성화될 수 있다. 타이밍 레지스터(102)는 외부로부터 클럭 신호(CLK), 클럭 인에이블 신호(CKE), 칩 선택 신호(CS/), 로우(Row) 어드레스 스트로브 신호(RAS/), 컬럼(Column) 어드레스 스트로브 신호(CAS/), 기록 인에이블 신호(WE/) 및 데이터 제어 신호(DCON) 등의 커맨드(command) 신호를 수신할 수 있다. 타이밍 레지스터(102)는 수신된 상기 커맨드 신호들을 처리하여, 상기 회로 블록들을 제어하기 위한 각종 내부 커맨드 신호들(LRAS, LCBR, LWE, LCAS, LWCBR, LDCON)을 생성할 수 있다.
타이밍 레지스터(102)로부터 생성된 내부 커맨드 신호들 중 일부는 프로그래밍 레지스터(104)에 저장된다. 예컨대, 데이터 출력에 관계되는 레이턴시(Latency) 정보나 버스트 길이(Burst Length) 정보 등이 프로그래밍 레지스터(104)에 저장될 수 있다. 프로그래밍 레지스터(104)에 저장된 내부 커맨드 신호들은 레이턴시/버스트 길이 제어부(106)로 제공될 수 있으며, 레이턴시/버스트 길이 제어부(106)는 데이터 출력의 레이턴시나 버스트 길이를 제어하기 위한 제어 신호를 컬럼 어드레스 래치(Latch)(108)를 통하여 컬럼 디코더(110)나 데이터 출력 레지스터(112)로 제공할 수 있다.
어드레스 레지스터(120)는 외부로부터 어드레스 신호(ADD)를 수신할 수 있다. 로우 어드레스 신호는 로우 어드레스 래치 및 리프레쉬 카운터(122)를 통하여 로우 디코더(124)로 제공될 수 있다. 또한, 컬럼 어드레스 신호는 컬럼 어드레스 래치(108)를 통하여 컬럼 디코더(110)로 제공될 수 있다. 로우 어드레스 래치 및 리프레쉬 카운터(122)는 리프레쉬 명령(LRAS, LCBR)에 응답하여 리프레쉬 어드레스 신호를 생성할 수 있으며, 상기 로우 어드레스 신호와 상기 리프레쉬 어드레스 신호 중 어느 하나의 신호를 로우 디코더(124)로 제공할 수 있다. 또한, 어드레스 레지스터(120)는 뱅크를 선택하기 위한 뱅크 신호를 뱅크 선택부(126)로 제공할 수 있다.
로우 디코더(124)는 로우 어드레스 버퍼 및 리프레쉬 카운터(122)로부터 입력되는 로우 어드레스 신호 또는 리프레쉬 어드레스 신호를 디코딩하고, 메모리 셀 어레이(101)의 워드라인을 활성화시킬 수 있다. 컬럼 디코더(110)는 컬럼 어드레스 신호를 디코딩하고, 메모리 셀 어레이(101)의 비트라인에 대한 선택 동작을 수행할 수 있다. 일 예로서, 컬럼 선택 라인(Column Selection Line)이 반도체 메모리 장치(100)에 적용되어, 컬럼 선택 라인을 통한 선택 동작이 수행될 수 있다.
감지 증폭기(130)는 로우 디코더(124)와 컬럼 디코더(110)에 의해 선택된 메모리 셀의 데이터를 증폭하고, 증폭된 데이터를 데이터 출력 레지스터(112)를 통해 데이터 입출력 단자(DQ)로 제공할 수 있다. 데이터 셀의 기록을 위한 데이터는 데이터 입출력 단자(DQ)를 통해 입력되며, 데이터 입력 레지스터(132)를 통하여 메모리 셀 어레이(101)로 제공될 수 있다.
판독/기록 회로(134)는 감지 중폭기(130)에서 증폭된 데이터를 데이터 출력 레지스터(112)에 전달하는 동작을 수행하고, 데이터 입력 레지스터(132)로부터 입력된 데이터를 메모리 셀 어레이(101)에 기록하는 동작을 수행할 수 있다. 판독/기록 회로(134)는 내부 커맨드 신호들(LWE, LDCON)에 응답하여 동작할 수 있다. 예컨대, 판독/기록 회로(134)는 내부 커맨드 신호(LWE)에 따라 기록 동작 여부를 판단할 수 있다. 또한, 판독/기록 회로(134)는 내부 커맨드 신호(LDCON)에 따라 데이터 마스킹 동작을 수행하거나 데이터 반전 동작을 수행할 수 있다.
반도체 메모리 장치(100)는 셀/코어 영역(CELL/CORE)과 주변 영역(PERI)으로 구분될 수 있다. 도 1에 도시된 바와 같이, 셀/코어 영역(CELL/CORE)에는 복수의 메모리 셀 어레이들(101)이 포함된다. 또한, 셀/코어 영역(CELL/CORE)에는 메모리 셀 어레이들(101) 각각에 데이터를 기록하거나 판독하기 위해 요구되는 감지 증폭기들(130), 로우 디코더들(124), 판독/기록 회로들(134) 및 컬럼 디코더들(110)이 포함된다. 이 때, 도 1에 도시된 바와 같이, 하나의 메모리 셀 어레이(101)에 하나의 감지 증폭기(130), 하나의 로우 디코더(124), 하나의 판독/기록 회로(134) 및 하나의 컬럼 디코더(110)가 대응될 수 있다. 이 경우, 하나의 메모리 셀 어레이(101)는 하나의 메모리 뱅크(BANK)를 구성할 수 있다. 그러나, 둘 이상의 메모리 셀 어레이(101)가 하나의 메모리 뱅크를 구성할 수도 있고, 둘 이상의 메모리 셀 어레이(101)에 하나의 로우 디코더(124) 또는 하나의 컬럼 디코더(110)가 대응될 수도 있다. 본 발명에서 셀/코어 영역(CELL/CORE)에는 복수의 메모리 뱅크(BANK) 및 상기 복수의 메모리 뱅크(BANK) 각각에 데이터를 기록 또는 판독하기 위해 요구되는 기능 회로들(예컨대, 감지 증폭기들(130), 로우 디코더들(124), 판독/기록 회로들(134) 및 컬럼 디코더들(110))이 포함되는 것으로 정의한다. 또한, 일반적으로 서로 다른 메모리 뱅크들(BANK)은 독립적으로 기능하고, 서로 다른 메모리 뱅크들(BANK)에 종속적인 기능 회로들도 역시 서로 독립적으로 기능한다. 도 1에서, 셀/코어 영역(CELL/CORE)은 점선 안쪽으로 표시된다.
주변 영역(PERI)에는 셀/코어 영역(CELL/CORE)에 포함되지 않은 다른 기능 회로들(예컨대, 타이밍 레지스터(102), 어드레스 레지스터(120), 데이터 입력 레지스터(132), 데이터 출력 레지스터(112), 데이터 입출력 단자들(DQ), 전압 발생기 등등)이 배치된다. 주변 영역(PERI)에 배치되는 기능 회로들은 특정 메모리 뱅크(BANK)에 종속적인 기능 회로가 아니라, 전체 반도체 메모리 장치(100)의 기능을 위해 존재하는 회로이다. 도 1에서, 주변 영역(PERI)은 점선 바깥쪽으로 표시된다.
따라서, 특정의 메모리 뱅크(BANK) 또는 특정의 메모리 뱅크들(BANK)을 위해 존재하는 기능 회로는 셀/코어 영역(CELL/CORE)에 배치되고, 전체 메모리 뱅크(BANK)를 위해 존재하는 기능 회로는 주변 영역(PERI)에 배치될 수 있다.
도 2는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 예시적인 아키텍처다.
도 2를 참조하면, 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치(200)는 반도체 기판(201) 상에 셀/코어 영역(CELL/CORE) 및 주변 영역(PERI)을 포함한다. 도 2에 도시된 바와 같이, 셀/코어 영역(CELL/CORE)은 반도체 기판(201) 상에서 주변 영역(PERI)에 의해 둘러싸인 4개의 서브 영역으로 구분될 수 있다. 즉, 주변 영역(PERI)은 셀/코어 영역(CELL/CORE)을 한정할 수 있다. 주변 영역(PERI)에 의해 둘러싸이는 각각의 서브 영역에는 2개의 메모리 뱅크들이 포함될 수 있다.
4개로 분할된 셀/코어 영역(CELL/CORE) 중에서 왼쪽 상단의 셀/코어 영역(CELL/CORE)을 참조하면, 제1 메모리 뱅크(BANK0)와 제2 메모리 뱅크(BANK1)가 포함된다. 제1 메모리 뱅크(BANK0)와 제2 메모리 뱅크(BANK1) 사이에 로우 디코더(ROW DEC)가 배치될 수 있다. 또한, 제1 메모리 뱅크(BANK0)와 제2 메모리 뱅크(BANK1) 각각에 대응하는 판독/기록 회로(R/W CIRCUIT)와 컬럼 디코더(COL DEC)가 배치될 수 있다. 도 2에 도시된 바와 같이, 셀/코어 영역(CELL/CORE)에는 메모리 뱅크들(BANK0-BANK7), 로우 디코더(ROW DEC), 판독/기록 회로(R/W CIRCUIT), 및 컬럼 디코더(COL DEC)가 배치될 수 있다.
로우 디코더(ROW DDEC)는 도 1의 로우 디코더(124)에 대응되고, 컬럼 디코더(COL DEC)는 도 1의 컬럼 디코더(110)에 대응될 수 있다. 판독/기록 회로(R/W CIRCUIT)는 도 1의 판독/기록 회로(134)에 대응될 수 있다. 메모리 뱅크들(BANK0-BANK7)의 각각마다 적어도 하나의 판독/기록 회로(R/W CIRCUIT)가 배치될 수 있다. 판독/기록 회로(R/W CIRCUIT)는 도 2에 도시된 바와 같이, 셀/코어 영역(CELL/CORE) 내에, 주변 영역(PERI)에 인접하게 배치될 수 있다. 도 2에서, 판독/기록 회로(R/W CIRCUIT)가 주변 영역(PERI)의 어드레스/커맨드 패드 어레이(ADD/COM PAD ARRAY) 및 입출력 패드 어레이(I/O PAD ARRAY)를 향하여 서로 마주보고 배치되는 것으로 도시되어 있지만, 이는 예시적이다. 판독/기록 회로(R/W CIRCUIT)는 설계에 따라 셀/코어 영역(CELL/CORE) 내에 다양한 배치를 가질 수 있다. 예컨대, 판독/기록 회로(R/W CIRCUIT)는 반도체 기판(201)의 에지 쪽에 배치되거나, 로우 방향으로 연장되지 않고 컬럼 방향으로 연장되도록 배치되거, 어느 한 지점에 집중적으로 배치될 수도 있다.
또한, 각각의 메모리 뱅크(BANK0-BANK7)들은 메모리 서브 블록들(SUB-BLK)의 어레이로 이루어질 수 있다. 도 2에서는 8행 8열로 배치된 메모리 서브 블록들(SUB-BLK)이 예시적으로 도시된다. 또한, 각각의 메모리 뱅크(BANK0-BANK7)들은 비트라인 감지 증폭기 어레이(BL SA Array) 및 서브 워드라인 구동기 어레이(SWL Drv Array)를 포함할 수 있다. 비트라인 감지 증폭기 어레이(BL SA Array)는 메모리 서브 블록들(SUB-BLK)의 행들 사이에 수평 방향(즉, 컬럼 디코더(COL DEC)와 평행한 방향)으로 배치될 수 있다. 서브 워드라인 구동기 어레이(SWL Drv Array)는 메모리 서브 블록들(SUB-BLK)의 열들 사이에 수직 방향(즉, 로우 디코더(ROW DEC)와 평행한 방향)으로 배치될 수 있다. 메모리 서브 블록(SUB-BLK)에 대해서는 도 3을 참조로 아래에서 더욱 자세히 설명된다.
주변 영역(PERI)에는 예컨대 도 1에 도시된 타이밍 레지스터(102), 어드레스 레지스터(120), 데이터 입력 레지스터(132), 데이터 출력 레지스터(112), 데이터 입출력 단자들(DQ) 등이 배치될 수 있다. 도 2에서는, 어드레스 신호가 입력되는 어드레스 입력 단자와 커맨트 신호가 입력되는 커맨드 입력 단자가 배치되는 어드레스/커맨드 패드 어레이(ADD/COM PAD ARRAY), 및 데이터 신호가 입출력되는 데이터 입출력 단자가 배치되는 입출력 패드 어레이(I/O PAD ARRAY)가 주변 영역(PERI)에 배치되는 것으로 도시된다. 어드레스/커맨드 패드 어레이(ADD/COM PAD ARRAY)에 배치되는 입력 단자는 어드레스 신호와 커맨드 신호 모두가 공통적으로 입력될 수도 있다.
도 2에 도시된 배치는 오로지 예시적이며, 본 발명이 도 2에 도시된 배치로 한정되지 않으며, 다양한 변경이 가능하다.
도 3은 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 메모리 서브 블록에 대한 예시적인 회로도이다.
도 3을 참조하면, 예시적으로 하나의 메모리 서브 블록(SUB-BLK), 상기 메모리 서브 블록(SUB-BLK)의 위와 아래에 배치되는 비트라인 감지 증폭기 어레이들(BL SA ARRAY), 및 상기 메모리 서브 블록(SUB-BLK)의 좌우에 배치되는 서브 워드라인 구동기 어레이들(SWL Drv Array)이 도시된다.
메모리 서브 블록(SUB-BLK)은 행 방향으로 연장되는 복수의 서브 워드라인들(SWL0-SWL4) 및 열 방향으로 연장되는 복수의 비트라인 쌍들(BL0-BL6, BLB0-BLB6)을 포함한다. 메모리 서브 블록(SUB-BLK)은 행 방향으로 연장되는 더미 서브 워드라인(DUMMY)을 더 포함할 수도 있다. 메모리 서브 블록(SUB-BLK)은 복수의 서브 워드라인들(SWL0-SWL4)과 복수의 비트라인 쌍들(BL0-BL6, BLB0-BLB6)이 교차하는 지점에 배치되는 메모리 셀들을 포함한다. 상기 메모리 셀들은 비트라인 쌍 중 하나, 즉, 비트라인 또는 상보 비트라인과 서브 워드라인이 교차하는 지점에 배치될 수 있다.
도 3에서 메모리 셀은 하나의 트랜지스터와 하나의 커패시터를 포함하는 DRAM(Dynamic Random Access Memory) 셀인 것으로 도시되어 있지만, 본 발명은 DRAM으로 한정되지 않는다. 예컨대, 메모리 셀은 도 15에 도시된 바와 같은 MRAM(Magnetoresistive Random Access Memory) 셀(MC) 또는 STT-RAM(Spin Transfer Torque-Random Access Memory) 셀일 수 있다. MRAM 셀(MC) 또는 STT-RAM 셀은 하나의 트랜지스터(Tr)와 적어도 하나의 자기터널접합(MTJ) 구조를 포함할 수 있다. 자기터널접합(MTJ) 구조는 자유 자성층(1501), 고정 자성층(1502) 및 자유 자성층(1501)과 고정 자성층(1502) 사이의 절연층(1503)을 포함할 수 있다. 이 경우, 자유 자성층(1501)과 고정 자성층(1502)의 자화 방향들이 서로 일치하는지 또는 반대인지에 따라 데이터가 저장된다.
서브 워드라인 구동기 어레이들(SWL Drv Array)은 서브 워드라인들(SWL0-SWL4)을 각각 구동하기 위한 서브 워드라인 구동기들(SWL Drv)을 포함한다. 도 3에 도시된 바와 같이, 서브 워드라인 구동기들(SWL Drv)은 교대로 메모리 서브 블록(SUB-BLK)의 좌측과 우측에 배치될 수 있다.
비트라인 감지 증폭기 어레이들(BL SA ARRAY)은 비트라인 쌍들(BL0-BL6, BLB0-BLB6)을 로컬 입출력 라인 쌍들(LIO0-LIO3, LIOB0-LIOB-3)에 각각 연결시키는 비트라인 감지 증폭기(BLSA)들을 포함한다. 비트라인 감지 증폭기(BLSA)는 비트라인 쌍(BL, BLB)에 감지되는 전압 레벨의 차이를 증폭하고, 증폭된 전압 레벨의 차이를 로컬 입출력 라인 쌍(LIO, LIOB)에 싣는다. 도 3에 도시된 바와 같이, 비트라인 감지 증폭기들(BLSA)은 교대로 메모리 서브 블록(SUB-BLK)의 위쪽과 아래쪽에 배치될 수 있다.
도 3에 도시된 메모리 서브 블록(SUB-BLK), 비트라인 감지 증폭기 어레이들(BL SA ARRAY) 및 서브 워드라인 구동기 어레이들(SWL Drv Array)의 배치 및 이들의 연결 관계들은 모두 예시적이며, 본 발명을 한정하지 않는다.
도 4는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 메모리 뱅크에 대한 예시적인 회로도이다.
도 4를 참조하면, 도 2에 도시된 바와 같이, 하나의 메모리 뱅크는 복수의 메모리 서브 블록(SUB-BLK)들을 포함한다. 또한, 도 3에 도시된 바와 같이, 복수의 메모리 서브 블록들(SUB-BLK)의 행들 사이에 로컬 입출력 라인 쌍들(LIO0-LIO3)이 배치된다. 도 4에서는 로컬 입출력 라인 쌍을 단선으로 표시하였다. 로컬 입출력 라인 쌍들(LIO0-LIO3)은 예컨대 멀티플렉서(MUX, 미 도시) 등을 이용하여 글로벌 입출력 라인 쌍들(GIO0-GIO7)과 연결될 수 있으며, 글로벌 입출력 라인 쌍들(GIO0-GIO7)은 복수의 메모리 서브 블록들(SUB-BLK)의 열들 사이에 컬럼 방향으로 배치될 수 있다. 글로벌 입출력 라인 쌍들(GIO0-GIO7)도 도 4에서 단선으로 표시하였다.
도 4에서, 로컬 입출력 라인 쌍들(LIO0-LIO3)과 글로벌 입출력 라인 쌍들(GIO0-GIO7)이 복수의 메모리 서브 블록들(SUB-BLK)의 사이에 배치되는 것으로 도시되어 있지만, 실제로는 다층 배선을 이용하여 복수의 메모리 서브 블록들(SUB-BLK)의 상부에 배치될 수 있다.
메모리 뱅크(BANK)의 아래 쪽에는 판독/기록 회로 어레이(R/W CIRCUIT Array)가 배치될 수 있다. 판독/기록 회로 어레이(R/W CIRCUIT Array)는 글로벌 입출력 라인 쌍들(GIO0_GIO7)을 데이터 버스(DATA BUS)에 각각 연결하는 판독/기록 회로(R/W CIRCUIT)를 포함할 수 있다. 도 4에 도시된 바와 같이, 판독/기록 회로(R/W CIRCUIT)는 한 컬럼의 메모리 서브 블록마다 하나씩 배치될 수 있다. 도시되지는 않았지만, 판독/기록 회로(R/W CIRCUIT)는 입출력 라인 감지 증폭기와 기록 구동기를 포함할 수 있다.
판독/기록 회로(R/W CIRCUIT)는 데이터 버스(DATA BUS)를 통해 입력되는 데이터 신호를 글로벌 입출력 라인 쌍(GIO)에 싣는다. 또한, 판독/기록 회로(R/W CIRCUIT)는 글로벌 입출력 라인 쌍(GIO)을 통해 전달되는 데이터 신호를 데이터 버스(DATA BUS)에 싣는다. 데이터 버스(DATA BUS)는 데이터 입출력 레지스터나 멀티플렉서 등을 통과하여 데이터 입출력 패드(미 도시)로 연결된다.
전술한 바와 같이, 판독/기록 회로 어레이(R/W CIRCUIT Array)는 메모리 뱅크(BANK)로부터 데이터를 판독하거나 메모리 뱅크(BANK)에 데이터를 기록하기 위해 메모리 뱅크(BANK)에 대응하여 존재하는 기능 블록으로서, 셀/코어 영역에 포함된다.
또한, 본 명세서의 전체에 걸쳐, 판독/기록 회로(R/W CIRCUIT)에 연결되는 글로벌 입출력 라인과 상보 글로벌 입출력 라인을 지칭하기 위해 글로벌 입출력 라인 쌍이라는 용어가 사용되었지만, 글로벌 입출력 라인이 쌍으로 존재하여야 하는 것은 아니다. 다만, 차동 모드를 이용한 신호 전달이 많이 사용되기 때문에, 글로벌 입출력 라인 쌍이라는 용어를 사용하였지만, 본 발명이 이것으로 한정되는 것으로 해석되어서는 안 될 것이다. 또한, 글로벌 입출력 라인 쌍도 약칭하여 글로벌 입출력 라인으로 지칭될 수도 있다.
도 5는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 데이터 입력 경로를 설명하기 위한 예시적인 블록도이다.
도 5를 참조하면, 데이터 입력 패드(DQ)를 통해 메모리 컨트롤러와 같은 외부 장치로부터 데이터가 입력된다. 입력된 데이터는 주변 영역(PERI)에 배치되는 입력 레지스터(INPUT REGISTER)에 일시적으로 저장되고, 데이터 버스(DATA BUS)를 통해 셀/코어 영역(CELL/CORE)으로 전달된다. 기록 회로(WRITE CIRCUIT)는 데이터 버스를 통해 전달되는 데이터를 수신하여 글로벌 입출력 라인 쌍(GIO)에 싣는다. 입출력 멀티플렉서(IO MUX)는 글로벌 입출력 라인 쌍(GIO)을 해당하는 로컬 입출력 라인 쌍(LIO)과 연결함으로써, 상기 데이터가 로컬 입출력 라인 쌍(LIO)을 통해 전달될 수 있게 한다. 비트라인 감지 증폭기(BLSA)는 비트라인 쌍(BL)을 구동하여 로컬 입출력 라인 쌍(LIO)에 나타나는 데이터가 메모리 셀(MC)에 저장되게 한다.
도 5에 도시된 바와 같이, 데이터 버스(DATA BUS)는 주변 영역(PERI)과 셀/코어 영역(CELL/CORE)을 구분하는 하나의 기준이 될 수 있다.
도 6은 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 기록 회로의 블록도이다.
도 6을 참조하면, 반도체 메모리 장치의 기록 회로(600)는 반전 회로(610) 및 기록 구동 회로(620)를 포함한다. 기록 회로(600)는 도 5에 도시된 기록 회로(WRITE CIRCUIT)에 대응될 수 있으며, 도 5에 도시된 바와 같이 셀/코어 영역(CELL/CORE)에 배치되고, 데이터 버스(DATA BUS)와 글로벌 입출력 라인 쌍(GIO)의 사이에서 이들을 연결할 수 있다.
반전 회로(610)는 데이터 버스(DATA BUS)를 통해 전달되는 데이터(DATA)를 수신할 수 있다. 반전 회로(610)는 데이터(DATA)의 반전 여부를 나타내는 반전 제어 신호(SINV)를 수신할 수 있다. 반전 회로(610)는 반전 제어 신호(SINV)에 따라 데이터(DATA)를 반전 또는 비반전시킴으로써, 복원 데이터(DATA')를 생성할 수 있다. 예컨대, 상기 데이터가 "1011"이고, 상기 반전 제어 신호(SINV)는 상기 데이터가 반전된 것임을 나타낼 경우, 상기 반전 회로(610)는 상기 데이터를 반전시켜, "0100"의 복원 데이터를 생성할 수 있다. 용이한 이해를 위해, 상기 데이터가 4비트의 데이터인 것으로 예시하였지만, 상기 데이터는 1비트의 데이터일 수 있다. 또한, 기록 회로(600)가 집합적으로 이루어진 경우, 상기 데이터는 복수 비트의 데이터일 수도 있다.
반전 회로(610)는 도 2에 도시된 판독/기록 회로(R/W CIRCUIT)에 포함될 수 있다. 또한, 반전 회로(610)는 도 6에 도시된 바와 같이 기록 구동 회로(620)와 일대일로 배치될 수 있다. 기록 구동 회로(620)는 복원 데이터(DATA')에 따라 글로벌 입출력 라인 쌍(GIO, GIOB)을 구동함으로써, 상기 복원 데이터(DATA')가 메모리 뱅크 내의 메모리 셀에 기록될 수 있게 할 수 있다.
도 7은 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 기록 회로의 블록도이다.
도 7을 참조하면, 반도체 메모리 장치의 기록 회로(700)는 반전 회로(710), 기록 구동 회로(720), 제어 신호 생성 회로(730) 및 모드 레지스터(740)를 포함한다. 기록 회로(700)는 도 5에 도시된 기록 회로(WRITE CIRCUIT)에 대응될 수 있으며, 도 5에 도시된 바와 같이 셀/코어 영역(CELL/CORE) 내에 배치되고, 데이터 버스(DATA BUS)와 글로벌 입출력 라인 쌍(GIO)의 사이에서 이들을 연결할 수 있다.
반전 회로(710)는 데이터 버스(DATA BUS)를 통해 전달되는 데이터(DATA)를 수신할 수 있다. 반전 회로(710)는 데이터(DATA)의 반전 여부를 나타내는 반전 제어 신호(SINV)를 수신할 수 있다. 반전 회로(710)는 반전 제어 신호(SINV)에 따라 데이터(DATA)를 반전 또는 비반전시킴으로써, 복원 데이터(DATA')를 생성할 수 있다.
기록 구동 회로(720)는 복원 데이터(DATA')에 따라 글로벌 입출력 라인 쌍(GIO, GIOB)을 구동할 수 있다. 상술한 바와 같이, 글로벌 입출력 라인 쌍(GIO, GIOB)은 로컬 입출력 라인 쌍(LIO, LIOB)을 통해 비트라인 쌍(BL, BLB)에 연결되므로, 복원 데이터(DATA')가 메모리 셀에 기록될 수 있다.
제어 신호 생성 회로(730)는 모드 레지스터(740)에 의해 제공되는 선택 신호(SEL)에 따라 제어 신호(DCON)를 기초로 반전 제어 신호(SINV)를 생성할 수 있다. 모드 레지스터(740)는 반도체 메모리 장치의 동작 모드에 관한 정보를 가질 수 있다. 이러한 모드 정보는 제어 신호(DCON)을 제공한 외부 장치, 예컨대, 컨트롤러 또는 중앙처리장치(CPU)에 의해 제공될 수 있다. 외부 장치와 반도체 메모리 장치가 서로 연결될 때, 외부 장치는 상기 모드 정보를 반도체 메모리 장치에 제공함으로써, 외부 장치와 반도체 메모리 장치가 서로 동일 모드로 동작할 수 있다.
모드 레지스터(740)는 반도체 메모리 장치의 동작 모드가 반전 모드인지 아니면 데이터 마스킹 모드인지에 대한 정보를 가질 수 있으며, 모드 레지스터(740)가 제공하는 선택 신호(SEL)는 동작 모드, 즉, 반전 모드인지 아니면 데이터 마스킹 모드인지를 나타낼 수 있다. 선택 신호(SEL)는 모드 레지스트 셋팅 신호로 지칭될 수 있다.
제어 신호 생성 회로(730)는 선택 신호(SEL)에 따라 제어 신호(DCON)를 기초로 반전 제어 신호(SINV)를 생성하고, 생성된 반전 제어 신호(SINV)를 반전 회로(710)에 제공할 수 있다. 선택 신호(SEL)가 반전 모드일 경우, 제어 신호 생성 회로(730)는 제어 신호(DCON)과 동일한 반전 제어 신호(SINV)를 생성할 수 있다. 그러나, 선택 신호(SEL)가 데이터 마스킹 모드일 경우, 데이터 버스(DATA BUS)를 통해 전달되는 데이터(DATA)의 반전 여부는 중요하지 않으므로, 반전 회로(710)가 비활성화되도록, 비활성화 신호의 반전 제어 신호(SINV)를 생성할 수 있다. 그 결과, 동작 모드가 반전 모드인 경우, 반전 회로(710)는 제어 신호(DCON)를 기초로 반전 또는 비반전 동작을 수행할 것이다. 반대로, 동작 모드가 데이터 마스킹 모드인 경우, 반전 회로(710)는 제어 신호 생성 회로(730)가 제공하는 비활성화 신호의 반전 제어 신호(SINV)에 따라 비반전 동작만을 수행할 것이다.
제어 신호(DCON)은 외부 장치, 예컨대, 컨트롤러로부터 제공되는 제어 신호로서, 예컨대, 도 2의 어드레스/커맨드 패드 어레이(ADD/COM PAD ARRAY) 내의 커맨드 패드를 통해 제공받을 수 있다. 일 예에 따르면, 제어 신호(DCON)은 도 1에 도시된 타이밍 레지스터(102)에 의해 내부 제어 신호(LDCON)으로 변형될 수 있으며, 이 경우, 제어 신호 생성 회로(730)는 내부 제어 신호(LDCON)를 기초로 반전 제어 신호(SINV)를 생성할 수 있다. 다른 예에 따르면, 도 1에 도시된 타이밍 레지스터(102)는 제어 신호 생성 회로(730) 및 모드 레지스터(740)를 포함할 수 있으며, 이 경우, 반전 회로(710)는 타이밍 레지스터(102)에 의해 제공되는 내부 제어 신호(LDCON)에 응답하여 반전 또는 비반전 동작을 수행할 수 있다.
도 8은 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 기록 회로의 블록도이다.
도 8을 참조하면, 반도체 메모리 장치의 기록 회로(800)는 반전 회로(810), 기록 구동 회로(820), 제어 신호 생성 회로(830), 모드 레지스터(840) 및 데이터 마스킹 회로(850)를 포함한다. 기록 회로(800)는 도 5에 도시된 기록 회로(WRITE CIRCUIT)에 대응될 수 있으며, 도 5에 도시된 바와 같이 셀/코어 영역(CELL/CORE) 내에 배치되고, 데이터 버스(DATA BUS)와 글로벌 입출력 라인 쌍(GIO)의 사이에서 이들을 연결할 수 있다.
반전 회로(810)는 데이터 버스(DATA BUS)를 통해 전달되는 데이터(DATA)를 수신할 수 있다. 반전 회로(810)는 데이터(DATA)의 반전 여부를 나타내는 반전 제어 신호(SINV)를 수신할 수 있다. 반전 회로(810)는 반전 제어 신호(SINV)에 따라 데이터(DATA)를 반전 또는 비반전시킴으로써, 복원 데이터(DATA')를 생성할 수 있다. 기록 구동 회로(820)는 복원 데이터(DATA')에 따라 글로벌 입출력 라인 쌍(GIO, GIOB)을 구동하여, 메모리 셀에 복원 데이터(DATA')가 기록되도록 할 수 있다.
제어 신호 생성 회로(830)는 모드 레지스터(840)에 의해 제공되는 선택 신호(SEL)에 따라 제어 신호(DCON)를 기초로 반전 제어 신호(SINV)와 마스킹 제어 신호(SDM)를 생성할 수 있다. 모드 레지스터(840)는 반도체 메모리 장치의 동작 모드에 관한 정보, 예컨대, 반전 모드인지 아니면 데이터 마스킹 모드인지에 대한 정보를 가질 수 있다. 그에 따라, 모드 레지스터(840)가 제공하는 선택 신호(SEL)는 동작 모드, 즉, 반전 모드인지 아니면 데이터 마스킹 모드인지를 나타낼 수 있다.
제어 신호 생성 회로(830)는 선택 신호(SEL)에 따라 제어 신호(DCON)를 기초로 반전 제어 신호(SINV)와 마스킹 제어 신호(SDM)를 생성하고, 반전 제어 신호(SINV)와 마스킹 제어 신호(SDM)를 각각 반전 회로(710)와 데이터 마스킹 회로(850)에 제공할 수 있다. 데이터 마스킹 회로(850)는 내부 커맨드 신호(예컨대, 내부 기록 인에이블 신호(LWE))를 수신하고, 제어 신호 생성 회로(830)로부터 제공되는 마스킹 제어 신호(SDM)에 응답하여, 예컨대, 내부 기록 인에이블 신호(LWE')를 생성할 수 있다. 즉, 데이터 마스킹 회로(850)는 기록 인에이블 신호를 변형시킴으로써 데이터 마스킹 여부를 결정할 수 있다. 내부 기록 인에이블 신호(LWE')는 기존의 내부 기록 인에이블 신호(LWE)와 같이 기록 구동 회로(820)에 제공되며, 기록 구동 회로(820)는 내부 기록 인에이블 신호(LWE')에 따라 글로벌 입출력 라인의 구동 여부를 결정한다.
반도체 메모리 장치가 반전 모드로 동작할 경우, 제어 신호(DCON)는 반전 제어 신호(SINV)의 기초가 될 수 있다. 또한, 반전 모드로 동작한다는 것은 데이터 버스(DATA BUS)를 통해 전달되는 데이터(DATA)가 유의미하다는 것이므로, 데이터(DATA)가 마스킹될 필요가 없다는 것을 의미한다. 따라서, 반전 모드의 경우, 제어 신호 생성 회로(830)는 데이터 마스킹 회로(850)가 비활성화될 수 있도록 데이터 마스킹 회로(850)에는 비활성화 신호의 마스킹 제어 신호(SDM)가 제공될 수 있다.
이와 반대로, 반도체 메모리 장치가 데이터 마스킹 모드로 동작할 경우, 제어 신호(DCON)는 마스킹 제어 신호(SDM)의 기초가 될 수 있다. 또한, 데이터 마스킹 모드로 동작한다는 것은 데이터 버스(DATA BUS)를 통해 전달되는 데이터(DATA)가 기록되지 않는다는 것이므로, 데이터(DATA)가 반전 여부를 결정할 필요가 없다는 것을 의미한다. 따라서, 데이터 마스킹 모드의 경우, 제어 신호 생성 회로(830)는 반전 회로(810)가 비활성화될 수 있도록 반전 회로(810)에는 비활성화 신호의 반전 제어 신호(SINV)가 제공될 수 있다.
따라서, 선택 신호(SEL)가 반전 모드를 나타낼 경우, 제어 신호 생성 회로(730)는 제어 신호(DCON)과 동일한 반전 제어 신호(SINV)를 생성하고, 비활성화 신호의 마스킹 제어 신호(SDM)를 생성할 수 있다. 반대로, 선택 신호(SEL)가 데이터 마스킹 모드를 나타낼 경우, 제어 신호 생성 회로(730)는 제어 신호(DCON)과 동일한 마스킹 제어 신호(SDM)를 생성하고, 비활성화 신호의 반전 제어 신호(SINV)를 생성할 수 있다. 그 결과, 반전 모드의 경우에 데이터 마스킹 회로(850)는 데이터 마스킹 동작을 수행하지 않고, 데이터 마스킹 모드의 경우에 반전 회로(810)는 비반전 동작만을 수행할 수 있다.
제어 신호(DCON)은 외부 장치, 예컨대, 컨트롤러로부터 제공되는 제어 신호로서, 예컨대, 도 2의 어드레스/커맨드 패드 어레이(ADD/COM PAD ARRAY) 내의 커맨드 패드를 통해 제공받을 수 있다. 도 8의 제어 신호(DCON)은 도 1의 내부 제어 신호(LDCON)로 대체될 수 있다. 또한, 도 1에 도시된 타이밍 레지스터(102)는 제어 신호 생성 회로(730) 및 모드 레지스터(740)를 포함할 수 있으며, 이 경우, 도 1의 타이밍 레지스터(102)는 내부 제어 신호(LDCON)로서 반전 제어 신호(SINV)와 마스킹 제어 신호(SDM)를 생성할 수 있다.
도 9a는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 기록 회로에 포함될 수 있는 제어 신호 생성 회로와 모드 레지스터의 예시적인 회로도이다. 도 9b는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 기록 회로에 포함될 수 있는 반전 회로, 데이터 마스킹 회로 및 기록 구동 회로의 예시적인 회로도이다.
도 9a 및 도 9b을 참조하면, 반전 회로(910), 기록 구동 회로(920), 제어 신호 생성 회로(930), 모드 레지스터(940) 및 데이터 마스킹 회로(950)가 도시되며, 이들은 각각 도 8에 도시된 기록 회로(800)의 반전 회로(810), 기록 구동 회로(820), 제어 신호 생성 회로(830), 모드 레지스터(840) 및 데이터 마스킹 회로(850)에 대응될 수 있다. 다만, 도 8에 도시된 일부 제어 신호들의 경우, 도 9에서는 반전 제어 신호가 사용될 수도 있다. 또한, 도 9a 및 도 9b에 도시된 일부 구성요소들을 제거함으로써, 도 6 또는 도 8에 도시된 기록 회로(600, 700)가 구현될 수 있다고 이해되어야 한다.
도 9a를 참조하면, 제어 신호 생성 회로(930)는 제어 신호(DCON)와 선택 신호(SEL)를 수신하고, 반전 제어 신호 바(SINVB) 및 마스킹 제어 신호 바(SDMB)를 출력한다. 모드 레지스터(940)는 선택 신호(SEL)를 제어 신호 생성 회로(930)에 제공한다.
반전 모드일 경우 선택 신호(SEL)는 로직 하이 레벨을 가지고, 데이터 마스킹 모드일 경우 선택 신호(SEL)는 로직 로우 레벨을 가질 수 있다. 또한, 반전 제어 신호 바(SINVB)가 로직 하이 레벨을 가질 경우, 데이터(DATA)가 비반전되어 있으므로 반전 회로(910)가 반전시킬 필요가 없음을 나타내고, 반전 제어 신호 바(SINVB)가 로직 로우 레벨을 가질 경우, 데이터(DATA)가 반전되어 있으므로 반전 회로(910)가 반전시켜야 한다는 것을 나타낼 수 있다. 또한, 마스킹 제어 신호 바(SDMB)가 로직 하이 레벨을 가질 경우, 데이터(DATA)를 마스킹시킬 필요가 없음을 나타내고, 마스킹 제어 신호 바(SDMB)가 로직 로우 레벨을 가질 경우, 데이터(DATA)를 마스킹시켜야 한다는 것을 나타낼 수 있다.
제어 신호 생성 회로(930)는 디멀티플렉서(932), 제1 멀티플렉서(934) 및 제2 멀티플렉서(936)를 포함할 수 있다. 디멀티플렉서(932), 제1 멀티플렉서(934) 및 제2 멀티플렉서(936)는 모두 선택 신호(SEL)에 의해 제어될 수 있다. 디멀티플렉서(932)는 로직 하이 레벨의 선택 신호(SEL)에 응답하여 제어 신호(DCON)를 제1 출력 단자(Q1)로 출력할 수 있다. 디멀티플렉서(932)의 제1 출력 단자(Q1)는 제1 멀티플렉서(934)의 제1 입력 단자(I1)에 입력되고, 제1 멀티플렉서(934)도 로직 하이 레벨의 선택 신호(SEL)에 응답하므로, 제1 입력 단자(I1)에 입력되는 신호를 출력할 수 있다. 반면에, 디멀티플렉서(932)의 제2 출력 단자(Q2)는 로직 하이 레벨의 선택 신호(SEL)에 의해 아무 것도 출력하지 않는다. 디멀티플렉서(932)의 제2 출력 단자(Q2)는 제2 멀티플렉서(936)의 제2 입력 단자(I2)와 연결되지만, 제2 멀티플렉서(936)는 로직 하이 레벨의 선택 신호(SEL)에 응답하여 제1 입력 단자(I1)에 입력되는 신호를 출력한다. 제2 멀티플렉서(936)의 제1 입력 단자(I1)에는 로직 하이 레벨의 전압(H), 예컨대, 전원 전압(Vdd)이 인가되고 있으므로, 마스킹 제어 신호 바(SDMB)는 로직 하이 레벨을 갖게 된다. 따라서, 선택 신호(SEL)가 로직 하이 레벨을 가질 경우, 제어 신호 생성 회로(930)는 제어 신호(DCON)와 동일한 반전 제어 신호 바(SINVB)를 출력하고, 로직 하이 레벨의 마스킹 제어 신호 바(SDMB)를 출력할 수 있다.
반면에, 선택 신호(SEL)가 로직 로우 레벨일 경우, 디멀티플렉서(932)는 제어 신호(DCON)를 제2 출력 단자(Q2)로 출력할 수 있으며, 제1 출력 단자(Q1)에서는 아무 것도 출력되지 않는다. 제1 멀티플렉서(934)는 로직 로우 레벨의 선택 신호(SEL)에 응답하여 로직 하이 레벨의 전압(H)을 반전 제어 신호 바(SINVB)로서 출력할 수 있다. 제2 멀티플렉서(936)는 로직 로우 레벨의 선택 신호(SEL)에 응답하여 제2 입력 단자(I2)로 입력되는 제어 신호(DCON)를 마스킹 제어 신호 바(SDMB)로서 출력할 수 있다. 따라서, 선택 신호(SEL)가 로직 로우 레벨을 가질 경우, 제어 신호 생성 회로(930)는 제어 신호(DCON)와 동일한 마스킹 제어 신호 바(SDMB)를 출력하고, 로직 하이 레벨의 반전 제어 신호 바(SINVB)를 출력할 수 있다.
도 9b를 참조하면, 반전 회로(910)는 데이터(DATA)를 입력 받고, 반전 제어 신호 바(SINVB)에 응답하여 데이터(DATA')를 출력한다. 데이터 마스킹 회로(950)는 내부 기록 인에이블 신호(LWE)와 마스킹 제어 신호 바(SDMB)를 수신하고, 내부 기록 인에이블 신호(LWE')를 출력한다. 기록 구동 회로(920)는 데이터(DATA')에 따라 글로벌 입출력 라인 쌍(GIO, GIOB)을 구동하며, 내부 기록 인에이블 신호(LWE')에 의해 제어된다. 기록 구동 회로(920)는 내부 기록 인에이블 신호(LWE')가 로직 하이 레벨일 때 기록 동작을 수행하고, 내부 기록 인에이블 신호(LWE')가 로직 로우 레벨일 때 기록 동작을 수행하지 않는다. 또한, 본 발명에 따른 반도체 메모리 장치의 기록 회로가 도 6 또는 도 7에 도시된 바와 같이 데이터 마스킹 회로(950)를 요구하지 않는 경우, 내부 기록 인에이블 신호(LWE') 대신에 내부 기록 인에이블 신호(LWE)가 직접 기록 구동 회로(920)에 제공될 수 있다.
반전 회로(910)는 인버터(912) 및 멀티플렉서(914)를 포함할 수 있다. 인버터(912)는 데이터(DATA)를 수신하고 데이터(DATA)를 반전시킨 반전 데이터(DATAB)를 출력할 수 있다. 멀티플렉서(914)는 데이터(DATA)가 입력되는 제1 입력 단자(I1)와 반전 데이터(DATAB)가 입력되는 제2 입력 단자(I2)를 포함하고, 반전 제어 신호 바(SINVB)의 논리 레벨에 따라 데이터(DATA) 또는 반전 데이터(DATAB)를 데이터(DATA')로서 출력한다. 상술한 바에 따라, 반전 제어 신호 바(SINVB)가 로직 하이 레벨을 가질 경우, 반전 회로(910)는 데이터(DATA)를 데이터(DATA')로서 출력하고, 반전 제어 신호 바(SINVB)가 로직 로우 레벨을 가질 경우, 반전 회로(910)는 반전 데이터(DATAB)를 데이터(DATA')로서 출력한다.
데이터 마스킹 회로(950)는 논리 게이트(952)를 포함할 수 있다. 예컨대, 논리 게이트(952)는 도 9b에 도시된 바와 같이 AND 게이트일 수 있다. 그러나, 논리 게이트(952)가 반드시 AND 게이트이어야 하는 것은 아니며, 제어 신호의 설계에 따라 다른 논리 게이트 또는 복수의 다른 논리 게이트들이 사용될 수도 있다. 데이터 마스킹 회로(950)는 내부 기록 인에이블 신호(LWE)와 마스킹 제어 신호 바(SDMB)를 AND 연산하여, 내부 기록 인에이블 신호(LWE')를 출력한다. 따라서, 마스킹 제어 신호 바(SDMB)가 논리 하이 레벨을 갖는 경우, 즉, 마스킹 제어 신호(SDM)가 논리 로우 레벨을 갖는 경우(마스킹 제어 신호(SDM)가 비활성화되는 경우), 내부 기록 인에이블 신호(LWE)와 내부 기록 인에이블 신호(LWE')는 서로 동일하다. 그러나, 마스킹 제어 신호 바(SDMB)가 논리 로우 레벨을 갖는 경우, 즉, 마스킹 제어 신호(SDM)가 논리 하이 레벨을 갖는 경우(마스킹 제어 신호(SDM)가 활성화되는 경우), 내부 기록 인에이블 신호(LWE')는 항상 논리 로우 레벨을 갖는다. 그 결과, 마스킹 제어 신호(SDM)가 논리 하이 레벨일 경우, 기록 구동 회로(920)는 비활성화된다.
도 9b에 도시된 바와 같이, 기록 구동 회로(920)는 제1 및 제2 인버터(921, 922), 제1 내지 제4 논리 게이트(923, 924, 925, 926), 및 제1 내지 제4 스위치(P1, N1, P2, N2)를 포함할 수 있다. 그러나, 기록 구동 회로(920)는 내부 기록 인에이블 신호(LWE')에 의해 제어되고, 입력되는 데이터(DATA')에 따라 글로벌 입출력 라인 쌍(GIO/GIOB)을 구동하는 모든 종래의 구동 회로로 대체될 수도 있다. 도 9b에 도시된 기록 구동 회로(920)는 오로지 예시적으로 제시되는 것이다.
도 9b에 도시된 기록 구동 회로(920)에 따르면, 제1 인버터(921)는 데이터(DATA')로부터 반전 데이터(DATA'B)를 생성한다. 제2 인버터(922)는 내부 기록 인에이블 신호(LWE')로부터 내부 기록 인에이블 신호 바(LWE'B)를 생성한다. 또한, 제1 논리 게이트(923)와 제3 논리 게이트(925)는 NAND 게이트일 수 있으며, 제2 논리 게이트(924)와 제4 논리 게이트(926)는 NOR 게이트일 수 있다. 그러나, 이는 예시적이며, 제어 신호의 설계 및 회로의 배치에 따라 다른 논리 게이트가 사용될 수도 있다. 또한, 제1 및 제3 스위치(P1, P2)는 P형 MOSFET이고, 제2 및 제4 스위치(N1, N2)는 N형 MOSFET일 수 있다. 그러나, 이 역시 예시적이며, 회로의 설계에 따른 다른 스위칭 소자가 사용될 수도 있다.
데이터(DATA')와 내부 기록 인에이블 신호(LWE')를 입력 받는 제1 논리 게이트(923)의 출력 단자는 제1 스위치(P1)의 게이트에 연결될 수 있다. 제1 스위치(P1)의 드레인은 제1 전원 전압(Vdd)에 연결되고, 제1 스위치(P1)의 소스는 글로벌 입출력 라인(GIO)과 제2 스위치(N1)의 드레인에 공통으로 연결될 수 있다. 데이터(DATA')와 내부 기록 인에이블 신호 바(LWE'B)를 입력 받는 제2 논리 게이트(924)의 출력 단자는 제2 스위치(N1)의 게이트에 연결될 수 있다. 제2 스위치(N1)의 소스는 제2 전원 전압(Vss)에 연결될 수 있다. 반전 데이터(DATA'B)와 내부 기록 인에이블 신호(LWE')를 입력 받는 제3 논리 게이트(925)의 출력 단자는 제3 스위치(P2)의 게이트에 연결될 수 있다. 제3 스위치(P2)의 드레인은 제1 전원 전압(Vdd)에 연결되고, 제3 스위치(P2)의 소스는 글로벌 입출력 라인 바(GIOB)과 제4 스위치(N2)의 드레인에 공통으로 연결될 수 있다. 반전 데이터(DATA'B)와 내부 기록 인에이블 신호 바(LWE'B)를 입력 받는 제4 논리 게이트(926)의 출력 단자는 제4 스위치(N2)의 게이트에 연결될 수 있다. 제4 스위치(N2)의 소스는 제2 전원 전압(Vss)에 연결될 수 있다. 제1 전원 전압(Vdd)은 로직 하이 레벨의 전압에 대응할 수 있고, 제2 전원 전압(Vss)은 접지 전압으로서 로직 로우 레벨의 전압에 대응할 수 있다.
따라서, 내부 기록 인에이블 신호(LWE')가 로직 하이 레벨을 갖는 경우, 기록 구동 회로(920)는 활성화된다. 데이터(DATA')가 논리 하이 레벨을 갖는 경우, 글로벌 입출력 라인(GIO)은 논리 하이 레벨을 갖고 글로벌 입출력 라인 바(GIOB)은 논리 로우 레벨을 갖는다. 또한, 데이터(DATA')가 논리 로우 레벨을 갖는 경우, 글로벌 입출력 라인 바(GIOB)가 논리 하이 레벨을 갖고 글로벌 입출력 라인(GIO)은 논리 로우 레벨을 갖는다.
반면에, 내부 기록 인에이블 신호(LWE')가 로직 로우 레벨을 갖는 경우, 기록 구동 회로(920)는 비활성화된다. 데이터(DATA')의 논리 레벨과 상관 없이, 제1 내지 제4 스위치(P1, N1, P2, N2)는 모두 턴오프 된다. 따라서, 글로벌 입출력 라인(GIO)과 글로벌 입출력 라인 바(GIOB)는 모두 플로팅 된다. 즉, 기록 구동 회로(920)는 글로벌 입출력 라인 쌍(GIO, GIOB)을 구동할 수 없게 된다.
도 10는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 개략적인 블록도이다.
도 10을 참조하면, 반도체 메모리 장치(1000)는 반도체 기판(1001) 상에 배치되는 메모리 셀 어레이(1010), 메모리 셀 어레이(1010)에 데이터를 기록하기 위한 기록 회로(1020), 데이터(DQ)가 입력되는 제1 버퍼(1040), 제어 신호(DCON)가 입력되는 제2 버퍼(1050) 및 모드 레지스터(1030)를 포함한다.
도 10에서 하나의 메모리 뱅크(BANK)에 속하는 메모리 셀 어레이(1010)만이 도시된다. 메모리 셀 어레이(1010)는 도 1의 메모리 셀 어레이(101)에 대응한다. 기록 회로(1020)는 도 1의 판독/기록 회로(134) 중 기록 회로부분만을 표시한 것으로서, 도 6 내지 9에 도시된 기록 회로들에 대응할 수 있다. 버퍼(1040)에 저장된 데이터(DQ)들은 기록 회로(1020)를 통해 메모리 셀 어레이(1010)에 기록될 수 있다. 그러나, 전술한 바와 같이, 데이터(DQ)는 전송선 손실 최소화를 위해 반전된 데이터일 수 있다. 이를 위해, 데이터(DQ)가 반전된 것인지의 여부에 대한 정보를 전송하기 위해 반전 제어 신호가 데이터(DQ)와 함께 전송될 필요가 있다. 또한, 데이터(DQ) 중 일부 또는 데이터(DQ)의 전체는 메모리 셀 어레이(1010)에 기록되지 않아도 될 수 있다. 예컨대, 빠른 연산을 위해, 데이터(DQ) 중 중요하지 않은 일부에 대해서는 연산을 생략할 수 있으며, 이 경우, 연산이 생략되는 부분에 대해서는 마스킹 제어 신호를 통해 기록되지 않도록 할 수 있다.
본 발명의 다양한 실시예들에 따르면, 제어 신호(DCON)는 반전 제어 신호 또는 마스킹 제어 신호일 수 있다. 제어 신호(DCON)는 하나의 단자 또는 패드를 통해 입력되는 신호일 수 있다. 즉, 어느 하나의 단자를 통해 입력되는 제어 신호(DCON)는 반전 제어 신호이거나 마스킹 제어 신호일 수 있다. 이에 대한 정보는 모드 레지스터(1030)에 저장되어 있을 수 있다. 모드 레지스터(1030)는 제어 신호(DCON)가 반전 제어 신호인지, 아니면 마스킹 제어 신호인지에 대한 정보를 포함하는 선택 신호(SEL)를 기록 회로(1020)에 제공할 수 있다.
기록 회로(1020)는 선택 신호(SEL)에 따라 제2 버퍼(1050)를 통해 입력된 제어 신호(DCON)가 반전 제어 신호인지, 아니면 마스킹 제어 신호인지를 판단할 수 있다. 그리고, 기록 회로(1020)는 제어 신호(DCON)에 따라 데이터(DQ)의 반전 여부를 결정하여 이를 반전 또는 비반전시키거나, 데이터(DQ)의 마스킹 여부를 결정하여 데이터(DQ)가 메모리 셀 어레이(1010)에 기록되지 않도록 할 수 있다.
도 11은 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 기록 회로 어레이에 대한 개략적인 블록도를 도시한다.
도 11을 참조하면, 기록 회로 어레이(1100)가 도시된다. 기록 회로 어레이(1100)는 도 2의 판독/기록 회로(R/W CIRCUIT) 중 기록 회로 부분에 대응할 수 있다. 또한, 기록 회로 어레이(1100)는 도 4의 판독/기록 회로 어레이(R/W CIRCUIT Array) 중 기록 회로 어레이 부분에 대응할 수 있다.
기록 회로 어레이(1100)는 복수의 기록 회로들(WRC0-WRC7)을 포함한다. 도 11에서는 하나의 기록 회로 어레이(1100)가 8개의 기록 회로들(WRC0-WRC7)을 포함하는 것으로 도시되어 있지만, 이는 예시적이며, 8보다 적은 개수 또는 8보다 많은 개수의 기록 회로들이 하나의 기록 회로 어레이(1100)에 포함될 수도 있다. 도 11에 도시된 바와 같이, 각각의 기록 회로(WRC0-WRC7)는 하나의 인버터 회로(INV0-INV7)와 하나의 기록 구동 회로(WR DRV0-WR DRV7)를 포함할 수 있다. 아래의 설명에서, 기록 회로(WRC)는 8개의 기록 회로들(WRC0-WRC7) 중 임의의 하나를 지칭하기 위해 사용되며, 이와 같은 방식으로, 인버터 회로(INV)와 기록 구동 회로(WR DRV)도 기록 회로(WRC)에 포함되는 인버터 회로들(INV0-INV7) 중 임의의 하나와 기록 구동 회로들(WR DRV0-WR DRV7) 중 임의의 하나를 지칭하기 위해 사용된다. 도 11에 도시된 기록 회로(WRC)는 도 6의 기록 회로(600)에 대응할 수 있다.
도 11에 도시된 바와 같이, 기록 회로 어레이(1100)에는 복수의 기록 구동 회로들(WR DRV0-WR DRV7)이 포함될 수 있다. 또한, 기록 회로 어레이(1100)에는 복수의 기록 구동 회로들(WR DRV0-WR DRV7)에 일대일로 대응되는 복수의 인버터 회로들(INV0-INV7)이 포함될 수 있다.
기록 회로들(WRC0-WRC7)의 인버터 회로들(INV0-INV7)은 각각 데이터들(DATA0-DATA7)을 수신하고, 공통된 반전 제어 신호(SINV)에 따라 데이터들(DATA0-DATA7)을 반전 또는 비반전한다. 기록 회로들(WRC0-WRC7)의 기록 구동 회로들(WR DRV0-WR DRV7)은 인버터 회로들(INV0-INV7)의 출력에 따라 글로벌 입출력 쌍들(GIO0-GIO7, GIOB0-GIOB7)을 각각 구동한다.
반전 제어 신호(SINV)는 인버터 회로들(INV0-INV7) 모두에 공통으로 제공된다. 반전 제어 신호(SINV)는 기록 회로 어레이(1100)의 외부에서 생성될 수 있다. 예컨대, 반전 제어 신호(SINV)는 도 1의 타이밍 레지스터(102)에서 내부 제어 신호(LDCON)의 형태로 생성될 수 있다.
도 12는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 기록 회로 어레이에 대한 개략적인 블록도를 도시한다.
도 12를 참조하면, 기록 회로 어레이(1200)가 도시된다. 기록 회로 어레이(1200)는 도 2의 판독/기록 회로(R/W CIRCUIT) 중 기록 회로 부분에 대응할 수 있다. 또한, 기록 회로 어레이(1100)는 도 4의 판독/기록 회로 어레이(R/W CIRCUIT Array) 중 기록 회로 어레이 부분에 대응할 수 있다.
기록 회로 어레이(1200)는 인버터 회로들(INV0-INV7), 기록 구동 회로들(WR DRV0-WR DRV7) 및 제어 신호 생성 회로들(CTRL SIG GEN0- CTRL SIG GEN7)을 각각 포함하는 복수의 기록 회로들(WRC0-WRC7)을 포함한다. 도 12에 도시된 바와 같이, 기록 회로 어레이(1200)에는 복수의 기록 구동 회로들(WR DRV0-WR DRV7)과 복수의 기록 구동 회로들(WR DRV0-WR DRV7)에 일대일로 대응되는 복수의 인버터 회로들(INV0-INV7), 및 복수의 기록 구동 회로들(WR DRV0-WR DRV7)에 일대일로 대응되는 복수의 제어 신호 생성 회로들(CTRL SIG GEN0- CTRL SIG GEN7)이 포함될 수 있다. 도 12에 도시된 기록 회로(WRC)는 도 7의 기록 회로(700)에 대응할 수 있다.
기록 회로들(WRC0-WRC7)의 제어 신호 생성 회로들(CTRL SIG GEN0- CTRL SIG GEN7)은 제어 신호(DCON)를 수신하고 선택 신호(SEL)를 기초로 반전 제어 신호들(SINV)을 각각 생성할 수 있다. 기록 회로들(WRC0-WRC7)의 인버터 회로들(INV0-INV7)은 각각 데이터들(DATA0-DATA7)을 수신하고, 반전 제어 신호들(SINV)에 따라 데이터들(DATA0-DATA7)을 반전 또는 비반전한다. 기록 회로들(WRC0-WRC7)의 기록 구동 회로들(WR DRV0-WR DRV7)은 인버터 회로들(INV0-INV7)의 출력에 따라 글로벌 입출력 쌍들(GIO0-GIO7, GIOB0-GIOB7)을 각각 구동한다.
반전 제어 신호들(SINV)는 복수의 제어 신호 생성 회로들(CTRL SIG GEN0- CTRL SIG GEN7)에 의해 생성되었지만, 이들은 모두 동일한 제어 신호(DCON)와 동일한 선택 신호(SEL)를 이용하여 생성되기 때문에, 서로 동일하다. 그러나, 제어 신호 생성 회로들(CTRL SIG GEN0- CTRL SIG GEN7)이 기록 구동 회로들(WR DRV0-WR DRV7)에 일대일로 대응되도록 배치됨으로써, 회로 설계를 간단하게 할 수 있으며, 제어 신호 생성에 소요되는 시간을 극히 짧게 할 수 있다.
도 12에서는 제어 신호 생성 회로들(CTRL SIG GEN0- CTRL SIG GEN7)이 기록 구동 회로들(WR DRV0-WR DRV7)에 일대일로 대응되도록 배치되는 것으로 도시되어 있지만, 기록 회로 어레이(1100) 내에 오직 하나의 제어 신호 생성 회로(CTRL SIG GEN)만이 존재할 수도 있다. 이 경우, 제어 신호 생성 회로(CTRL SIG GEN)는 반전 제어 신호를 생성하고, 생성된 반전 제어 신호를 기록 회로 어레이(1100) 내의 모든 인버터 회로들(INV0-INV7)에게 제공할 수 있다.
도 13은 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 기록 회로 어레이에 대한 개략적인 블록도를 도시한다.
도 13을 참조하면, 기록 회로 어레이(1300)가 도시된다. 기록 회로 어레이(1300)는 인버터 회로들(INV0-INV7), 데이터 마스킹 회로들(MASK0-MASK7), 기록 구동 회로들(WR DRV0-WR DRV7) 및 제어 신호 생성 회로들(CTRL SIG GEN0- CTRL SIG GEN7)을 각각 포함하는 복수의 기록 회로들(WRC0-WRC7)을 포함한다. 도 13에 도시된 바와 같이, 인버터 회로들(INV0-INV7)과 제어 신호 생성 회로들(CTRL SIG GEN0- CTRL SIG GEN7)뿐만 아니라 데이터 마스킹 회로들(MASK0-MASK7)도 기록 구동 회로들(WR DRV0-WR DRV7)과 일대일로 배치될 수 있다.
도 13에 도시된 기록 회로(WRC)는 도 8의 기록 회로(800)에 대응할 수 있다. 도 8에서는 제어 신호 생성 회로(CTRL SIG GEN)로부터 제공되는 반전 제어 신호(SINV)와 마스킹 제어 신호(SDM)가 도시되어 있지만, 도 13에서는 이러한 제어 신호들이 지면 공간 상의 제약으로 인하여 표시하지 않았다. 그러나, 당업자들은 도 8의 기록 회로(800)를 참조함으로써, 도 13에 도시된 기록 회로(WRC)의 제어 신호 생성 회로(CTRL SIG GEN) 및 이로부터 생성되는 제어 신호들을 이해할 것이다.
기록 회로들(WRC0-WRC7)의 제어 신호 생성 회로들(CTRL SIG GEN0- CTRL SIG GEN7)은 제어 신호(DCON)를 수신하고, 선택 신호(SEL)를 기초로 반전 제어 신호들(SINV)(도 8 참조)과 마스킹 제어 신호들(SDM)(도 8 참조)을 각각 생성할 수 있다. 기록 회로들(WRC0-WRC7)의 인버터 회로들(INV0-INV7)은 각각 데이터들(DATA0-DATA7)을 수신하고, 반전 제어 신호들(SINV)에 따라 데이터들(DATA0-DATA7)을 반전 또는 비반전한다. 또한, 기록 회로들(WRC0-WRC7)의 데이터 마스킹 회로들(MASK0-MASK7)은 내부 기록 인에이블 신호(LWE)를 수신하고, 마스킹 제어 신호들(SDM)에 따라 내부 기록 인에이블 신호(LWE')를 생성한다. 기록 회로들(WRC0-WRC7)의 기록 구동 회로들(WR DRV0-WR DRV7)은 내부 기록 인에이블 신호(LWE')에 의해 제어되고, 인버터 회로들(INV0-INV7)로부터 출력되는 데이터(DATA0'-DATA7')에 따라 글로벌 입출력 쌍들(GIO0-GIO7, GIOB0-GIOB7)을 각각 구동한다.
도 13에서는 제어 신호 생성 회로들(CTRL SIG GEN0- CTRL SIG GEN7) 및 데이터 마스킹 회로들(MASK0-MASK7)이 기록 구동 회로들(WR DRV0-WR DRV7)에 일대일로 대응되도록 배치되는 것으로 도시되어 있지만, 기록 회로 어레이(1100) 내에 오직 하나의 제어 신호 생성 회로(CTRL SIG GEN)와 오직 하나의 데이터 마스킹 회로(MASK)만이 존재할 수도 있다. 이 경우, 제어 신호 생성 회로(CTRL SIG GEN)는 반전 제어 신호를 생성하고, 생성된 반전 제어 신호를 기록 회로 어레이(1100) 내의 모든 인버터 회로들(INV0-INV7)에게 제공할 수 있다. 또한, 회로 설계에 따라서, 제어 신호 생성 회로(STRL SIG GEN)는 마스킹 제어 신호를 생성하고, 데이터 마스킹 회로(MASK)는 상기 마스킹 제어 신호를 이용하여 내부 기록 인에이블 신호(LWE')를 생성하고, 이 내부 기록 인에이블 신호(LWE')를 기록 회로 어레이(1100) 내의 모든 기록 구동 회로들(WR DRV0-WR DRV7)에 제공할 수도 있다.
도 14a 내지 도 14e는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치의 개략적인 아키텍처들을 예시적으로 도시한다.
도 14a을 참조하면, 셀/코어 영역들(CC1-CC4)과 주변 영역(PERI)이 한정된 반도체 메모리 장치(1400a)가 도시된다. 셀/코어 영역들(CC1-CC4)은 반도체 메모리 장치(1400a) 내에 2행 2열로 배치되고, 주변 영역(PERI)에 의해 둘러싸여 있다. 또한, 각각의 셀/코어 영역(CC1-CC4) 내에 2개의 메모리 뱅크들(BANK0-BANK7)이 배치된다. 그러나, 이러한 배치는 예시적이며, 하나의 메모리 뱅크가 하나의 셀/코어 영역 내에 포함되도록 배치될 수도 있다. 이 경우, 셀/코어 영역은 8개로 구분될 수 있다.
하나의 메모리 뱅크(BANK)에 데이터를 기록하기 위해, 복수의 기록 회로들(WRC)이 요구될 수 있다. 기록 회로들(WRC)은 데이터를 기록할 메모리 뱅크(BANK)의 상부 또는 하부에 배치될 수 있다. 구체적으로, 셀/코어 영역들(CC1-CC2) 내의 기록 회로들(WRC)은 메모리 뱅크(BANK)의 하부에 배치되고, 셀/코어 영역들(CC3-CC4) 내의 기록 회로들(WRC)은 메모리 뱅크(BANK)의 상부에 배치될 수 있다. 셀/코어 영역들(CC1-CC2) 내의 기록 회로들(WRC)과 셀/코어 영역들(CC3-CC4) 내의 기록 회로들(WRC) 사이의 주변 영역(PERI)에는 데이터 버스가 지나갈 수 있다. 기록 회로들(WRC)은 실질적으로 동일 간격으로 이격되고, 수평 방향(예컨대, 워드라인 방향)으로 배치될 수 있다.
도 14a에는 하나의 메모리 뱅크(BANK)마다 8개의 기록 회로들(WRC)이 배치되어 있지만, 이는 예시적이며, 더 많거나 적은 개수의 기록 회로(WRC)가 배치될 수도 있다.
기록 회로들(WRC)은 도 6 내지 도 8, 및 도 11 내지 도 13에 도시되는 기록 회로에 대응될 수 있다. 도 4를 참조로 앞에서 설명한 바와 같이, 기록 회로들(WRC)은 주변 영역(PERI)에 배치되는 데이터 버스로부터 데이터를 수신하고, 상기 데이터에 대응하여 셀/코어 영역들(CC1-CC4)에 배치되는 글로벌 입출력 라인 쌍을 구동할 수 있다. 도 14a에 도시된 바와 같이, 기록 회로들(WRC)은 셀/코어 영역들(CC1-CC4) 내에 배치된다.
도 14b을 참조하면, 반도체 메모리 장치(1400b)는 도 14a에 도시된 반도체 메모리 장치(1400a)와 실질적으로 유사하지만, 기록 회로들(WRC)의 위치가 다르다. 유사한 부분에 대한 설명은 생략하고, 차이가 나는 부분을 중심으로 설명한다.
도 14b에 도시된 바와 같이, 기록 회로들(WRC)은 메모리 뱅크들(BANK0-BANK7)에 상응하여 배치되지만, 메모리 뱅크들(BANK0-BANK7)과 주변 영역(PERI) 사이에 셀/코어 영역들(CC1-CC4) 내에 밀집하여 배치될 수 있다. 이러한 차이는 회로 배선 설계 및 입출력 배선의 계층에 따라 달라질 수 있는 것이다.
도 14c을 참조하면, 반도체 메모리 장치(1400c)는 도 14a에 도시된 반도체 메모리 장치(1400a)와 실질적으로 유사하지만, 기록 회로들(WRC)의 위치가 다르다. 유사한 부분에 대한 설명은 생략하고, 차이가 나는 부분을 중심으로 설명한다.
도 14c에 도시된 바와 같이, 기록 회로들(WRC)은 메모리 뱅크들(BANK0-BANK7)에 상응하여 배치되지만, 메모리 뱅크들(BANK0-BANK7)과 반도체 메모리 장치(1400c)의 에지 사이에 셀/코어 영역들(CC1-CC4) 내에 서로 이격하여 배치될 수 있다. 예컨대, 관통 실리콘 비아(Through Silicon Via) 기술을 채용할 경우, 관통 실리콘 비아의 위치는 반도체 메모리 장치(1400c)의 에지에 위치할 수 있으며, 이 경우, 기록 회로들(WRC)이 메모리 뱅크들(BANK0-BANK7)과 반도체 메모리 장치(1400c)의 에지 사이에 위치하는 것이 효율적일 수 있다.
도 14d를 참조하면, 반도체 메모리 장치(1400d)는 도 14a에 도시된 반도체 메모리 장치(1400a)와 실질적으로 유사하지만, 기록 회로들(WRC)의 위치가 다르다. 유사한 부분에 대한 설명은 생략하고, 차이가 나는 부분을 중심으로 설명한다.
도 14d에 도시된 바와 같이, 셀/코어 영역(CC) 내의 기록 회로들(WRC)은 상기 셀/코어 영역(CC) 내의 메모리 뱅크들(BANK) 사이에 배치될 수 있다. 즉, 셀/코어 영역(CC1) 내의 기록 회로들(WRC)은 셀/코어 영역(CC1) 내의 메모리 뱅크들(BANK0, BANK1) 사이에 수직 방향(예컨대, 비트라인 방향)으로 배치될 수 있다.
도 14e를 참조하면, 반도체 메모리 장치(1400e)는 도 14a에 도시된 반도체 메모리 장치(1400a)와 실질적으로 유사하지만, 기록 회로들(WRC)의 위치가 다르다. 유사한 부분에 대한 설명은 생략하고, 차이가 나는 부분을 중심으로 설명한다.
도 14e에 도시된 바와 같이, 셀/코어 영역(CC) 내의 기록 회로들(WRC)은 상기 셀/코어 영역(CC) 내의 메모리 뱅크들(BANK)의 바깥 쪽에 배치될 수 있다. 즉, 셀/코어 영역(CC1) 내의 기록 회로들(WRC)은 셀/코어 영역(CC1) 내의 메모리 뱅크들(BANK0, BANK1)의 바깥 쪽에 수직 방향(예컨대, 비트라인 방향)으로 배치될 수 있다.
도 16은 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치들을 적층하여 구성한 반도체 메모리 패키지의 단면도를 예시적으로 도시한다.
도 16을 참조하면, 반도체 메모리 패키지(1600)는 제1 반도체 메모리 장치(1610), 제1 반도체 메모리 장치(1610) 상에 적층된 제2 반도체 메모리 장치(1620), 및 제2 반도체 메모리 장치(1620) 상에 적층된 제3 반도체 메모리 장치(1630)를 포함한다. 반도체 메모리 패키지(1600)는 3개의 반도체 메모리 장치(1610, 1620, 1630)를 포함하는 것으로 도시되어 있지만, 적층되는 반도체 메모리 장치들의 개수는 본 발명을 한정하지 않는다. 도 16에 도시된 반도체 메모리 패키지는 오로지 예시적으로 제시된다.
제1 내지 제3 반도체 메모리 장치들(1610, 1620, 1630) 중 적어도 하나는 앞에서 설명된 반도체 메모리 장치들 중 어느 하나를 포함할 수 있다.
제1 반도체 메모리 장치(1610)는 외부 장치와 접속하기 위한 범프(1612), 제1 반도체 메모리 장치(1610) 상에 범프(1612)를 지지하기 위한 하부 패드(1614), 하부 패드(1614)와 연결되고 제1 반도체 메모리 장치(1610)를 관통하는 관통 실리콘 비아(1616), 및 관통 실리콘 비아(1616)와 연결되고 제2 반도체 메모리 장치(1620)와 같은 외부 장치와 접속하기 위한 상부 패드(1618)를 포함할 수 있다.
제2 반도체 메모리 장치(1620)는 제1 반도체 메모리 장치(1610)와 같은 외부 장치와 접속하기 위한 범프(1622), 제2 반도체 메모리 장치(1620) 상에 범프(1622)를 지지하기 위한 하부 패드(1624), 하부 패드(1624)와 연결되고 제2 반도체 메모리 장치(1620)를 관통하는 관통 실리콘 비아(1626), 및 관통 실리콘 비아(1626)와 연결되고 제3 반도체 메모리 장치(1630)와 같은 외부 장치와 접속하기 위한 상부 패드(1628)를 포함할 수 있다.
제3 반도체 메모리 장치(1630)는 제2 반도체 메모리 장치(1620)와 같은 외부 장치와 접속하기 위한 범프(1632), 및 제3 반도체 메모리 장치(1630) 상에 범프(1632)를 지지하기 위한 하부 패드(1634)를 포함할 수 있다.
위에 언급된 범프들(1612, 1622, 1632), 하부 패드들(1614, 1624, 1634), 관통 실리콘 비아들(1616, 1626) 및 상부 패드들(1618, 1628)은 본 발명의 반도체 메모리 장치에 입력되는 데이터들 및 제어 신호가 입력되는 전송 경로를 제공할 수 있다. 또한, 제1 내지 제3 반도체 메모리 장치들(1610, 1620, 1630) 간의 데이터 전송도 범프들(1612, 1622, 1632), 하부 패드들(1614, 1624, 1634), 관통 실리콘 비아들(1616, 1626) 및 상부 패드들(1618, 1628)을 이용하여 이루어질 수 있다.
도 17은 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치를 포함하는 전자 시스템의 응용 예를 도시한 블록도이다.
도 17을 참조하면, 전자 시스템(1700)은 입력 장치(1710), 출력 장치(1720), 프로세서 장치(1730) 및 반도체 메모리 장치(1740)를 포함한다. 프로세서 장치(1730)는 각각 해당하는 인터페이스를 통해서 입력 장치(1710), 출력 장치(1720) 및 반도체 메모리 장치(1740)를 제어할 수 있다. 프로세서 장치(1730)는 적어도 하나의 마이크로 프로세서, 디지털 신호 프로세서, 마이크로 콘트롤러, 그리고 이들과 유사한 기능을 수행할 수 있는 집적 회로들 중에서 적어도 어느 하나를 포함할 수 있다. 입력 장치(1710)는 키보드, 마우스, 키패드, 터치 스크린, 스캐너 등으로부터 선택되는 적어도 하나를 포함할 수 있고, 출력 장치(1720)는 모니터, 스피커, 프린터, 표시 장치(display device) 등으로부터 선택되는 적어도 하나를 포함할 수 있다.
반도체 메모리 장치(1740)는 앞에서 설명된 다양한 실시예들에 따른 반도체 메모리 장치를 포함할 수 있다. 반도체 메모리 장치(1740)는 복수의 메모리 뱅크들이 위치하는 제1 영역과 입력 데이터 신호가 입력되는 데이터 단자가 위치하는 제2 영역으로 구분될 수 있다. 반도체 메모리 장치(1740)는 상기 입력 데이터 신호의 반전 여부를 나타내는 반전 제어 신호에 응답하여 상기 입력 데이터 신호를 반전 또는 비반전하여 상기 복수의 메모리 뱅크들 중 대응하는 메모리 뱅크에 제공하도록 구성되는 반전 회로를 포함할 수 있다. 이 때, 상기 복수의 메모리 뱅크들의 각각마다 적어도 하나의 상기 반전 회로가 배치될 수 있다.
또한, 반도체 메모리 장치(1740)는 메모리 셀 어레이를 각각 포함하는 복수의 메모리 뱅크들, 입력 데이터 신호가 입력되는 데이터 단자, 상기 입력 데이터 신호의 반전 여부를 나타내는 반전 제어 신호에 응답하여 상기 입력 데이터 신호를 반전 또는 비반전하여 원 데이터 신호로서 출력하도록 구성되는 반전 회로, 및 상기 원 데이터 신호에 따라, 상기 원 데이터 신호에 대응하는 데이터를 상기 메모리 셀 어레이 내에 저장하도록 입출력 라인 쌍을 구동하도록 구성되는 기록 구동 회로를 포함할 수 있다. 상기 기록 구동 회로는 상기 반전 회로와 일대일로 배치될 수 있다.
도 18은 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치가 적용된 메모리 시스템의 일 구현예를 나타내는 도면이다.
도 18를 참조하면, 메모리 시스템(1800)은 메모리 모듈(1810) 및 메모리 콘트롤러(1820)을 포함할 수 있다. 메모리 모듈(1810)은 모듈 보드(Module Board) 상에 장착되는 적어도 하나의 반도체 메모리 장치(1830)를 포함할 수 있다. 반도체 메모리 장치(1830)는 앞에서 설명된 다양한 실시예들에 따른 반도체 메모리 장치를 포함할 수 있다. 예컨대, 반도체 메모리 장치(1830)는 DRAM 칩으로 구현될 수 있다. 또한, 각각의 반도체 메모리 장치(1830)는 서로 적층된 복수의 반도체 칩들을 포함할 수 있다. 이 경우, 반도체 칩들은 적어도 하나의 마스터 칩(1831)과 적어도 하나의 슬레이브 칩(1832)을 포함할 수 있다. 서로 적층된 반도체 칩들 사이의 신호의 전달은 관통 실리콘 비아(TSV)를 통하여 수행될 수 있다.
마스터 칩(1831)과 슬레이브 칩(1832)은 앞에서 설명된 다양한 실시예들에 따른 반도체 메모리 장치를 포함할 수 있다. 반도체 메모리 장치는 복수의 메모리 뱅크들이 위치하는 제1 영역과 입력 데이터 신호가 입력되는 데이터 단자가 위치하는 제2 영역으로 구분될 수 있다. 반도체 메모리 장치는 상기 입력 데이터 신호의 반전 여부를 나타내는 반전 제어 신호에 응답하여 상기 입력 데이터 신호를 반전 또는 비반전하여 상기 복수의 메모리 뱅크들 중 대응하는 메모리 뱅크에 제공하도록 구성되는 반전 회로를 포함할 수 있다. 이 때, 상기 복수의 메모리 뱅크들의 각각마다 적어도 하나의 상기 반전 회로가 배치될 수 있다.
또한, 반도체 메모리 장치는 메모리 셀 어레이를 각각 포함하는 복수의 메모리 뱅크들, 입력 데이터 신호가 입력되는 데이터 단자, 상기 입력 데이터 신호의 반전 여부를 나타내는 반전 제어 신호에 응답하여 상기 입력 데이터 신호를 반전 또는 비반전하여 원 데이터 신호로서 출력하도록 구성되는 반전 회로, 및 상기 원 데이터 신호에 따라, 상기 원 데이터 신호에 대응하는 데이터를 상기 메모리 셀 어레이 내에 저장하도록 입출력 라인 쌍을 구동하도록 구성되는 기록 구동 회로를 포함할 수 있다. 상기 기록 구동 회로는 상기 반전 회로와 일대일로 배치될 수 있다.
메모리 모듈(1810)은 시스템 버스를 통해 메모리 콘트롤러(1820)와 통신할 수 있다. 시스템 버스를 통하며 데이터(DQ), 커맨드/어드레스(CMD/ADD) 및 클록 신호(CLK) 등이 메모리 모듈(1810)과 메모리 콘트롤러(1820) 사이에서 송수신될 수 있다.
도 19는 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리 시스템이 장착된 컴퓨팅 시스템을 나타내는 블록도이다.
도 19를 참조하면, 모바일 기기나 데스크 탑 컴퓨터와 같은 컴퓨팅 시스템(1900)에 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리 시스템이 램(1920)으로서 장착될 수 있다. 램(1920)으로 장착되는 반도체 메모리 장치는 앞서 설명되었던 다수의 실시예들 중 어느 하나가 적용될 수 있다. 예컨대, 램(1920)은 앞선 실시예들 중 반도체 메모리 장치가 적용될 수 있으며, 또는 메모리 모듈 형태로 적용될 수도 있다. 또한, 램(1920)은 반도체 메모리 장치와 메모리 콘트롤러를 포함하는 개념일 수 있다.
본 발명의 일 실시예에 따른 컴퓨팅 시스템(1900)은 중앙처리 장치(1910), 램(1920), 유저 인터페이스(1930)와 불휘발성 메모리(1940)를 포함하며, 이들 구성요소는 각각 버스(1950)에 전기적으로 연결되어 있다. 불휘발성 메모리(1940)는 SSD나 HDD와 같은 대용량 저장 장치가 사용될 수 있다.
컴퓨팅 시스템(1900)에서, 램(1920)은, 본 발명의 다양한 실시예들에 따른 반도체 메모리 장치를 포함할 수 있다. 반도체 메모리 장치는 복수의 메모리 뱅크들이 위치하는 제1 영역과 입력 데이터 신호가 입력되는 데이터 단자가 위치하는 제2 영역으로 구분될 수 있다. 반도체 메모리 장치는 상기 입력 데이터 신호의 반전 여부를 나타내는 반전 제어 신호에 응답하여 상기 입력 데이터 신호를 반전 또는 비반전하여 상기 복수의 메모리 뱅크들 중 대응하는 메모리 뱅크에 제공하도록 구성되는 반전 회로를 포함할 수 있다. 이 때, 상기 복수의 메모리 뱅크들의 각각마다 적어도 하나의 상기 반전 회로가 배치될 수 있다.
또한, 반도체 메모리 장치는 메모리 셀 어레이를 각각 포함하는 복수의 메모리 뱅크들, 입력 데이터 신호가 입력되는 데이터 단자, 상기 입력 데이터 신호의 반전 여부를 나타내는 반전 제어 신호에 응답하여 상기 입력 데이터 신호를 반전 또는 비반전하여 원 데이터 신호로서 출력하도록 구성되는 반전 회로, 및 상기 원 데이터 신호에 따라, 상기 원 데이터 신호에 대응하는 데이터를 상기 메모리 셀 어레이 내에 저장하도록 입출력 라인 쌍을 구동하도록 구성되는 기록 구동 회로를 포함할 수 있다. 상기 기록 구동 회로는 상기 반전 회로와 일대일로 배치될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
600, 700, 800: 기록 회로
610, 710, 810, 910: 반전 회로
620, 720, 820, 920: 기록 구동 회로
730, 830, 930: 제어 신호 생성 회로
740, 840, 940: 모드 레지스터
850, 950: 데이터 마스킹 회로
1000: 반도체 메모리 장치
1001: 반도체 기판
1010: 메모리 셀 어레이
1020: 기록 회로
1030: 모드 레지스터
1040: 제1 버퍼
1050: 제2 버퍼
1100, 1200, 1300: 기록 회로 어레이

Claims (24)

  1. 복수의 메모리 뱅크들이 위치하는 제1 영역;
    입력 데이터 신호가 입력되는 데이터 단자가 위치하는 제2 영역; 및
    상기 입력 데이터 신호의 반전 여부를 나타내는 반전 제어 신호에 응답하여 상기 입력 데이터 신호를 반전 또는 비반전하여 출력하도록 구성되는 반전 회로를 포함하고,
    상기 복수의 메모리 뱅크들의 각각마다 적어도 하나의 상기 반전 회로가 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1 항에 있어서,
    상기 반전 회로는 상기 제2 영역에 인접하게 상기 제1 영역 내에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1 항에 있어서,
    상기 제2 영역에 위치하고, 입력 제어 신호가 입력되는 제어 단자; 및
    모드 레지스트 셋팅 신호에 따라, 상기 입력 제어 신호를 기초로 상기 반전 제어 신호를 생성하도록 구성되는 제어 신호 생성 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치
  4. 제3 항에 있어서,
    상기 제어 신호 생성 회로는 상기 모드 레지스트 셋팅 신호에 따라, 상기 입력 제어 신호와 동일한 상기 반전 제어 신호를 상기 반전 회로에 제공하거나, 상기 입력 데이터 신호가 상기 반전 회로에서 비반전되도록 비활성화 신호를 상기 반전 제어 신호로서 상기 반전 회로에 제공하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제3 항에 있어서,
    상기 복수의 메모리 뱅크들의 각각마다 적어도 하나의 상기 제어 신호 생성 회로가 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제3 항에 있어서,
    상기 제어 신호 생성 회로는 상기 모드 레지스트 셋팅 신호에 따라, 상기 입력 제어 신호를 기초로 마스킹 제어 신호를 더 생성하도록 구성되고,
    상기 마스킹 제어 신호에 응답하여, 상기 입력 데이터 신호에 대응하는 데이터가 상기 복수의 메모리 뱅크들에 기록되지 않도록 구성되는 데이터 마스킹 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6 항에 있어서,
    상기 제어 신호 생성 회로는 상기 모드 레지스트 셋팅 신호에 따라, 상기 입력 제어 신호와 동일한 상기 마스킹 제어 신호를 상기 데이터 마스킹 회로에 제공하거나, 상기 입력 데이터 신호가 마스킹되지 않도록 비활성화 신호를 상기 마스킹 제어 신호로서 상기 데이터 마스킹 회로에 제공하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제6 항에 있어서,
    상기 제어 신호 생성 회로는 상기 모드 레지스트 셋팅 신호에 따라, 상기 반전 회로에 상기 입력 제어 신호와 동일한 상기 반전 제어 신호를 제공하고 상기 데이터 마스킹 회로에 상기 입력 데이터 신호가 마스킹되지 않도록 비활성화 신호를 상기 마스킹 제어 신호로서 제공하거나, 상기 반전 회로에 상기 입력 데이터 신호가 비반전되도록 비활성화 신호를 상기 반전 제어 신호로서 제공하고 상기 데이터 마스킹 회로에 상기 입력 제어 신호와 동일한 상기 마스킹 제어 신호를 제공하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제6 항에 있어서,
    상기 복수의 메모리 뱅크들의 각각마다 적어도 하나의 데이터 마스킹 회로가 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제1 항에 있어서,
    상기 복수의 메모리 뱅크들의 각각은 로우 방향과 컬럼 방향으로 배열된 메모리 서브 블록들을 포함하고, 한 컬럼의 메모리 서브 블록마다 하나의 상기 반전 회로가 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제1 항에 있어서,
    상기 복수의 메모리 뱅크들은 복수의 메모리 셀들을 포함하고, 상기 복수의 메모리 셀들의 각각은 스위칭 소자 및 커패시터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제1 항에 있어서,
    상기 복수의 메모리 뱅크들은 복수의 메모리 셀들을 포함하고, 상기 복수의 메모리 셀들의 각각은 스위칭 소자 및 자기터널접합 구조를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 메모리 셀 어레이를 각각 포함하는 복수의 메모리 뱅크들;
    제1 데이터 신호가 입력되는 데이터 단자;
    상기 제1 데이터 신호의 반전 여부를 나타내는 반전 제어 신호에 응답하여 상기 제1 데이터 신호를 반전 또는 비반전하여 제2 데이터 신호로서 출력하도록 구성되는 반전 회로; 및
    상기 제2 데이터 신호에 대응하는 데이터가 상기 메모리 셀 어레이에 기록되도록, 상기 제2 데이터 신호에 따라 상기 입출력 라인을 구동하고, 상기 반전 회로와 일대일로 배치되는 기록 구동 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제13 항에 있어서,
    입력 제어 신호가 입력되는 제어 단자; 및
    모드 레지스트 셋팅 신호에 따라, 상기 입력 제어 신호를 기초로 반전 제어 신호를 생성하도록 구성되는 제어 신호 생성 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제14 항에 있어서,
    상기 반전 제어 신호는 상기 입력 제어 신호와 동일한 신호인 것을 특징으로 하는 반도체 메모리 장치.
  16. 제14 항에 있어서,
    상기 제어 신호 생성 회로는 상기 기록 구동 회로와 일대일로 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제14 항에 있어서,
    상기 제어 신호 생성 회로는 상기 모드 레지스트 셋팅 신호에 따라, 상기 입력 제어 신호를 기초로 마스킹 제어 신호를 더 생성하도록 구성되고,
    상기 마스킹 제어 신호에 응답하여, 상기 제1 데이터 신호에 대응하는 데이터가 상기 복수의 메모리 뱅크들에 기록되지 않도록 구성되는 데이터 마스킹 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제17 항에 있어서,
    상기 입력 제어 신호는 상기 제1 데이터 신호의 반전 여부를 나타내는 상기 반전 제어 신호이거나 상기 제1 데이터 신호의 마스킹 여부를 나타내는 상기 마스킹 제어 신호인 것을 특징으로 하는 반도체 메모리 장치.
  19. 제17 항에 있어서,
    상기 입력 제어 신호는 상기 제1 데이터 신호의 반전 여부를 나타내는 데이터 반전 신호이고, 상기 반전 제어 신호는 상기 입력 제어 신호와 동일한 신호이고, 상기 마스킹 제어 신호는 상기 제1 데이터 신호가 마스킹되지 않도록 하기 위한 비활성화 신호인 것을 특징으로 하는 반도체 메모리 장치.
  20. 제17 항에 있어서,
    상기 입력 제어 신호는 상기 제1 데이터 신호의 마스킹 여부를 나타내는 마스킹 제어 신호이고, 상기 반전 제어 신호는 상기 제1 데이터 신호가 반전되지 않도록 하기 위한 비활성화 신호이고, 상기 마스킹 제어 신호는 상기 입력 제어 신호와 동일한 신호인 것을 특징으로 하는 반도체 메모리 장치.
  21. 제17 항에 있어서,
    상기 데이터 마스킹 회로는 상기 기록 구동 회로와 일대일로 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  22. 제1 칩을 포함하는 반도체 메모리 패키지로서,
    상기 제1 칩은,
    복수의 메모리 뱅크들이 위치하는 제1 영역;
    입력 데이터 신호가 입력되는 데이터 단자가 위치하는 제2 영역; 및
    상기 입력 데이터 신호의 반전 여부를 나타내는 반전 제어 신호에 응답하여 상기 입력 데이터 신호를 반전 또는 비반전하도록 구성되는 반전 회로를 포함하고,
    상기 복수의 메모리 뱅크들의 각각마다 적어도 하나의 상기 반전 회로가 배치되는 것을 특징으로 하는 반도체 메모리 패키지.
  23. 제22항에 있어서,
    상기 제1 칩 상에 적층된 제2 칩을 더 포함하는 것을 특징으로 하는 반도체 메모리 패키지.
  24. 제22항에 있어서,
    상기 제1 칩은 상기 제1 칩을 관통하는 관통 실리콘 비아를 더 포함하고,
    상기 관통 실리콘 비아는 상기 데이터 단자와 연결되는 것을 특징으로 하는 반도체 메모리 패키지.
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