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KR20130066396A - 질화물 반도체 소자 및 그 제조 방법 - Google Patents

질화물 반도체 소자 및 그 제조 방법 Download PDF

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KR20130066396A
KR20130066396A KR1020110133192A KR20110133192A KR20130066396A KR 20130066396 A KR20130066396 A KR 20130066396A KR 1020110133192 A KR1020110133192 A KR 1020110133192A KR 20110133192 A KR20110133192 A KR 20110133192A KR 20130066396 A KR20130066396 A KR 20130066396A
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KR
South Korea
Prior art keywords
nitride semiconductor
semiconductor layer
isolation region
semiconductor device
electrode
Prior art date
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Ceased
Application number
KR1020110133192A
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English (en)
Inventor
박영환
전우철
박기열
홍석윤
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
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Priority to JP2012037693A priority patent/JP2013123023A/ja
Priority to US13/406,123 priority patent/US8841704B2/en
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Abstract

본 발명의 질화물 반도체 소자는 기판, 상기 기판 상에 하부 질화물 반도체층과 상부 질화물 반도체층으로 이루어진 질화물 반도체층, 상기 하부 질화물 반도체층과 상부 질화물 반도체층 사이의 계면을 포함하여 형성된 아이소레이션(isolation) 영역, 상부 질화물 반도체층 상에 형성된 드레인 전극, 소스 전극, 및 게이트 전극을 포함한다.
본 발명의 질화물 반도체 소자는 하부 질화물 반도체층과 상부 질화물 반도체층 사이의 계면을 포함하여 형성된 아이소레이션 영역을 이용하여, 기생 용량과 누설 전류의 문제점을 해소하므로, 게이트 패드를 통한 스위칭 속도를 향상시킬 수 있다.

Description

질화물 반도체 소자 및 그 제조 방법{NITRIDE BASED SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 질화물 반도체 소자 및 그 제조 방법에 관한 것이다.
녹색 에너지 정책 등으로 인한 전력 소비 절감에 대한 관심이 증가하고 있으며, 이를 위해 전력변환 효율 상승은 필수 요소이다. 전력 변환에 있어 파워 스위칭 소자의 효율이 전체 전력 변환 효율을 좌우한다. 종래에 이용되는 전력소자는 실리콘(Silicon)을 이용한 파워 MOSFET 이나 IGBT가 대부분이나, 실리콘의 물성적인 한계로 인하여 소자의 효율 증가에 한계가 있다.
이를 해결하기 위해 국내특허공개 제 2007-0092482호(2007년 9월13일 공개)에 기재된 바와 같이 GaN과 같은 질화물을 기반으로 한 질화물계 전계 효과 트랜지스터를 제작하여 변환 효율을 높이려는 연구가 진행되고 있다.
질화물계 전계 효과 트랜지스터는 소위 고 전자 이동도 트랜지스터(High Electron Mobility Transistor:이하, 'HEMT'라 함) 구조를 가진다. 예컨대, 상기 HEMT 구조의 반도체 소자는 국내공개특허공보 제 2007-0092482호에 기재된 바와 같이, 베이스 기판, 상기 베이스 기판 상에 형성된 질화물계 반도체층, 그리고 상기 반도체층 상에 배치된 소스 패드 및 드레인 패드, 그리고 상기 소스 전극과 상기 드레인 전극 사이의 상기 반도체층 상에 배치된 게이트 패드를 구비한다. 이와 같은 반도체 소자는 상기 반도체층 내부에 전류의 이동 경로로 사용되는 2차원 전자 가스(2-Dimensional Electron Gas: 2DEG)가 생성될 수 있다.
그러나, 상기와 같은 구조의 질화물계 전계 효과 트랜지스터는 액티브 영역(active region)에 직접적으로 사용되지 않는 패드 영역이 넓게 형성된다. 이에 따라 패드 영역에서 발생하는 기생 용량(parasitic capacitance)에 의하여, 스위칭 속도가 느려지거나, 또는 원하지 않는 누설 전류(leakage current)가 발생하는 문제점이 있다.
본 발명의 목적은 상기의 문제점을 해소하기 위해 기생 용량과 누설 전류의 발생을 방지할 수 있는 질화물 반도체 소자를 제공하는 데 있다.
본 발명의 다른 목적은 상기 목적을 달성할 수 있는 질화물 반도체 소자의 제조 방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 질화물 반도체 소자는 기판; 상기 기판 상에 하부 질화물 반도체층과 상부 질화물 반도체층으로 이루어진 질화물 반도체층; 상기 하부 질화물 반도체층과 상부 질화물 반도체층 사이의 계면을 포함하여 형성된 아이소레이션(isolation) 영역; 상부 질화물 반도체층 상에 형성된 드레인 전극, 소스 전극, 및 게이트 전극을 포함한다.
본 발명의 질화물 반도체 소자는 상기 기판과 하부 질화물 반도체층 사이에 버퍼층을 더 포함한다.
본 발명의 질화물 반도체 소자에서 상기 아이소레이션 영역은 상기 드레인 전극의 하부, 상기 소스 전극의 하부, 및 상기 게이트 전극의 게이트 패드 하부에 구비된다.
본 발명의 질화물 반도체 소자에서 상기 아이소레이션 영역은 불활성 원소가 주입(implantation)된 영역으로 이루어진다.
본 발명의 질화물 반도체 소자에서 상기 아이소레이션 영역은 상기 드레인 전극, 소스 전극, 및 상기 게이트 전극의 게이트 패드 하부에 대해 상기 하부 질화물 반도체층과 상부 질화물 반도체층 사이의 계면을 포함하여, 상기 드레인 전극, 소스 전극, 및 상기 게이트 전극의 게이트 패드 하부에 닿도록 구비된다.
또한, 본 발명에 따른 질화물 반도체 소자의 제조 방법은 기판을 마련하는 단계; 기판 상에 하부 질화물 반도체층과 상부 질화물 반도체층을 순차적으로 적층 형성하는 단계; 상기 하부 질화물 반도체층과 상부 질화물 반도체층 사이의 계면 영역을 포함하는 아이소레이션 영역을 형성하는 단계; 및 상기 상부 질화물 반도체층 상에 드레인 전극, 소스 전극, 및 게이트 전극을 형성하는 단계;를 포함한다.
본 발명에 따른 질화물 반도체 소자의 제조 방법에서 상기 아이소레이션 영역을 형성하는 단계는 상기 상부 질화물 반도체층의 상부면에 상기 아이소레이션 영역에 해당하는 영역을 노출하는 포토레지스트 패턴을 형성하는 단계; 및 상기 포토레지스트 패턴을 이용하여 상기 아이소레이션 영역에 해당하는 영역에 불활성 원소를 이온 주입하는 단계;를 더 포함한다.
본 발명에 따른 질화물 반도체 소자의 제조 방법에서 상기 아이소레이션 영역을 형성하는 단계는 상기 상부 질화물 반도체층의 상부면에 상기 아이소레이션 영역에 해당하는 영역을 노출하는 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 이용하여 불활성 원소를 이온 주입하는 단계; 및 상기 주입된 불활성 원소에 대한 열확산 공정으로 상기 드레인 전극, 소스 전극, 및 상기 게이트 전극의 게이트 패드 하부에서 상기 계면을 포함하여 상기 상부 질화물 반도체층의 상부면까지 상기 아이소레이션 영역을 형성하는 단계;를 더 포함한다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고, 사전적인 의미로 해석되어서는 아니 되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
본 발명의 질화물 반도체 소자는 하부 질화물 반도체층과 상부 질화물 반도체층 사이의 계면을 포함하여 형성된 아이소레이션 영역을 이용하여, 기생 용량과 누설 전류의 문제점을 해소하므로, 게이트 패드를 통한 스위칭 속도를 향상시킬 수 있다.
또한, 본 발명에 따른 질화물 반도체 소자의 제조 방법은 하부 질화물 반도체층과 상부 질화물 반도체층 사이의 계면을 포함한 아이소레이션 영역을 용이하게 구비한 질화물 반도체 소자를 제공할 수 있는 효과가 있다.
도 1은 본 발명의 일실시예에 따른 질화물 반도체 소자의 평면도.
도 2는 도 1의 I-I 선을 따라 절단한 단면을 도시한 단면도.
도 3 내지 도 6은 본 발명의 일실시예에 따른 질화물 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도.
도 7은 본 발명의 다른 실시예에 따른 질화물 반도체 소자의 단면도.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 바람직한 실시예로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 도 1은 본 발명의 일실시예에 따른 질화물 반도체 소자의 평면도이고, 도 2는 도 1의 I-I' 선을 따라 절단한 단면을 도시한 단면도이다.
본 발명의 일실시예에 따른 질화물 반도체 소자는 기판(110), 버퍼층(120), 하부 질화물 반도체층(130)과 상부 질화물 반도체층(140)으로 이루어진 질화물 반도체층, 하부 질화물 반도체층(130)과 상부 질화물 반도체층(140) 사이의 계면을 포함하여 형성된 아이소레이션(isolation) 영역(150), 상부 질화물 반도체층(140) 상에 형성된 드레인 전극(160,161), 소스 전극(170,171), 및 게이트 전극(180,181)을 포함한다.
기판(110)은 절연성 기판이지만 고저항성을 갖거나 n형 또는 p형으로 도핑될 수 있는 기판으로, 예를 들어 실리콘 기판, 실리콘 카바이드 기판, 그리고 사파이어 기판 중 적어도 어느 하나일 수 있다.
버퍼층(120)은 기판(110)의 상부면에 선택적으로 형성될 수 있다. 버퍼층(120)은 AlN 또는 GaN으로 이루어질 수 있으나, 이에 한정되지 않는다. 여기서, 버퍼층(120)은 기판(110)과 이후 형성될 하부 질화물 반도체층(130) 간의 격자 불일치(lattice mismatch)에 따른 문제점들을 해결하기 위해 구비될 수 있다.
기판(110) 또는 버퍼층(120)의 상부면 방향으로 하부 질화물 반도체층(130)과 상부 질화물 반도체층(140)으로 적층된 질화물 반도체층을 형성할 수 있다.
질화물 반도체층은 하부 질화물 반도체층(130)과 상부 질화물 반도체층(140) 사이의 계면을 따라 이차원 전자가스(two-dimensional electron gas; 2DEG) 채널(channel)이 형성되는 구조층이다. 이에 따라, 상부 질화물 반도체층(140)은 하부 질화물 반도체층(130)에 비해 넓은 에너지 밴드 갭을 갖는 물질로 이루어질 수 있다.
이러한 하부 질화물 반도체층(130) 및 상부 질화물 반도체층(140)은 Ⅲ-질화물계 물질로 이루어질 수 있다. 구체적으로, 하부 질화물 반도체층(130) 및 상부 질화물 반도체층(140)은 각각 GaN, AlGaN, InGaN, 및 InAlGaN 중 어느 하나로 형성될 수 있다. 여기서, 하부 질화물 반도체층(130)은 GaN으로 이루어진 층이고, 상부 질화물 반도체층(140)은 AlGaN으로 이루어진 층을 적용한다.
이에 따라, 기상 성장 방법을 이용하여 기판(110) 상에 GaN 버퍼층(buffer layer)(120)을 성장시키고, 이어서 GaN 버퍼층(120) 상에 하부 질화물 반도체층(130)으로 GaN 에피층을 성장시킨다. 이때, GaN 버퍼층(120)으로부터 상부 질화물 반도체층(140)까지의 성장방법은 기상 성장 장치에서 인-시츄(in-situ)로 수행될 수 있다.
아이소레이션 영역(150)은 Ar, N 등의 불활성 원소를 주입(implantation)하여, 하부 질화물 반도체층(130)과 상부 질화물 반도체층(140) 사이의 계면을 포함하여 형성되되, 드레인 전극(160,161), 소스 전극(170,171), 및 게이트 패드(180)의 하부에 형성된다.
이러한 아이소레이션 영역(150)은 게이트 라인(181)을 제외한, 드레인 전극(160,161), 소스 전극(170,171), 및 게이트 패드(180)의 하부에 중첩하여 형성될 수 있다.
구체적으로, 아이소레이션 영역(150)은 도 1에서처럼 드레인 패드(160), 소스 패드(170), 및 게이트 패드(180)의 하부를 포함하여 소자의 가장자리에 형성된다. 드레인 핑거(161)와 소스 핑거(171)에 대해서 아이소레이션 영역(150)은 드레인 핑거(161)와 소스 핑거(171)의 하부에서 각 핑거(161,171)의 중앙 방향으로 내측에 중첩하여 형성될 수 있다.
아이소레이션 영역(150)이 드레인 전극(160,161), 소스 전극(170,171), 및 게이트 패드(180)의 하부에 위치한 채널 영역을 포함하여 형성됨에 따라, 종래에 채널과의 관계에서 발생하는 기생 용량(parasitic capacitance)에 의한 스위칭 속도의 저하를 방지할 수 있다.
특히, 도 1에 도시된 바와 같이 아이소레이션 영역(150)이 게이트 패드(180)의 하부에 형성되어, 게이트 패드(180)와 채널 사이의 기생 용량을 제거할 수 있다. 이에 따라, 게이트 패드(180)와 채널 사이의 기생 용량이 제거되면, 게이트 패드(180)를 통한 스위칭 속도는 향상될 수 있다.
또한, 아이소레이션 영역(150)은 불활성 원소로 이루어진 절연 영역이므로, 드레인 전극(160,161), 소스 전극(170,171), 및 게이트 패드(180)의 하부에 위치한 채널 영역에서 발생하는 누설 전류(leakage current)를 차단할 수 있다.
이에 따라, 하부 질화물 반도체층(130)과 상부 질화물 반도체층(140) 사이의 계면 근처에 형성되는 2DEG는 드레인 전극(160,161), 소스 전극(170,171), 및 게이트 패드(180)의 하부를 제외한 영역, 특히 게이트 라인(181) 영역 하부에 형성된다.
따라서, 이러한 2DEG 채널을 갖는 질화물 반도체 소자는 기생 용량과 누설 전류의 문제점을 해소하므로, 게이트 패드를 통한 스위칭 속도를 향상시킬 수 있다.
이하, 본 발명의 일실시예에 따른 질화물 반도체 소자의 제조 방법에 대해 도 3 내지 도 6을 참조하여 설명한다. 도 3 내지 도 6은 본 발명의 일실시예에 따른 질화물 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
도 3에 도시된 바와 같이, 본 발명의 일실시예에 따른 질화물 반도체 소자의 제조 방법은 먼저 기판(110)을 마련한다.
기판(110)은 절연성 기판이지만 고저항성을 갖거나 n형 또는 p형으로 도핑될 수 있는 기판으로, 예를 들어 실리콘 기판, 실리콘 카바이드 기판, 그리고 사파이어 기판 중 적어도 어느 하나일 수 있다.
이어서, 도 4에 도시된 바와 같이 기판(110)의 상부면 방향으로 버퍼층(120), 하부 질화물 반도체층(130)과 상부 질화물 반도체층(140)을 순차적으로 적층형성한다.
구체적으로, 버퍼층(120), 하부 질화물 반도체층(130)과 상부 질화물 반도체층(140)의 형성 방법은 기상 증착 방법, 예를 들어 ALE(atomic layer epitaxy), APCVD(atmospheric pressure chemical vapour deposition), PECVD(Plasma Enhanced Chemical Vapor Deposition), RTCVD(rapid thermal chemical vapor deposition), UHVCVD(ultrahigh vacuum chemical vapor deposition), LPCVD(low pressure chemical vapor deposition), MOCVD(Metal organic Chemical Vapor Deposition) 등의 기상 에피택시 성장 방법을 이용하여 동일한 기상 에피택시 성장용 설비(도시하지 않음)에서 인시츄(in-situ)로 수행될 수 있다.
버퍼층(120)은 하부 질화물 반도체층(130) 간의 격자 불일치(lattice mismatch)에 따른 문제점들을 해결하기 위해, AlN 또는 GaN을 이용하여 기판(110)의 상부면에 선택적으로 형성될 수 있다.
하부 질화물 반도체층(130)과 상부 질화물 반도체층(140)은 각각 GaN, AlGaN, InGaN, 및 InAlGaN 중 어느 하나로 형성될 수 있다. 여기서, 상부 질화물 반도체층(140)은 하부 질화물 반도체층(130)에 비해 넓은 에너지 밴드 갭을 갖는 물질로 형성되므로, 하부 질화물 반도체층(130)이 GaN으로 이루어진 층이면, 상부 질화물 반도체층(140)은 AlGaN으로 이루어진 층을 적용한다.
기판(110)의 상부면 방향으로 버퍼층(120), 하부 질화물 반도체층(130)과 상부 질화물 반도체층(140)을 순차적으로 적층 형성한 후, 도 5에 도시된 바와 같이 하부 질화물 반도체층(130)과 상부 질화물 반도체층(140) 사이의 계면 영역을 포함한 아이소레이션 영역(150)에 Ar, N 등의 불활성 원소를 주입(implantation)한다.
구체적으로, 아이소레이션 영역(150)을 형성하기 위해, 상부 질화물 반도체층(140)의 상부면에 아이소레이션 영역(150)에 해당하는 영역은 노출하고 그 이외의 영역을 덮는 포토레지스트 패턴(도시하지 않음)이 형성된다.
이러한 포토레지스트 패턴을 이용하여 Ar, N 등의 불활성 원소를 이온 주입하면, 아이소레이션 영역(150)이 형성된다. 이때, 이온 주입의 양과 출력을 조정하여 하부 질화물 반도체층(130)과 상부 질화물 반도체층(140) 사이의 계면을 포함하여 아이소레이션 영역(150)이 형성될 수 있게 한다.
물론, 아이소레이션 영역(150)은 상기의 방법 이외에 델타 도핑(Delta doping), 플라즈마 도핑 등의 다양한 방법으로 형성될 수도 있다.
아이소레이션 영역(150)을 형성한 후, 도 6에 도시된 바와 같이 상부 질화물 반도체층(140)의 상부면에 드레인 전극(160,161), 소스 전극(170,171), 및 게이트 전극(180,181)을 형성한다. 여기서, 드레인 전극(160,161)과 소스 전극(170,171)이 먼저 형성되고, 이어서 게이트 전극(180,181)이 형성될 수 있다. 또한, 게이트 전극(180,181)은 그 하부에 게이트 절연층(도시하지 않음)을 선택적으로 구비할 수도 있다.
구체적으로, 드레인 전극(160,161)과 소스 전극(170,171)의 형성 과정은 (i) 드레인 전극(160,161)과 소스 전극(170,171)의 영역을 노출하는 포토레지스트 패턴을 형성하는 단계, (ii) 이러한 포토레지스트 패턴을 이용하여 금속 재질을 증착하는 단계, (iii) 상기 포토레지스트 패턴을 제거하는 박리(lift-off) 단계, 및 (iv) 남겨진 드레인 전극(160,161)과 소스 전극(170,171)의 금속 패턴에 대한 RTA(Rapid Thermal Annealing)를 수행하는 단계를 포함할 수 있다.
여기서, RTA를 수행하는 단계는 드레인 전극(160,161)과 소스 전극(170,171)의 오믹 접촉이 이루어지도록 수행되는 단계로서 의미가 있다. 이러한 오믹 접촉이 이루어진 드레인 전극(160,161)과 소스 전극(170,171)은 접착력이 향상될 수 있다.
이후, 게이트 전극(180,181)이 상부 질화물 반도체층(140)의 상부면에 형성된다.
이와 같이 본 발명의 일실시예에 따른 질화물 반도체 소자의 제조 방법은 이온 주입의 양과 출력을 조정하여 하부 질화물 반도체층(130)과 상부 질화물 반도체층(140) 사이의 계면을 포함한 아이소레이션 영역(150)을 용이하게 형성한다.
따라서, 본 발명의 일실시예에 따른 질화물 반도체 소자의 제조 방법은 드레인 전극(160,161), 소스 전극(170,171), 및 게이트 패드(180)의 하부에서 발생하는 기생 용량과 누설 전류의 문제점을 해소할 수 있는 질화물 반도체 소자를 제공할 수 있다.
이하, 본 발명의 다른 실시예에 따른 질화물 반도체 소자를 도 7을 참조하여 설명한다. 도 7은 본 발명의 다른 실시예에 따른 질화물 반도체 소자의 단면도이다.
본 발명의 다른 실시예에 따른 질화물 반도체 소자는 도 2에 도시된 본 발명의 일실시예에 따른 질화물 반도체 소자와 유사하다.
하지만, 본 발명의 다른 실시예에 따른 질화물 반도체 소자는 아이소레이션 영역(250)으로 하부 질화물 반도체층(230)과 상부 질화물 반도체층(240) 사이의 계면을 포함하여 상부 질화물 반도체층(240)의 상부면까지 넓게 형성된 형태이다.
본 발명의 다른 실시예에 따른 질화물 반도체 소자에서 아이소레이션 영역(250)은 도 2에 도시된 아이소레이션 영역(150)의 형성 방법과 유사하게 형성될 수 있되, 이온 주입의 양과 출력을 조정하여 주입한 후에 열확산 공정으로 드레인 전극, 소스 전극, 및 게이트 패드의 하부 중앙에 중첩하여 상부 질화물 반도체층(240)의 상부면까지 형성될 수 있다.
이때, 아이소레이션 영역(250)이 드레인 전극, 소스 전극, 및 게이트 패드를 포함한 전극에 닿도록 형성되므로, 드레인 전극, 소스 전극, 및 게이트 패드 등의 전극을 통한 누설 전류와 기생 용량의 발생을 더욱 차단할 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 전술한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다.
또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시가 가능함을 이해할 수 있을 것이다.
110: 기판 120: 버퍼층
130: 하부 질화물 반도체층 140: 상부 질화물 반도체층
150: 아이소레이션 영역 160: 드레인 패드
161: 드레인 핑거 170: 소스 패드
171: 소스 핑거 180: 게이트 패드
181: 게이트 라인

Claims (12)

  1. 기판;
    상기 기판 상에 하부 질화물 반도체층과 상부 질화물 반도체층으로 이루어진 질화물 반도체층;
    상기 하부 질화물 반도체층과 상부 질화물 반도체층 사이의 계면을 포함하여 형성된 아이소레이션(isolation) 영역;
    상부 질화물 반도체층 상에 형성된 드레인 전극, 소스 전극, 및 게이트 전극을 포함하는 질화물 반도체 소자.
  2. 제 1 항에 있어서,
    상기 기판과 하부 질화물 반도체층 사이에 버퍼층을 더 포함하는 질화물 반도체 소자.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 아이소레이션 영역은 상기 드레인 전극의 하부, 상기 소스 전극의 하부, 및 상기 게이트 전극의 게이트 패드 하부에 구비되는 질화물 반도체 소자.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 아이소레이션 영역은 불활성 원소가 주입(implantation)된 영역으로 이루어진 질화물 반도체 소자.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 아이소레이션 영역은 상기 드레인 전극, 소스 전극, 및 상기 게이트 전극의 게이트 패드 하부에 대해 상기 하부 질화물 반도체층과 상부 질화물 반도체층 사이의 계면을 포함하여, 상기 드레인 전극, 상기 소스 전극, 및 상기 게이트 전극의 게이트 패드 하부에 닿도록 구비되는 질화물 반도체 소자.
  6. 제 5 항에 있어서,
    상기 아이소레이션 영역은 상기 드레인 전극의 드레인 핑거, 및 상기 소스 전극의 소스 핑거에 대해 중앙 방향의 내측에 중첩되는 질화물 반도체 소자.
  7. 기판을 마련하는 단계;
    기판 상에 하부 질화물 반도체층과 상부 질화물 반도체층을 순차적으로 적층 형성하는 단계;
    상기 하부 질화물 반도체층과 상부 질화물 반도체층 사이의 계면 영역을 포함하는 아이소레이션 영역을 형성하는 단계; 및
    상기 상부 질화물 반도체층 상에 드레인 전극, 소스 전극, 및 게이트 전극을 형성하는 단계;
    를 포함하는 질화물 반도체 소자의 제조 방법.
  8. 제 7 항에 있어서,
    상기 적층 형성하는 단계는
    상기 기판과 상기 하부 질화물 반도체층 사이에 버퍼층을 형성하는 단계를 더 포함하는 질화물 반도체 소자의 제조 방법.
  9. 제 7 항 또는 제 8 항에 있어서,
    상기 아이소레이션 영역은 상기 드레인 전극의 하부, 상기 소스 전극의 하부, 및 상기 게이트 전극의 게이트 패드 하부에 형성되는 질화물 반도체 소자의 제조 방법.
  10. 제 7 항 또는 제 8 항에 있어서,
    상기 아이소레이션 영역을 형성하는 단계는
    상기 상부 질화물 반도체층의 상부면에 상기 아이소레이션 영역에 해당하는 영역을 노출하는 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴을 이용하여 상기 아이소레이션 영역에 해당하는 영역에 불활성 원소를 이온 주입하는 단계;
    를 더 포함하는 질화물 반도체 소자의 제조 방법.
  11. 제 7 항 또는 제 8 항에 있어서,
    상기 아이소레이션 영역을 형성하는 단계는
    상기 상부 질화물 반도체층의 상부면에 상기 아이소레이션 영역에 해당하는 영역을 노출하는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 이용하여 불활성 원소를 이온 주입하는 단계; 및
    상기 주입된 불활성 원소에 대한 열확산 공정으로 상기 드레인 전극, 소스 전극, 및 상기 게이트 전극의 게이트 패드 하부에서 상기 계면을 포함하여 상기 상부 질화물 반도체층의 상부면까지 상기 아이소레이션 영역을 형성하는 단계;
    를 더 포함하는 질화물 반도체 소자의 제조 방법.
  12. 제 7 항 또는 제 8 항에 있어서,
    상기 아이소레이션 영역은 상기 드레인 전극의 드레인 핑거, 및 상기 소스 전극의 소스 핑거에 대해 중앙 방향의 내측에 중첩하여 형성되는 질화물 반도체 소자의 제조 방법.
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