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KR20130060065A - 비휘발성 메모리 장치 및 이의 제조 방법 - Google Patents

비휘발성 메모리 장치 및 이의 제조 방법 Download PDF

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KR20130060065A
KR20130060065A KR1020110126354A KR20110126354A KR20130060065A KR 20130060065 A KR20130060065 A KR 20130060065A KR 1020110126354 A KR1020110126354 A KR 1020110126354A KR 20110126354 A KR20110126354 A KR 20110126354A KR 20130060065 A KR20130060065 A KR 20130060065A
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KR
South Korea
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layer
diode
partial stack
wiring
layers
Prior art date
Application number
KR1020110126354A
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English (en)
Inventor
황응림
윤효섭
Original Assignee
에스케이하이닉스 주식회사
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Publication date
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Priority to US13/689,366 priority patent/US20130134383A1/en
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Abstract

본 발명은 비휘발성 메모리 장치 및 이의 제조 방법에 관한 것이다. 본 발명의 일 실시예에 따르면, 기판 상에 수직 방향으로 적층된 적어도 하나 이상의 다이오드층들, 적어도 하나 이상의 가변 저항층들, 및 배선층들의 조합을 포함하는 메모리 셀들의 어레이를 포함하는 비휘발성 메모리 장치의 제조 방법이 제공된다. 상기 제조 방법은, 상기 기판 상에 상기 층들 중 적어도 하나 이상의 층을 포함하는 제 1 회로 요소를 갖는 제 1 부분 스택을 형성하는 단계; 핸들 기판 상에 상기 층들 중 적어도 하나 이상의 다른 층을 포함하는 제 2 회로 요소를 갖는 제 2 부분 스택을 형성하는 단계; 상기 기판의 상기 제 1 부분 스택 상으로 상기 핸들 기판의 상기 제 2 부분 스택을 결합시키는 단계; 및 상기 제 2 부분 스택으로부터 상기 핸들 기판을 제거하는 단계를 포함할 수 있다.

Description

비휘발성 메모리 장치 및 이의 제조 방법{Non-volatile memory device and method of fabricating the same}
본 발명은 반도체 기술에 관한 것으로서, 더욱 상세하게는, 비휘발성 메모리 장치 및 이의 제조 방법에 관한 것이다.
최근, 디지털 카메라, MP3 플레이어, PDA(personal digital assistants) 및 휴대폰과 같은 휴대용 디지털 응용 기기들의 수요가 증가하면서 비휘발성 메모리 시장은 급속도로 팽창하고 있다. 프로그래밍 가능한 비휘발성 메모리 장치인 플래시 메모리가 스케일링의 한계에 도달함에 따라, 이를 대체할 수 있는 비휘발성 메모리 장치로서 가역적으로 저항값이 변할 수 있는 가변 저항체를 이용한 상변화 메모리(PCRAM) 및 저항성 메모리(ReRAM)와 같은 비휘발성 메모리 장치가 주목을 받고 있다.
일반적으로 상기 비휘발성 메모리 장치의 단위 셀은 상기 가변 저항체와 상기 가변 저항체에 전기적으로 접속된 스위칭 소자로 이루어진다. 상기 스위칭 소자는 모스 트랜지스터일 수 있다. 그러나, 가변 저항체의 상태 변화를 위해서는 적어도 수 mA의 전류가 요구되므로, 장치의 스케일링에 대응하여 상기 모스 트랜지스터의 크기를 감소시키는 것은 한계가 있다. 따라서, 최근에는, 더 협소해진 디자인 룰에 대응하여, 스위칭 소자로서 상기 모스 트랜지스터 대신에 수직 다이오드가 일반적으로 채택되고 있다.
상기 수직 다이오드의 채택으로, 서로 교차하는 스트라이프 형상의 하부 배선들과 상부 배선들 사이에 상기 가변 저항체와 상기 가변 저항체에 직렬로 연결되는 다이오드를 배치함으로써, 4F2의 집적도를 갖는 크로스 포인트 구조의 비휘발성 메모리 장치가 구현될 수 있다. 이러한 구조에서는, 기판의 주면에 수직한 방향으로 상기 저항 구조체가변 저항체와 다이오드를 연속하는 적층 구조로 형성하는 것이 요구된다.
일반적인 실리콘 기반의 반도체 제조 공정에서, 다이오드를 형성하는 공정은 550 ℃ 이상의 고온 공정이지만, 가변 저항층은 400 ℃ 이상에서 열화될 수 있기 때문에, 그 열적 부담으로 인하여, 다이오드를 먼저 형성하고, 이어서 가변 저항층체을 형성하는 것이 일반적이다. 그러나, 비휘발성 메모리 장치의 구동 방식에 따라 또는 고용량화를 위한 멀티 비트 구현을 위하여, 이러한 순서가 역전된 설계가 필요할 수 있다.
또한, 다이오드의 정류 특성 향상을 위하여 다이오드의 단부에 불순물 영역이 추가로 형성되거나, 접합 사이에 진성 반도체층과 같은 다양한 접합을 갖는 다이오드가 필요할 수 있다. 또는, 수직 다이오드 자체에 있어서도, 온 전류의 향상을 위해 또는 인접하는 다른 셀의 다이오드 사이에 발생할 수 있는 기생 트랜지스터에 의한 누설 전류의 방지를 위하여, 다이오드의 높이를 증가시킬 필요가 있다.
통상적으로, 수직 다이오드는 3000 Å 이상의 높이를 가지며, 이에 직렬 연결된 가변 저항체를 고려하면, 상기 단위 메모리 셀은 고종횡비를 갖는다. 일반적으로, 이러한 고종횡비의 단위 메모리 셀을 제조하기 위해, 종래에는, 기판 상에 다이오드층, 가변 저항층, 및 전극층을 순차대로 적층하고, 상기 결과물 상에 적합한 마스크 패턴을 형성하고, 이를 연속적으로 식각하여 상기 단위 메모리 셀을 형성하였다. 그러나, 이러한 접근은, 패터닝 공정 중에 고종횡비를 갖는 상기 단위 메모리 셀들 중 일부가 쓰러지는(leaning) 현상으로 인한 제조 불량을 초래할 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 고용량화, 구동 능력의 향상 및 소자 신뢰성 향상과 같은 스위칭 소자인 다이오드에 관한 요구에 대응하여, 다양한 설계 변형이 가능할 뿐만 아니라, 제조가 용이한 비휘발성 메모리 장치의 제조 방법을 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 전술한 이점을 갖는 비휘발성 메모리 장치를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따르면, 기판 상에 수직 방향으로 적층된 적어도 하나 이상의 다이오드층들, 적어도 하나 이상의 가변 저항층들, 및 배선층들의 조합을 포함하는 메모리 셀들의 어레이를 포함하는 비휘발성 메모리 장치의 제조 방법이 제공된다. 상기 비휘발성 메모리 장치의 제조 방법은, 상기 기판 상에 상기 층들 중 적어도 하나 이상의 층을 포함하는 제 1 회로 요소를 갖는 제 1 부분 스택을 형성하는 단계; 핸들 기판 상에 상기 층들 중 적어도 하나 이상의 다른 층을 포함하는 제 2 회로 요소를 갖는 제 2 부분 스택을 형성하는 단계; 상기 기판의 상기 제 1 부분 스택 상으로 상기 핸들 기판의 상기 제 2 부분 스택을 결합시키는 단계; 및 상기 제 2 부분 스택으로부터 상기 핸들 기판을 제거하는 단계를 포함할 수 있다.
일부 실시예에서, 상기 결합시키는 단계는, 상기 제 1 회로 요소와 상기 제 2 회로 요소 사이에 제 1 본딩층을 형성시키는 단계를 포함할 수 있다. 상기 제 1 본딩층은 금속 실리사이드막, 공정 합금막(eutectic alloy film), 또는 이들의 조합을 포함할 수 있다.
다른 실시예에서, 상기 결합시키는 단계는, 상기 제 1 회로 요소와 상기 제 2 회로 요소를 패시베이션하는 층간 절연막들 사이에 제 2 본딩층을 형성시키는 단계를 포함할 수도 있다. 이 경우, 상기 제 2 본딩층은 실록산 네트워크 형성에 의한 반응층, 반데르발스 결합층 또는 이들의 조합을 포함할 수 있다.
상기 제 1 부분 스택 또는 상기 제 2 부분 스택의 상부 표면 중 적어도 일부 상에 삽입층을 형성하는 단계가 추가적으로 수행될 수 있다. 이 경우, 상기 삽입층은 중간 전극층, 확산 장벽층, 오믹 콘택층 및 본딩 재료층 중 어느 하나 또는 이들 중 적어도 2 이상의 층을 포함하는 적층 구조를 포함할 수 있다. 일부 실시예에서, 상기 적어도 하나 이상의 다이오드층들은 실리콘계 반도체 재료를 포함하고, 상기 삽입층은 실리사이드화 반응이 가능한 금속 재료를 포함할 수 있다.
상기 적어도 하나 이상의 다이오드층들 및 상기 적어도 하나 이상의 가변 저항층들은 필라 구조를 가질 수 있다. 상기 적어도 하나 이상의 가변 저항층들은 상변화 재료, 가변 저항성 재료 또는 프로그램 가능한 금속화셀(programmable metalliztion cell; PMC) 재료, 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 상기 적어도 하나 이상의 다이오드층들은, pn 접합 다이오드, p-i-n(p type semiconductor-intrinsic semiconductor-n type semiconductor) 다이오드, 쇼트키 장벽 다이오드 및 제너 다이오드 중 어느 하나 또는 이들의 조합을 포함할 수 있다.
상기 배선층들 중 적어도 어느 하나는 다마신 또는 듀얼 다마신 공정에 의해 형성될 수 있다. 이 경우, 상기 다마신 또는 듀얼 다마신 구조를 갖는 배선층은 귀금속, 귀금속의 합금, 구리, 및 구리의 합금 중 적어도 어느 하나를 포함할 수 있다. 일부 실시예에서, 상기 배선층들 중 적어도 어느 하나 상에 확산 방지층을 형성하는 단계가 더 수행될 수도 있다.
일부 실시예에서, 상기 제 1 부분 스택 내에는 상기 기판 상에 수직 방향으로 적층된 적어도 하나 이상의 다이오드층들, 적어도 하나 이상의 가변 저항층들, 및 배선층들의 조합들을 포함하는 제 1 복수의 메모리 셀들이 형성되고, 상기 제 2 부분 스택 내에는 상기 핸들 기판 상에 수직 방향으로 적층된 적어도 하나 이상의 다이오드층들, 적어도 하나 이상의 가변 저항층들, 및 배선층들의 조합을 포함하는 제 2 복수의 메모리 셀들이 형성될 수 있다. 이 경우, 상기 결합시키는 단계는, 상기 제 1 및 제 2 복수의 메모리 셀들 사이에 상기 배선층들 중 어느 하나의 배선층을 공유하도록 수행될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 기판 상에 수직 방향으로 적층된 적어도 하나 이상의 다이오드층들, 적어도 하나 이상의 가변 저항층들, 및 배선층들의 조합을 포함하는 제 1 복수의 메모리 셀들을 포함하는 제 1 부분 스택을 형성하는 단계; 핸들 기판 상에 수직 방향으로 적층된 적어도 하나 이상의 다이오드층들, 적어도 하나 이상의 가변 저항층들, 및 배선층들의 조합을 포함하는 제 2 복수의 메모리 셀들을 포함하는 제 2 부분 스택을 형성하는 단계; 상기 기판의 상기 제 1 부분 스택 상으로 상기 핸들 기판의 상기 제 2 부분 스택을 결합시키는 단계; 및 상기 제 2 부분 스택으로부터 상기 핸들 기판을 제거하는 단계를 포함한다.
일부 실시예에서, 상기 결합시키는 단계는, 상기 제 1 및 제 2 복수의 메모리 셀들 사이에 상기 배선층들 중 어느 하나의 배선층을 공유하도록 결합되도룩 수행될 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따르면, 기판 상에 수직으로 적층된 복수의 메모리 셀들의 어레이를 포함하는 비휘발성 메모리 장치가 제공된다. 상기 비휘발성 메모리 장치에서, 상기 복수의 메모리 셀들의 각각은, 서로 평행하게 배열되는 제 1 배선층; 적어도 하나 이상의 다이오드층들 및 적어도 하나 이상의 가변 저항층들을 포함하며, 일 단이 상기 제 1 배선에 전기적으로 연결되는 메모리 셀; 및 상기 메모리 셀 상에서 상기 제 1 배선과 교차하는 방향으로 서로 평행하게 배열되고, 상기 메모리 셀의 타단과 전기적으로 연결되는 제 2 배선층을 포함하며, 상기 층들 중 서로 인접하는 2 개의 층들 사이에 제 1 본딩층을 포함할 수 있다.
상기 제 1 본딩층은 금속 실리사이드막, 공정 합금막(eutectic alloy film), 또는 이들의 조합을 포함할 수 있다. 상기 적어도 하나의 다이오드층들 및 상기 적어도 하나의 가변 저항층들은 필라 구조를 가질 수 있다. 상기 적어도 하나 이상의 가변 저항층들은 상변화 재료, 가변 저항성 재료 또는 프로그램 가능한 금속화셀 재료, 또는 이들의 조합을 포함할 수 있다. 상기 적어도 하나 이상의 다이오드층들은, pn 접합 다이오드, p-i-n 다이오드, 쇼트키 장벽 다이오드 및 제너 다이오드 중 어느 하나 또는 이들의 조합을 포함할 수 있다.
일부 실시예에서, 상기 제 1 및 제 2 배선층들 중 적어도 어느 하나는 다마신 또는 듀얼 다마신 구조를 가질 수 있다. 이 경우, 상기 다마신 또는 듀얼 다마신 구조를 갖는 배선층은 귀금속, 귀금속의 합금, 구리 및 구리의 합금 중 적어도 어느 하나를 포함할 수 있다.
다른 실시예에서, 상기 반도체 장치는, 상기 층들 중 제 1 층의 회로 요소를 패시베이션하는 제 1 층간 절연막; 상기 층들 중 상기 제 1 층에 인접하는 제 2 층의 회로 요소를 패시베이션하는 제 2 층간 절연막; 및 상기 제 1 층간 절연막과 상기 제 2 층간 절연막 사이에 제 2 본딩층을 더 포함할 수 있다. 이 경우, 상기 제 2 본딩층은 실록산 네트워크 형성에 의한 반응층, 반데르발스 결합층 또는 이들의 조합을 포함할 수 있다.
일부 실시예에서, 상기 복수의 메모리 셀들은 상기 기판 상에서 하부 스택으로서 적층되는 제 1 복수의 메모리 셀들 및 상부 스택으로서 적층되는 제 2 복수의 메모리 셀들을 포함하며, 상기 제 1 및 제 2 복수의 메모리 셀들 사이에 상기 제 1 및 제 2 배선층들 중 어느 하나의 배선층을 공유할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따르면, 기판 상에 수직 방향으로 적층된 적어도 하나 이상의 다이오드층들, 적어도 하나 이상의 가변 저항층, 및 배선층의 조합을 포함하는 제 1 복수의 메모리 셀들을 포함하는 제 1 부분 스택; 및 상기 제 1 부분 스택 상에 수직 방향으로 적층된 적어도 하나 이상의 다이오드층들, 적어도 하나 이상의 가변 저항층, 및 배선층의 조합을 포함하는 제 2 복수의 메모리 셀들을 포함하는 제 2 부분 스택을 포함할 수 있다. 이 경우, 상기 제 1 및 제 2 복수의 메모리 셀들 사이에 상기 배선층들 중 어느 하나를 공유하며, 상기 제 1 및 제 2 부분 스택을 결합하기 위한 본딩층이 상기 배선층 상에 형성될 수 있다. 상기 본딩층은 금속 실리사이드막, 공정 합금막(eutectic alloy film), 또는 이들의 조합을 포함할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치는, 기판 상에 수직 방향으로 적층된 적어도 하나 이상의 다이오드층들, 적어도 하나 이상의 가변 저항층들, 및 배선층들의 조합을 포함하는 제 1 복수의 메모리 셀들 및 상기 제 1 복수의 메모리 셀들을 패시베이션하는 제 1 층간 절연막을 포함하는 제 1 부분 스택; 및 상기 제 1 부분 스택 상에 수직 방향으로 적층된 적어도 하나 이상의 다이오드층들, 적어도 하나 이상의 가변 저항층들, 및 배선층들의 조합을 포함하는 제 2 복수의 메모리 셀들 및 상기 제 2 복수의 메모리 셀들을 패시베이션하는 제 2 층간 절연막을 포함하는 제 2 부분 스택을 포함할 수 있다. 이 경우, 상기 제 1 및 제 2 복수의 메모리 셀들 사이에 상기 배선층들 중 어느 하나의 배선층을 공유하며, 상기 제 1 및 제 2 부분 스택을 결합하기 위한 본딩층이 상기 제 1 층간 절연막과 상기 제 2 층간 절연막의 접촉 계면에 형성될 수 있다. 상기 본딩층은 실록산 네트워크 형성에 의한 반응층, 반데르발스 결합층 또는 이들의 조합을 포함할 수 있다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치의 제조 방법에 따르면, 메모리 셀들의 어레이가 수직 방향으로 분할되어 제 1 부분 스택 및 제 2 부분 스택으로 별도의 형성 공정을 통해 제조되고, 상기 스택들을 결합시키는 것에 의해 상기 메모리 셀들이 형성됨으로써, 고용량화, 구동 능력의 향상 및 소자 신뢰성 향상과 같은 스위칭 소자인 다이오드에 관한 요구에 대응하여, 다양한 설계 변형이 가능할 뿐만 아니라, 높은 신뢰성을 가지면서도 제조가 용이한 비휘발성 메모리 장치의 제조 방법이 제공될 수 있다.
또한, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는, 메모리 셀들의 어레이의 회로 요소를 구성하는 수직 방향의 인접하는 층들이 본딩층에 의해 결합됨으로써, 고용량화, 구동 능력의 향상 및 소자 신뢰성 향상과 같은 스위칭 소자인 다이오드에 관한 요구에 대응하여, 다양한 설계 변형이 가능할 뿐만 아니라, 높은 신뢰성을 가지면서도 제조가 용이한 비휘발성 메모리 장치가 제공될 수 있다.
도 1a 내지 도 1c는 본 발명의 다양한 실시예들에 따른 비휘발성 메모리 장치의 단위 메모리 셀들을 나타내는 회로도들이다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 공정 순서대로 도시하는 단면도들이다.
도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 공정 순서대로 도시하는 단면도들이다.
도 4a 내지 도 4d는 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 공정 순서대로 도시하는 단면도들이다.
도 5a 내지 도 5c는 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 공정 순서대로 도시하는 단면도들이다.
도 6은 본 발명의 일 실시예들에 따른 비휘발성 메모리 장치를 포함하는 전자 시스템을 도시하는 블록도이다.
도 7은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 메모리 카드를 도시하는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
도면에서 동일 부호는 동일한 요소를 지칭한다. 또한, 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 실시예를 설명하기 위하여 사용되며, 본 발명의 범위를 제한하기 위한 것이 아니다. 또한, 본 명세서에서 단수로 기재되어 있다 하더라도, 문맥상 단수를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 "포함한다(comprise)" 및/또는 "포함하는(comprising)"이란 용어는 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 기판 또는 다른 층 "상에(on)" 형성된 층에 대한 언급은 상기 기판 또는 다른 층의 바로 위에 형성된 층을 지칭하거나, 상기 기판 또는 다른 층 상에 형성된 중간 층 또는 중간 층들 상에 형성된 층을 지칭할 수도 있다. 또한, 당해 기술 분야에서 숙련된 자들에게 있어서, 다른 형상에 "인접하여(adjacent)" 배치된 구조 또는 형상은 상기 인접하는 형상에 중첩되거나 하부에 배치되는 부분을 가질 수도 있다.
본 명세서에서, "아래로(below)", "위로(above)", "상부의(upper)", "하부의(lower)", "수평의(horizontal)" 또는 "수직의(vertical)"와 같은 상대적 용어들은, 도면들 상에 도시된 바와 같이, 일 구성 부재, 층 또는 영역들이 다른 구성 부재, 층 또는 영역과 갖는 관계를 기술하기 위하여 사용될 수 있다. 이들 용어들은 도면들에 표시된 방향뿐만 아니라 소자의 다른 방향들도 포괄하는 것임을 이해하여야 한다.
이하에서, 본 발명의 실시예들은 본 발명의 이상적인 실시예들(및 중간 구조들)을 개략적으로 도시하는 단면도들을 참조하여 설명될 것이다. 이들 도면들에 있어서, 예를 들면, 부재들의 크기와 형상은 설명의 편의와 명확성을 위하여 과장될 수 있으며, 실제 구현시, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 된다. 또한, 도면의 부재들의 참조 부호는 도면 전체에 걸쳐 동일한 부재를 지칭한다.
본 명세서에서, "기판"이라는 용어는 실리콘, 실리콘-온-절연체(SOI) 또는 실리콘-온-사파이어(SOS)과 같은 기저 구조체 또는 반도체가 아닌 다른 기저 구조체 상에 형성된 반도체 층, 도핑되거나 도핑되지 않은 반도체층 및 변형된 반도체 층을 지칭한다. 또한, 상기 기저 구조체 및 반도체란 용어는 실리콘계 재료에 한정되지 않으며, 탄소, 폴리머, 또는 실리콘-게르마늄, 게르마늄 및 갈륨-비소계 화합물 재료와 같은 Ⅲ-Ⅴ족 반도체 재료, Ⅱ-Ⅵ족 반도체 재료 또는 혼합 반도체 재료를 집합적으로 지칭한다.
도 1a 내지 도 1c는 본 발명의 다양한 실시예들에 따른 비휘발성 메모리 장치의 단위 메모리 셀들(MCn1, MCn2, MCn3)을 나타내는 회로도들이다.
도 1a를 참조하면, 일 실시예에 따른 비휘발성 메모리 장치는 제 1 배선(WLn) 및 제 2 배선(BLn)을 포함할 수 있다. 제 1 배선(Wn)과 제 2 배선(BLn)은 서로 교차하도록 배열되며, 각각 서로 다른 평면 내에서 복수 개로 평행하게 배열되어 어레이 형태로 레이아웃될 수 있다. 이들 배선들(WLn, BLn)의 어레이는 2 차원적 평면 구조뿐만 아니라 공간 내에서 3차원적 배열을 가질 수도 있다. 일부 실시예에서, 제 1 배선(WLn)은 워드 라인이고, 제 2 배선(BLn)은 비트 라인일 수 있다. 그러나, 상기 워드 라인과 상기 비트 라인은 상호 호환적으로 운영될 수 있으며, 본 발명이 이들 용어에 의해 한정되는 것은 아니다.
제 1 배선(Wn)과 제 2 배선(BLn)이 교차하는 교차점에 단위 메모리 셀(MCn1)이 전기적으로 연결된다. 단위 메모리 셀(MCn)은 적어도 하나 이상의 가변 저항체(Rw) 및 다이오드(Da)의 직렬 접속 회로를 포함할 수 있다. 가변 저항체(Rw)는 도 1a에 도시된 바와 같이 단일한 저항 메모리 소자일 수 있지만 이는 예시적이다. 예를 들면, 복수의 저항 메모리 소자들이 직렬 또는 병렬로 연결되어, 전체 프로그래밍 저항 레벨(R)이 R1 < R2 < R3 < R4와 같이 다양하게 제공될 수 있으며, 이로써, 멀티 비트 정보의 저장을 위한 비휘발성 메모리 장치가 제공될 수 있다.
가변 저항체(Rw)는 비휘발성 고상 메모리 셀을 제공하기 위한, 상변화 재료, 가변 저항성 재료 또는 프로그램 가능한 금속화셀(programmable metalliztion cell; PMC) 재료, 또는 이들의 조합을 포함할 수 있다. 이들 가변 저항체(Rw)의 재료들에 관하여는, 도 2b를 참조하여 후술하도록 한다.
다이오드(Da)는 본 실시예에서와 같이, pn 접합 다이오드일 수 있다. 또한, 다이오드(Da)에서 워드 라인(WLn)에 연결되는 부분은 캐소드이고 가변 저항체(Rw)에 연결되는 부분은 애노드가 될 수 있다. 그러나, 다른 실시예에서, 다이오드(Da)는, 워드 라인(WLn)과 비트 라인(BLn)의 전위 차에 따른 셀 선택성을 얻을 수만 있다면, 다이오드(Da)의 극성은 반전될 수도 있다.
동작과 관련하여, 단위 메모리 셀(MCn1)이 비선택 상태인 경우, 다이오드(Da)는 선택되지 않은 다른 메모리 셀들의 다이오드들(미도시)과 함께 역방향 바이어스 상태에 놓인다. 예를 들면, 제 1 배선(WLn)과 제 2 배선(WLn)에, 각각, "High" 레벨과 "Low" 레벨의 신호가 인가됨으로써 역방향 바이어스 상태가 유도될 수 있다. 반대로, 단위 메모리 셀(MCn)이 선택된 상태에서는, 다이오드(Da)가 순방향 바이어스 상태에 있도록, 제 1 배선(WLn)과 제 2 배선(BLn)에, 각각, "Low" 레벨과 "High" 레벨의 신호가 인가될 수 있다. 이때 선택된 메모리 셀에서 흐르는 전류량의 크기를 검출함으로써, 이진 데이터를 판독하게 된다.
단위 메모리 셀(MCn1)의 프로그래밍은, 선택된 메모리 셀(MCn1)을 흐르는 전류를 증가시켜, 가변 저항체의 저항 상태를 변화시킴으로써 달성될 수 있다. 각 저항 상태에 비트 값 "0"과 "1"이 기록 정보로서 할당될 수 있다. 예를 들면, 저저항 상태(일반적으로 set 상태라고도 함)를 비트 값 "1"로 할당하고, 고저항 상태(reset 상태라고도 함)를 비트 값 "0"으로 할당함으로써 정보들이 처리될 수 있다. 비트 값 "1"과 "0"을 반대로 할당하는 것도 가능하다.
도 1b를 참조하면, 다른 실시예에서, 셀 선택에 이용되는 다이오드(Db)는 쇼트키 장벽 다이오드일 수 있다. 상기 쇼트키 장벽 다이오드는 pn 접합 다이오드와 달리 소수 캐리어의 누적이 거의 발생하지 않는 다수 캐리어 장치이므로 고속 액세스가 가능한 이점이 있으며, 반도체의 접합 구조를 필요로 하는 것이 아니어서 셀 어레이 구성과 생산 공정이 단순화될 수 있다.
또한, 도 1b에 도시된 실시예의 단위 메모리 셀(MCn2)은 워드 라인(WLn)측에 가변 저항체(Rw)가 연결되고, 비트 라인(BLn)측에 다이오드(Db)가 연결되는 구성을 가질 수 있다. 이러한 연결 순서는 도 1a의 단위 메모리 셀(MCn1)의 연결 순서와 반대이다.
도 1c를 참조하면, 또 다른 실시예에서, 셀 선택에 이용되는 다이오드(Dc)는 양방향 다이오드일 수도 있다. 상기 양방향 다이오드는 순방향 바이어스가 인가되는 경우의 제 1 문턱 전압과 역방향 바이어스가 인가되는 경우의 제 2 문턱 전압을 가질 수 있다. 이러한 양방향 다이오드(Dc)는, 예를 들면, 제너 다이오드를 포함할 수 있다. 상기 제너 다이오드의 항복 전압은 양방향 다이오드(Dc)의 제 2 문턱 전압이 될 수 있다. 상기 제너 다이오드는, 예를 들면, npn 제너 다이오드 또는 pnp 제너 다이오드일 수 있다.
도시하지는 안았으나, 본 발명의 비휘발성 메모리 장치는, 전술한 다이오드 이외에 정류 특성을 갖는 다른 구조의 다이오드들이 사용될 수도 있으며, 이러한 다이오드는 도시된 다이오드들(Da, Db, Dc)을 대체하거나 조합되어 사용될 수 있다. 따라서, 상기 다이오드들은 예시적이며, 본 발명이 이에 제한되는 것은 아니다. 예를 들면, 정류 특성을 갖는 p type layer-intrinsic semiconductor layer-metal layer(pim) 구조의 다이오드, 또는 n type layer-intrinsic semiconductor layer-metal layer(nim) 구조의 다이오드가, 메모리 셀 내에 전술한 다이오드와 함께, 또는 전술한 다이오드를 대체하여 적용될 수 있다.
본 개시 사항으로부터 상기 단위 메모리 셀들(MCn)을 구성하는 가변 저항체와 다이오드에 있어 그 순서, 접합 구성 및 크기는 메모리 셀의 동작 특성 및 성능 향상을 고려하여 다양하게 변형될 수 있음을 이해할 수 있을 것이다. 이하에서는, 이러한 다양한 다이오드들을 포함하는 비휘발성 메모리 장치의 제조 방법에 관하여 상세히 설명하기로 한다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 공정 순서대로 도시하는 단면도들이다. 도시된 실시예는 주로 도 1a에 도시된 단위 메모리 셀을 갖는 비휘발성 메모리 장치의 제조 방법에 관하여 개시한다. 이들 도면은, 셀 어레이 영역(cell array area)의 일부에 대하여만 개시하고 있으며, 메모리 셀 어레이 영역에 인접하는 주변 영역(peripheral area)을 구성하는 회로 요소들, 예를 들면, 고전압 트랜지스터 및 저전압 트랜지스터들, 및 이들의 전기적 연결을 위한 배선에 관하여는 공지의 기술이 참작될 수 있다.
도 2a를 참조하면, 기판(10) 상에 재 1 배선층(WL)이 형성될 수 있다. 제 1 배선층(WL)은 알루미늄, 구리, 이의 합금 또는 전도성 금속 산화물과 같은 금속을 포함하는 금속 배선 패턴층, 또는 n형 또는 p형 불순물 원소들을 포함하는 고농도 불순물층일 수 있다.
상기 배선 패턴층은 기판(10) 상에 적합한 금속막을 형성하고 포토리소그래피 및 식각 공정에 의해 형성되거나, 다마신(damacine) 또는 듀얼 다마신 공정에 의해 형성될 수 있다. 상기 고농도 불순물층은, 기판(10)의 메모리 셀 어레이 영역의 활성 영역에 n형 또는 p형 불순물을 주입하여 형성될 수 있다. 제 1 배선층(WL)은, 도 1a에 도시된 워드 라인(WLn)에 대응될 수 있다.
이후, 제 1 배선층(WL) 상에 제 1 층간 절연막(ID1)이 형성될 수 있다. 제 1 층간 절연막(ID1)은, 예를 들면, 고밀도 플라즈마 증착(HDP) 방식에 의해 형성되는 실리콘 산화물 또는 실리콘 질화물일 수 있다. 또한, 제 1 층간 절연막(ID1)은 후속하는 부분 스택들(ST1, ST2)의 결합 공정을 위해 네트워크 형성에 의한 반응층과 같은 분자 결합층을 형성하기에 용이한 층을 포함할 수 있다. 이러한 층은 실리콘 산화물 또는 실리콘 질화물과 유사한 준안정 절연막일 수도 있다. 또는 후속하는 제 2 층간 절연막(ID2)과의 반데르발스 결합이 가능한 공지의 재료 중에서 선택될 수도 있다.
후속하여, 제 1 층간 절연막(ID1) 내에 다이오드층(Da)을 형성하기 위한 홀들(IDH1)이 정의될 수 있다. 홀들(IDH1)에 의해 제 1 배선층(WL)의 일부 표면이 노출될 수 있다.
다음으로, 홀들(IDH1) 내에 다이오드용 반도체층이 매립될 수 있다. 제 1 배선층(WL)이 상기 고농도 불순물층인 경우, 상기 다이오드용 반도체층은 노출된 상기 고농도 불순물층 상에서 선택적 에피택시얼 성장법(SEG) 또는 고상 에피택시법(SPE)에 의해 형성될 수 있다. 다른 실시예에서, 제 1 배선층(WL)이 금속 배선 패턴층인 경우, 홀들(IDH1) 내에 폴리실리콘층을 매립함으로써, 상기 다이오드용 반도체층이 얻어질 수 있다. 상기 다이오드용 반도체층의 증착 동안에, 인시츄로, 또는 증착 이후에 이온주입을 수행하여, 상기 반도체층 내에 불순물 영역(P, N)을 형성할 수 있으며, 이후 적합한 열처리를 수행하여 다이오드층(Da)이 형성될 수 있다.
선택적으로는, 층간 절연막(ID1)을 형성하기 전에, 제 1 배선층(WL)이 형성된 기판(10) 상에 불순물 영역을 포함하는 반도체층을 형성할 수 있다. 이후, 적합한 열처리를 수행하여 상기 반도체층 내에 pn 접합을 형성하고, 상기 반도체층을 패터닝함으로써 다이오드층(Da)이 형성될 수도 있다. 후속하여, 다이오드층(Da)을 전기적으로 분리하기 위한 층간 절연막(ID1)을 형성한다. 필요에 따라, pn 접합을 형성하기 위한 상기 열처리는 층간 절연막(ID1)의 형성 이후에 수행될 수도 있으며, 본 발명이 이에 의해 제한되는 것은 아니다.
전술한 공정들에 의해 기판(10) 상에 수직 방향으로 적층된 제 1 배선층(WL) 및 다이오드층(Da)을 포함하는 제 1 회로 요소를 갖는 제 1 부분 스택(ST1)이 형성된다. 도시하지는 않았지만, 제 1 배선층(WL)과 다이오드층(WL) 사이에는 오믹 접촉층, 금속 실리사이드층 또는 불순물층과 같은 부가층이 더 형성될 수도 있다.
도 2b를 참조하면, 핸들 기판(10H) 상에, 기판(10)의 제 1 부분 스택(ST1)의 표면(Ba)으로 전달될 제 2 회로 요소를 갖는 제 2 부분 스택(ST2)이 형성될 수 있다. 핸들 기판(10H)은 후속 공정에서 제거되는 것으로서, 통상의 반도체 제조 공정이 수행될 수 있고, 전달될 제 2 부분 스택(ST2)의 보강체(manipulator)로서 기능하는 것이면 된다. 예를 들면, 핸들 기판(10H)은 더미 웨이퍼일 수 있다. 이와 같이 제거된 핸들 기판(10H)은 기판으로서 또는 핸들 기판으로서 재활용될 수 있다.
핸들 기판(10H) 내에는, 제 2 부분 스택(ST2)과 핸들 기판(10H)의 분리를 위하여 분리층(SL)이 제공될 수 있다. 분리층(SL)은 핸들 기판(10H) 내에 깨어지기 쉬운 층 레벨을 제공하여, 후술하는 핸들 기판(10H)의 제거를 용이하게 한다.
핸들 기판(10H)이 실리콘 기판인 경우, 분리층(SL)은 산소 주입에 의해 형성된 매립층(separation by implanted oxygen; SIMOX)일 수 있다. 그러나, 이는 예시적이며, 본 발명이 이에 의해 제한되는 것은 아니다. 예를 들면, 분리층(SL)은, 수소-주입-유도층에 의한 스플릿팅(hydrogen-implantation-induced layer splitting(Smart-cutR), 나노클리브 공정이 가능한 클리브 평면(cleave plane) 또는 워터젯에 의한 스플릿이 가능한 높은 기공률을 갖는 실리콘층을 포함할 수도 있다.
분리층(SL)이 형성된 핸들 기판(SL) 상에, 가변 저항층(Rw)이 형성된다. 가변 저항층(Rw)은, 비휘발성 고상 메모리 셀을 제공하기 위한, 상변화 재료, 가변 저항성 재료, 프로그래밍 가능한 금속화셀(programmable metallization cell: PMC), 또는 이들의 조합일 수 있다.
상기 상변화 재료는, 비정질 상태에서 결정질 상태로, 또는 그 반대로 가역적으로 전환될 수 있으며, 그에 따라 서로 다른 레벨의 저항값을 갖는 재료이다. 일반적으로, 상기 상변화 재료는, 비정질 상태에서는 고저항을 갖고, 결정질 상태에서는 저저항을 갖는다. 상기 상변화 재료는, 예를 들면, GeSbTe계 재료, 즉, GeSb2Te3, Ge2Sb2Te5, GeSb2Te4 중 어느 하나 또는 이들의 조합과 같은 칼코게나이드계 화합물을 포함할 수 있다. 또는, 다른 상변화 재료로서, GeTeAs, GeSnTe, SeSnTe, GaSeTe, GeTeSnAu, SeSb2, InSe, GeTe, BiSeSb, PdTeGeSn, InSeTiCo, InSbTe, In3SbTe2, GeTeSb2, GeTe3Sb, GeSbTePd 또는 AgInSbTe 가 있으며, 이들은 예시적일 뿐 본 발명이 이에 제한되는 것은 아니다. 또한, 전술한 재료들에, 불순물 원소, 예를 들면, B, C, N, P와 같은 비금속 원소가 더 도핑된 재료가 적용될 수도 있다.
다른 실시예로서, 가변 저항층(Rw)은 가변 저항성 재료를 포함할 수 있다. 상기 가변 저항성 재료는, 전술한 상변화 재료와 유사하게 저저항 상태와 고저항 상태 사이에서 가역적으로 변환될 수 있는 재료이다. 상기 가변 저항성 재료의 예로서, SrTiO3, SrZrO3, Nb:SrTiO3와 같은 페로브스카이트계 산화물 또는 TiOx, NiO, TaOx, HfOx, AlOx, ZrOx, CuOx, NbOx, 및 TaOx, GaOx, GdOx, MnOx, PrCaMnO, 및 ZnONIOx와 같은 전이 금속 산화물이 있다. 상기 페로브스카이트계 산화물 및 전이 금속 산화물은 전기적 펄스에 따른 저항값의 스위칭 특성이 나타난다. 이러한 스위칭 특성을 설명하기 위하여, 도전성 필라멘트, 계면 효과 및 트랩 전하와 관련된 다양한 메커니즘들이 제안되고 있지만, 이러한 메커니즘들이 명확한 것은 아니다. 그러나, 이들 재료는, 공통적으로 비휘발성 메모리 응용에 적합한 미세 구조 내에 전자에 의한 전류에 영향을 미치는 일종의 이력(hysterisis)을 갖는 인자를 가지고 있기 때문에 비휘발성 정보 기록막으로서 응용될 수 있다.
또한, 상기 이력은 인가 전압의 극성에 무관한 단극성(unipolar) 저항 재료와 양극성(bipolar) 저항 재료에 따라 구별되는 특성을 가질 수 있지만, 본 발명은 이에 제한되지 않는다. 예를 들면, 가변 저항층(Rw)은 단극성 저항 재료로만 이루어지거나, 양극성 저항 재료로만 이루어질 수 있다. 또는, 가변 저항층(Rw)은 상기 단극성 저항 재료로 이루어진 막과 상기 양극성 저항 재료로 이루어진 막의 적층 구조체를 포함함으로써 멀티 비트 구동을 하도록 설계될 수도 있다.
다른 실시예에서는, 가변 저항층(Rw)은 프로그래머블 금속화 셀(PMC)을 포함할 수도 있다. 상기 PMC 재료는 전기화학적으로 활성인, 예를 들면 산화 가능한 은(Ag), 테루륨(Te), 구리(Cu), 탄탈륨(Ta), 티타늄(Ti)와 같은 금속 전극과 상대적으로 비활성인 텅스텐(W), 금(Au), 백금(Pt), 파라듐(Pd), 및 로듐(Rh)과 같은 금속 전극으로 이루어진 2개의 금속 전극들과 이들 사이에 배치되고 슈퍼 이온 영역들을 갖는 전해질 물질을 포함할 수 있으며, 상기 PMC 재료는, 상기 전해질 재료 내에서 슈퍼 이온 영역들의 물리적 재배치를 통해서 저항 변화 또는 스위칭 특성을 나타낼 수 있다. 상기 슈퍼 이온 영역들을 갖는 전해질 물질은, 예를 들면, 게르마늄셀레늄 화합물(GeSe) 재료와 같은 베이스 글래스 재료(base glass material)일 수 있다. 상기 GeSe 화합물은 칼코게나이드 글래스 또는 칼로게나이드 재료로 지칭될 수도 있다. 이러한 GeSe 화합물에는, Ge3Se7, Ge4Se6 또는 Ge2Se3이 있다. 다른 실시예에서는, 다른 공지의 재료가 이용될 수도 있을 것이다. 전술한 가변 저항층(Rw)에 관한 재료들은 단일층 또는 복수의 적층 구조를 가질 수도 있다. 이러한 적층 구조는 서로 조합되어, 배선층들(도 1a의 WL1, WL2) 사이에 직렬 또는 병렬로 연결될 수 있다.
전술한 가변 저항층(Rw)에 관한 재료들은 예시적이며, 본 발명이 이에 의해 제한되는 것은 아니다. 예를 들면, 가변 저항층은 공지의 고분자계 재료 또는 상기 고분자계 재료 내에 분산된 적합한 나노 스케일 금속 입자를 포함하는 고분자 박막을 포함할 수도 있다. 본 실시예에서는, 가변 저항층(Rw)이 고온 공정이 요구되는 다이오드층(Da)과 별개의 기판 상에서 형성되기 때문에, 저온 형성이 가능한 다양한 재료의 가변 저항층이 사용될 수도 있다.
가변 저항층(Rw) 상에는 삽입층(20)이 더 형성될 수 있다. 삽입층(20)은 후술하는 바와 같이, 가변 저항층(Rw)과 전술한 다이오드층(D) 사이에 배치되는 중간 전극층일 수 있다. 상기 중간 전극층은, 가변 저항층(Rw)의 하부 전극층, 확산 장벽층, 오믹 콘택층, 또는 이들의 기능을 겸비할 수 있다. 예를 들면, 상변화 메모리 장치의 경우, 삽입층(20)은 히터 전극일 수 있다. 제 2 부분 스택(ST2)의 제 2 회로 요소들(Rw, 20)은, 도 1a의 단위 메모리 셀(MCn1)의 순서에 대비시 역전된 순서를 갖는다.
삽입층(20)이 상기 중간 전극층인 경우, 상기 삽입층(20)은, 도전층, 예를 들면, 금속, 합금, 금속 산소질화물, 금속질화물, 도전성 탄소 화합물, 또는 반도체 물질을 포함할 수 있다. 예를 들면, 삽입층(20)은, W, Ti, Ta, Mo, Mb, Pt, WN, TiN, TaN, MoN, MbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN, TaAlN, TiON, TiAlON, WON, IrO2 및 과도핑된 도전성 폴리실리콘 또는 이들의 조합을 포함할 수 있다.
다른 실시예에서, 삽입층(20)은 후술하는 바와 같이 제 1 부분 스택(ST1)과 제 2 부분 스택(ST2)의 결합을 위한 본딩 재료층을 포함할 수 있다. 상기 본딩 재료층은 실리사이드화 또는 공정 반응(eutectic reaction)과 같은 합금화 반응(metal alloy)이 가능한 도전층일 수 있다. 그러나, 이는 예시적이며, 상기 본딩 재료층은 금속의 전도성을 갖는 준안정 금속을 포함할 수 있다.
다이오드층(Da)이 실리콘계 반도체 재료인 경우, 상기 본딩 재료층은 다이오드층(D)과 실리사이드화 반응이 가능한 금속 재료, 예를 들면, Ti, Ta, Pt, Ir, Ru, Pd, Er, Y, W, Hf, V, Cr, Mn, Fe, Zr, Co 또는 Ni 중 어느 하나 또는 이들의 조합을 포함할 수 있다.
상기 본딩 재료층으로서, 공정 반응이 가능한 도전층을 이용하는 경우에는, 제 1 부분 스택(ST1)의 다이오드층(D)과 제 2 부분 스택(ST2)의 가변 저항층(Rw) 상에 각각 제 1 및 제 2 본딩 재료층을 형성할 수도 있다. 예를 들면, 상기 제 1 본딩 재료층은, 예를 들면, Au, Ag, Al, Cu, Si, Mo, Sn, Pb, Ga, Bi, In, Pb 및 Zn 으로부터 선택된 1 종 이상의 금속이고, 상기 제 2 본딩 재료층은 이들 금속으로부터 선택된 다른 1종 이상의 금속일 수 있다.
후속하는, 부분 스택들(ST1, ST2) 사이의 결합 공정에서 제 1 및 제 2 본딩 재료층은 서로 접촉하여 공정 반응층을 형성할 수 있다. 예를 들면, 상기 공정 반응층은, Au-Sn, Sn-Zn, Bi-In-Sn, Bi-In-Pb와 같은 2원계 또는 3원계 합금층일 수 있다. 이들 공정 반응층은 바람직하게는 400 ℃ 이하에서 급속 어닐링 또는 레이저 열 공급에 의한 저온 접합을 통하여 달성될 수 있다.
또 다른 실시예에서, 삽입층(20)은, 전술한 중간 전극층, 확산 장벽층, 오믹 콘택층 및 본딩 재료층 중 적어도 2 이상의 층을 포함하는 적층 구조를 가질 수도 있다. 예를 들면, 삽입층(20)은 중간 전극층 및 본딩 재료층의 2 중층 구조를 가질 수도 있다.
이러한 층들을 핸들 기판(10H) 상에 적층한 후, 연속적으로 패터닝함으로써, 상기 제 2 회로 요소가 형성될 수 있다. 제 2 회로 요소와 함께 핸들 기판(10H) 상에는, 이들 제 2 회로 요소를 전기적으로 분리하기 위한 제 2 층간 절연막(ID2)이 더 형성될 수 있다. 일부 실시예에서, 제 2 층간 절연막(ID2)은, 제 1 층간 절연막(ID1)과 동일한 재료를 포함할 수 있다. 예를 들면, 제 2 층간 절연막(ID2)은, 예를 들면, 고밀도 플라즈마 증착(HDP) 방식에 의해 형성되는 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 일부 실시예에서, 제 2 층간 절연막(ID2)은 제 1 층간 절연막(ID1)과의 결합 공정을 위해 네트워크 형성에 의한 반응층과 같은 분자 결합층을 형성하기에 용이한 층을 포함할 수 있다. 이러한 층은 실리콘 산화물 또는 실리콘 질화물과 유사한 준안정 절연막일 수도 있다. 다른 실시예에서, 제 2 층간 절연막(ID2)은 전술한 바와 같이 제 1 층간 절연막(ID1)과 반데르발스 결합될 수도 있다.
다른 실시예에서, 제 2 층간 절연막(ID2)이 제 2 회로 요소보다 먼저 형성될 수도 있다. 예를 들면, 핸들 기판(10H) 상에 제 2 층간 절연막(ID2)을 형성한다. 이후, 제 2 층간 절연막(ID2) 내에 가변 저항층(Rw)과 삽입층(200)이 형성될 영역을 한정하는 홀들(IDH2)을 형성하고, 홀들(IDH2)의 내부에 가변 저항층(Rw)과 삽입층(20)을 매립함으로써 상기 제 2 회로 요소를 형성할 수 있다. 일부 실시예에서는, 상기 매립 후에 상기 제 2 회로 요소들간의 전기적 분리를 위한 화학기계적 연마 공정이 추가적으로 수행될 수도 있다.
도 2c를 참조하면, 기판(10)의 제 1 부분 스택(ST1) 상으로 핸들 기판(10H)의 제 2 부분 스택(ST2)을 전달한다. 이를 위하여, 제 2 부분 스택(ST2)이 형성된 핸들 기판(10H)을 뒤집어, 제 2 부분 스택(ST2)의 표면(Bb)과 기판(10)의 제 1 부분 스택(ST1)의 표면(Ba)을 서로 중첩시킨 후, 제 1 부분 스택(ST1)과 제 2 부분 스택(ST2) 사이의 결합 공정이 수행될 수 있다. 상기 결합은 결합 메커니즘에 따라 상온에서 수행되거나, 적합한 열처리가 수행될 수 있다. 상기 열처리는, 실리사이드화 반응 또는 공정 합금화 반응에 따라, 예를 들면, 급속 열처리 또는 레이저 열처리를 이용하여 수초 내지 수시간 동안 400 ℃ 이하의 온도에서 수행될 수 있다.
이들 부분 스택들(ST1, ST2)의 결합은 제 1 부분 스택(ST1)의 다이오드층(D)과 제 2 부분 스택(ST2)의 가변 저항층(Rw) 사이의 삽입층(20)에서 일어날 수 있다. 그에 따라, 이들 회로 요소들(D, 20) 사이에 제 1 본딩층(BL1)이 형성될 수 있다. 예를 들면, 다이오드층(D)이 실리콘계 반도체 재료이고, 삽입층(20)이 실리사이드화 반응이 가능한 금속층을 포함하는 경우, 제 1 본딩층(BL1)은 삽입층(20)과 다이오드층(D) 사이의 반응에 의한 금속 실리사이드막(MSix)을 포함할 수 있다. 상기 금속 실리사이드막은 삽입층(20)과 다이오드층(Da)의 접촉 계면의 저항을 낮추면서도 본딩층을 제공하는 이점이 있다.
전술한 바와 같이, 제 1 부분 스택(ST1)의 다이오드층(D)과 제 2 부분 스택(ST2)의 가변 저항층(Rw) 상에 본딩 재료층을 포함하는 제 1 및 제 2 삽입층을 각각 형성한 경우, 이들 부분 스택들(ST1, ST2) 사이의 결합은 상기 제 1 삽입층과 상기 제 2 삽입층 사이에서 일어날 수 있다. 이에 따르면, 제 1 본딩층(BL1)은 공정 합금막과 같은 합금층을 포함할 수 있다.
또 다른 실시예에서, 제 1 부분 스택(ST1)과 제 2 부분 스택의 결합은제 1 층간 절연막(ID1)과 제 2 층간 절연막(ID2)의 접촉 계면의 반데르발스 힘 또는 이들 막들 사이의 화학 반응을 통해 달성될 수 있다. 상기 화학 반응의 경우, 상기 접촉 계면에는 제 2 본딩층(BL2)이 형성될 수도 있다. 예를 들면, 제 1 및 제 2 층간 절연막(ID1, ID2)이 실리콘과 산소 사이의 결합을 포함하는 경우, 제 2 본딩층(BL2)은 실라놀 결합(silanol bond)의 다중화(polymerization)에 의한 실록산 네트워크 형성에 의한 반응층을 포함할 수 있다. 또는 제 1 및 제 2 층간 절연막(ID1, ID2)의 반데르발스 결합에 의해 제 1 부분 스택(ST1)과 제 2 부분 스택(ST2)의 결합이 달성될 수도 있다.
상기 결합 공정은 웨이퍼 스케일 레벨에서 수행되거나, 칩 스케일 레벨에서 수행될 수 있다. 바람직하게는, 제 1 부분 스택(ST1)과 제 2 부분 스택(ST2) 중 어느 하나는 웨이퍼 레벨에서, 다른 하나는 칩 스케일 레벨에서 결합 공정이 수행될 수도 있다. 그 결과, 결합 공정 이후의 열응력 문제가 완화되고, 제 1 부분 스택(ST1)의 제 1 회로 요소와 제 2 부분 스택(ST2)의 제 2 회로 요소 사이의 정렬 공정이 더 용이하게 수행될 수 있다.
이와 같이, 제 1 및/또는 제 2 본딩층(BL1, BL2)에 의한 제 1 부분 스택(ST1)과 제 2 부분 스택(ST2) 사이의 결합이 완성되면, 핸들 기판(10H)이 제거하기 위하여, 화살표 A로 나타낸 바와 같이, 분리층(SL)로부터 핸들 기판(10H)의 모체가 분리될 수 있다. 그 결과, 기판(10) 상에는, 도 1a에 도시한 회로도에서, 제 1 배선층(WL), 다이오드(Da) 및 가변 저항체(Rw)가 순차대로 적층된 회로 요소가 얻어질 수 있다. 이후, 잔류하는 분리층(SL)을 제거하는 표면 처리를 한 후, 제 2 부분 스택(ST2) 상에 가변 저항체(Rw)의 상부 전극 및/또는 제 2 배선층(예를 들면, 비트 라인) 형성하는 후속 공정을 수행하여 메모리 셀들의 어레이가 완성될 수 있다.
도시하지는 않았지만, 다른 실시예로서, 핸들 기판(10H) 상에 가변 저항층(Rw)의 형성하기 이전에, 가변 저항층(Rw) 상의 상부 구조, 예를 들면, 상부 전극 및/또는 제 2 배선층(도 1a의 BL 참조)을 형성할 수도 있다. 이를 위해서, 핸들 기판(10H) 상에, 상기 제 2 배선층을 형성하고, 상기 제 2 배선층 상에 상기 상부 전극을 형성할 수 있다. 이 경우, 제 1 부분 스택(ST1)과 제 2 부분 스택(ST2)의 결합 공정만으로 단위 메모리 셀 구조가 완성될 수 있다.
최근, 다이오드(D) 및 가변 저항체(Rw)의 필라 구조를 포함하는 메모리 셀 구조에서는, 이의 고집적화로 인하여 셀 피치는 20 nm 이하로 감소되면서도 상기 필라 구조의 높이가 300 nm 내지 500 nm에 이르러, 10 또는 20 이상의 고종횡비를 갖는다. 특히, 전형적인 pn 접합 다이오드의 경우, 온 전류를 증가시키기 위해 다이오드의 높이가 증가되어야 하기 때문에 종횡비는, 더욱 증가되고 있는 추세이다. 또한, 기생 전류의 감소와 같은 기능적 측면을 고려하여, pin 다이오드와 같이 새로운 반도체층 또는 불순물층이 추가된 다이오드가 비휘발성 메모리 장치의 스위칭 소자로 적용될 수 있으며, 그 결과, 메모리 셀 구조의 종횡비는 더 증가될 수 있다. 이러한 고종횡비의 메모리 셀 구조를 연속적인 식각 공정을 통해 형성하는 것은 전술한 바와 같이 제조 공정 동안 일어날 수 있는 필라 구조의 리닝 때문에 이에 의한 구현은 쉽지 않다. 그러나, 본 발명의 실시예에 따르면, 고종횡비를 갖는 필라 구조의 메모리 셀 구조를 각 부분 스택별로 분할하여 메모리 셀이 형성되므로, 소자 형성시 높이 감소 효과 생기며, 상기 리닝과 같은 문제는 방지될 수 있다.
도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 공정 순서대로 도시하는 단면도들이다. 도시된 실시예는 주로 도 1b에 도시된 단위 메모리 셀을 갖는 비휘발성 메모리 장치의 제조 방법에 관한 것이다. 이들 도면들의 구성 요소들 중 도 2a 내지 도 2c에 개시된 구성 요소들과 동일한 참조 부호를 갖는 구성 요소에 관한 설명은 모순되지 않는 한, 전술한 개시 사항을 참조할 수 있으며, 이하에서는 생략하기로 한다.
도 1b의 단위 메모리 셀(MCn)은 도 1a의 단위 메모리 셀(MCn)의 다이오드(Da)와 가변 저항체(Rw)의 연결 순서가 반대로 된 단위 메모리 셀 구조를 갖는다. 그에 따라, 도 3a를 참조하면, 기판(10) 상에, 가변 저항층(Rw)을 포함하는 제 1 회로 요소가 형성된다. 예를 들면, 제 1 배선층(WL)이 형성된 기판(10) 상에 제 1 층간 절연막(ID1)이 형성될 수 있다. 이후, 제 1 층간 절연막(ID1) 내에 가변 저항층(Rw)을 형성하기 위한 홀들(IDH1)이 정의될 수 있다. 후속하여, 홀들(IDH1) 내에 가변 저항층(Rw)이 형성될 수 있다. 이러한 가변 저항층(Rw)은, 홀들(IDH1) 내에 가변 저항층이 될 재료층을 매립하고, 적합한 화학기계적 연막 공정을 수행함으로써 형성될 수 있다.
다른 실시예로서, 제 1 층간 절연막(ID1)을 형성하기 이전에, 가변 저항층(Rw)이 될 재료층을 기판(10) 상에 형성하고, 이를 패터닝함으로써 가변 저항층(Rw)이 형성될 수도 있다. 이후, 가변 저항층(Rw)을 패시베이션하기 위한 제 1 층간 절연막(ID1)이 형성될 수 있다.
제 1 층간 절연막(ID1)은, 예를 들면, 고밀도 플라즈마 증착(HDP) 방식에 의해 형성되는 실리콘 산화물 또는 실리콘 질화물일 수 있다. 제 1 층간 절연막(ID1)은 후속하는 부분 스택들(ST1, ST2)의 결합 공정을 위해 네트워크 형성에 의한 반응층과 같은 분자 결합층을 형성하기에 용이한 층을 포함할 수 있다. 이러한 층은 실리콘 산화물 또는 실리콘 질화물과 유사한 준안정(meta-stable) 절연막일 수도 있다.
가변 저항층(Rw) 상에 삽입층(20)이 형성될 수 있다. 삽입층(20)은 가변 저항층(Rw)과 다이오드층(도 3b의 D) 사이에 배치되는 중간 전극층을 포함할 수 있다. 또는, 상기 중간 전극층은, 가변 저항층(Rw)의 상부 전극층, 확산 장벽층, 오믹 콘택층 또는 이들의 기능을 겸비할 수도 있다.
삽입층(20)은 다이오드(D)와 가변 저항층(Rw)의 사이에서 제 1 부분 스택(ST1)과 제 2 부분 스택(ST2)의 결합을 위한 본딩 재료층을 포함할 수도 있다. 상기 본딩 재료층은 실리사이드화 또는 공정 반응(eutectic reaction)과 같은 합금화 반응(metal alloy)이 가능한 도전층을 포함할 수 있다. 또는, 상기 본딩 재료층은 금속의 전도성을 갖는 준안정 금속을 포함할 수도 있다.
도 3a에 도시된 실시예에서는, 제 1 부분 스택(ST2)에 삽입층(20)이 형성되지만, 도 2b를 참조하여 전술한 바와 같이, 삽입층(20)은 후술하는 핸들 기판(10H)의 제 2 부분 스택(ST2)에 형성되거나. 제 1 부분 스택(ST1)과 제 2 부분 스택(ST2)에 모두 형성될 수도 있다.
전술한 공정들에 의해 기판(10) 상에 수직 방향으로 적층된 제 1 배선층(WL) 및 가변 저항층(Rw)을 포함하는 제 1 회로 요소를 갖는 제 1 부분 스택(ST1)이 형성될 수 있다. 도시하지는 않았지만, 제 1 배선층(WL)과 가변 저항층(Rw) 사이에는 하부 전극층, 장벽층, 오믹 접촉층 및 불순물층과 같은 부가층이 더 형성될 수도 있음을 이해할 수 있을 것이다.
도 3b를 참조하면, 핸들 기판(10H) 상에는 기판(10)의 제 1 부분 스택(ST1)의 표면(Ba)으로 전달될 제 2 회로 요소를 갖는 제 2 부분 스택(ST2)이 형성된다. 핸들 기판(10H)은 전술한 기판(10)과 유사한 재료이거나, 더미 실리콘 웨이퍼일 수 있다.
상기 제 2 회로 요소는 쇼트키 장벽 다이오드(D)를 포함할 수 있다. 제 2 배선층(BL)이 금속 배선 패턴층인 경우, 쇼트키 장벽 다이오드(Db)를 형성하기 위하여, 도 3b에 도시된 바와 같이, 제 1 배선층(WL) 상에 n형 반도체층, 예를 들면, n형 폴리실리콘막이 형성될 수 있다. 도시하지는 않았지만, 제 1 배선층(WL)이 고농도 불순물층인 경우에는, 제 1 배선층(WL) 상에 적합한 일함수를 갖는 금속층을 형성함으로써 쇼트키 장벽 다이오드(Db)가 제공될 수도 있다. 또한, 다른 실시예로서, 도시된 n형 쇼트키 장벽 다이오드뿐만 아니라, p형 쇼트키 장벽 다이오드, 또는 이들의 조합에 의한 다이오드가 형성될 수도 있다.
일부 실시예에서는, 상기 n형 반도체층의 표면에 고농도 불순물 영역을 형성할 수 있다. 상기 고농도 불순물 영역에 의해, 상기 제 1 회로 요소의 삽입층(20)에 대한 오믹 콘택층이 제공될 수 있다.
도 3c를 참조하면, 기판(10)의 제 1 부분 스택(ST1) 상으로, 핸들 기판(10H)의 제 2 부분 스택(ST2)을 전달한다. 이를 위하여, 제 2 부분 스택(ST2)의 표면(Bb)과 기판(10)의 제 1 부분 스택(ST1)의 표면(Ba)을 서로 중첩시킨 후, 제 1 부분 스택(ST1)과 제 2 부분 스택(ST2) 사이의 결합 공정을 수행한다.
상기 결합 공정은 웨이퍼 스케일 레벨에서 수행되거나, 칩 스케일 레벨에서 수행될 수 있음은 전술한 바와 같다. 또는, 제 1 부분 스택(ST1)과 제 2 부분 스택(ST2) 중 어느 하나는 웨이퍼 레벨에서, 다른 하나는 칩 스케일 레벨에서 결합 공정이 수행될 수도 있다. 이로써, 결합 공정 이후의 열응력 문제가 완화될 수 있을 뿐만 아니라, 제 1 부분 스택(ST1)의 제 1 회로 요소와 제 2 부분 스택(ST2)의 제 2 회로 요소 사이의 정렬 공정이 더 용이하게 수행될 수 있다.
이들 부분 스택들(ST1, ST2)의 결합은 제 1 부분 스택(ST1)의 다이오드층(Db)을 제공하는 반도체층과 제 2 부분 스택(ST2)의 가변 저항체(Rw) 사이의 삽입층(20)에서 일어날 수 있다. 그에 따라, 이들 회로 요소들(D, Rw) 사이에 제 1 본딩층(BL1)이 형성될 수 있다. 제 1 본딩층(BL1)은 금속 실리사이드막(MSix)을 포함할 수 있다.
다른 실시예에서는, 제 1 부분 스택(ST1)의 가변 저항층(Rw)과 제 2 부분 스택(ST2)의 다이오드층(Db) 상에 본딩 재료층을 포함하는 제 1 및 제 2 삽입층을 각각 형성할 수 있으며, 이들 제 1 및 제 2 삽입층은 각각, 예를 들면, 공정 반응이 가능한 Au, Ag, Al, Cu, Si, Mo, Sn, Pb, Ga, Bi, In, Pb 및 Zn 으로부터 선택된 1 종 이상의 금속이고, 이들 금속으로부터 선택된 다른 1종 이상의 금속일 수 있다. 이 경우, 제 1 본딩층(BL1)은 공정 합금막을 포함할 수 있다. 또 다른 실시예에샤, 삽입층(20)이 금속의 전도성을 갖는 준안정 금속을 포함하는 경우, 제 1 본딩층(BL1)은 그에 따른 적합한 합금층을 포함할 수 있다.
또 다른 실시예에서, 제 1 부분 스택(ST1)과 제 2 부분 스택의 결합은제 1 층간 절연막(ID1)과 제 2 층간 절연막(ID2)의 접촉 계면의 반데르발스 힘 또는 이들 막들 사이의 화학 반응을 통해 달성될 수 있다. 상기 화학 반응의 경우, 상기 접촉 계면에도 제 2 본딩층(BL2)이 형성될 수 있다. 제 2 본딩층(BL2)은 실라놀 결합(silanol bond)의 다중화(polymerization)에 의한 실록산 네트워크 형성에 의한 반응층을 포함할 수 있다.
이와 같이, 제 1 및/또는 제 2 본딩층(BL1, BL2)에 의한 제 1 부분 스택(ST1)과 제 2 부분 스택(ST2) 사이의 결합이 완성되면, 핸들 기판(10H)이 제거된다. 화살표 A로 나타낸 바와 같이, 분리층(SL)로부터 핸들 기판(10H)의 모체가 쉽게 분리될 수 있다. 그 결과, 기판(10) 상에는, 도 1b에 도시한 회로도에서, 제 1 배선층(WL), 가변 저항체 및 다이오드(Db)가 순차대로 적층된 회로 요소가 얻어질 수 있다.
도 3c에 도시된 비휘발성 메모리 장치와 같이, 가변 저항층(WL) 상에 다이오드층(Db)이 배치되는 장치를 얻기 위해, 기판 상에 가변 저항층과 다이오드를 순차적으로 형성하는 종래 기술에서는, 다이오드층의 활성화를 위한 고온 공정에 의해 상기 다이오드층 하지의 가변 저항층이 열적 손상을 입을 수 있다. 그러나, 본 발명의 실시예에 따르면, 다이오드층과 가변 저항층이 별개의 공정에서 제조되므로, 다이오드층 형성을 위한 열적 부담은 가변 저항층의 제조 공정과 무관하다. 그 결과, 본 발명의 실시예에 따르면, 다이오드층과 가변 저항층의 막 품질을 서로 독립적으로 향상시킬 수 있다. 또한, 본 발명의 실시예에 따르면, 쇼트키 장벽 다이오드(Db)가 서로 다른 도전형의 반도체들 사이의 접합 구조를 필요로 하는 것이 아니어서, 셀 어레이 구성과 생산 공정이 단순화될 수 있다.
도 3a 내지 도 3c는 쇼트키 장벽 다이오드에 관하여 주로 설명하고 있지만, 당업자라면, 쇼트키 장벽 다이오드가 아닌 다른 pn 접합 다이오드(도 1a의 Da 참조) 및 제너 다이오드(도 1c의 Dc 참조)의 경우에도 동일한 이점이 달성될 수 있음을 이해할 수 있을 것이다. 예를 들면, 핸들 기판(10H) 상에 상기 pn 접합 다이오드 또는 제너 다이오드층을 포함하는 제 2 부분 스택(ST2)을 형성하고, 이를 기판(10) 상의 가변 저항층(Rw)을 포함하는 제 1 부분 스택(ST1) 상으로 전달함으로써 비휘발성 메모리 장치가 제공될 수 있다.
전술한 실시예들에서와 같이 다이오드층은 구동 특성의 향상과 고용량화를 위하여, 재료, 접합 구조 및 높이에 있어 다양한 구성을 가질 수 있다. 본 발명의 실시예에 따르면, 다이오드층의 높이, 재료, 접합 구조와 무관하게 다이오드층과 가변 재료층이 별도의 공정을 통해 완성되기 때문에, 다이오드층의 형성으로 인한 가변 재료층의 열손상이 없는 신뢰성 있는 비휘발성 메모리 장치가 제공될 수 있다.
도 4a 내지 도 4d는 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 공정 순서대로 도시하는 단면도들이다. 이들 도면들의 구성 요소들 중 도 2a 내지 도 3c의 구성 요소들과 동일한 참조 부호를 갖는 구성 요소에 관한 설명은 모순되지 않는 한, 전술한 개시 사항을 참조할 수 있으며, 이하에서는 생략하기로 한다.
도 4a를 참조하면, 기판(10) 상의 제 1 회로 요소가 제 1 배선층(WL), 다이오드층(D) 및 이에 직렬 연결되는 가변 저항층(Rw)을 모두 포함하는 점에서, 다이오드층(D) 또는 가변 저항층(Rw) 중 어느 하나만을 포함하는 이전의 실시예들과 구별될 수 있다.
일부 실시예에서, 가변 저항층(Rw)은, 중간 전극층(CE)과의 접촉 면적이 축소되도록 제한될 수 있다. 상기 접촉 면적의 축소는 가변 저항층(Rw)의 프로그램 영역을 제한할 수 있다. 가변 저항층(Rw)이 상변화 재료인 경우, 스페이서(SP)는 상기 상변화 재료와 상기 하부 전극의 접촉 면적을 감소시켜 프로그램 전류의 유효 전류 밀도를 향상시킴으로써, 구동 소자들을 소형화시켜, 소자 집적도를 더욱 향상시킬 수 있다.
스페이서(SP)는, 제 2 층간 절연막(ID2) 내에 하부 전극층(25)을 노출시키는 적합한 홀들(IDH)을 형성하고, 홀들(IDH) 내에 적합한 스페이서 재료층을 증착 후 에치백 공정을 통해 얻을 수 있다. 스페이서(SP)는 전기적 절연체 및/또는 단열체일 수 있다. 가변 저항층(Rw)은, 전술한 실시예에서와 달리, 제 2 층간 절연막(ID2) 상으로 그 일부가 연장될 수 있다. 이 경우, 가변 저항층(Rw)을 패시배이션하기 위한 제 3 층간 절연막(ID3)이 추가적으로 형성될 수 있다.
도 4a에 도시된 실시예에서는, 가변 저항층(Rw) 상에, 제 3 층간 절연막(ID3) 상에, 또는 이들 모두 상에 제 1 삽입층(20a)이 제공될 수 있다. 예를 들면, 제 1 삽입층(20a)은 후술하는 제 2 배선층(도 4b의 BL)과 같이 가변 저항층(Rw)의 상부 영역을 지나면서 제 3 층간 절연막(ID3)으로 연장될 수 있다. 삽입층(20a)은, 전술한 바와 같이, 중간 전극층, 확산 장벽층, 오믹 콘택층, 상기 본딩 재료층 또는 이들 중 적어도 2 이상을 포함하는 복수 층들의 적층 구조일 수 있다. 다른 실시예에서, 제 1 삽입층(20a)은 가변 저항층(Rw) 상에만 국지적으로 형성될 수도 있음은 전술한 바와 같다.
도 4b를 참조하면, 핸들 기판(10H) 상에 제 2 배선층(BL)이 형성된다. 제 2 배선층(BL)은 기판(10)의 제 1 배선층(WL)과 교차되는 라인 패턴을 가질 수 있다. 일부 실시예에서, 제 2 배선층(BL)은 다마신 또는 듀얼 다마신 공정에 의해 형성될 수 있다. 이 경우, 제 2 배선층(BL)은 식각이 어려운 귀금속 계열, Pt, Ir 또는 Ru을 포함할 수 있다. 일부 실시예에서, 제 2 배선층(BL)은 저저항 배선층을 제공하기 위한 구리 또는 구리 합금을 포함할 수 있다. 이 경우, 제 2 배선층(BL)은 핸들 기판(10H) 상에서, 다마신 또는 듀얼 다마신 공정에 의해 형성될 수 있다.
일반적으로, 구리계 배선층은 Cu 원자가 층간 절연막으로 확산되기 쉽기 때문에, 반드시 확산 장벽층으로 Cu 배선을 둘러싸거나, Cu와 층간 절연막 사이에 확산 장벽층을 형성할 필요가 있다(도 4d의 BLx 참조). 상기 확산 장벽층은, Ta, TaN, TiN, Ti, TiW, W, WN, TiN, TiSiN, WSiN, TaSiN 및 SiN 중 어느 하나 또는 이들의 조합일 수 있다. 이를 위하여, 제 2 배선층(BL) 상에 구리 확산 장벽층을 포함하는 제 2 삽입층(20b)이 형성될 수도 있다.
제 2 배선층(BL)을 둘러싸는 삽입층을 형성하기 위하여, 우선 핸들 기판(10H) 상에 금속 배선층의 다마신 공정을 위한 몰드로서 역할하는 층간 절연막을 형성할 수 있다. 상기 층간 절연막에 금속 배선층이 매립될 트렌치를 형성한다. 이후, 상기 트렌치에 금속층을 매립한 후, 평탄화 공정을 통하여 제 2 배선층(BL)을 형성한다. 후속하여, 상기 층간 절연막을 제거하고, 노출된 금속 배선층의 측면을 포함하는 전면에 전술한 상기 삽입층을 형성한다. 상기 삽입층은 금속 배선층에 가까운 쪽에서 먼쪽으로 확산 방지층 및 본딩 재료층과 같은 적층 금속층을 포함할 수 있다. 이후, 상기 삽입층이 형성된 금속 배선층들 사이에 새로운 층간 절연막(도 4d의 ID4 참조)을 형성함으로써, 제 2 부분 스택(ST2)이 완성될 수 있다.
도 4c를 참조하면, 기판(10)의 제 1 부분 스택(ST1) 상으로 핸들 기판(10H)의 제 2 부분 스택(ST2)을 전달한다. 이를 위하여, 제 2 부분 스택(ST2)의 표면(Bb)과 기판(10)의 제 1 부분 스택(ST1)의 표면(Ba)을 서로 중첩시킨 후, 제 1 부분 스택(ST1)과 제 2 부분 스택(ST2) 사이의 결합 공정이 수행될 수 있다.
상기 결합 공정은 웨이퍼 스케일 레벨에서 수행되거나, 칩 스케일 레벨에서 수행될 수 있다. 또는, 제 1 부분 스택(ST1)과 제 2 부분 스택(ST2) 중 어느 하나는 웨이퍼 레벨에서, 다른 하나는 칩 스케일 레벨에서 결합 공정이 수행될 수도 있다.
이들 부분 스택들(ST1, ST2)의 결합은, 제 1 부분 스택(ST1)의 제 1 삽입층(20a)과 제 2 부분 스택(ST2)의 제 2 삽입층(20b)이 본딩 재료층을 포함하는 경우, 이들 층(20a, 20b) 사이에서 일어날 수 있다. 그에 따라, 이들 회로 요소들(20a, 20b) 사이에 본딩층(BLx)이 형성될 수 있다. 상기 본딩층은 전술한 공정 반응에 의한 합금층과 같은 반응층을 포함할 수 있다. 이들 본딩층의 형성은 400 ℃ 이하의 저온 접합 공정을 통해 달성될 수 있다.
또한, 도시하지는 않았지만, 기판(10) 상의 제 3 층간 절연막(ID3)과 핸들 기판(10H) 상의 최상위 층간 절연막(예를 들면, 도 4d의 ID4 참조) 사이에서도 다른 본딩층이 형성될 수도 있다. 이들 층간 절연막들이 실리콘과 산소 사이의 결합을 포함하는 경우, 본딩층은 실라놀 결합(silanol bond)의 다중화(polymerization)에 의한 실록산 네트워크 형성에 의한 반응층을 포함할 수 있다. 다른 실시예에서, 이들 층간 절연막들은 반데르발스 결합을 통해 본딩될 수도 있다.
제 1 및/또는 제 2 본딩층(BL1, BL2)에 의한 제 1 부분 스택(ST1)과 제 2 부분 스택(ST2) 사이의 결합이 완성되면, 핸들 기판(10H)이 제거된다. 도 4c에 도시된 실시예에서는, 핸들 기판(10H)을 제거하는 다른 방법으로서, 핸들 기판(10H)의 저면을 필요한 깊이만큼 화살표 B 방향으로 화학기계적 연마 또는 에치백 공정과 같은 평탄화 공정이 예시되어 있다.
도 4d를 참조하면, 해들 기판(10H)이 제거된 결과물을 제 1 배선층(WL)의 방향을 따라 절개하여 얻어진 비휘발성 메모리 장치의 메모리 셀 어레이가 예시된다. 제 2 배선층(WL)은 전술한 바와 같이, 귀금속 계열 또는 구리 및 구리 합금과 같은 저저항 배선층일 수 있으며, 다마신 또는 듀얼 다마신 공정과 적합한 패터닝 공정에 의해 형성될 수 있다. 도 4d에 도시된 바와 같이, 제 2 배선층(BL)은 이를 둘러싸는 확산 장벽층에 의해 하부 구성 요소들로부터 격리되고, 제 2 배선층(BL0이 저저항 배선층인 경우, 중간 전극층 없이 가변 저항층(Rw)에 직접 연결되는 비트 라인 구성이 얻어질 수 있다.
전술한 실시예에 따르면, 공정 중에 인접층에 오염을 초래할 수 있는 배선층이나 식각이 어려운 재료를 이용한 배선층을 쉽게 형성할 수 있을 뿐만 아니라, 이들 배선층을 가변 저항층(Rw)의 상부 전극으로서도 사용할 수 있기 때문에, 저저항 배선 구조에 의한 고속 비휘발성 메모리 장치가 구현될 수 있다.
도 2a 내지 도 4d를 참조하여 개시된 특징들은 상호 호환적이어서, 모순되지 않는 한 서로 대체되어 실시되거나, 조합되어 실시될 수 있으며, 이러한 변형 실시예들도 본 발명의 범위에 속함을 이해하여야 한다. 예를 들면, 도 2a에 도시된 바와 같이, 전체가 매립된 가변 저항층(Rw)은 도 4a에 도시된 바와 같이 중간 전극층(CE)과의 접촉 부분만 매립된 가변 저항층(Rw)으로 변형 실시될 수 있다. 또한, 도 2c에 도시된 결과물 상에 비트 라인을 형성하는 것은, 도 4b 내지 도 4d에 개시된 제 2 배선층(BL)의 형성 공정에 의해 달성될 수도 있다.
도 5a 내지 도 5c는 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 공정 순서대로 도시하는 단면도들이다. 이들 도면들의 구성 요소들 중 도 2a 내지 도 4d의 구성 요소들과 동일한 참조 부호를 갖는 구성 요소에 관한 설명은 모순되지 않는 한, 전술한 개시 사항을 참조할 수 있으며, 이하에서는 생략하기로 한다.
도 5a를 참조하면, 기판(10) 상에 제 1 배선층(WL), 다이오드층(D1), 중간 전극층(CE1), 가변 저항층(Rw1) 및 제 2 배선층(BL)을 포함하는 제 1 회로 요소를 갖는 제 1 부분 스택(ST1)이 형성될 수 있다. 제 1 부분 스택(ST1) 내에는 상기 제 1 회로 요소를 패시베이션하기 위한 층간 절연막들(ID11, ID21)이 더 형성될 수 있다. 그에 따라, 제 1 부분 스택(ST1) 내에는 제 1 복수의 메모리 셀들이 형성된다. 제 1 부분 스택(ST1)의 각 회로 요소들은, 도 2a 내지 도 4d를 참조한 바와 같이, 부분 스택의 전달 공정에 의해 각 레벨의 회로 요소들이 분할 형성될 수 있다.
일부 실시예에서는, 제 1 부분 스택(ST1)의 상부 표면에 삽입층(20)이 형성될 수 있다. 삽입층(20)은, 전술한 중간 전극층, 확산 장벽층, 오믹 콘택층 및 상기 본딩 재료층 중 어느 하나 또는 적어도 2 이상을 포함하는 복수 층들의 적층 구조를 가질 수도 있다. 또한, 도시하지는 않았지만, 삽입층(20)은 제 2 배선층(BL)과 동일한 패턴을 가지면서 제 2 배선층(BL)과 중첩되어 연장되거나, 제 2 배선층(BL)을 둘러싸거나, 제 2 배선층(BL)이 형성되지 않은 영역의 층간 절연막(미도시)에만 선택적으로 형성될 수도 있다.
도 5b를 참조하면, 핸들 기판(10H) 상에 제 2 회로 요소를 갖는 제 2 부분 스택(ST2)이 형성될 수 있다. 상기 제 2 회로 요소는, 제 1 배선층(WL2), 다이오드층(D2), 중간 전극층(CE2) 및 가변 저항층(Rw2)을 포함할 수 있다. 또한, 제 2 부분 스택(ST2) 내에는, 상기 제 2 회로 요소를 패시베이션하기 위한 층간 절연막들(ID12, ID22)이 형성될 수도 있다. 그에 따라, 제 2 부분 스택(ST2) 내에는 제 2 복수의 메모리 셀들이 형성된다. 도시하지는 않았지만, 제 2 부분 스택(Bb)의 표면(Bb) 상에도 상기 삽입층이 더 형성될 수도 있다.
도 5c를 참조하면, 기판(10)의 제 1 부분 스택(ST1) 상으로 핸들 기판(10H)의 제 2 부분 스택(ST2)이 전달된다. 이를 위하여, 제 2 부분 스택(ST2)의 표면(Bb)과 기판(10)의 제 1 부분 스택(ST1)의 표면(Ba)을 서로 중첩시킨 후, 제 1 부분 스택(ST1)과 제 2 부분 스택(ST2) 사이의 결합 공정이 수행될 수 있다.
상기 결합 공정은 웨이퍼 스케일 레벨에서 수행되거나, 칩 스케일 레벨에서 수행될 수 있음은 전술한 바와 같다. 또는, 제 1 부분 스택(ST1)과 제 2 부분 스택(ST2) 중 어느 하나는 웨이퍼 레벨에서, 다른 하나는 칩 스케일 레벨에서 결합 공정이 수행될 수 있음은 전술한 바와 같다.
이들 부분 스택들(ST1, ST2) 사이의 결합은 제 1 부분 스택(ST1)의 제 2 전극층(BL)과 제 2 부분 스택(ST2)의 가변 저항층(Rw2) 사이의 삽입층(20)에서 일어날 수 있다. 그에 따라, 이들 회로 요소들(BL, Rw2) 사이에 제 1 본딩층(BL1)이 형성될 수 있다. 제 1 본딩층(BL1은 전술한 금속 실리사이드막(MSix) 및/또는 공정 합금막을 포함할 수 있다. 또 다른 실시예에샤, 삽입층(20)이 금속의 전도성을 갖는 준안정 금속을 포함할 수 있으며, 이 경우, 제 1 본딩층(BL1)은 그에 따른 적합한 합금층을 포함할 수도 있다.
또 다른 실시예에서, 도시하지는 않았지만, 제 1 부분 스택(ST1)과 제 2 부분 스택(ST2)의 결합은 각 부분 스택들의 층간 절연막(ID21, ID22)의 접촉 계면의 반데르발스 힘 또는 이들 막들 사이의 화학 반응을 통해 달성될 수 있다. 이들 접촉 계면에도 본딩층(미도시)이 형성될 수 있다.
이와 같이, 상기 본딩층들에 의한 제 1 부분 스택(ST1)과 제 2 부분 스택(ST2) 사이의 결합이 완성되면, 핸들 기판(10H)이 제거된다. 화살표 A로 나타낸 바와 같이, 분리층(SL)로부터 핸들 기판(10H)의 모체가 쉽게 분리될 수 있다. 그 결과, 기판(10) 상에는, 단위 메모리 셀들이 복수의 층들로 수직 적층된 3차원 비휘발성 메모리 장치가 얻어질 수 있다. 상기 3 차원 비휘발성 메모리 장치는 제 2 배선층(BL), 예를 들면, 비트 라인을 공유할 수 있다.
본 발명의 실시예에 따르면, 기판(10) 상에서 제 1 복수의 메모리 셀들과 제 2 복수의 메모리 셀들이 상부 및 하부 스택으로서 적층되어 멀티 레벨 셀 구성을 갖는 3 차원 비휘발성 메모리 장치가 제공될 수 있다. 또한, 상기 비휘발성 메모리 장치의 제조시, 상부, 즉 제 2 부분 스택(ST2) 내의 다이오드 형성시, 하부 스택, 즉, 제 1 부분 스택(ST1)의 회로 요소들이 열적 손상을 겪지 않는다.
또한, 수직형 다이오드를 포함하는 단위 메모리 셀의 종횡비가 크더라도, 이에 무관하게 신뢰성 있는 고집적 비휘발성 메모리 장치를 형성할 수 있는 이점이 있다. 도시된 실시예에서 다이오드는, pn 접합 다이오드를 개시하고 있지만, 이는 예시적일 뿐, 전술한 바와 같이, 쇼트키 장벽 다이오드, 또는 양방향 다이오드인 제너 다이오드와 같은 다른 다이오드들도 본 발명의 실시예에 포함된다.
본 명세서에 첨부된 도면들을 참조하여 개시된 다양한 비휘발성 메모리 장치는 단일 메모리 장치로 구현되거나, 하나의 웨이퍼 칩 내에서 다른 이종 장치들, 예를 들면, 논리 프로세서, 이미지 센서, RF 소자와 같은 다른 장치들과 함께 SOC(system on chip)의 형태로 구현될 수도 있을 것이다. 또한, 비휘발성 메모리 장치가 형성된 웨이퍼 칩과 이종 장치가 형성된 다른 웨이퍼 칩을 접착제, 솔더링 또는 웨이퍼 본딩 기술을 이용하여 접합함으로써 하나의 칩 형태로 구현될 수도 있을 것이다.
또한, 전술한 실시예들에 따른 비휘발성 메모리 장치들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 비휘발성 메모리 장치들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer FoSM, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP) 또는 Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다. 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 실장된 패키지는 이를 제어하는 컨트롤러 및/또는 논리 소자등을 더 포함할 수도 있다.
도 6은 본 발명의 일 실시예들에 따른 비휘발성 메모리 장치를 포함하는 전자 시스템(1000)을 도시하는 블록도이다.
도 6을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1000)은 컨트롤러(1010), 입출력 장치(I/O; 1020), 기억 장치(storage device; 1030), 인터페이스(1040) 및 버스(bus; 1050)를 포함할 수 있다. 컨트롤러(1010), 입출력 장치(1020), 기억 장치(1030) 및/또는 인터페이스(1040)는 버스(1050)를 통하여 서로 결합될 수 있다.
컨트롤러(1010)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1020)는 키패드(keypad), 키보드 또는 디스플레이 장치를 포함할 수 있다. 기억 장치(1030)는 데이터 및/또는 명령어를 저장할 수 있으며, 기억 장치(1030)는 본 명세서에 개시된 3차원 비휘발성 메모리 장치를 포함할 수 있다.
일부 실시예에서, 기억 장치(1030)는 다른 형태의 반도체 메모리 장치(예를 들면, 디램 장치 및/ 또는 에스램 장치 등)를 더 포함하는 혼성 구조를 가질 수도 있다. 인터페이스(1040)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1040)는 유선 또는 무선 형태일 수 있다. 이를 위하여, 인터페이스(1040)는 안테나 또는 유무선 트랜시버를 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1000)은 컨트롤러(1010)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램을 더 포함할 수도 있다.
전자 시스템(1000)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 태블릿 피씨(tablet PC), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 7은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 메모리 카드(1100)를 도시하는 블록도이다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 메모리 카드(1100)는 기억 장치(1110)를 포함한다. 기억 장치(1110)는 본 발명에 따른 비휘발성 메모리 장치들 중에서 적어도 하나를 포함할 수 있다. 또한, 기억 장치(1110)는 다른 형태의 반도체 메모리 장치(예를 들면, 디램 장치 및/또는 에스램 장치)를 더 포함할 수도 있다. 메모리 카드(1100)는 호스트(Host)와 기억 장치(1110) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1120)를 포함할 수 있다.
메모리 컨트롤러(1120)는 메모리 카드(1100)의 전반적인 동작을 제어하는 중앙 프로세싱 유닛(CPU; 1122)을 포함할 수 있다. 메모리 컨트롤러(1120)는 중앙 프로세싱 유닛(1122)의 동작 메모리로서 사용되는 에스램(SRAM; 1121)을 포함할 수도 있다. 이에 더하여, 메모리 컨트롤러(1120)는 호스트 인터페이스(1123) 및 메모리 인터페이스(1125)를 더 포함할 수 있다. 호스트 인터페이스(1123)는 메모리 카드(1100)와 호스트(Host) 사이의 데이터 교환 프로토콜을 구비할 수 있다. 메모리 인터페이스(1125)는 메모리 컨트롤러(1120)와 기억 장치(1110)를 서로 접속시킬 수 있다. 또한, 메모리 컨트롤러(1120)는 에러 정정 블록(ECC; 1124)을 더 포함할 수 있다. 에러 정정 블록(1124)은 기억 장치(1110)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 메모리 카드(1100)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 메모리 카드(1100)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이러한 메모리 카드(1100)는 비휘발성 메모리 장치를 포함하며, 컴퓨터 시스템의 하드디스크를 대체할 수 있는 고상 디스트(SSD, Solid State Disk)로도 구현될 수 있다. 이 경우, 본 발명의 실시예에 따른 비휘발성 메모리 장치는 페타스케일(petascale)의 컴퓨팅 성능을 제공할 수 있으며, 고속의 자료 입출력이 가능하도록 한다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (31)

  1. 기판 상에 수직 방향으로 적층된 적어도 하나 이상의 다이오드층들, 적어도 하나 이상의 가변 저항층들, 및 배선층들의 조합을 포함하는 메모리 셀들의 어레이를 포함하는 비휘발성 메모리 장치의 제조 방법으로서,
    상기 기판 상에 상기 층들 중 적어도 하나 이상의 층을 포함하는 제 1 회로 요소를 갖는 제 1 부분 스택을 형성하는 단계;
    핸들 기판 상에 상기 층들 중 적어도 하나 이상의 다른 층을 포함하는 제 2 회로 요소를 갖는 제 2 부분 스택을 형성하는 단계;
    상기 기판의 상기 제 1 부분 스택 상으로 상기 핸들 기판의 상기 제 2 부분 스택을 결합시키는 단계; 및
    상기 제 2 부분 스택으로부터 상기 핸들 기판을 제거하는 단계를 포함하는 비휘발성 메모리 장치의 제조 방법.
  2. 제 1 항에 있어서, 상기 결합시키는 단계는,
    상기 제 1 회로 요소와 상기 제 2 회로 요소 사이에 제 1 본딩층을 형성시키는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  3. 제 2 항에 있어서,
    상기 제 1 본딩층은 금속 실리사이드막, 공정 합금막(eutectic alloy film), 또는 이들의 조합을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  4. 제 1 항에 있어서, 상기 결합시키는 단계는,
    상기 제 1 회로 요소와 상기 제 2 회로 요소를 패시베이션하는 층간 절연막들 사이에 제 2 본딩층을 형성시키는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  5. 제 4 항에 있어서,
    상기 제 2 본딩층은 실록산 네트워크 형성에 의한 반응층, 반데르발스 결합층 또는 이들의 조합을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  6. 제 1 항에 있어서,
    상기 제 1 부분 스택 또는 상기 제 2 부분 스택의 상부 표면 중 적어도 일부 상에 삽입층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  7. 제 6 항에 있어서,
    상기 삽입층은 중간 전극층, 확산 장벽층, 오믹 콘택층 및 본딩 재료층 중 어느 하나 또는 이들 중 적어도 2 이상의 층을 포함하는 적층 구조를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  8. 제 6 항에 있어서,
    상기 적어도 하나 이상의 다이오드층들은 실리콘계 반도체 재료를 포함하고, 상기 삽입층은 실리사이드화 반응이 가능한 금속 재료를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  9. 제 1 항에 있어서,
    상기 적어도 하나 이상의 다이오드층들 및 상기 적어도 하나 이상의 가변 저항층들은 필라 구조를 갖는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  10. 제 1 항에 있어서,
    상기 적어도 하나 이상의 가변 저항층들은 상변화 재료, 가변 저항성 재료 또는 프로그램 가능한 금속화셀(programmable metalliztion cell; PMC) 재료, 또는 이들의 조합을 포함하는 비휘발성 메모리 장치의 제조 방법.
  11. 제 1 항에 있어서,
    상기 적어도 하나 이상의 다이오드층들은, pn 접합 다이오드, p-i-n 다이오드, 쇼트키 장벽 다이오드 및 제너 다이오드 중 어느 하나 또는 이들의 조합을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  12. 제 1 항에 있어서,
    상기 배선층들 중 적어도 하나는 다마신 또는 듀얼 다마신 공정에 의해 형성되는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  13. 제 12 항에 있어서,
    상기 다마신 또는 듀얼 다마신 구조를 갖는 배선층은 귀금속, 귀금속의 합금, 구리, 및 구리의 합금 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  14. 제 12 항에 있어서,
    상기 배선층들 중 적어도 어느 하나 상에 확산 방지층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  15. 제 1 항에 있어서,
    상기 제 1 부분 스택 내에는 상기 기판 상에 수직 방향으로 적층된 적어도 하나 이상의 다이오드층들, 적어도 하나 이상의 가변 저항층들, 및 배선층들의 조합들을 포함하는 제 1 복수의 메모리 셀들이 형성되고,
    상기 제 2 부분 스택 내에는 상기 핸들 기판 상에 수직 방향으로 적층된 적어도 하나 이상의 다이오드층들, 적어도 하나 이상의 가변 저항층들, 및 배선층들의 조합을 포함하는 제 2 복수의 메모리 셀들이 형성되며,
    상기 결합시키는 단계는, 상기 제 1 및 제 2 복수의 메모리 셀들 사이에 상기 배선층들 중 어느 하나의 배선층을 공유하도록 수행되는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  16. 기판 상에 수직 방향으로 적층된 적어도 하나 이상의 다이오드층들, 적어도 하나 이상의 가변 저항층들, 및 배선층들의 조합을 포함하는 제 1 복수의 메모리 셀들을 포함하는 제 1 부분 스택을 형성하는 단계;
    핸들 기판 상에 수직 방향으로 적층된 적어도 하나 이상의 다이오드층들, 적어도 하나 이상의 가변 저항층들, 및 배선층들의 조합을 포함하는 제 2 복수의 메모리 셀들을 포함하는 제 2 부분 스택을 형성하는 단계;
    상기 기판의 상기 제 1 부분 스택 상으로 상기 핸들 기판의 상기 제 2 부분 스택을 결합시키는 단계; 및
    상기 제 2 부분 스택으로부터 상기 핸들 기판을 제거하는 단계를 포함하는 비휘발성 메모리 장치의 제조 방법.
  17. 제 16 항에 있어서,
    상기 결합시키는 단계는, 상기 제 1 및 제 2 복수의 메모리 셀들 사이에 상기 배선층들 중 어느 하나의 배선층을 공유하도록 결합되는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  18. 기판 상에 수직으로 적층된 복수의 메모리 셀들의 어레이를 포함하는 비휘발성 메모리 장치로서, 상기 복수의 메모리 셀들의 각각은,
    서로 평행하게 배열되는 제 1 배선층;
    적어도 하나 이상의 다이오드층들 및 적어도 하나 이상의 가변 저항층들을 포함하며, 일 단이 상기 제 1 배선에 전기적으로 연결되는 메모리 셀; 및
    상기 메모리 셀 상에서 상기 제 1 배선과 교차하는 방향으로 서로 평행하게 배열되고, 상기 메모리 셀의 타단과 전기적으로 연결되는 제 2 배선층을 포함하며,
    상기 층들 중 서로 인접하는 2 개의 층들 사이에 제 1 본딩층을 포함하는 비휘발성 메모리 장치.
  19. 제 18 항에 있어서,
    상기 제 1 본딩층은 금속 실리사이드막, 공정 합금막, 또는 이들의 조합을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  20. 제 18 항에 있어서,
    상기 적어도 하나의 다이오드층들 및 상기 적어도 하나의 가변 저항층들은 필라 구조를 갖는 것을 특징으로 하는 비휘발성 메모리 장치.
  21. 제 18 항에 있어서,
    상기 적어도 하나 이상의 가변 저항층들은 상변화 재료, 가변 저항성 재료 또는 프로그램 가능한 금속화셀 재료, 또는 이들의 조합을 포함하는 비휘발성 메모리 장치.
  22. 제 18 항에 있어서,
    상기 적어도 하나 이상의 다이오드층들은, pn 접합 다이오드, p-i-n 다이오드, 쇼트키 장벽 다이오드 및 제너 다이오드 중 어느 하나 또는 이들의 조합을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  23. 제 18 항에 있어서,
    상기 제 1 및 제 2 배선층들 중 적어도 어느 하나는 다마신 또는 듀얼 다마신 구조를 갖는 것을 특징으로 하는 비휘발성 메모리 장치.
  24. 제 23 항에 있어서,
    상기 다마신 또는 듀얼 다마신 구조를 갖는 배선층은 귀금속, 귀금속의 합금, 구리 및 구리의 합금 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  25. 제 18 항에 있어서,
    상기 층들 중 제 1 층의 회로 요소를 패시베이션하는 제 1 층간 절연막;
    상기 층들 중 상기 제 1 층에 인접하는 제 2 층의 회로 요소를 패시베이션하는 제 2 층간 절연막; 및
    상기 제 1 층간 절연막과 상기 제 2 층간 절연막 사이에 제 2 본딩층을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  26. 제 25 항에 있어서,
    상기 제 2 본딩층은 실록산 네트워크 형성에 의한 반응층, 반데르발스 결합층 또는 이들의 조합을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  27. 제 18 항에 있어서,
    상기 복수의 메모리 셀들은 상기 기판 상에서 하부 스택으로서 적층되는 제 1 복수의 메모리 셀들 및 상부 스택으로서 적층되는 제 2 복수의 메모리 셀들을 포함하며,
    상기 제 1 및 제 2 복수의 메모리 셀들 사이에 상기 제 1 및 제 2 배선층들 중 어느 하나의 배선층을 공유하는 것을 특징으로 하는 비휘발성 메모리 장치.
  28. 기판 상에 수직 방향으로 적층된 적어도 하나 이상의 다이오드층들, 적어도 하나 이상의 가변 저항층, 및 배선층의 조합을 포함하는 제 1 복수의 메모리 셀들을 포함하는 제 1 부분 스택; 및
    상기 제 1 부분 스택 상에 수직 방향으로 적층된 적어도 하나 이상의 다이오드층들, 적어도 하나 이상의 가변 저항층, 및 배선층의 조합을 포함하는 제 2 복수의 메모리 셀들을 포함하는 제 2 부분 스택을 포함하며,
    상기 제 1 및 제 2 복수의 메모리 셀들 사이에 상기 배선층들 중 어느 하나를 공유하며, 상기 제 1 및 제 2 부분 스택을 결합하기 위한 본딩층이 상기 배선층 상에 형성되는 것을 특징으로 하는 비휘발성 메모리 장치.
  29. 제 28 항에 있어서,
    상기 본딩층은 금속 실리사이드막, 공정 합금막, 또는 이들의 조합을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  30. 기판 상에 수직 방향으로 적층된 적어도 하나 이상의 다이오드층들, 적어도 하나 이상의 가변 저항층들, 및 배선층들의 조합을 포함하는 제 1 복수의 메모리 셀들 및 상기 제 1 복수의 메모리 셀들을 패시베이션하는 제 1 층간 절연막을 포함하는 제 1 부분 스택; 및
    상기 제 1 부분 스택 상에 수직 방향으로 적층된 적어도 하나 이상의 다이오드층들, 적어도 하나 이상의 가변 저항층들, 및 배선층들의 조합을 포함하는 제 2 복수의 메모리 셀들 및 상기 제 2 복수의 메모리 셀들을 패시베이션하는 제 2 층간 절연막을 포함하는 제 2 부분 스택을 포함하며,
    상기 제 1 및 제 2 복수의 메모리 셀들 사이에 상기 배선층들 중 어느 하나의 배선층을 공유하며, 상기 제 1 및 제 2 부분 스택을 결합하기 위한 본딩층이 상기 제 1 층간 절연막과 상기 제 2 층간 절연막의 접촉 계면에 형성되는 비휘발성 메모리 장치.
  31. 제 30 항에 있어서,
    상기 본딩층은 실록산 네트워크 형성에 의한 반응층, 반데르발스 결합층 또는 이들의 조합을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
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