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KR20130027190A - 박막 트랜지스터 및 그 제조 방법 - Google Patents

박막 트랜지스터 및 그 제조 방법 Download PDF

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KR20130027190A
KR20130027190A KR20110090618A KR20110090618A KR20130027190A KR 20130027190 A KR20130027190 A KR 20130027190A KR 20110090618 A KR20110090618 A KR 20110090618A KR 20110090618 A KR20110090618 A KR 20110090618A KR 20130027190 A KR20130027190 A KR 20130027190A
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gate insulating
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gate
carbon
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최태영
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Abstract

박막 트랜지스터를 제공한다. 본 발명의 한 실시예에 따른 박막 트랜지스터는 기판, 상기 기판 위에 위치하고, 게이트 전극을 포함하는 게이트선, 상기 기판 위에 위치하는 반도체층, 상기 게이트선과 상기 반도체층 사이에 위치하는 게이트 절연막 그리고 상기 기판 위에 위치하고, 상기 반도체층의 채널 영역을 기준으로 서로 마주보는 소스 전극 및 드레인 전극을 포함하고, 상기 게이트 절연막은 제1 영역 및 제2 영역을 포함하고, 상기 제1 영역은 상기 반도체층의 채널 영역에 대응하며, 상기 제1 영역은 제1 물질로 형성되고, 상기 제2 영역은 제2 물질로 형성되며, 상기 제1 물질과 상기 제2 물질은 서로 다른 탄소와 규소의 원자수비를 갖는다.

Description

박막 트랜지스터 및 그 제조 방법{THIN FILM TRANSISTOR AND MANUFACTURING METHOD THEREOF}
본 발명은 박막 트랜지스터 및 그 제조 방법에 관한 것이다.
일반적으로, 박막 트랜지스터(Thin Film Transistor; TFT)는 이미지 표시용 디스플레이 소자 또는 반도체 소자에서 스위칭 소자로 사용된다.
박막 트랜지스터(TFT)는 일반적으로 수직 교차되어 단위 화소 영역을 정의하는 게이트 배선 및 데이터 배선의 교차 지점에 형성되어 단위 화소 영역에 대해 전류를 온(on) 또는 오프(off)로 스위칭하는 역할을 하는데, 온 상태인 경우에는 전류가 흘러 특정 단위 화소 영역과 관련된 커패시터를 원하는 전압까지 충전(charge)시키고, 오프 상태인 경우에는 단위 화소 영역이 다음에 어드레싱(addressing)될 때까지 충전 상태를 유지하도록 한다. 이 때, 전압 레벨은 단위 화소 영역에 상응하는 액정을 통하여 투과되는 광량을 결정하여 그레이 레벨(gray level)을 결정한다.
박막 트랜지스터는 액정 표시 장치의 스위칭 소자로 사용될 수 있고, 최근 액정 표시 장치의 대형화 및 고정세화 경향이 점차 가속화되면서 이를 실현하기 위한 차세대 공정 기술이 요구된다.
특히, 대화면에서 초고해상도와 고속 구동 기술을 적용하려면, 패널 구동의 관점에서 RC 딜레이를 감소시키고 박막 트랜지스터의 특성을 향상시킬 필요가 있다. 이를 위해 저유전율 절연막을 사용하여 배선 간의 기생 용량을 감소시켜 RC 딜레이를 저감하는 기술이 적용되었으나, 채널 영역에서 온 전류(On Current)가 감소하는 문제가 있다.
본 발명이 해결하고자 하는 과제는 채널 영역 부분의 유전 상수를 증가시켜 RC delay 증가 없이 온 전류(On Current)를 증가시키는 박막 트랜지스터 및 그 제조 방법을 제공하는데 있다.
본 발명의 한 실시예에 따른 박막 트랜지스터는 기판, 상기 기판 위에 위치하고, 게이트 전극을 포함하는 게이트선, 상기 기판 위에 위치하고, 상기 게이트 전극과 중첩하는 부분을 포함하는 반도체층, 상기 게이트선과 상기 반도체층 사이에 위치하는 게이트 절연막 그리고 상기 기판 위에 위치하고, 상기 반도체층의 채널 영역을 기준으로 서로 마주보는 소스 전극 및 드레인 전극을 포함하고, 상기 게이트 절연막은 제1 영역 및 제2 영역을 포함하고, 상기 제1 영역은 상기 반도체층의 채널 영역에 대응하며, 상기 제1 영역은 제1 물질로 형성되고, 상기 제2 영역은 제2 물질로 형성되며, 상기 제1 물질과 상기 제2 물질은 서로 다른 탄소와 규소의 원자수비(atomic number ratio)를 갖는다.
상기 제1 물질의 탄소/규소 원자수비는 상기 제2 물질의 탄소/규소 원자수비보다 작을 수 있다.
상기 제1 영역의 유전 상수는 상기 제2 영역의 유전 상수보다 클 수 있다.
상기 제1 영역의 커패시턴스는 상기 제2 영역의 커패시턴스보다 클 수 있다.
상기 게이트 절연막은 용액형 절연 물질을 사용하여 형성될 수 있다.
상기 용액형 절연 물질은 오가노-실록산(organo-siloxane) 또는 오가노-실세스퀴옥산(organo-silsequioxane)을 포함할 수 있다.
상기 제1 영역과 상기 제2 영역에서 상기 게이트 절연막의 두께는 (실질적으로) 동일할 수 있다.
본 발명의 다른 실시예에 따른 박막 트랜지스터 제조 방법은 기판 위에 게이트선을 형성하는 단계, 상기 게이트선 위에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막을 마스크를 사용하여 자외선 조사하는 단계, 상기 게이트 절연막을 열처리하는 단계, 상기 게이트 절연막 위에 반도체층을 형성하는 단계 그리고 상기 반도체층 위에 소스 전극 및 드레인 전극을 형성하는 단계를 포함하고, 상기 게이트 절연막에 자외선 조사하는 단계는 상기 반도체층의 채널 영역에 대응하는 부분을 선택적으로 자외선 조사한다.
상기 게이트 절연막을 형성하는 단계는 상기 게이트선 위에 용액형 절연 물질을 코팅하는 단계를 포함할 수 있다.
상기 게이트 절연막을 형성하는 단계는 스핀 코팅 방법 또는 잉크젯 방법을 사용할 수 있다.
상기 마스크는 오픈부와 차단부를 포함하고, 상기 오픈부는 상기 반도체층의 채널 영역에 대응하도록 위치할 수 있다.
상기 게이트 절연막은 상기 오픈부를 통해 자외선이 조사된 제1 영역과 상기 차단부에 의해 자외선이 차단된 제2 영역을 포함하고, 상기 제1 영역을 형성하는 제1 물질의 탄소/규소 원자수비는 상기 제2 영역을 형성하는 제2 물질의 탄소/규소 원자수비보다 작을 수 있다.
상기 제1 영역과 상기 제2 영역에서 상기 게이트 절연막의 두께가 (실질적으로) 동일하도록 형성할 수 있다.
상기 용액형 절연 물질은 오가노-실록산(organo-siloxane) 또는 오가노-실세스퀴옥산(organo-silsequioxane)을 포함할 수 있다.
상기 제1 영역을 형성하는 제1 물질의 탄소/규소 원자수비는 상기 제2 영역을 형성하는 제2 물질의 탄소/규소 원자수비보다 작을 수 있다.
상기 제1 영역의 유전 상수는 상기 제2 영역의 유전 상수보다 클 수 있다.
상기 제1 영역의 커패시턴스는 상기 제2 영역의 커패시턴스보다 클 수 있다.
이와 같이 본 발명의 한 실시예에 따르면, 채널 영역에 대응하는 게이트 절연막 부분에 선택적으로 자외선 조사를 함으로써 RC delay 증가 없이 온 전류(On Current)를 증가시킬 수 있다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터를 나타내는 평면도이다.
도 2 및 도 3은 도 1의 절단선 II-II'를 따라 자른 단면도이다.
도 4 내지 도 6은 본 발명의 다른 실시예에 따른 박막 트랜지스터 제조 방법을 설명하기 위한 단면도들이다.
도 7은 탄소/규소 원자수비에 따른 유전 상수를 나타내는 그래프이다.
도 8은 본 발명의 실시예에 따른 커패시터 구조를 나타내는 단면도이다.
도 9는 자외선 조사 시간에 따른 커패시턴스의 상대적 변화를 나타내는 그래프이다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터를 나타내는 평면도이다. 도 2 및 도 3은 도 1의 절단선 II-II'를 따라 자른 단면도이다.
도 1 및 도 2를 참조하면, 투명한 유리 또는 플라스틱 따위로 만들어진 절연 기판(110) 위에 복수의 게이트선(121)이 형성되어 있다.
게이트선(121)은 게이트 신호를 전달하며 주로 가로 방향으로 뻗어 있다. 각 게이트선(121)은 게이트선(121)으로부터 돌출한 복수의 게이트 전극(124)을 포함한다.
게이트선(121) 및 게이트 전극(124)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속 중 선택된 하나로 이루어질 수 있다.
본 실시예에서 게이트선(121) 및 게이트 전극(124)이 단일막으로 형성되는 것으로 설명하였으나, 이에 한정되지 않고, 이중막 또는 삼중막 형태 등으로 형성될 수 있다.
이중막 구조를 갖는 경우, 게이트선(121) 및 게이트 전극(124)은 하부막 및 상부막으로 형성될 수 있고, 하부막은 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 크롬 합금, 티타늄(Ti), 티타늄 합금, 탄탈늄(Ta), 탄탈늄 합금, 망간(Mn), 망간 합금 중에서 선택된 하나로 이루어질 수 있다. 상부막은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속 중 선택된 하나로 이루어질 수 있다. 삼중막 구조의 경우, 서로 물리적 성질이 다른 막들이 조합되어 형성될 수 있다.
게이트선(121) 위에는 게이트 절연막(140a, 140b)이 형성되어 있다. 게이트 절연막은 제1 영역(140a) 및 제2 영역(140b)을 포함할 수 있다. 제1 영역(140a)은 반도체층(154)의 채널 영역에 대응하여 위치하고, 제2 영역(140b)은 제1 영역(140a)을 제외한 대부분의 절연 기판(110) 위에 위치하고 있다.
본 실시예에서 게이트 절연막(140a, 140b)은 실질적으로 그 두께가 균일할 수 있다. 다시 말해, 제1 영역(140a)과 제2 영역(140b)의 두께는 실질적으로 동일할 수 있다.
게이트 절연막(140a, 140b)은 용액형 절연 물질을 절연 기판(110) 위에 코팅한 후에 열처리하여 형성된다. 본 실시예에 따른 용액형 절연 물질은 오가노-실록산(organo-siloxane) 또는 오가노-실세스퀴옥산(organo-silsequioxane)을 포함한다. 본 실시예에서 용액형 절연 물질은 3.5 이하의 저유전율 절연 물질일 수 있다.
본 실시예에 따른 용액형 절연 물질은 규소(Si) 또는 산소(O)와 결합하고 있는 메틸기(-CH3)를 포함할 수 있고, 산소와 결합하고 있는 탄소는 결합력이 약해 열처리에 의해 그 결합이 끊어진다. 하지만, 규소와 결합하고 있는 탄소는 결합에너지가 상대적으로 커서 열처리 후에도 끊어지지 않고 결합을 유지한다.
본 실시예에서 열처리 이전에 게이트 절연막의 제1 영역(140a)을 선택적으로 자외선 조사하여 제1 영역(140a)을 형성하는 제1 물질과 제2 영역(140b)을 형성하는 제2 물질은 서로 다른 화학 조성을 갖게 된다. 본 실시예에서 제1 물질과 제2 물질은 서로 다른 탄소와 규소의 원자수비(atomic number ratio)를 갖는다.
자외선 조사에 의해 제1 영역(140a)에서 규소와 결합하고 있는 탄소가 끊어진다. 따라서, 제1 물질은 제2 물질 대비하여 상대적으로 규소에 대한 탄소의 원자수가 적어진다. 이와 같이, 탄소/규소 원자수비의 차이로 인해 제1 영역(140a)의 유전 상수는 제2 영역(140b)의 유전 상수보다 큰 값을 가질 수 있다.
제1 영역(140a)의 유전 상수가 커지면서 제1 영역(140a)의 커패시턴스가 증가하여 온 전류(On Current)가 증가한다. 제1 영역(140a) 이외의 부분인 제2 영역(140b)은 저유전율 절연 물질로 형성되어 있기 때문에 기생 용량 감소로 인해 RC 딜레이 역시 감소할 수 있다.
게이트 절연막(140a, 140b) 위에는 복수의 반도체층(151)이 형성되어 있다. 반도체층(151)은 주로 세로 방향으로 뻗으며, 게이트 전극(124)을 향하여 뻗어 나온 복수의 돌출부(projection; 154)를 포함한다.
반도체층(151, 154)은 비정질 실리콘, 결정질 실리콘 또는 산화물 반도체로 형성할 수 있다.
반도체층(151) 위에는 복수의 소스 전극(173) 각각과 연결되어 있는 복수의 데이터선(171) 및 복수의 드레인 전극(175)이 형성되어 있다.
데이터선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트선(121)과 교차한다. 각 데이터선(171)은 게이트 전극(124)을 향하여 뻗어 U자 형상을 가지는 복수의 소스 전극(173)과 연결되어 있다.
드레인 전극(175)은 데이터선(171)과 분리되어 있고 소스 전극(173)의 U자 형상의 가운데에서 상부를 향하여 연장되어 있다. 이러한 소스 전극(173) 및 드레인 전극(175)의 형상은 하나의 예시이며 다양하게 변형될 수 있다.
데이터선(171), 소스 전극(173) 및 드레인 전극(175)을 포함하는 데이터 배선층(171, 173, 175)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속 중에서 선택된 하나로 이루어질 수 있다.
본 실시예에서 데이터선(171), 소스 전극(173) 및 드레인 전극(175)이 단일막으로 형성되는 것으로 설명하였으나, 이에 한정되지 않고, 이중막 또는 삼중막 형태 등으로 형성될 수 있다.
이중막 구조를 갖는 경우, 데이터선(171), 소스 전극(173) 및 드레인 전극(175)은 하부막 및 상부막으로 형성될 수 있고, 하부막은 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 크롬 합금, 티타늄(Ti), 티타늄 합금, 탄탈늄(Ta), 탄탈늄 합금, 망간(Mn), 망간 합금 중에서 선택된 하나로 이루어질 수 있고, 상부막은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속 중에서 선택된 하나로 이루어질 수 있다. 삼중막 구조의 경우, 서로 물리적 성질이 다른 막들이 조합되어 형성될 수 있다.
반도체층(151)의 돌출부(154)에는 소스 전극(173)과 드레인 전극(175) 사이에 데이터선(171) 및 드레인 전극(175)으로 가리지 않고 노출된 부분이 있다. 반도체층(151)은 돌출부(154)의 노출된 부분을 제외하고 데이터선(171), 소스 전극(173), 및 드레인 전극(175)과 실질적으로 동일한 평면 패턴을 가질 수 있다. 다시 말해, 데이터선(171), 소스 전극(173) 및 드레인 전극(175)의 측벽들은 이들 아래에 있는 반도체층(151)의 측벽들과 실질적으로 동일하게 정렬될 수 있다. 이러한 패턴을 형성하는 것은 데이터선(171), 소스 전극(173) 및 드레인 전극(175)을 포함하는 데이터 배선층(171, 173, 175)과 반도체층(151)을 동일한 마스크를 사용하여 형성하기 때문이다.
하나의 게이트 전극(124), 하나의 소스 전극(173) 및 하나의 드레인 전극(175)은 반도체층(151)의 돌출부(154)와 함께 하나의 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널은 소스 전극(173)과 드레인 전극(175) 사이의 돌출부(154)에 형성된다.
데이터선(171), 드레인 전극(175) 및 노출된 반도체층의 돌출부(154) 부분 위에는 보호막(passivation layer)(180)이 형성되어 있다.
보호막(180) 위에는 복수의 화소 전극(pixel electrode)(191)이 형성되어 있다. 화소 전극(191)은 접촉 구멍(185)을 통하여 드레인 전극(175)과 물리적·전기적으로 연결되어 있으며, 드레인 전극(175)으로부터 데이터 전압을 인가 받는다.
도 3에 나타낸 실시예는 대부분의 구성 요소가 도 2와 동일하고, 다만 게이트 절연막(140a, 140b) 아래에 추가적으로 절연막(130)이 하나 더 위치한다. 절연막(130)은 질화 규소(SiNx) 또는 산질화 규소(SiON)로 형성될 수 있다. 다시 말해, 도 3의 실시예에서는 게이트 절연막이 이중막 형태로 형성되어 있다.
이하에서는, 도 4 내지 도 6을 참고하여 박막 트랜지스터 제조 방법에 대하여 설명하기로 한다.
도 4 내지 도 6은 본 발명의 다른 실시예에 따른 박막 트랜지스터 제조 방법을 설명하기 위한 단면도들이다.
도 4를 참고하면, 투명한 유리 또는 플라스틱 따위로 만들어진 절연 기판(110) 위에 알루미늄 계열 금속, 은 계열 금속, 그리고 구리 계열 금속 등 저항이 낮은 금속 따위로 게이트 도전층을 적층한 후에 사진 식각하여 복수의 게이트 전극(124)을 포함하는 게이트선을 형성한다.
도 5를 참고하면, 게이트 전극(124)을 덮도록 절연 기판(110) 위에 용액형 절연 물질(140)을 코팅한다. 용액형 절연 물질(140)을 코팅하기 위해 스핀 코팅 방법 또는 잉크젯 방법을 사용할 수 있다.
용액형 절연 물질(140)은 오가노-실록산(organo-siloxane) 또는 오가노-실세스퀴옥산(organo-silsequioxane)을 포함한다.
코팅된 용액형 절연 물질(140) 위에 마스크(MASK)를 정렬시킨다. 마스크(MASK)는 오픈부(P)와 차단부(Q)를 포함하고, 마스크(MASK)의 오픈부(P)는 게이트 전극(124)과 대응하도록 배열한다. 마스크(MASK)를 사용하여 자외선을 조사함으로써 게이트 전극(140)에 대응하여 위치하는 용액형 절연 물질에만 선택적으로 자외선에 노출되도록 한다.
용액형 절연 물질이 자외선에 노출됨으로써 규소와 결합하고 있는 탄소가 떨어져 나간다.
도 6을 참고하면, 자외선 조사 후에 코팅된 용액형 절연 물질(140)을 열처리함으로써 제1 영역(140a)과 제2 영역(140b)을 포함하는 게이트 절연막을 형성한다. 제1 영역(140a)은 게이트 전극(140)에 대응하여 위치하는 용액형 절연 물질이 코팅된 부분에 해당한다. 열처리에 의해 용액형 절연 물질(140)에 포함된 산소-탄소 결합이 추가적으로 끊어지게 된다.
게이트 절연막(140a, 140b) 위에 반도체층(151, 154), 소스 전극(173), 및 드레인 전극(175)을 형성한다. 박막 트랜지스터를 구성하는 반도체층(154)은 게이트 전극(124)과 대응하는 위치에 있고, 결국 반도체층(154)은 게이트 절연막의 제1 영역(140a)과 대응한다.
반도체층(151, 154), 소스 전극(173), 드레인 전극(175)은 하나의 마스크를 사용하여 실질적으로 동일한 평면 패턴을 갖도록 형성할 수 있다. 다시 말해, 데이터선(171), 소스 전극(173) 및 드레인 전극(175)의 측벽들은 이들 아래에 있는 반도체층(151)의 측벽들과 실질적으로 동일하게 정렬될 수 있다.
이하에서는, 본 발명의 실시예에 따른 박막 트랜지스터가 RC 딜레이는 감소하면서 온 전류가 증가하는 효과를 갖는 것에 대해 좀 더 구체적으로 살펴보기로 한다.
도 7은 탄소/규소 원자수비에 따른 유전 상수를 나타내는 그래프이다.
도 7을 참고하면, 탄소/규소의 원자수비가 커짐에 따라 유전 상수가 감소하는 것을 나타낸다. 본 실시예는 이러한 이론적 근거를 바탕으로 설명될 수 있다.
본 실시예에 따른 용액형 절연 물질의 한 예로 하기 화학식 1에 대해 설명하기로 한다. 하기 화학식 1로 표현되는 화합물은 규소와 탄소의 제1 결합(a)과 산소와 탄소의 제2 결합(b)을 포함한다. 본 발명의 실시예에 따라 열처리를 하게 되면 제1 결합(a)은 상대적으로 강한 결합으로 유지되지만, 제2 결합(b)은 대부분 끊어지게 된다. 본 발명의 실시예에 따라 채널 영역에 대응하는 게이트 절연막의 제1 영역에 자외선을 조사함으로써 제1 결합(a)이 끊어지게 되기 때문에 제1 영역에서의 탄소/규소 원자수비가 감소하게 된다. 따라서, 제1 영역에 대응하는 채널 영역에서 유전 상수, 커패시턴스가 증가하고 이에 따라 온 전류가 증가할 수 있다.
Figure pat00001
[화학식 1]
도 8은 본 발명의 실시예에 따른 커패시터 구조를 나타내는 단면도이다.
도 8을 참고하면, 1000 두께를 갖는 산화 규소층(420)을 P-타입의 웨이퍼(410) 위에 형성하고, 표 1에서와 같이 5가지 실시예(SGI A, SGI B, SGI C, SGI D, SGI E)에 해당하는 용액형 절연 물질을 산화 규소층(420) 위에 각각 스핀 코팅한다. 이후, 파장 254nm를 메인으로 하고, 부수적으로 파장 180nm를 가진 자외선을 0분, 30분, 60분간 조사하였다. 이후, 섭씨 250도와 질소 분위기의 퍼니스(furnace)에서 1시간 정도 열처리를 진행하였다. 이후, 0.023cm2의 금속 전극층(440)을 절연막(430) 위에 형성함으로써 금속-절연막-실리콘 웨이퍼의 커패시터를 제작한 후, 각각의 커패시턴스를 측정하였다.
표 1은 금속-절연막-실리콘 웨이퍼 커패시터의 커패시턴스를 피코 패럿(pF) 단위로 나타내고 있다. 표 2는 자외선 조사가 절연막의 커패시턴스 값에 미치는 영향을 파악하기 위해 전체 커패시턴스(Ctotal)에서 절연막의 커패시턴스(CSGI)만을 나타낸 것이다.
정도의 차이가 있으나, 5개의 모든 실시예에서 자외선 조사 시간이 증가할수록 커패시턴스 값이 증가하고 있음을 확인할 수 있다.
[표 1]
Figure pat00002
[표 2]
Figure pat00003
도 9는 자외선 조사 시간에 따른 커패시턴스의 상대적 변화를 나타내는 그래프이다.
도 9를 참고하면, 자외선 조사 시간이 증가함에 따라 대체로 커패시턴스가 증가하는 경향을 나타낸다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110 절연 기판 121 게이트선
140a, 140b 제1 및 제 영역 151 반도체층
154 반도체층의 돌출부
171 데이터선 173 소스 전극
175 드레인 전극 180 보호막

Claims (20)

  1. 기판,
    상기 기판 위에 위치하고, 게이트 전극을 포함하는 게이트선,
    상기 기판 위에 위치하고, 상기 게이트 전극과 중첩하는 부분을 포함하는 반도체층,
    상기 게이트선과 상기 반도체층 사이에 위치하는 게이트 절연막 그리고
    상기 기판 위에 위치하고, 상기 반도체층의 채널 영역을 기준으로 서로 마주보는 소스 전극 및 드레인 전극을 포함하고,
    상기 게이트 절연막은 제1 영역 및 제2 영역을 포함하고, 상기 제1 영역은 상기 반도체층의 채널 영역에 대응하며,
    상기 제1 영역은 제1 물질로 형성되고, 상기 제2 영역은 제2 물질로 형성되며, 상기 제1 물질과 상기 제2 물질은 서로 다른 탄소와 규소의 원자수비(atomic number ratio)를 갖는 박막 트랜지스터.
  2. 제1항에서,
    상기 제1 물질의 탄소/규소 원자수비는 상기 제2 물질의 탄소/규소 원자수비보다 작은 박막 트랜지스터.
  3. 제2항에서,
    상기 제1 영역의 유전 상수는 상기 제2 영역의 유전 상수보다 큰 박막 트랜지스터.
  4. 제3항에서,
    상기 제1 영역의 커패시턴스는 상기 제2 영역의 커패시턴스보다 큰 박막 트랜지스터.
  5. 제4항에서,
    상기 게이트 절연막은 용액형 절연 물질을 사용하여 형성된 박막 트랜지스터.
  6. 제5항에서,
    상기 용액형 절연 물질은 오가노-실록산(organo-siloxane) 또는 오가노-실세스퀴옥산(organo-silsequioxane)을 포함하는 박막 트랜지스터.
  7. 제1항에서,
    상기 제1 영역과 상기 제2 영역에서 상기 게이트 절연막의 두께는 (실질적으로) 동일한 박막 트랜지스터.
  8. 제1항에서,
    상기 게이트 절연막은 오가노-실록산(organo-siloxane) 또는 오가노-실세스퀴옥산(organo-silsequioxane)을 포함하는 박막 트랜지스터.
  9. 제8항에서,
    상기 제1 물질의 탄소/규소 원자수비는 상기 제2 물질의 탄소/규소 원자수비보다 작은 박막 트랜지스터.
  10. 제9항에서,
    상기 제1 영역의 커패시턴스는 상기 제2 영역의 커패시턴스보다 큰 박막 트랜지스터.
  11. 기판 위에 게이트선을 형성하는 단계,
    상기 게이트선 위에 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막을 마스크를 사용하여 자외선 조사하는 단계,
    상기 게이트 절연막을 열처리하는 단계,
    상기 게이트 절연막 위에 반도체층을 형성하는 단계 그리고
    상기 반도체층 위에 소스 전극 및 드레인 전극을 형성하는 단계를 포함하고,
    상기 게이트 절연막에 자외선 조사하는 단계는 상기 반도체층의 채널 영역에 대응하는 부분을 선택적으로 자외선 조사하는 박막 트랜지스터 제조 방법.
  12. 제11항에서,
    상기 게이트 절연막을 형성하는 단계는 상기 게이트선 위에 용액형 절연 물질을 코팅하는 단계를 포함하는 박막 트랜지스터 제조 방법.
  13. 제12항에서,
    상기 게이트 절연막을 형성하는 단계는 스핀 코팅 방법 또는 잉크젯 방법을 사용하는 박막 트랜지스터 제조 방법.
  14. 제13항에서,
    상기 마스크는 오픈부와 차단부를 포함하고, 상기 오픈부는 상기 반도체층의 채널 영역에 대응하도록 위치하는 박막 트랜지스터 제조 방법.
  15. 제14항에서,
    상기 게이트 절연막은 상기 오픈부를 통해 자외선이 조사된 제1 영역과 상기 차단부에 의해 자외선이 차단된 제2 영역을 포함하고,
    상기 제1 영역을 형성하는 제1 물질의 탄소/규소 원자수비는 상기 제2 영역을 형성하는 제2 물질의 탄소/규소 원자수비보다 작은 박막 트랜지스터 제조 방법.
  16. 제15항에서,
    상기 제1 영역과 상기 제2 영역에서 상기 게이트 절연막의 두께가 동일하도록 형성하는 박막 트랜지스터 제조 방법.
  17. 제12항에서,
    상기 용액형 절연 물질은 오가노-실록산(organo-siloxane) 또는 오가노-실세스퀴옥산(organo-silsequioxane)을 포함하는 박막 트랜지스터 제조 방법.
  18. 제17항에서,
    상기 제1 영역을 형성하는 제1 물질의 탄소/규소 원자수비는 상기 제2 영역을 형성하는 제2 물질의 탄소/규소 원자수비보다 작은 박막 트랜지스터 제조 방법.
  19. 제18항에서,
    상기 제1 영역의 유전 상수는 상기 제2 영역의 유전 상수보다 큰 박막 트랜지스터 제조 방법.
  20. 기판,
    상기 기판 위에 위치하고, 게이트 전극을 포함하는 게이트선,
    상기 기판 위에 위치하고, 상기 게이트 전극과 중첩하는 부분을 포함하는 반도체층,
    상기 게이트선과 상기 반도체층 사이에 위치하는 게이트 절연막 그리고
    상기 기판 위에 위치하고, 상기 반도체층의 채널 영역을 기준으로 서로 마주보는 소스 전극 및 드레인 전극을 포함하고,
    상기 게이트 절연막은 제1 영역 및 제2 영역을 포함하고, 상기 제1 영역은 상기 반도체층의 채널 영역에 대응하며,
    상기 제1 영역과 상기 제2 영역은 동일한 레벨에 위치하고, 상기 제1 영역과 상기 제2 영역에서 상기 게이트 절연막의 두께는 동일하며, 상기 제1 영역과 상기 제2 영역의 유전 상수는 서로 다른 박막 트랜지스터.
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