[go: up one dir, main page]

KR20120107863A - 반도체 온 절연체형 기판을 위한 베이스 기판의 제조 방법 - Google Patents

반도체 온 절연체형 기판을 위한 베이스 기판의 제조 방법 Download PDF

Info

Publication number
KR20120107863A
KR20120107863A KR1020120027527A KR20120027527A KR20120107863A KR 20120107863 A KR20120107863 A KR 20120107863A KR 1020120027527 A KR1020120027527 A KR 1020120027527A KR 20120027527 A KR20120027527 A KR 20120027527A KR 20120107863 A KR20120107863 A KR 20120107863A
Authority
KR
South Korea
Prior art keywords
substrate
layer
silicon
enclosure
chamber
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
KR1020120027527A
Other languages
English (en)
Other versions
KR101379885B1 (ko
Inventor
올레그 코논추크
프레데릭 앨리버트
Original Assignee
소이텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 소이텍 filed Critical 소이텍
Publication of KR20120107863A publication Critical patent/KR20120107863A/ko
Application granted granted Critical
Publication of KR101379885B1 publication Critical patent/KR101379885B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02301—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment in-situ cleaning
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76262—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using selective deposition of single crystal silicon, i.e. SEG techniques
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Recrystallisation Techniques (AREA)
  • Formation Of Insulating Films (AREA)
  • Cleaning Or Drying Semiconductors (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명은, 반도체 온 절연체형(semi-conductor on insulator type) 기판의 제조를 위한 베이스 기판을 제조하는 방법으로서,
(a) 500 Ohm.cm 이상의 전기 저항율을 가진 실리콘 기판(1)을 제공하는 단계,
(b) 상기 기판(1)의 표면 위에 존재하는 자연 산화물 및/또는 도펀트들을 제거하기 위해, 상기 기판(1)의 표면을 세정하는 단계,
(c) 상기 기판(1) 위에 유전체 재료의 층(2)을 형성하는 단계,
(d) 상기 층(2) 위에 다결정 실리콘의 층(3)을 형성하는 단계을 포함하는, 베이스 기판을 제조하는 방법에 있어서,
단계들 (b), (c) 및 (d)는 연속해서 동일 인클로저(10)에서 실시되는 것을 특징으로 하는, 베이스 기판을 제조하는 방법에 관한 것이다.

Description

반도체 온 절연체형 기판을 위한 베이스 기판의 제조 방법{Method of manufacturing a base substrate for a semi-conductor on insulator type substrate}
본 발명은 반도체 온 절연체형 기판의 제조, 특히 무선주파수 응용들을 위한 베이스 기판의 제조 방법에 관한 것이다.
요즘에는 무선주파수(radiofrequency; RF) 디바이스들의 제조를 위해 상이한 유형들의 기판들이 존재한다.
제 1 유형의 기판은 예를 들어 실리콘 온 수정(silicon on quartz; SOQ), 실리콘 온 사파이어(silicon on sapphire; SOS), 또는 실리콘 온 글라스(silicon on glass; SOG) 기판들과 같은 실리콘 온 절연체 기판의 층을 포함하는 기판들을 포함한다.
이들 기판들은 우수한 무선주파수 성능들을 얻지만 더 불량한 실리콘 품질 때문에, 로직 디바이스들(logic devices)에 관하여 매우 불량한 특성을 가진다. 게다가, 이들은 매우 고가이다.
제 2 유형의 기판은 고저항율 (HR) 벌크 실리콘　기판이다.
"고저항율(high resistivity)"은 전형적으로 500 Ohm.cm 이상의 전기 저항율을 의미한다.
이들 기판들은 제 1 유형의 기판보다 더 불량한 성능들을 가지며, 로직 디바이스들은 SOI형 구조의 이점들로부터 이익을 얻지 못하지만, 이들은 저가라는 점에서 관심이 있다.
제 3 유형의 기판은 HR-SOI (High Resistivity Silicon on Insulator)로서 알려진, 즉 고저항율 실리콘 기판 위의 실리콘의 층으로 구성되는 기판이고, 산화물의 두꺼운 층은 경계(interface)에 매립된다. 따라서, 이러한 산화물의 층은 일반적으로 용어 BOX("Buried OXide")로 불린다.
이와 같은 기판들은 특히 로직 디바이스들의 동작에 유리하지만 SOQ 또는 SOS 기판들보다 더 불량한 무선주파수 성능들을 보인다.
실제로, 이들 기판들은 때때로 산화물층 아래에 낮은 저항율의 층을 구비하는 문제점을 가지고 있다.
"낮은 저항율(low resistivity)"은 본 명세서에서 500 Ohm.cm 이하의 저항율을 의미한다.
이러한 낮은 저항율 층의 존재는 본딩(bonding) 전 기판들 표면의 오염(예를 들어 붕소 및/또는 인(phosphorous)에 의한) 때문일 수 있다. 이때 이들 오염물들은 본딩 경계에서 캡슐화될 수 있고 고저항율 기판으로 확산할 수 있다.
낮은 저항율 층의 형성의 다른 이유는 출발(starting) 기판이 고밀도의 격자간 산소 원자들을 갖는 실리콘 기판일 때 일어난다. 따라서, 산소를 침전시키고(precipitate) 필요한 고저항율을 얻기 위해 열 처리를 실행할 필요가 있다. 그러나, 특히 기판의 표면 근방에서 낮은 수준의 침전 - 따라서 낮은 저항율- 을 갖는 영역들의 기판에의 형성으로 이어지는, 산소의 원자들이 이러한 처리 전 또는 처리 중 기판 내로 확산하는 일이 일어난다.
이들 2가지 원인들은 현재 제어하기 곤란하다.
제 4 유형의 기판은 HR 기판이 트랩들(traps)의 추가에 의해 개선되는 HR-SOI형 기판을 갖는다.
다른 기술들이 이러한 목적을 위해 개발되었지만, 이들은 SOI를 제조하고 나서 SOI 위에 디바이스들을 제조하기 위해 실시되는 열 처리들에 매우 민감하다는 문제점을 가지고 있다.
예를 들어, 다결정 실리콘의 층을 산화물의 층(BOX)과 HR 기판 사이에 증착하는 것이 알려져 있다.
독자는 이에 관해 다음의 공보들을 참조할 수 있다: 디. 레더러(D. Lederer), 알. 로벳(R. Lobet) 및 제.-피이. 라스킨(J.-P. Raskin)의 "Enhanced high resistivity SOI wafers for RF applications"(IEEE Intl . SOI Conf ., pp. 46-47, 2004); 디. 레더러 및 제.-피이. 라스킨의 "New substrate passivation method dedicated to high resistivity SOI wafer fabrication with increased substrate resistivity"(IEEE Electron Device Letters, vol. 26, no. 11, pp. 805-807, 2005); 디. 레더러 및 제.-피이. 라스킨의 "RF performance of a commercial SOI technology transferred onto a passivated HR silicon substrate"(IEEE Transactions on Electron Devices, vol. 55, no. 7, pp. 1664-1671, 2008); 및 디. 시. 케르(D. C. Kerr) 등의 "Identification of RF harmonic distortion on Si substrates and its reduction using a trap-rich layer"(978-1-4244-1856-5/08, IEEE 2008).
그러나, 다결정 실리콘은 고온에서 재결정화하고, 다결정 실리콘의 층과 HR 실리콘 기판 사이의 경계에 존재하는 도펀트들은 후자로 확산하여, 그것의 저항율을 감소시키는 효과가 있다.
문헌 WO 2010/002515는 그것의 부분을 위해 표준 저항율의 지지체 위에 고저항율을 갖는 두꺼운 반도체 층을 포함하는 구조에 의해 상기 벌크 베이스 기판을 대체함으로써, 상기 HR-SOI 기판들에서의 HR 실리콘 베이스 기판의 사용에 대한 대안을 제안한다.
지지체에 존재하는 도펀트들 또는 오염물들이 이러한 고저항율 반도체 층으로 확산하고 그것에 의해 그것의 저항율을 감소시킬 위험성을 회피하기 위해, 지지체와 상기 반도체 층 사이에 확산 배리어를 놓는 것이 권장된다. 이와 같은 확산 배리어는 실리콘 산화물 및/또는 실리콘 질화물의 하나 이상의 층으로 구성되고 적어도 20 nm의 두께를 가질 수 있다.
더욱이, 그것의 큰 두께에 의해(50 내지 100 ㎛ 정도의), 이러한 저항층(resistive layer)은 기판과 비교 가능하다.
무선주파수 디바이스들을 위한 기판들은 고주파수에서, 전기장이 기판을 관통하고, 결과적으로 그것이 한편에서는 불필요한 에너지 소비(이러한 효과는 "전송 손실(transmission loss)" 또는 "삽입 손실(insertion loss)")로서 알려져 있음); 다른 한편에서는 다른 디바이스들에 대한 영향과 부딪히는 임의의 전하 캐리어들에 영향을 준다는 사실에 지배를 받고, 다른 디바이스의 거동은 기판을 통해 수정될 것이다("크로스토크(crosstalk)"로서 불리는 효과).
또한, 신호의 상승 및 하강은 주 주파수의 고조파 주파수들에서의 파들(waves)의 발생으로 이어지는, 기판의 용량의 변화를 유도한다. 이들 고조파 파들 및 이들의 조합들은 무선주파수 응용들에서 특히 성가신 기생 신호들을 구성할 수 있다. 다결정 실리콘 층의 사용은 BOX 아래의 퍼텐셜을 차단하고 그것에 의해 용량 변화들을 제한하고 따라서 발생된 고조파 파들의 파워를 감소시킨다.
끝으로, BOX에서의 전하들의 선택적 존재 및 특정 디바이스들에 의한 직류 전압들의 사용은 BOX 아래에 축적 또는 반전층(따라서 높은 전도성의)의 생성으로 이어질 수 있다. BOX 아래의 퍼텐셜을 차단하는 다결정 실리콘 층은 이러한 부정적인 효과를 제거한다.
따라서, 본 발명의 목적은 종래 기술의 기판들의 문제점들을 가지지 않는 HR-SOI형 기판들을 얻기 위한 것이다.
더욱 정확하게는, 본 발명의 목적은 다결정 실리콘 층의 저항율의 손실을 최소화하는 HR-SOI형 기판을 제조하는 방법을 정의하는 것이다.
본 발명에 따르면, 반도체 온 절연체형(semi-conductor on insulator type) 기판의 제조를 위한 베이스 기판을 제조하는 방법으로서,
(a) 500 Ohm.cm 이상의 전기 저항율을 가진 실리콘 기판을 제공하는 단계,
(b) 상기 기판의 표면 위에 존재하는 자연 산화물 및/또는 도펀트들을 제거하기 위해, 상기 기판의 표면을 세정하는 단계,
(c) 상기 기판 위에 유전체 재료의 층을 형성하는 단계,
(d) 상기 층 위에 다결정 실리콘의 층을 형성하는 단계을 포함하는, 베이스 기판을 제조하는 방법에 있어서,
단계들 (b), (c) 및 (d)는 연속해서 동일 인클로저에서 실시되는 것을 특징으로 하는, 베이스 기판을 제조하는 방법이 제안된다.
단계 (d)의 끝 무렵에 얻어진, 즉 실리콘 기판으로 형성된 기판은, 유전체 재료 층 및 다결정 실리콘 층은 HR-SOI형 기판을 위한 베이스 기판, 즉 절연층(BOX) 및 얇은 반도체층을 지지하는 SOI 기판의 부분을 구성할 수 있다.
유리하게는, 세정하는 단계 (b)는 환원 분위기에서의 열 처리를 포함한다.
본 발명의 바람직한 실시예에 따르면, 유전체 재료는 실리콘 산화물이다.
이 때 단계 (c)는 유리하게는 산화 분위기에서의 실리콘 기판의 열 처리를 포함한다.
바람직하게는, 상기 산화 분위기는 불활성 가스 및 산소를 포함하고, 산소 함량은 100과 5000 ppm 사이에 포함된다.
이 때, 단계 (d)는 900℃보다 낮거나 같은 온도에서의 다결정 실리콘의 증착을 포함한다.
특히 유리한 방식에 있어서, 단계들 (b) 내지 (d)가 수행된 인클로저는 에피택시 프레임(epitaxy frame)이다.
대안으로, 인클로저는 단계 (b)의 실시를 위한 제 1 체임버, 단계 (c)의 실시를 위한 제 2 체임버 및 단계 (d)의 실시를 위한 제 3 체임버를 포함하고, 상기 체임버들은 외부로부터 격리된 에어록들을 통해 접속되어 있다.
본 발명의 다른 특징들 및 이점들은 첨부 도면들을 참조한 다음의 상세한 설명으로부터 더 명백해 질 것이다.
도 1은 고저항율 기판을 포함하는 인클로저의 도면.
도 2는 동일한 인클로저에서의 기판 위에의 유전체 재료의 층의 형성을 개략적으로 나타낸 도면.
도 3는 동일한 인클로저에서의 유전체층 위에의 다결정 실리콘의 층의 증착을 개략적으로 나타낸 도면.
도 4는 상기 방법이 수개의 체임버들을 포함하는 인클로저에서 실시되는 변형예를 나타낸 도면.
상기 방법의 단계들이 도 1 내지 도 3을 참조하여 기술된다.
도 1에 도시된 것과 같이, 고저항율 실리콘으로 만들어지는 기판(1)은 외부 환경에 관해 격리된 인클로저(10)에 놓인다.
본 명세서에서, '고저항율(high resistivity)"은 500 Ohm.cm 이상, 바람직하게는 1000 Ohm.cm 이상 및 더 더욱 바람직하게는 3000 Ohm.cm 이상의 유효 전기 저항율을 의미하고, 유효 전기 저항율은 등가 전기 회로에서 균일한 저항 성분의 저항율이다.
제 1 단계는 표면에 존재하는 어떤 자연 산화물 및 어떤 오염물을 제거하기 위해, 기판(1)의 세정을 포함한다.
이를 위해, 먼저 환원 분위기에서 기판의 열처리가 표면으로부터 어떤 자연 산화물을 제거하기 위해 실시된다.
예를 들어, H2 분위기 하에서 1100℃에서의 처리("H2 베이크(bake)"로서 알려진)가 30초 동안 가해지지만, 이 기술 분야에서 숙련된 사람은 물론 다른 적합한 조건들을 정의할 수 있을 것이다.
제 2 단계에서, 표면의 에칭 처리가 도펀트들에 의해 오염된 실리콘의 얇은 표면층(superficial layer)을 제거하기 위해 실시된다.
예를 들어, 열 처리가 기판의 표면을 0.1 내지 0.5 마이크로미터에 걸쳐 에칭하기 위해 30초 동안 HCl/H2 분위기 하에서 1100℃에서 가해진다.
이렇게 해서 기판이 얻어지고, 기판의 표면은 자연 산화물 및 오염물이 없다.
이후, 도 2를 참조하면, 인클로저(10)에 기판(1)을 남겨둔 동안, 유전체 재료의 층(2)이 기판(1) 위에 형성된다.
유전체 재료의 형성이 오염물들의 도입으로 이어지지 않는 한 임의의 유전체 재료가 채용될 수 있다.
본 발명의 바람직한 실시예에 따르면, 상기 유전체 재료는 실리콘 산화물이다.
이 경우에, 산화 단계는 예를 들어 약한(slightly) 산화 분위기에서 20초 동안 1100℃에서의 열 처리를 포함한다.
상기 약한 산화 분위기의 조성물은 주로 하나 이상의 불활성 가스들(예를 들어 아르곤), 및 전형적으로 100과 5000 ppm 사이에 포함되는 낮은 비율의 산소를 포함한다.
프레임의 구성요소들을 산화시키는 위험을 감수하지 않도록 또는 에피팩시 프레임(epitaxy frame)을 오염시키지 않도록 하기 위해 인클로저 내로 너무 많은 산소를 도입하는 것은 실제 바람직하지 않다.
O2의 1000 ppm의 비가 기판(1)의 표면 위에 산화물의 얇은 층(2)을 형성하는 데 충분한 것으로 추정된다.
끝으로, 도 3을 참조하면, 인클로저(10)에서 산화물의 층(2)으로 덮인 기판(1)을 여전히 남겨둔 동안, 다결정 실리콘의 층(3)이 산화물의 층(2)에 증착된다.
층(3)의 두께는 바람직하게는 0.3과 3 ㎛ 사이에 포함되는, 0.2 내지 10 ㎛ 정도이다.
다결정 실리콘을 증착하는 방법들은 이 기술 분야에서 숙련된 사람에게 잘 알려져 있다.
실리콘이 결정화하지 않도록 충분히 낮은 온도에서의 에피택시 기술이 특히 채용될 수 있다. 전형적으로, 900℃ 정도의 온도가 적합한다.
더욱이, 산화물(또는, 더 일반적으로 유전체 재료)의 하부층의 존재는 다결정 또는 비정질(amorphous) 층의 형성으로 이어진다.
이러한 방법의 끝 무렵에 얻어지는 기판(1, 2, 3)은 예를 들어 Smart-CutTM 형 방법에 의해 절연체형 기판의 반도체의 제조를 위한 베이스 기판 또는 리셉터(receptor) 기판으로서 사용될 수 있다.
이를 위해, 낮은 유전 상수("로우 케이(low k)"로서 알려진)를 갖는 산화물 또는 유전체 재료의 성장 또는 침착의 단계, 열 처리 및 평탄화가 베이스 기판의 표면을 제조할 셈으로 실행되고, 그것에 의해 유용한 층으로 되도록 의도된 얇은 반도체 층(예를 들어 실리콘으로 만들어진)의 한계를 정하는 부서지기 쉬운 (embrittlement) 영역을 형성하기 위해 미리 주입되는 도너 기판과의 접합을 위해 얻어질 수 있다.
그러나, 물론 얇은 반도체 층을 베이스 기판 위로 전사하는(transferring) 임의의 다른 방법이 본 발명의 범위를 벗어나지 않고 실시될 수 있다.
그렇게 하여 얻어진 반도체 온 절연체 기판(semi-conductor on insulator)은 특히 무선주파수 디바이스들의 형성에 관심 가는 특성들을 갖는다.
동일한 인클로저에서 세정, 유전체층의 형성 및 다결정 실리콘의 증착 모두를 행하는 사실은 기판의 어떠한 오염도 피할 수 있게 한다.
반도체 온 절연체형 기판을 제조하고 이후 상기 기판에 또는 기판 위에 무선주파수 디바이스들을 제조하기 위해 기판이 베이스 기판으로서 사용될 때, 오염물들의 확산이 가해진 열 처리들의 실행 하에서 일어나지 않는다는 것을 이것으로부터 보장한다.
따라서 다결정 실리콘의 층(4)의 저항율은 오염물들에 의해 영향을 받지 않는다.
본 명세서에 있어서, 인클로저는 세정, 산화물층의 형성 및 다결정 실리콘 층의 형성을 실시하기 위한 적절한 수단이 갖추어지고 외부로부터 격리된 임의의 둘러싸인 체적을 의미한다.
따라서, 상기 인클로저는 다음과 같은 수단을 포함하는 체임버, 리액터(reactor), 오븐(oven) 등일 수 있다:
- 액세스하고, 실리콘 기판을 도입하고 유전체 재료의 층 및 다결정 실리콘의 층을 형성한 기판을 꺼내는(extracting) 수단,
- 폐쇄하고, 외부와 관련하여 밀봉식으로 상기 액세스를 차단하는 수단,
- 유전체 재료 및 다결정 실리콘 층들의 세정 및 형성 중 기판을 지지하는 수단,
- 각각의 단계들 동안 원하는 온도로 분위기 및/또는 기판을 가열하기 위해 가열하는 수단,
- 세정, 유전체 재료의 산화 또는 증착 및 다결정 실리콘의 증착을 위해 가스들 및/또는 적절한 조성의 시약들을 도입하는 수단,
- 상기 방법의 각 단계의 끝 무렵에 잔류 가스들 및/또는 시약들을 추출하는 수단.
이 기술분야에서 숙련된 사람은 이들 수단의 다른 예들을 알고 본 발명의 방법을 실시하기 위해 인클로저를 적절한 방식으로 장비할 수 있을 것이다.
특히 유리한 방식에 있어서, 인클로저는 에피택시 프레임이다.
실제로, 이와 같은 프레임에는 상기한 수단이 장비되고 따라서 상기 방법은 설치에 실질적인 조정을 필요로 하지 않고 거기에서 실시될 수 있다.
그러나, 만약 유전체층의 형성 및 세정 단계들의 실시를 위해 필요한 수단이 장비된다면, 예를 들어 다결정 실리콘의 증착을 위해 의도된 오븐을 채용하는 것도 상상될 수 있다.
본 방법은, 또한 상이한 체임버들이 함께 접속되어 기판이 전체 방법 내내 프레임 내에서 외부 환경에 노출되지 않는 한 방법의 단계에 대해 각각 의도된 수개의 체임버들을 포함하는 프레임에서 실시될 수 있다.
이와 같은 프레임의 예가 도 4에 도시되어 있다.
프레임(10)은 외부로부터 격리된 인클로저를 함께 형성하도록, 에어록들(11A, 11B)을 통해 함께 접속된 3개의 체임버들(10A, 10B, 10C)을 포함한다.
제 1 체임버(10A)에서 기판(1)의 세정이 실행된다.
이러한 체임버(10A)에는 기본적으로 세정을 위해 적절한 분위기를 구성하는 가스들을 가열하고 도입하고 추출하는 수단이 장비된다.
제 1 체임버(10A)는 외부로부터 격리된 에어록(11A)을 통해 제 2 체임버(10B)에 접속된다.
게다가, 프레임은 세정의 끝 무렵에, 기판(1)을 제 1 체임버(10A)로부터(처리 분위기의 추출 후) 제 2 체임버(10B)로, 에어록(11A)을 통해 전달하기 위해 기판을 이송하는 수단(도시하지 않음)을 포함한다.
제 2 체임버(10B)는 기본적으로 그것의 부분을 위해 기판(1) 위에 예를 들어 실리콘 산화물의 유전체층(2)을 형성하는 수단, 특히 하나 이상의 불활성 가스들을 가열 및 도입 및 추출하는 수단을 포함한다.
체임버(10B)는 외부로부터 격리된 에어록(11B)을 통해 제 3 체임버(10C)에 접속된다.
이송하는 수단은 산화 단계의 끝 무렵에, 유전체층(2)으로 덮인 기판(1)을 제 2 체임버(10B)로부터(처리 분위기의 추출 후) 제 3 체임버(10C)로, 에어록(11B)을 통해 전달하는 것을 가능하게 한다.
제 3 체임버(10C)는 그것의 부분을 위해 산화물의 층(2) 위에 다결정 실리콘의 층(3)을 성장시키는 수단을 포함한다.
따라서, 상기 체임버(10C)는 에피택시 프레임을 구성할 수 있다.
끝으로, 주어진 예들은 단지 본 발명의 응용 분야들에 관해 결코 제한하지 않는 특별한 실례들임은 말할 필요도 없다.
1 : 기판
2 : 유전체 재료의 층
3 : 다결정 실리콘의 층
10 : 인클로저

Claims (9)

  1. 반도체 온 절연체형(semi-conductor on insulator type) 기판의 제조를 위한 베이스 기판을 제조하는 방법으로서,
    (a) 500 Ohm.cm 이상의 전기 저항율을 가진 실리콘 기판(1)을 제공하는 단계,
    (b) 상기 기판(1)의 표면 위에 존재하는 자연 산화물 및/또는 도펀트들을 제거하기 위해, 상기 기판(1)의 표면을 세정하는 단계,
    (c) 상기 기판(1) 위에 유전체 재료의 층(2)을 형성하는 단계,
    (d) 상기 층(2) 위에 다결정 실리콘의 층(3)을 형성하는 단계을 포함하는, 베이스 기판을 제조하는 방법에 있어서,
    단계들 (b), (c) 및 (d)는 연속해서 동일 인클로저(10)에서 실시되는 것을 특징으로 하는, 베이스 기판을 제조하는 방법.
  2. 제 1 항에 있어서,
    상기 세정하는 단계 (b)는 환원 분위기에서의 열 처리를 포함하는 것을 특징으로 하는, 베이스 기판을 제조하는 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 유전체 재료는 실리콘 산화물인 것을 특징으로 하는, 베이스 기판을 제조하는 방법.
  4. 제 3 항에 있어서,
    단계 (c)는 산화 분위기에서의 상기 기판(1)의 열 처리를 포함하는 것을 특징으로 하는, 베이스 기판을 제조하는 방법.
  5. 제 4 항에 있어서,
    상기 산화 분위기는 불활성 가스 및 산소를 포함하고, 상기 산소 함량은 100과 5000 ppm 사이에 포함되어 있는 것을 특징으로 하는, 베이스 기판을 제조하는 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    단계 (d)는 900℃보다 낮거나 같은 온도에서의 다결정 실리콘의 증착을 포함하는 것을 특징으로 하는, 베이스 기판을 제조하는 방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 인클로저(10)는 에피택시 프레임(epitaxy frame)인 것을 특징으로 하는, 베이스 기판을 제조하는 방법.
  8. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 인클로저(10)는 단계 (b)의 실시를 위한 제 1 체임버(10A), 단계 (c)의 실시를 위한 제 2 체임버(10B) 및 단계 (d)의 실시를 위한 제 3 체임버(10C)를 포함하고, 상기 체임버들은 외부로부터 격리된 에어록들(11A, 11B)을 통해 접속되어 있는 것을 특징으로 하는, 베이스 기판을 제조하는 방법.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    단계 (d)에서 얻어진 상기 기판(1, 2, 3)은 반도체 온 절연체형 기판의 제조에서 베이스 기판으로서 사용되는 것을 특징으로 하는, 베이스 기판을 제조하는 방법.
KR1020120027527A 2011-03-22 2012-03-19 반도체 온 절연체형 기판을 위한 베이스 기판의 제조 방법 Active KR101379885B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FRFR1152353 2011-03-22
FR1152353A FR2973159B1 (fr) 2011-03-22 2011-03-22 Procede de fabrication d'un substrat de base

Publications (2)

Publication Number Publication Date
KR20120107863A true KR20120107863A (ko) 2012-10-04
KR101379885B1 KR101379885B1 (ko) 2014-04-01

Family

ID=45841392

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120027527A Active KR101379885B1 (ko) 2011-03-22 2012-03-19 반도체 온 절연체형 기판을 위한 베이스 기판의 제조 방법

Country Status (8)

Country Link
US (1) US8765571B2 (ko)
EP (1) EP2503592A1 (ko)
JP (1) JP5726796B2 (ko)
KR (1) KR101379885B1 (ko)
CN (1) CN102693933B (ko)
FR (1) FR2973159B1 (ko)
SG (1) SG184651A1 (ko)
TW (1) TWI458020B (ko)

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2987166B1 (fr) 2012-02-16 2017-05-12 Soitec Silicon On Insulator Procede de transfert d'une couche
CN103296013B (zh) * 2013-05-28 2017-08-08 上海华虹宏力半导体制造有限公司 射频器件的形成方法
US8951896B2 (en) 2013-06-28 2015-02-10 International Business Machines Corporation High linearity SOI wafer for low-distortion circuit applications
US10224233B2 (en) 2014-11-18 2019-03-05 Globalwafers Co., Ltd. High resistivity silicon-on-insulator substrate comprising a charge trapping layer formed by He-N2 co-implantation
US10483152B2 (en) 2014-11-18 2019-11-19 Globalwafers Co., Ltd. High resistivity semiconductor-on-insulator wafer and a method of manufacturing
EP3367424B1 (en) * 2015-03-03 2022-10-19 GlobalWafers Co., Ltd. Charge trapping polycrystalline silicon films on silicon substrates with controllable film stress
WO2016149113A1 (en) 2015-03-17 2016-09-22 Sunedison Semiconductor Limited Thermally stable charge trapping layer for use in manufacture of semiconductor-on-insulator structures
JP6533309B2 (ja) 2015-06-01 2019-06-19 サンエディソン・セミコンダクター・リミテッドＳｕｎＥｄｉｓｏｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｌｉｍｉｔｅｄ 多層構造体の製造方法
JP6592534B2 (ja) 2015-06-01 2019-10-16 サンエディソン・セミコンダクター・リミテッドＳｕｎＥｄｉｓｏｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｌｉｍｉｔｅｄ 多層構造体及びその製造方法
JP6353814B2 (ja) 2015-06-09 2018-07-04 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法
CN105261586B (zh) * 2015-08-25 2018-05-25 上海新傲科技股份有限公司 带有电荷陷阱和绝缘埋层衬底的制备方法
EP3378094B1 (en) 2015-11-20 2021-09-15 Globalwafers Co., Ltd. Manufacturing method of smoothing a semiconductor surface
CN111201341B (zh) 2016-06-08 2023-04-04 环球晶圆股份有限公司 具有经改进的机械强度的高电阻率单晶硅锭及晶片
US10269617B2 (en) 2016-06-22 2019-04-23 Globalwafers Co., Ltd. High resistivity silicon-on-insulator substrate comprising an isolation region
JP6831911B2 (ja) 2016-10-26 2021-02-17 グローバルウェーハズ カンパニー リミテッドＧｌｏｂａｌＷａｆｅｒｓ Ｃｏ．，Ｌｔｄ． 向上した電荷捕獲効率を有する高抵抗率シリコンオンインシュレータ基板
FR3066858B1 (fr) * 2017-05-23 2019-06-21 Soitec Procede pour minimiser une distorsion d'un signal dans un circuit radiofrequence
CN108987250B (zh) * 2017-06-02 2021-08-17 上海新昇半导体科技有限公司 衬底及其制作方法
US10468486B2 (en) 2017-10-30 2019-11-05 Taiwan Semiconductor Manufacturing Company Ltd. SOI substrate, semiconductor device and method for manufacturing the same
JP6834932B2 (ja) * 2017-12-19 2021-02-24 株式会社Sumco 貼り合わせウェーハ用の支持基板の製造方法および貼り合わせウェーハの製造方法
KR102463727B1 (ko) 2018-06-08 2022-11-07 글로벌웨이퍼스 씨오., 엘티디. 얇은 실리콘 층의 전사 방법
US10943813B2 (en) 2018-07-13 2021-03-09 Globalwafers Co., Ltd. Radio frequency silicon on insulator wafer platform with superior performance, stability, and manufacturability
FR3104322B1 (fr) 2019-12-05 2023-02-24 Soitec Silicon On Insulator Procédé de formation d'un substrat de manipulation pour une structure composite ciblant des applications rf
FR3129029B1 (fr) 2021-11-09 2023-09-29 Soitec Silicon On Insulator Procede de preparation d’un substrat support muni d’une couche de piegeage de charges
FR3129028B1 (fr) 2021-11-09 2023-11-10 Soitec Silicon On Insulator Procede de preparation d’un substrat support muni d’une couche de piegeage de charges
WO2024115411A1 (fr) 2022-11-29 2024-06-06 Soitec Support comprenant une couche de piegeage de charges, substrat composite comprenant un tel support et procedes de fabrication associes
WO2024115410A1 (fr) 2022-11-29 2024-06-06 Soitec Support comprenant une couche de piegeage de charges, substrat composite comprenant un tel support et procedes de fabrication associes.
WO2024115414A1 (fr) 2022-11-29 2024-06-06 Soitec Support comprenant une couche de piegeage de charges, substrat composite comprenant un tel support et procedes de fabrication associes
FR3146020B1 (fr) 2023-02-20 2025-07-18 Soitec Support comprenant une couche de piégeage de charges, substrat composite comprenant un tel support et procédé de fabrication associés
FR3155623A1 (fr) 2023-11-17 2025-05-23 Soitec Support comprenant une couche de piegeage de charges electriques pour un substrat composite et procede de selection d’un tel support.
WO2025103654A1 (fr) 2023-11-17 2025-05-22 Soitec Support comprenant une couche de piegeage de charges electriques pour un substrat composite et procede de selection d'un tel support

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0648686B2 (ja) * 1988-03-30 1994-06-22 新日本製鐵株式会社 ゲッタリング能力の優れたシリコンウェーハおよびその製造方法
JP3076202B2 (ja) * 1994-07-12 2000-08-14 三菱マテリアルシリコン株式会社 Ｅｇ用ポリシリコン膜の被着方法
JPH10335615A (ja) * 1997-05-22 1998-12-18 Harris Corp 半導体デバイスに関する改良
KR100434537B1 (ko) 1999-03-31 2004-06-05 삼성전자주식회사 다공질 실리콘 혹은 다공질 산화 실리콘을 이용한 두꺼운 희생층을 가진 다층 구조 웨이퍼 및 그 제조방법
JP3676958B2 (ja) * 1999-12-28 2005-07-27 株式会社日立製作所 半導体集積回路装置の製造方法
WO2003078299A1 (en) * 2002-03-20 2003-09-25 Ecole Polytechnique Federale De Lausanne (Epfl) Process for manufacturing mems
FR2838865B1 (fr) * 2002-04-23 2005-10-14 Soitec Silicon On Insulator Procede de fabrication d'un substrat avec couche utile sur support de resistivite elevee
US7535100B2 (en) * 2002-07-12 2009-05-19 The United States Of America As Represented By The Secretary Of The Navy Wafer bonding of thinned electronic materials and circuits to high performance substrates
KR100524197B1 (ko) * 2003-04-29 2005-10-27 삼성전자주식회사 매엽식 반도체 소자 제조장치 및 이를 이용한 게이트 전극및 콘택 전극의 연속 형성방법
US7112509B2 (en) * 2003-05-09 2006-09-26 Ibis Technology Corporation Method of producing a high resistivity SIMOX silicon substrate
CN1856873A (zh) 2003-09-26 2006-11-01 卢万天主教大学 制造具有降低的欧姆损耗的多层半导体结构的方法
JP2007056336A (ja) * 2005-08-25 2007-03-08 Tokyo Electron Ltd 基板処理装置，基板処理装置の基板搬送方法，プログラム，プログラムを記録した記録媒体
US20070190681A1 (en) 2006-02-13 2007-08-16 Sharp Laboratories Of America, Inc. Silicon-on-insulator near infrared active pixel sensor array
US7598153B2 (en) * 2006-03-31 2009-10-06 Silicon Genesis Corporation Method and structure for fabricating bonded substrate structures using thermal processing to remove oxygen species
CN101415865B (zh) * 2006-04-07 2015-10-07 应用材料公司 用于外延膜层形成的集束型设备
FR2933233B1 (fr) 2008-06-30 2010-11-26 Soitec Silicon On Insulator Substrat de haute resistivite bon marche et procede de fabrication associe
FR2953640B1 (fr) * 2009-12-04 2012-02-10 S O I Tec Silicon On Insulator Tech Procede de fabrication d'une structure de type semi-conducteur sur isolant, a pertes electriques diminuees et structure correspondante

Also Published As

Publication number Publication date
JP2012199550A (ja) 2012-10-18
US20120244687A1 (en) 2012-09-27
FR2973159A1 (fr) 2012-09-28
JP5726796B2 (ja) 2015-06-03
CN102693933A (zh) 2012-09-26
KR101379885B1 (ko) 2014-04-01
FR2973159B1 (fr) 2013-04-19
SG184651A1 (en) 2012-10-30
EP2503592A1 (en) 2012-09-26
TWI458020B (zh) 2014-10-21
TW201239990A (en) 2012-10-01
US8765571B2 (en) 2014-07-01
CN102693933B (zh) 2016-12-14

Similar Documents

Publication Publication Date Title
KR101379885B1 (ko) 반도체 온 절연체형 기판을 위한 베이스 기판의 제조 방법
KR101959900B1 (ko) 무선 주파수 응용들을 위한 절연체 위 반도체형 기판의 제조 방법
KR101379409B1 (ko) 전기 손실들이 감소된 반도체 온 절연체 타입 구조의 제조 공정 및 대응 구조
US6717213B2 (en) Creation of high mobility channels in thin-body SOI devices
CN101828260A (zh) 在体半导体晶片中制造局域化绝缘体上半导体(soi)结构的方法
JPS6245712B2 (ko)
JP7230297B2 (ja) 集積された高周波デバイスのための基板及びそれを製造するための方法
US20060046488A1 (en) Germanium-on-insulator fabrication utilizing wafer bonding
CN103137490B (zh) 半导体器件及其制造方法
TWI741217B (zh) 複合半導體基底、半導體裝置及其製造方法
US6433391B1 (en) Bonded SOI for floating body and metal gettering control
US9548378B2 (en) Epitaxial channel formation methods and structures
JP7663582B2 (ja) 高周波用途用の半導体オンインシュレータ構造を製造するための方法
JP4609026B2 (ja) Ｓｏｉウェーハの製造方法
JP2718757B2 (ja) Ｍｏｓ型半導体装置及びその製造方法
CN114930516B (en) Method of fabricating a semiconductor-on-insulator structure for radio frequency applications
TWI751352B (zh) 集成射頻元件用底材及其製作方法
KR20090044566A (ko) 반도체 기판 제조 방법
TW202147400A (zh) 用於製作射頻應用之絕緣體上半導體底材之方法
CN102064097A (zh) 一种混晶材料的制备方法及用该材料制备的半导体器件
KR20070071995A (ko) Ｓｏｉ 기판을 이용한 게르마늄-온-절연체 기판의 제조방법
JPH11329968A (ja) 半導体基材とその作製方法
JPH06283550A (ja) 半導体装置作製方法

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20120319

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20130327

Patent event code: PE09021S01D

E90F Notification of reason for final refusal
PE0902 Notice of grounds for rejection

Comment text: Final Notice of Reason for Refusal

Patent event date: 20130923

Patent event code: PE09021S02D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20140311

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20140325

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20140326

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20210225

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20220223

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20230223

Start annual number: 10

End annual number: 10

PR1001 Payment of annual fee

Payment date: 20250225

Start annual number: 12

End annual number: 12