[go: up one dir, main page]

KR20120092928A - 반도체 소자 및 그 제조방법 - Google Patents

반도체 소자 및 그 제조방법 Download PDF

Info

Publication number
KR20120092928A
KR20120092928A KR1020110012863A KR20110012863A KR20120092928A KR 20120092928 A KR20120092928 A KR 20120092928A KR 1020110012863 A KR1020110012863 A KR 1020110012863A KR 20110012863 A KR20110012863 A KR 20110012863A KR 20120092928 A KR20120092928 A KR 20120092928A
Authority
KR
South Korea
Prior art keywords
nitride semiconductor
semiconductor layer
layer
nonpolar nitride
solid particles
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
KR1020110012863A
Other languages
English (en)
Other versions
KR101810609B1 (ko
Inventor
이상문
윤의준
박진섭
박성현
Original Assignee
삼성전자주식회사
서울대학교산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사, 서울대학교산학협력단 filed Critical 삼성전자주식회사
Priority to KR1020110012863A priority Critical patent/KR101810609B1/ko
Priority to US13/242,827 priority patent/US9230804B2/en
Priority to EP12155353.1A priority patent/EP2487707B1/en
Priority to CN201210032437.4A priority patent/CN102637794B/zh
Priority to JP2012029226A priority patent/JP5999916B2/ja
Publication of KR20120092928A publication Critical patent/KR20120092928A/ko
Application granted granted Critical
Publication of KR101810609B1 publication Critical patent/KR101810609B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02378—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02387—Group 13/15 materials
    • H01L21/02392—Phosphides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02387—Group 13/15 materials
    • H01L21/02395—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02387—Group 13/15 materials
    • H01L21/02398—Antimonides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02513—Microstructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02623—Liquid deposition
    • H01L21/02628—Liquid deposition using solutions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H01L21/02642—Mask materials other than SiO2 or SiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02647—Lateral overgrowth
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/01—Manufacture or treatment
    • H10H20/011—Manufacture or treatment of bodies, e.g. forming semiconductor layers
    • H10H20/013—Manufacture or treatment of bodies, e.g. forming semiconductor layers having light-emitting regions comprising only Group III-V materials
    • H10H20/0137—Manufacture or treatment of bodies, e.g. forming semiconductor layers having light-emitting regions comprising only Group III-V materials the light-emitting regions comprising nitride materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Led Devices (AREA)
  • Recrystallisation Techniques (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

반도체 소자가 개시된다. 개시된 반도체 소자는 3차원 구조의 표면 형태를 가지며, 비극성 질화물 반도체로 이루어진 제1 비평탄 비극성 질화물 반도체층; 상기 제1 비평탄 비극성 질화물 반도체층 위에 형성된 것으로, 다수의 고체입자로 이루어진 제1 구조물층; 상기 제1 비평탄 비극성 질화물 반도체층 및 상기 제1 구조물층 위에 형성된 제1 비극성 질화물 반도체층:을 포함한다.

Description

반도체 소자 및 그 제조방법{Semiconductor device and method of manufacturing the same}
광추출효율이 개선되도록 비극성 면을 이용하여 형성되는 반도체 소자 및 그 제조방법에 관한 것이다.
이종 접합 반도체 박막 구조로 성장된 반도체 물질은, 반도체의 격자 상수 혹은 밴드 갭(band gap)을 조절하여 광학적, 전기적 소자로 이용할 수 있다는 측면에서 산업적 효용성이 있다. 그 예로 질화물 반도체는 열적, 화학적으로 안정하고 직접 천이형의 넓은 밴드갭을 가지므로 이종 접합 트랜지스터(HBT), 고전자 이동도 트랜지스터 (HEMT), 금속전계효과 트랜지스터(MESFET) 등의 전자소자 재료와 짧은 파장대의 빛을 발생하는 레이저 다이오드(LD), 발광 다이오드(LED) 등의 발광소자 재료로서 활용되고 있다. 특히 청색 또는 녹색 등의 단파장광을 생성하는 질화물 반도체 물질 기반의 LED는 총천연색 구현을 가능하게 한 고출력 광소자로서, 관련 기술 분야에서 크게 각광을 받고 있다.
현재 c면의 사파이어 기판에 극성(0001) c면 방향의 질화물 박막을 형성하는 것이 상용화된 기술이지만, 이 극성 (0001) c면 방향의 질화물 박막에서는 내부 전기장 (internal electric field)으로 인한 양자 가둠 스타크효과(quantum-confined Stark effect; QCSE)가 발생되어 내부양자효율이 한계를 갖고 있다. 이러한 문제를 해결하기 위해서 비극성(non-polar) 질화물 광소자를 성장하여 양자효율을 극대화하는 것이 대안으로 제안되고 있다.
사파이어 기판이나 SiC 기판 등 이종 기판을 이용한 비극성 GaN 에피층의 경우, 현재까지는 1010/cm2 정도의 관통전위(threading dislocation) 밀도와 105/cm2 의 매우 높은 적층 결함 (basal stacking faults, BSF) 밀도를 가지는 것으로 알려져 있다. 이러한 결함밀도는 현재 극성 c면 GaN 성장시의 에피층 결함밀도와 비교하여 수십~수백 배 높은 수치로서, 이들 결함들이 비 발광중심으로 작용하여 양자효율을 결과적으로 감소시킨다.
결함밀도를 줄이기 위해, 두꺼운 사파이어 기판을 사용하거나, ELO (Epitaxial Lateral Overgrowth)나 중간층 삽입 등의 기술을 이용하는 연구가 진행되고 있으나, 공정의 복잡함에 따른 비용과 시간의 증가 등으로 상업적인 생산에 적용하기에 어려움이 있으며, 따라서 고품질의 비극성 GaN 에피층을 간소화된 공정으로 재현성 있게 상업화하는 방안이 모색되고 있다.
기판과 격자 상수나 열팽창 계수가 다른 이종 비극성 질화물 반도체 물질의 에피 성장에서 박막의 표면을 평탄하게 유지하면서 결함밀도를 줄이는 동시에 기판과 박막 내부의 응력에 의한 휘어짐을 줄이고 광 추출 효율을 증가시킬 수 있는 반도체 박막 구조 및 그 형성 방법을 제공하는 것이다.
일 유형에 따르는 반도체 소자는 3차원 구조의 표면 형태를 가지며, 비극성 질화물 반도체로 이루어진 제1 비평탄 비극성 질화물 반도체층; 상기 제1 비평탄 비극성 질화물 반도체층 표면의 적어도 일부 위에 형성된 것으로, 다수의 고체입자로 이루어진 제1 구조물층; 상기 제1 비평탄 비극성 질화물 반도체층 및 상기 제1 구조물층 위에 형성된 제1 비극성 질화물 반도체층:을 포함한다.
상기 제1 비평탄 비극성 질화물 반도체층의 표면에는 다수의 인입부가 형성되어 있고, 상기 제1 구조물층의 다수의 고체입자는 상기 다수의 인입부 내에 배치될 수 있다.
일 유형에 따르는 반도체 소자는 상기 제1 비극성 질화물 반도체층 위에 형성된 것으로, 3차원 구조의 표면 형태를 가지며, 비극성 화합물 반도체로 이루어진 제2 비평탄 비극성 질화물 반도체층; 상기 제2 비평탄 비극성 질화물 반도체층 표면의 적어도 일부 위에 형성된 것으로, 다수의 고체입자로 이루어진 제2 구조물층; 상기 제2 비평탄 비극성 질화물 반도체층 및 상기 제2 구조물층 위에 형성된 제2 비극성 질화물 반도체층:을 더 포함할 수 있다.
상기 제2 비평탄 비극성 질화물 반도체층의 표면에는 다수의 인입부가 형성되어 있고, 상기 제2 구조물층의 다수의 고체입자는 상기 다수의 인입부 내에 배치될 수 있다.
상기 제1 비평탄 비극성 질화물 반도체층의 표면에 형성된 다수의 인입부와 상기 제2 비평탄 비극성 질화물 반도체층의 표면에 형성된 다수의 인입부는 서로 어긋나게 배치될 수 있다.
상기 제1 구조물층의 다수의 고체입자와 상기 제2 구조물층의 다수의 고체입자는 크기 또는 형상이 서로 다르게 구성될 수 있다.
상기 고체입자는 실리카(SiO2), 알루미나(Al2O3), 티타니아(TiO2), 지르코니아(ZrO2), 이트리아(Y2O3)-지르코니아, 산화구리(CuO, Cu2O) 및 산화탄탈륨(Ta2O5) 중 적어도 어느 하나를 포함하여 이루어질 수 있다.
상기 제1 구조물층의 고체입자는 구형 또는 다면체 형상을 가질 수 있고, 상기 고체입자의 굴절률은 상기 제1 비극성 질화물 반도체층의 굴절률과 다른 값을 가질 수 있다.
상기 제1 구조물층의 고체입자는 구형 셸(shell) 또는 다면체 셸 형상을 가질 수 있고, 상기 셸의 두께는 상기 고체 입자의 반경의 3%에서 50% 범위의 값을 가질 수 있다.
상기 셸의 내부에는 기체가 트랩되어 있을 수 있고, 상기 고체입자는 제1 비극성 질화물 반도체층의 굴절률과 같은 값 또는 다른 값을 가질 수 있다.
상기 제1 비평탄 비극성 질화물반도체층의 하부에 기판이 더 구비될 수 있다.
상기 기판은 Al2O3, Si, SiC, SiGe, Ge, GaAs, InP, GaN, InAs, GaP 또는 GaSb 중 어느 하나를 포함하는 재질로 이루어질 수 있다.
상기 기판과 상기 제1 비평탄 비극성 질화물 반도체층 사이에 버퍼층이 더 구비될 수 있다.
또한, 일 유형에 따른 반도체 소자 제조방법은 기판을 준비하는 단계; 상기 기판 상에 3차원 구조의 표면 형태를 가지며, 비극성 질화물 반도체로 이루어진 제1 비평탄 비극성 질화물 반도체층을 형성하는 단계; 상기 제1 비평탄 비극성 질화물 반도체층 표면의 적어도 일부 위에 다수의 고체입자로 이루어진 제1 구조물층을 형성하는 단계; 상기 제1 비평탄 비극성 질화물 반도체층 및 상기 제1 구조물층 위에 제1 비극성 질화물 반도체층을 형성하는 단계:를 포함한다.
상기 제1 비평탄 비극성 질화물 반도체층을 형성하는 단계는, 상기 제1 비평탄 비극성 질화물 반도체층의 표면이 다수의 인입부를 구비하는 형태로 형성할 수 있다.
상기 제1 구조물층을 형성하는 단계는, 상기 제1 구조물층의 다수의 고체입자가 상기 다수의 인입부 내에만 배치되게 할 수 있다.
상기 제1 비극성 질화물 반도체층을 형성하는 단계는, 상기 제1 구조물층을 마스크로 사용하여 상기 제1 비평탄 비극성 질화물 반도체층으로부터의 측면 과성장(epitaxial lateral overgrowth, ELO)을 유도할 수 있다.
상기 기판과 상기 제1 비평탄 비극성 질화물 반도체층 사이에 버퍼층을 형성하는 단계;가 더 포함될 수 있다.
상기 반도체 소자는 관통전위 밀도와 적층결함 밀도가 최소화되는 구조의 비극성 질화물 소자를 구현하고 있으며, 양자효율이 높다. 따라서, 고품질 질화물 반도체 형성을 위한 템플릿으로 사용될 수 있으며, 고효율, 고신뢰성을 가지는 전자소자, 발광소자로 응용될 수 있다.
상기 반도체 소자 제조방법은 3차원 구조의 표면 형태를 가지는 비극성 질화물층을 형성하고 이 표면에 고체입자로 이루어진 구조물층을 형성하여, 표면 상태가 평탄하며 표면 결함 밀도가 적은 고품질의 비극성 질화물 박막을 형성할 수 있다.
도 1은 실시예에 의한 반도체 소자의 개략적인 구성을 보이는 단면도이다.
도 2는 도 1의 반도체 소자에 채용될 수 있는 변형예에 따른 고체입자를 보인다.
도 3은 다른 실시예에 의한 반도체 소자의 개략적인 구성을 보이는 단면도이다.
도 4는 또 다른 실시예에 의한 반도체 소자의 개략적인 구성을 보이는 단면도이다.
도 5는 또 다른 실시예에 의한 반도체 소자의 개략적인 구성을 보이는 단면도이다.
도 6a 내지 도 6h는 실시예에 의한 반도체 소자 제조방법을 설명하는 도면들이다.
도 6은 또 다른 실시예에 의한 반도체 소자의 개략적인 구성을 보이는 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예의 구성과 작용을 상세히 설명하기로 한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다.
도 1은 실시예에 의한 반도체 소자(100)의 개략적인 구성을 보이는 단면도이고, 도 2는 도 1의 반도체 소자(100)에 채용될 수 있는 변형예에 따른 고체입자(141')를 보인다.
도 1을 참조하면, 반도체 소자(100)는 3차원 구조의 표면 형태를 가지며, 비극성 질화물 반도체로 이루어진 제1 비평탄 비극성 질화물 반도체층(130), 제1 비평탄 비극성 질화물 반도체층(130) 표면의 적어도 일부 위에 형성된 것으로, 다수의 고체입자(141)로 이루어진 제1 구조물층(140), 제1 비평탄 비극성 질화물 반도체층(130) 및 제1 구조물층(140) 위에 형성된 제1 비극성 질화물 반도체층(150)을 포함한다.
실시예에서, 비극성(non-polar) 질화물은 내부 전기장에 의한 분극 현상을 줄이고, 양자효율을 극대화시키기 위해 제시되는 것이다. 일반적으로 극성 (0001) c면 방향으로 질화물을 형성하는 경우, 내부 전기장 (internal electric field)으로 인한 양자 가둠 스타크효과(quantum-confined Stark effect; QCSE)가 발생되어 내부 양자 효율이 한계를 갖게 되는 것이 알려져 있다. 이를 극복하기 위해, 예를 들어, GaN 에피층의 방향이 비극성면, 예를 들어, {1-100}인 m면 또는 {11-20}인 a면으로 에피 성장된 비극성 GaN을 이용하는 경우, GaN이 c축 (0001) 표면과 평행하게 성장이 되어서 극성을 띄지 않게 됨으로써 분극 현상에 의한 내부 양자 효율의 감소를 획기적으로 개선할 수 있다. 다만, 이종 기판에 형성되는 비극성 GaN 에피층의 경우, 관통 전위 밀도나 적층 결함 밀도가 매우 높은 것으로 알려져 있으며, 이를 낮추어 고품질의 비극성 질화물을 형성하기 위해, 다수의 고체입자(141)로 이루어진 제1 구조물층(140)을 도입하고 있다.
보다 구체적인 구성과 재질을 살펴본다.
기판(110)은 Al2O3, Si, SiC, SiGe, Ge, GaAs, InP, GaN, InAs, GaP 또는 GaSb 기판 등 반도체 물질의 이종 박막 에피 성장에 이용되는 모든 기판이 이용될 수 있다. 여기서, 이종 박막은 GaN, AlN, InN, InAlAs, InAlGaAs, InP, InGaAsP, InGaAs, GaAs 등의 모든 화합물 반도체 물질을 포함한다.
기판(110) 상에는 3차원 구조의 표면 형태를 가지며, 비극성 질화물 반도체로 이루어진 제1 비평탄 비극성 질화물 반도체층(130)이 형성되어 있다. 제1 비평탄 비극성 질화물 반도체층(130)은 비극성 면으로 에피 성장된 구조를 갖는다. 제1 비평탄 비극성 질화물 반도체층(130)의 표면은 3차원 구조를 갖는 형태로 평탄하지 않으며, 도시된 바와 같이 다수의 인입부가 형성되어 있을 수 있다. 제1 비평탄 비극성 질화물 반도체층(130)의 표면 형태는 예시적인 것으로, 인입부의 형상이나 배치는 랜덤하게 형성될 수 있다. 제1 비평탄 비극성 질화물 반도체층(130)의 두께는 대략 100nm ~ 1 mm의 범위에서 정할 수 있다.
기판(110)과 제1 비평탄 비극성 질화물 반도체층(130) 사이에는 버퍼층(120)이 더 형성될 수 있다. 버퍼층(120)은 기판(110)과 제1 비평탄 비극성 질화물 반도체층(130) 사이의 격자 상수의 불일치로 인한 전위(dislocation)을 줄이고, 열팽창 계수의 불일치로 인해 발생되는 크랙 생성을 억제하기 위해 구비되는 것으로, 비극성 질화물 반도체 물질로 형성될 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 버퍼층(120)의 두께는 격자 이완이 충분히 일어날 수 있는 정도의 범위로 정할 수 있으며, 예를 들어, 버퍼층(120)을 GaN으로 하는 경우, 10nm ~ 100nm의 범위의 두께를 가질 수 있다.
제1 구조물층(140)은 다수의 고체입자(141)로 이루어지며, 제1 비평탄 비극성 질화물 반도체층(130) 표면의 적어도 일부 위에 형성된다. 제1 구조물층(140)은 제1 비평탄 비극성 질화물 반도체층(130)의 표면에 형성된 다수의 인입부 내에 다수의 고체입자(141)가 배치되도록 형성될 수 있다. 도시된 바와 같이, 제1 비평탄 비극성 질화물 반도체층(130)의 표면에 형성된 다수의 인입부 내에만 다수의 고체입자(141)가 배치되도록 형성될 수도 있다.
제1 구조물층(140)은 이 위에 형성되는 제1 비극성 질화물 반도체층(150)의 품질을 확보하기 위해 마련되는 것이다. 예를 들어, 제1 구조물층(140)의 하부에서의 질화물 성장을 억제하고, 제1 구조물층(140)의 표면 부분에 노출된 제1 비평탄 비극성 질화물 반도체층(130)으로부터 비극성 질화물을 재 성장시킴으로써, 제1 구조물층(140)에 의한 ELO(Epitaxial Lateral Overgrowth) 효과를 얻을 수 있다. 즉, 제1 구조물층(140)이 ELO 마스크의 역할을 하며, 또한, 관통전위(TD)의 형성을 억제하므로, 결함 밀도가 적은 고품질의 비극성 질화물 박막을 형성할 수 있다.
제1 구조물층(140)은 또한, 박막 구조 내의 굴절률을 조절하는 역할도 할 수 있다. 기판(110)과의 굴절률 차이를 크게 하여 생성된 광자가 효율적으로 빠져 나오게 한다. 뿐만 아니라 기판(110)의 열팽창 계수가 제1 비평탄 비극성 질화물 반도체층(130)이나, 제1 비극성 질화물 반도체층(150)을 이루는 비극성 질화물 박막에 비해서 더 큰 경우에는 질화물이 성장되지 않은 제1 구조물층(140)의 고체입자(141)들 사이의 공간 및 고체입자(141)와 질화물 사이의 공간이 온도 하강 시 압축됨에 따라 비극성 질화물 박막의 전체 응력이 감소하게 되고 그에 따라 기판(110)의 휘어짐을 방지하는 역할도 하게 된다.
제1 구조물층(140)의 고체입자(141)는 실리카(SiO2), 알루미나(Al2O3), 티타니아(TiO2), 지르코니아(ZrO2), 이트리아(Y2O3)-지르코니아, 산화구리(CuO, Cu2O) 및 산화탄탈륨(Ta2O5) 중 적어도 어느 하나를 포함하여 이루어질 수 있다. 고체입자(141)는 도시된 구형 뿐 아니라, 다면체 형상을 가질 수 있으며, 제1 비평탄 비극성 질화물 반도체층(130)과 굴절률 차이가 있는 물질로 선택될 수 있다.
고체입자(141')는 또한, 도 2에 도시된 바와 같이, 구형 셸(shell) 형상을 가질 수 있다. 셸의 두께(d)는 고체입자(141')의 반경(r)의 3%에서 50% 범위의 값을 가질 수 있다. 이 경우, 고체입자(141')의 굴절률은 제1 비평탄 비극성 질화물 반도체층(130)과 굴절률과 같은 값 또는 다른 값을 가질 수 있다. 셸의 내부에는 기체가 트랩되어 있어서, 고체입자(141')와 제1 비평탄 비극성 질화물 반도체층(130)이 굴절률 차이가 없어도, 고체입자(141') 내부에 트랩된 기체에 의해 제1 구조물층(140) 내에서 굴절률 차이를 얻을 수 있기 때문이다. 고체입자(141')는 도시된 구형 셸 형상 뿐 아니라, 다면체 셸 형상을 가질 수도 있다.
고체입자(141, 141')의 크기는 대략 직경 10nm ~ 100um 의 범위를 가질 수 있으며, 구체적인 크기나 고체입자(141,141')가 인입부 내에 분포되는 밀도는 제1 구조물층(140) 위에 형성될 제1 비극성 질화물 반도체층(150)의 박막 품질을 고려하여 정할 수 있다.
제1 비극성 질화물 반도체층(150)은 제1 비평탄 비극성 질화물 반도체층(130) 및 제1 구조물층(140) 위에 형성된다. 제1 비극성 질화물 반도체층(130)은 질화물 반도체가 비극성 면으로 에피 성장된 구조를 갖는다. 전술한 바와 같이, 제1 구조물층(140)이 제1 구조물층(140) 하부의 비극성 질화물로부터의 성장은 억제하고, 제1 구조물층(140) 표면 주변에 노출된 제1 비평탄 비극성 질화물 반도체층(130)으로부터의 측면 과성장(Eptaxial Lateral Overgrowth)를 야기하므로, 제1 비극성 질화물 반도체층(150)은 제1 비평탄 비극성 질화물 반도체층(130)과는 달리 양호한 표면 상태를 가지게 된다. 또한, 관통전위(TD)도 제1 구조물층(140)에 의해 억제되므로, 관통전위 밀도도 감소하게 된다.
제1 비극성 질화물 반도체층(150)은 불순물이 도핑되지 않은 구성일 수 있으며, 또한, 필요에 따라서는 n형 또는 p형의 불순물이 도핑될 수도 있다.
도 3은 다른 실시예에 의한 반도체 소자(200)의 개략적인 구성을 보이는 단면도이다. 본 실시예의 반도체 소자(200)는 도 1의 반도체 소자(100) 위로, 3차원 구조의 표면 형태를 가지며, 비극성 화합물 반도체로 이루어진 제2 비평탄 비극성 질화물 반도체층(160), 제2 비평탄 비극성 질화물 반도체층(160) 표면의 적어도 일부 위에 형성되고 다수의 고체입자(171)로 이루어진 제2 구조물층(170)과 제2 비평탄 비극성 질화물 반도체층(160) 및 제2 구조물층(170) 위에 형성된 제2 비극성 질화물 반도체층(180)을 더 포함하는 구조이다. 이러한 구조는 구조물층을 반복 적용함으로써 관통전위(TD) 밀도를 보다 낮추기 위해 제시된다. 관통전위(TD)는 제1 구조물층(140)에 의해 억제되어 제1 비극성 질화물 반도체층(150)의 표면까지 잘 전파되지 않으며, 또한, 제1 구조물층(140) 주변에 형성되어 구조적으로 제1 구조물층(140)에 의한 관통전위 억제 효과를 받지 못해 제1 비극성 질화물 반도체층(150)의 표면까지 전파된 관통전위(TD)는 다시 제2 구조물층(170)에 의해 차단되어 제2 비극성 질화물 반도체층(180)의 표면으로 전파되지 않게 된다. 따라서, 관통전위 밀도는 도 1의 경우보다 낮아지게 된다.
제2 비평탄 비극성 질화물 반도체층(160)의 표면에는 제1 비평탄 비극성 질화물 반도체층(130)과 마찬가지로, 다수의 인입부가 형성되어 있으며, 제2 구조물층(170)의 다수의 고체입자는 다수의 인입부 내에 배치될 수 있다. 도시된 바와 같이, 제2 구조물층(170)의 다수의 고체입자는 다수의 인입부 내에만 배치될 수도 있다.
제 1 비평탄 비극성 질화물 반도체층(130) 표면에 형성된 다수의 인입부와 제2 비평탄 비극성 질화물 반도체층(170) 표면에 형성된 다수의 인입부는 서로 어긋나게 형성될 수 있다. 도면에서는 제 1 비평탄 비극성 질화물 반도체층(130) 표면에 형성된 다수의 인입부와 제2 비평탄 비극성 질화물 반도체층(170) 표면에 형성된 다수의 인입부가 모두 서로 어긋나게 배치된 것으로 도시되어 있으나 이는 예시적인 것이다. 현실적인 공정에서, 제 1 비평탄 비극성 질화물 반도체층(130) 표면에 형성되는 다수의 인입부나 제2 비평탄 비극성 질화물 반도체층(160) 표면에 형성되는 다수의 인입부는 규칙적이지 않고 랜덤한 크기와 분포를 가지므로, 제 1 비평탄 비극성 질화물 반도체층(130) 표면에 형성되는 다수의 인입부와 제2 비평탄 비극성 질화물 반도체층(160) 표면에 형성되는 다수의 인입부 중 일부는 서로 어긋나는 배치가 되고, 다른 일부는 어긋나지 않고 서로 마주하는 배치가 될 수도 있다.
제1 구조물층(140)의 다수의 고체 입자(141)와 상기 제2 구조물층(170)의 다수의 고체 입자(171)는 크기 또는 형상이 서로 다르게 구성될 수 있으며, 도 2와 같이 셸 형태의 형상을 가질 수도 있다.
제2 비극성 질화물 반도체층(180)은 불순물이 도핑되지 않은 구성일 수 있으며, 또한, 필요에 따라서는 n형 또는 p형의 불순물이 도핑될 수도 있다.
도 4는 또 다른 실시예에 의한 반도체 소자(300)의 개략적인 구성을 보이는 단면도이다. 본 실시예는 도 1의 반도체 소자(100)에 발광구조층을 더 형성한 예로서, 발광소자의 역할을 한다. 즉, 도 1의 반도체 소자(100) 위로, 제1형 반도체층(310), 활성층(320), 제2형반도체층(330)이 더 형성되어 있다. 또한, 제1형 반도체층(310)과 제2형 반도체층(330) 각각에 전압을 인가하는 제1전극(340), 제2전극(350)이 형성되어 있다.
제1형 반도체층(310)은 n형 불순물이 도핑된 질화물 반도체, 예를 들어, n-GaN으로 이루어질 수 있다. n형 불순물로는 Si, Ge, Se, Te, C 중 어느 하나가 사용될 수 있다.
활성층(320)은 전자-정공 재결합에 의해 빛을 발광하는 층으로, 예를 들어, InGaN 기반의 질화물 반도체층으로 이루어지며, 밴드갭 에너지를 제어함으로써 그 발광 파장 대역이 조절된다. 예를 들어, 활성층(320)은 InGaN 기반의 양자우물구조로서, 양자우물층과 장벽층이 InGaN/GaN, InGaN/InGaN, InGaN/AlGaN 또는 InGaN/InAlGaN의 한 쌍으로 구성된 단일양자우물(single quantum well) 구조 또는 다중양자우물(multi quantum well)구조로 이루어질 수 있으며, InGaN층에서의 In 몰분율을 조절하여 발광색을 조절할 수 있다.
제2형 반도체층(330)은 p형 불순물이 도핑된 질화물 반도체, 예를 들어, p-GaN으로 이루어 질 수 있다. p형 불순물로는 Mg, Be, Zn, Sc 등 중 어느 하나가 사용될 수 있다.
제1 비극성 질화물 반도체층(150)에 n형 불순물이 도핑된 경우, 제1형 반도체층(310)은 생략될 수도 있을 것이다.
도 5는 또 다른 실시예에 의한 반도체 소자(400)의 개략적인 구성을 보이는 단면도이다. 본 실시예는 도 3의 반도체 소자(200)에 발광구조층이 더 형성된 예로서 발광소자의 역할을 한다. 즉, 도 3의 반도체 소자(200) 위로, 제1형 반도체층(310), 활성층(320), 제2형반도체층(330)이 더 형성되어 있다. 또한, 제1형 반도체층(310)과 제2형 반도체층(330) 각각에 전압을 인가하는 제1전극(340), 제2전극(350)이 형성되어 있다.
본 실시예에서도 마찬가지로, 제2 비극성 질화물 반도체층(180)에 n형 불순물이 도핑된 경우, 제1형 반도체층310)은 생략될 수도 있을 것이다.
도 4 및 도 5에서 예시한 반도체 소자(400)는 PN 접합에 의한 발광 구조를 포함하는 기본적인 형태의 예시로서, 다양하게 변형될 수 있다. 예를 들어, 활성층(330)에서 전자, 정공이 결합하여 발광이 일어나도록 제1형 반도체층(310)과 제2형 반도체층(330) 각각에 전압을 인가하는 제1전극(340), 제2전극(350)과 같은 전극 구조는 다른 형태로 변형될 수 있으며, 또한, 기판(110)은 전극 구조나 발광 방향등을 정함에 있어 필요에 따라 제거될 수 있다.
도 6a 내지 도 6h는 실시예에 의한 반도체 소자 제조방법을 설명하는 도면들이다.
도 6a와 같이 준비된 기판(110) 상에, 도 6b와 같이 버퍼층(120)을 형성한다.
기판(110)은 Al2O3, Si, SiC, SiGe, Ge, GaAs, InP, GaN, InAs, GaP 또는 GaSb 기판 등 반도체 물질의 이종 에피 박막 성장에 이용되는 모든 기판이 이용될 수 있다.
버퍼층(120)은 기판(110)과 버퍼층(120) 위로 형성될 비극성 질화물 반도체층 사이의 격자 상수의 불일치로 인한 전위(dislocation)을 줄이고, 열팽창 계수의 불일치로 인해 발생되는 크랙 생성을 억제하기 위해 구비되는 것으로, 비극성 질화물 반도체 물질로 형성될 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 버퍼층(120)의 두께는 격자 이완이 충분히 일어날 수 있는 정도의 범위로 정할 수 있으며, 예를 들어, 버퍼층(120)을 GaN으로 하는 경우, 10nm ~ 100nm의 범위의 두께를 가질 수 있다. 도시된 버퍼층(120)의 표면 형태는 비극성 면을 이용한 성장에서 표면이 비평탄하게 형성됨을 설명하기 위한 것이고, 도시된 형상에 제한되는 것은 아니다.
다음, 도 6c와 같이 제1 비평탄 비극성 질화물 반도체층(130)을 형성한다. 제1 비평탄 비극성 질화물 반도체층(130)의 표면 형태 또한, 비극성 면 성장에서 일어나는 비평탄한 표면 형상의 예로 도시되고 있으며, 도시된 형상에 제한되는 것은 아니다. 제1 비평탄 비극성 질화물 반도체층(130)의 표면은 다수의 인입부가 형성된 형태일 수 있다. 구체적인 형태와 간격 등은 성장 변수를 이용하여 조절 가능하다.
다음, 도 6d와 같이 제1 비평탄 비극성 질화물 반도체층(130) 표면의 적어도 일부 위로 다수의 고체입자(141)로 이루어진 제1 구조물층(140)을 형성한다. 제1 구조물층(140)은 여러 형태의 실리카(SiO2), 알루미나(Al2O3), 티타니아(TiO2), 지르코니아(ZrO2), 이트리아(Y2O3)-지르코니아, 산화구리(CuO, Cu2O) 및 산화탄탈륨(Ta2O5) 중 적어도 어느 하나로 이루어진 다수의 고체입자(141)를 포함하며, 단일층 혹은 다층 구조로 구성될 수 있다. 다수의 고체입자(141)는 제1 비평탄 비극성 질화물 반도체층(130)의 표면에 형성된 인입부 내에 배치될 수 있으며, 도시된 바와 같이, 제1 비평탄 비극성 질화물 반도체층(130)의 표면에 형성된 다수의 인입부 내에만 다수의 고체입자(141)가 배치되도록 형성될 수도 있다. 제1 구조물층(140)의 형성은 예를 들어, 다수의 고체입자(141)가 분산된 용액을 제1 비평탄 비극성 질화물 반도체층(130) 위에 도포하고, 분산 용액 중 고체입자(141)를 제외한 용매 부분을 제거하는 단계를 포함할 수 있다. 이 때, 제1 비평탄 비극성 반도체층(130)과 제1 구조물층(140)이 띠는 전하의 세기 및 분산 용액의 농도 중 적어도 어느 하나를 조절하여 다수의 고체입자(141)가 인입부에 도포되는 밀도를 조절할 수 있다.
다음, 도 6e와 같이, 제1 비평탄 비극성 질화물 반도체층(130) 및 제1 구조물층(140)의 위로 제1 비극성 질화물 반도체층(150)을 형성한다. 이 때, 제1 구조물층(140)이 제1 구조물층(140) 하부의 비극성 질화물로부터의 성장은 억제하고, 제1 구조물층(140) 표면 주변에 노출된 제1 비평탄 비극성 질화물 반도체층(130)으로부터의 측면 과성장(Eptaxial Lateral Overgrowth)를 야기하므로, 제1 비극성 질화물 반도체층(150)은 제1 비평탄 비극성 질화물 반도체층(130)과는 달리 양호한 표면 상태를 가지게 된다. 또한, 관통전위(TD)의 전파도 제1 구조물층(140)에 의해 억제되므로, 관통전위 밀도도 감소하게 된다.
이와 같은 과정에 따라, 도 1에서 예시한 구조의 반도체 소자(100)가 제조된다. 이후에 형성될 구조층의 기능에 따라, 제1 비극성 질화물 반도체층(150)의 형성시 불순물 도핑 여부를 선택하는 것도 가능하다. 예를 들어, 제1 비극성 질화물 반도체층(150)에는 필요에 따라 n형 또는 p형의 불순물이 도핑될 수도 있다.
도 6f는 제1 비극성 질화물 반도체층(150) 위로 제2 비평탄 비극성 질화물 반도체층(160)을 더 형성한 것을 보인다. 관통전위(TD)를 보다 줄이기 위해 구조물층을 반복 적용하기 위한 것이다. 제2 비평탄 비극성 질화물 반도체층(160)의 표면에는 제1 비평탄 비극성 질화물 반도체층(130)과 마찬가지로, 다수의 인입부가 형성되어 있다. 제 1 비평탄 비극성 질화물 반도체층(130) 표면에 형성된 다수의 인입부와 제2 비평탄 비극성 질화물 반도체층(160) 표면에 형성된 다수의 인입부는 서로 어긋나게 형성될 수 있다.
다음, 도 6g와 같이 제2 비평탄 비극성 질화물 반도체층(160) 표면의 적어도 일부 위로 다수의 고체입자(171)로 이루어진 제2 구조물층(170)을 형성한다. 제2 구조물층(170)의 다수의 고체입자(171)는 다수의 인입부 내에 배치될 수 있다.
다음, 도 6h와 같이, 제2 비평탄 비극성 질화물 반도체층(160) 및 제2 구조물층(170)의 위로 제2 비극성 질화물 반도체층(180)을 형성하여 도 3에서 설명한 구조의 반도체 소자(200)가 제조된다. 제1 비극성 질화물 반도체층(150)에 형성된 관통전위(TD)는 제2 구조물층(170)에 의해 억제되어 제2 비극성 질화물 반도체층(180)의 표면까지 잘 전파되지 않으므로, 관통전위 밀도는 도 6e의 구조보다 더 낮아지게 된다.
상술한 설명에서 버퍼층(120), 제1, 제2 비평탄 비극성 질화물 반도체층(130, 160), 제1, 제2 비극성 질화물 반도체층(150, 180)에 사용되는 질화물 반도체는 AlxInyGa1-x-yN (0≤x, y≤1, x+y≤1)의 변수를 적절히 조절한 형태일 수 있다. 제조방법에 있어서는 Ⅲ-Ⅴ족 화합물 반도체 성장방법으로 알려진 다양한 방법을 사용할 수 있다. 각종 증착법(e-beam evaporators, sublimation sources, Knudsen cell)과, 이온빔 증착법, 기상 에피택시법(ALE, CVD, APCVD, PECVD, RTCVD, UHVCVD, LPCVD, MOCVD, CBCVD, GSMBE, etc.)이 사용될 수 있다. 성장 온도는 저온 완충층의 경우 일반적인 화학 기상 증착법(CVD)에서 표면 반응 지배(surface reaction controlled) 구간의 온도 범위가 사용될 수 있으며, 고온 에피층의 경우 물질 이동 지배(mass transfer controlled) 구간의 온도범위가 사용될 수 있다.
이러한 본원 발명인 반도체 소자 및 그 제조방법은 이해를 돕기 위하여 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다.
100, 200, 300, 400...반도체소자
110...기판 120...버퍼층
130...제1 비평탄 비극성 질화물 반도체층
140...제1 구조물층 141, 171...고체입자
150...제1 비극성 질화물 반도체층
160... 제1 비평탄 비극성 질화물 반도체층
170...제2 구조물층 180...제2 비극성 질화물 반도체층
310...제1형 반도체층 320...활성층
330...제2형 반도체층

Claims (21)

  1. 3차원 구조의 표면 형태를 가지며, 비극성 질화물 반도체로 이루어진 제1 비평탄 비극성 질화물 반도체층;
    상기 제1 비평탄 비극성 질화물 반도체층 표면의 적어도 일부 위에 형성된 것으로, 다수의 고체입자로 이루어진 제1 구조물층;
    상기 제1 비평탄 비극성 질화물 반도체층 및 상기 제1 구조물층 위에 형성된 제1 비극성 질화물 반도체층:을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 비평탄 비극성 질화물 반도체층의 표면에는 다수의 인입부가 형성되어 있고,
    상기 제1 구조물층의 다수의 고체입자는 상기 다수의 인입부 내에 배치되는 반도체 소자.
  3. 제1항에 있어서,
    상기 제1 비극성 질화물 반도체층 위에 형성된 것으로, 3차원 구조의 표면 형태를 가지며, 비극성 화합물 반도체로 이루어진 제2 비평탄 비극성 질화물 반도체층;
    상기 제2 비평탄 비극성 질화물 반도체층 표면의 적어도 일부 위에 형성된 것으로, 다수의 고체입자로 이루어진 제2 구조물층;
    상기 제2 비평탄 비극성 질화물 반도체층 및 상기 제2 구조물층 위에 형성된 제2 비극성 질화물 반도체층:을 더 구비되는 반도체 소자.
  4. 제3항에 있어서,
    상기 제2 비평탄 비극성 질화물 반도체층의 표면에는 다수의 인입부가 형성되어 있고,
    상기 제2 구조물층의 다수의 고체입자는 상기 다수의 인입부 내에 배치되는 반도체 소자.
  5. 제4항에 있어서,
    상기 제1 비평탄 비극성 질화물 반도체층의 표면에 형성된 다수의 인입부와 상기 제2 비평탄 비극성 질화물 반도체층의 표면에 형성된 다수의 인입부는 서로 어긋나게 배치되어 있는 반도체 소자.
  6. 제4항에 있어서,
    상기 제1 구조물층의 다수의 고체입자와 상기 제2 구조물층의 다수의 고체입자는 크기 또는 형상이 서로 다르게 구성된 반도체 소자.
  7. 제1항에 있어서,
    상기 고체입자는 실리카(SiO2), 알루미나(Al2O3), 티타니아(TiO2), 지르코니아(ZrO2), 이트리아(Y2O3)-지르코니아, 산화구리(CuO, Cu2O) 및 산화탄탈륨(Ta2O5) 중 적어도 어느 하나를 포함하여 이루어지는 반도체 소자.
  8. 제1항에 있어서,
    상기 제1 구조물층의 고체입자는 구형 또는 다면체 형상을 갖는 반도체 소자.
  9. 제8항에 있어서,
    상기 고체입자의 굴절률은 상기 제1 비극성 질화물 반도체층의 굴절률과 다른 값을 갖는 반도체 소자.
  10. 제1항에 있어서,
    상기 제1 구조물층의 고체입자는 구형 셸(shell) 또는 다면체 셸 형상을 갖는 반도체 소자.
  11. 제10항에 있어서,
    상기 셸의 두께는 상기 고체 입자의 반경의 3%에서 50% 범위의 값을 갖는 반도체 소자.
  12. 제10항에 있어서,
    상기 셸의 내부에는 기체가 트랩되어 있는 반도체 소자.
  13. 제1항에 있어서,
    상기 고체입자는 제1 비극성 질화물 반도체층의 굴절률과 같은 값 또는 다른 값을 갖는 반도체 소자.
  14. 제1항 내지 제13항 중 어느 한 항에 있어서,
    상기 제1 비평탄 비극성 질화물 반도체층의 하부에 기판이 더 구비되는 반도체 소자.
  15. 제14항에 있어서,
    상기 기판은 Al2O3, Si, SiC, SiGe, Ge, GaAs, InP, GaN, InAs, GaP 또는 GaSb 중 어느 하나를 포함하는 재질로 이루어지는 반도체 소자.
  16. 제14항에 있어서,
    상기 기판과 상기 제1 비평탄 비극성 질화물 반도체층 사이에 버퍼층이 더 구비되는 반도체 소자.
  17. 기판을 준비하는 단계;
    상기 기판 상에 3차원 구조의 표면 형태를 가지며, 비극성 질화물 반도체로 이루어진 제1 비평탄 비극성 질화물 반도체층을 형성하는 단계;
    상기 제1 비평탄 비극성 질화물 반도체층 표면의 적어도 일부 위에 다수의 고체입자로 이루어진 제1 구조물층을 형성하는 단계;
    상기 제1 비평탄 비극성 질화물 반도체층 및 상기 제1 구조물층 위에 제1 비극성 질화물 반도체층을 형성하는 단계:를 포함하는 반도체 소자 제조방법.
  18. 제17항에 있어서,
    상기 제1 비평탄 비극성 질화물 반도체층을 형성하는 단계는,
    상기 제1 비평탄 비극성 질화물 반도체층의 표면이 다수의 인입부를 구비하는 형태로 형성하는 반도체 소자 제조방법.
  19. 제18항에 있어서,
    상기 제1 구조물층을 형성하는 단계는,
    상기 제1 구조물층의 다수의 고체입자가 상기 다수의 인입부 내에만 배치되게 하는 반도체 소자 제조방법.
  20. 제19항에 있어서,
    상기 제1 비극성 질화물 반도체층을 형성하는 단계는
    상기 제1 구조물층을 마스크로 사용하여 상기 제1 비평탄 비극성 질화물 반도체층으로부터의 측면 과성장(epitaxial lateral overgrowth, ELO)을 유도하는 반도체 소자 제조방법.
  21. 제17항에 있어서,
    상기 기판과 상기 제1 비평탄 비극성 질화물 반도체층 사이에 버퍼층을 형성하는 단계;를 더 포함하는 반도체 소자 제조방법.
KR1020110012863A 2011-02-14 2011-02-14 반도체 소자 및 그 제조방법 Active KR101810609B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020110012863A KR101810609B1 (ko) 2011-02-14 2011-02-14 반도체 소자 및 그 제조방법
US13/242,827 US9230804B2 (en) 2011-02-14 2011-09-23 Semiconductor devices and methods of manufacturing the same
EP12155353.1A EP2487707B1 (en) 2011-02-14 2012-02-14 Semiconductor devices and methods of manufacturing the same
CN201210032437.4A CN102637794B (zh) 2011-02-14 2012-02-14 半导体器件及其制造方法
JP2012029226A JP5999916B2 (ja) 2011-02-14 2012-02-14 半導体素子及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110012863A KR101810609B1 (ko) 2011-02-14 2011-02-14 반도체 소자 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20120092928A true KR20120092928A (ko) 2012-08-22
KR101810609B1 KR101810609B1 (ko) 2017-12-20

Family

ID=45655720

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110012863A Active KR101810609B1 (ko) 2011-02-14 2011-02-14 반도체 소자 및 그 제조방법

Country Status (5)

Country Link
US (1) US9230804B2 (ko)
EP (1) EP2487707B1 (ko)
JP (1) JP5999916B2 (ko)
KR (1) KR101810609B1 (ko)
CN (1) CN102637794B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140104717A (ko) * 2013-02-21 2014-08-29 삼성전자주식회사 반도체 발광소자 및 그 제조방법

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5741042B2 (ja) * 2011-02-14 2015-07-01 富士通株式会社 化合物半導体装置及びその製造方法
CN104541381B (zh) * 2012-10-22 2017-12-01 夏普株式会社 氮化物半导体发光元件
JP6270536B2 (ja) * 2013-06-27 2018-01-31 株式会社東芝 窒化物半導体素子、窒化物半導体ウェーハ及び窒化物半導体層の形成方法
KR102591147B1 (ko) * 2021-07-08 2023-10-19 웨이브로드 주식회사 비발광 3족 질화물 반도체 적층체를 제조하는 방법
KR102591150B1 (ko) * 2021-12-30 2023-10-19 웨이브로드 주식회사 비발광 3족 질화물 반도체 소자를 제조하는 방법

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999030373A1 (en) * 1997-12-08 1999-06-17 Mitsubishi Cable Industries, Ltd. GaN-BASED SEMICONDUCTOR LIGHT EMITTING DEVICE AND METHOD OF PRODUCING GaN-BASED CRYSTAL
US6812053B1 (en) 1999-10-14 2004-11-02 Cree, Inc. Single step pendeo- and lateral epitaxial overgrowth of Group III-nitride epitaxial layers with Group III-nitride buffer layer and resulting structures
DE60043854D1 (de) 1999-10-14 2010-04-01 Cree Inc Einstufige pendeo- oder laterale epitaxie von gruppe iii-nitridschichten
JP3832313B2 (ja) * 2001-11-02 2006-10-11 日亜化学工業株式会社 窒化物半導体の成長方法及び窒化物半導体
EP3162309B1 (en) 2004-10-08 2022-10-26 Ethicon LLC Ultrasonic surgical instrument
CN101061571B (zh) 2004-11-24 2010-05-05 住友化学株式会社 半导体层叠基板、其制造方法以及发光元件
JP4882351B2 (ja) 2004-11-24 2012-02-22 住友化学株式会社 半導体積層基板、その製造方法及び発光素子
JP4749803B2 (ja) 2005-08-26 2011-08-17 住友化学株式会社 半導体積層基板およびその製造方法
JP4799975B2 (ja) * 2005-09-16 2011-10-26 昭和電工株式会社 窒化物系半導体発光素子及びその製造方法
JP4673198B2 (ja) 2005-11-28 2011-04-20 住友化学株式会社 選択エピタキシャル成長用マスクの形成方法
JP5015480B2 (ja) 2006-03-28 2012-08-29 住友化学株式会社 半導体単結晶基板の製造方法
US7445984B2 (en) 2006-07-25 2008-11-04 Freescale Semiconductor, Inc. Method for removing nanoclusters from selected regions
JP2008053372A (ja) 2006-08-23 2008-03-06 Sumitomo Chemical Co Ltd 半導体デバイスの製造方法
US7923790B1 (en) * 2007-03-09 2011-04-12 Silicon Laboratories Inc. Planar microshells for vacuum encapsulated devices and damascene method of manufacture
KR100966367B1 (ko) 2007-06-15 2010-06-28 삼성엘이디 주식회사 반도체 발광소자 및 그의 제조방법
CN101874286B (zh) 2007-11-27 2012-07-25 纳米晶公司 通过纳米或微米颗粒膜生长的超低位错密度的第三族-氮化物半导体衬底及其制备方法
TWI447783B (zh) 2008-04-28 2014-08-01 Advanced Optoelectronic Tech 三族氮化合物半導體發光元件之製造方法及其結構
KR101101780B1 (ko) 2008-09-08 2012-01-05 서울대학교산학협력단 질화물 박막 구조 및 그 형성 방법
KR100944946B1 (ko) 2009-02-10 2010-03-02 재단법인서울대학교산학협력재단 패턴이 형성된 기판 제조방법
US8237152B2 (en) * 2009-06-02 2012-08-07 The United States Of America, As Represented By The Secretary Of The Navy White light emitting device based on polariton laser

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140104717A (ko) * 2013-02-21 2014-08-29 삼성전자주식회사 반도체 발광소자 및 그 제조방법

Also Published As

Publication number Publication date
EP2487707B1 (en) 2020-04-29
US20120205783A1 (en) 2012-08-16
CN102637794B (zh) 2016-12-14
JP5999916B2 (ja) 2016-09-28
JP2012169628A (ja) 2012-09-06
US9230804B2 (en) 2016-01-05
KR101810609B1 (ko) 2017-12-20
EP2487707A3 (en) 2014-05-07
EP2487707A2 (en) 2012-08-15
CN102637794A (zh) 2012-08-15

Similar Documents

Publication Publication Date Title
JP6484076B2 (ja) 光デバイス
US8134170B2 (en) Nitride semiconductor light emitting device and method of manufacturing the same
US7943494B2 (en) Method for blocking dislocation propagation of semiconductor
US20240063340A1 (en) METHOD FOR RELAXING SEMICONDUCTOR FILMS INCLUDING THE FABRICATION OF PSEUDO-SUBSTRATES AND FORMATION OF COMPOSITES ALLOWING THE ADDITION OF PREVIOUSLY UN-ACCESSIBLE FUNCTIONALITY OF GROUP lll-NITRIDES
US9099586B2 (en) Nitride semiconductor light-emitting element and method for producing nitride semiconductor light-emitting element
US7417258B2 (en) Semiconductor light-emitting device, and a method of manufacture of a semiconductor device
US8890184B2 (en) Nanostructured light-emitting device
US8247249B2 (en) Semi-polar nitride-based light emitting structure and method of forming same
EP1589593A2 (en) Strain-controlled III-Nitride light emitting device
JP5999916B2 (ja) 半導体素子及びその製造方法
KR101134493B1 (ko) 발광 다이오드 및 이의 제조 방법
KR20100134480A (ko) 이종 기판, 그를 이용한 질화물계 반도체 소자 및 그의 제조 방법
TW202425077A (zh) 奈米結構/微結構裝置
KR101104239B1 (ko) 이종 기판, 그를 이용한 질화물계 반도체 소자 및 그의 제조 방법
JP2014216624A (ja) エピタキシャルウエハ、その製造方法、半導体素子、および光学センサ装置
JP2008227103A (ja) ＧａＮ系半導体発光素子
KR101250475B1 (ko) 절연체 패턴을 갖는 이종 기판 및 그를 이용한 질화물계 반도체 소자
JP5355768B2 (ja) 半導体積層構造の製造方法
US20200194619A1 (en) Semiconductor devices with superlattice layers
JP5173673B2 (ja) 半導体発光素子
KR20090074358A (ko) 질화물계 발광 소자 및 그 제조방법

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20110214

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20160107

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20110214

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20170412

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20171110

PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20171213

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20171214

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20201120

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20211115

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20221115

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20241118

Start annual number: 8

End annual number: 8