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KR20120086469A - Mos capacitor and layout method thereof - Google Patents

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KR20120086469A
KR20120086469A KR1020110007719A KR20110007719A KR20120086469A KR 20120086469 A KR20120086469 A KR 20120086469A KR 1020110007719 A KR1020110007719 A KR 1020110007719A KR 20110007719 A KR20110007719 A KR 20110007719A KR 20120086469 A KR20120086469 A KR 20120086469A
Authority
KR
South Korea
Prior art keywords
region
metal line
active region
gate
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
KR1020110007719A
Other languages
Korean (ko)
Inventor
최원존
강승현
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020110007719A priority Critical patent/KR20120086469A/en
Publication of KR20120086469A publication Critical patent/KR20120086469A/en
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10D1/60—Capacitors
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10D84/0109—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs the at least one component covered by H10D12/00 or H10D30/00 being a MOS device

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  • Semiconductor Integrated Circuits (AREA)

Abstract

모스 커패시터 및 그 배치 방법이 개시된다. 모스 커패시터는, 사각형의 액티브 영역, 상기 액티브 영역의 3개 측면에 오버랩되어 형성되며, 상기 액티브 영역에 전원을 인가하기 위한 제 1 메탈라인 영역, 상기 액티브 영역과 이격되어 형성되며, 상기 액티브 영역의 나머지 측면과 수직 방향으로 형성되는 2 이상의 게이트를 포함하는 게이트 영역 및 상기 게이트 영역에 전원을 인가하기 위한 제 2 메탈라인 영역을 포함한다.A MOS capacitor and a method of arranging the same are disclosed. The MOS capacitor is formed to overlap the three sides of the active region of the quadrangle, the first region, the first metal line region for applying power to the active region, is formed spaced apart from the active region, A gate region including at least two gates formed in a direction perpendicular to the other side and a second metal line region for applying power to the gate region.

Description

모스 커패시터 및 그 배치 방법{MOS CAPACITOR AND LAYOUT METHOD THEREOF}MOS capacitor and its placement method {MOS CAPACITOR AND LAYOUT METHOD THEREOF}

본 발명은 디커플링 커패시터(Decoupling capacitor)로 사용되는 모스(Metal Oxide Semiconductor, MOS) 커패시터 및 그 배치(Layout) 방법에 관한 것이다.
The present invention relates to a metal oxide semiconductor (MOS) capacitor used as a decoupling capacitor and a layout method thereof.

일반적으로 반도체 장치는 노이즈(noise) 등의 요인으로부터 전원 전압을 안정화시키기 위해 칩의 주변회로 공간에 디커플링 커패시터를 배치해 두고 있다. 이러한 디커플링 커패시터는 전원 상의 고주파 노이즈를 제거하거나, 고주파 동작시 필요한 전원을 보조적으로 제공하고, 외부 전원과의 연결선에서 발생하는 인덕턴스(inductance) 성분 등을 배제하여 외부 전원에서 바라보는 임피던스(impedance)를 개선하는 역할을 한다.In general, semiconductor devices have a decoupling capacitor disposed in a peripheral circuit space of a chip in order to stabilize a power supply voltage from a factor such as noise. The decoupling capacitor removes high-frequency noise on the power supply, provides auxiliary power for high-frequency operation, and eliminates inductance generated from the connection line with the external power supply to prevent impedance from the external power supply. To improve.

이러한 기능을 가지는 디커플링 커패시터는 다양한 반도체 장치에 사용되며, 일반적으로 작은 면적에 큰 커패시터 용량(capacitance)을 가지는 모스(MOS) 커패시터가 널리 사용되고 있다.
Decoupling capacitors having such a function are used in various semiconductor devices, and in general, MOS capacitors having a large capacitor capacity in a small area are widely used.

도 1는 종래 기술에 의한 모스 커패시터의 배치도이다.1 is a layout view of a MOS capacitor according to the prior art.

도 1에 도시된 바와 같이, 종래의 모스 커패시터는, 회로 기판에 사각형의 액티브 영역(101)이 배치되고, 액티브 영역(101)과 이격된 상부에 적층된 형태로 게이트 영역(103)이 배치된다. 액티브 영역(101)은 모스 커패시터의 소스(Source) 및 드레인(Drain) 영역을 형성하고, 액티브 영역(101)과 게이트 영역(103)의 사이에는 유전층이 형성되며, 게이트 영역(103)의 상부 레이어(Layer)에는 커패시터의 각 전극에 소정 전압을 인가하기 위한 메탈라인(105, 107, 109, 111)이 수평으로 이격되면서 일정한 폭을 갖도록 배치된다. 각 메탈라인(105, 107, 109, 111)에는 액티브 영역(101) 또는 게이트 영역(103)과의 전기적 연결을 위한 다수의 컨택(113)이 형성된다.As shown in FIG. 1, in the conventional MOS capacitor, a rectangular active region 101 is disposed on a circuit board, and a gate region 103 is disposed in a stacked form on an upper portion spaced apart from the active region 101. . The active region 101 forms a source and a drain region of the MOS capacitor, a dielectric layer is formed between the active region 101 and the gate region 103, and an upper layer of the gate region 103. In the layer, metal lines 105, 107, 109, and 111 for applying a predetermined voltage to each electrode of the capacitor are disposed to have a predetermined width while being horizontally spaced. A plurality of contacts 113 are formed in each of the metal lines 105, 107, 109, and 111 for electrical connection with the active region 101 or the gate region 103.

만약 커패시터가 NMOS 커패시터인 경우, 액티브 영역(101)은 메탈라인(105, 107)과 컨택을 통해 접지전압을 인가받고, 게이트 영역(103)은 메탈라인(109, 111)과 컨택을 통해 전원전압을 인가받는다. 커패시터가 PMOS 커패시터인 경우에는 위와 반대로 된다.
If the capacitor is an NMOS capacitor, the active region 101 receives a ground voltage through contact with the metal lines 105 and 107, and the gate region 103 receives a power supply voltage through contact with the metal lines 109 and 111. Is authorized. The opposite is true if the capacitor is a PMOS capacitor.

그런데, 반도체 장치의 동작 속도가 빨라지면서 디커플링 커패시터의 ESR(Equivalent Series Resistance)이 칩 성능 결정에 중요한 요소가 되었다. 여기에서 ESR은 모스 커패시터의 길이(Length)에 비례하고 폭(Width)에 반비례한다. 이에 따라 최근에는 모스 커패시터의 길이를 줄여 ESR을 낮추려는 노력이 나타나고 있다.However, as the operation speed of semiconductor devices increases, the equivalent series resistance (ESR) of the decoupling capacitor has become an important factor in determining chip performance. Here, ESR is proportional to the length of the MOS capacitor and inversely proportional to the width. Accordingly, recent efforts have been made to reduce the ESR by reducing the length of the MOS capacitor.

도 2는 ESR을 줄이기 위한 종래의 모스 커패시터의 배치도이다.2 is a layout view of a conventional MOS capacitor to reduce the ESR.

도 2에 도시된 바와 같이, 도 1의 모스 커패시터에서 게이트 영역(103)을 3개의 게이트(201, 203, 205)로 나누어 일정 간격을 두어 배치하고, 그 사이의 액티브 영역(101)에 오버랩되도록 상부 레이어에 메탈라인(207, 209)을 추가적으로 배치하여 모스 커패시터를 형성하였다. 도 1과 마찬가지로, 각 메탈라인(105, 107, 109, 111, 207, 209)에는 다수의 컨택이 형성된다.As shown in FIG. 2, in the MOS capacitor of FIG. 1, the gate region 103 is divided into three gates 201, 203, and 205 and spaced apart from each other, and overlaps the active region 101 therebetween. The metal lines 207 and 209 are further disposed on the upper layer to form a MOS capacitor. As in FIG. 1, a plurality of contacts are formed in each of the metal lines 105, 107, 109, 111, 207, and 209.

그러나 이 경우에는 게이트(201, 203, 205)의 길이를 줄임에 따라 그만큼 커패시터의 전체 용량이 작아지는 문제점이 있다.
However, in this case, as the lengths of the gates 201, 203, and 205 are reduced, the total capacitance of the capacitor is reduced by that amount.

본 발명은 상기한 문제점을 해결하기 위해 제안된 것으로, ESR을 최소화하면서 커패시터의 용량도 충분히 확보할 수 있는 모스 커패시터 및 그 배치 방법을 제안하는 것을 목적으로 한다.
The present invention has been proposed to solve the above problems, and an object of the present invention is to propose a MOS capacitor and a method of arranging the same, which can sufficiently secure the capacity of the capacitor while minimizing the ESR.

이러한 목적을 달성하기 위한 본 발명에 의한 모스 커패시터는, 사각형의 액티브 영역, 상기 액티브 영역의 3개 측면에 오버랩되어 형성되며, 상기 액티브 영역에 전원을 인가하기 위한 제 1 메탈라인 영역, 상기 액티브 영역과 이격되어 형성되며, 상기 액티브 영역의 나머지 측면과 수직 방향으로 형성되는 2 이상의 게이트를 포함하는 게이트 영역 및 상기 게이트 영역에 전원을 인가하기 위한 제 2 메탈라인 영역을 포함한다.The MOS capacitor according to the present invention for achieving the above object is formed to overlap the three sides of the rectangular active region, the active region, the first metal line region for applying power to the active region, the active region And a gate region including two or more gates formed in a direction perpendicular to the other side of the active region, and a second metal line region for applying power to the gate region.

모스 커패시터의 배치 방법은, 주변회로 공간에 사각형의 액티브 영역을 배치하는 단계, 상기 액티브 영역의 3개 측면에 오버랩되도록 제 1 메탈라인 영역을 배치하는 단계, 상기 액티브 영역의 나머지 측면과 수직 방향으로 2 이상의 게이트가 형성되도록 게이트 영역을 배치하는 단계 및 상기 게이트 영역 중 상기 액티브 영역의 나머지 측면의 바깥 부분에 오버랩되도록 제 2 메탈라인 영역을 배치하는 단계를 포함한다.The method of arranging a MOS capacitor includes: arranging a rectangular active region in a peripheral circuit space, arranging a first metal line region to overlap three sides of the active region, and perpendicularly to the other side of the active region. Disposing a gate region to form at least two gates, and disposing a second metal line region to overlap an outer portion of the remaining side of the active region of the gate region.

상기 2 이상의 게이트는 일정 간격만큼 서로 이격되어 형성될 수 있다.
The two or more gates may be formed spaced apart from each other by a predetermined interval.

본 발명에 의하면, ESR 감소를 위해 길이를 줄여 배치한 다수의 게이트 사이에 형성되어 있던 메탈라인과 컨택을 제거하고 그만큼 게이트의 크기를 키워 줌으로써 모스 커패시터의 ESR을 최소화하는 동시에 커패시터의 용량을 더욱 증가시킬 수 있다. According to the present invention, by eliminating metal lines and contacts formed between a plurality of gates having a shorter length for reducing the ESR, and increasing the gate size, the ESR of the MOS capacitor is minimized while the capacitor capacity is further increased. You can.

이를 통해 디커플링 커패시터의 효율 및 성능을 향상시킬 수 있다.
This improves the efficiency and performance of the decoupling capacitors.

도 1는 종래 기술에 의한 모스 커패시터의 배치도.
도 2는 ESR을 줄이기 위한 종래의 모스 커패시터의 배치도.
도 3은 본 발명의 일 실시예에 의한 모스 커패시터의 배치도.1 is a layout view of a MOS capacitor according to the prior art.
2 is a layout view of a conventional MOS capacitor to reduce ESR.
3 is a layout view of a MOS capacitor according to an embodiment of the present invention.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention.

도 3은 본 발명의 일 실시예에 의한 모스 커패시터의 배치도이다.3 is a layout view of a MOS capacitor according to an embodiment of the present invention.

도 3에 도시된 바와 같이, 본 발명에 의한 모스 커패시터는, 사각형의 액티브 영역(301), 액티브 영역(301)의 3개 측면에 오버랩되어 형성되며, 액티브 영역(301)에 전원을 인가하기 위한 제 1 메탈라인 영역(303, 305, 307), 액티브 영역(301)과 이격되어 형성되며, 액티브 영역(301)의 나머지 측면과 수직 방향으로 형성되는 2 이상의 게이트(313, 315, 317)를 포함하는 게이트 영역(311) 및 게이트 영역(311)에 전원을 인가하기 위한 제 2 메탈라인 영역(319)을 포함한다. 액티브 영역(301)은 모스 커패시터의 소스 및 드레인 영역을 형성하고, 액티브 영역(301)과 게이트 영역(311)의 사이에는 유전층이 형성된다.As shown in FIG. 3, the MOS capacitor according to the present invention is formed by overlapping three sides of the rectangular active region 301 and the active region 301, and is used to apply power to the active region 301. The first metal line regions 303, 305, and 307 are spaced apart from the active region 301, and include two or more gates 313, 315, and 317 formed in a direction perpendicular to the other side of the active region 301. The gate region 311 and the second metal line region 319 for applying power to the gate region 311 are included. The active region 301 forms a source and a drain region of the MOS capacitor, and a dielectric layer is formed between the active region 301 and the gate region 311.

본 발명에서는 종래의 모스 커패시터(도 2)에서 게이트(201, 203, 205)의 사이 공간에 배치되는 메탈라인(207, 209)과 컨택을 제거하고, 액티브 영역(301)의 양 측면에 오버랩되는 메탈라인(303, 307) 외에 다른 한 측면에도 메탈라인(305)이 오버랩되어 배치되었다. In the present invention, the contact with the metal lines 207 and 209 disposed in the space between the gates 201, 203, and 205 in the conventional MOS capacitor (FIG. 2) is removed and overlaps both sides of the active region 301. In addition to the metal lines 303 and 307, the metal lines 305 are overlapped with each other.

게이트 영역(311)은 커패시터의 길이(Length)를 줄여 ESR을 낮추기 위해 다수의 게이트(313, 315, 317)가 일정 간격만큼 서로 이격되어 병렬 연결된 형태로 형성된다. 게이트 영역(311)에 오버랩되어 형성되는 제 2 메탈라인 영역(319)은 액티브 영역(301) 중 제 1 메탈라인(303, 305, 307)과 오버랩되지 않은 측면의 바깥 부분에 배치된다. 본 실시예에서는 3개의 게이트(313, 315, 317)를 도시하였으나, 게이트의 갯수는 경우에 따라 달라질 수 있다. The gate regions 311 are formed in a form in which a plurality of gates 313, 315, and 317 are spaced apart from each other by a predetermined interval in order to reduce the length of the capacitor to reduce the ESR. The second metal line region 319 overlapping the gate region 311 is disposed at an outer portion of a side of the active region 301 which does not overlap with the first metal lines 303, 305, and 307. Although three gates 313, 315, and 317 are illustrated in this embodiment, the number of gates may vary depending on the case.

이와 같이, 각 게이트의 길이를 줄여 병렬로 배치함으로써 ESR을 낮추는 효과를 가짐과 동시에, 게이트(313, 315, 317) 사이에 형성되어 있던 메탈라인과 컨택이 제거되었으므로 게이트 간의 간격을 줄일 수 있고, 그만큼 게이트의 면적이 늘어나 전체 커패시터 용량이 종래의 모스 커패시터(도 2)보다 더 커지게 된다. 만약 각 게이트의 길이를 줄여 하나의 액티브 영역 위에 더 많은 게이트가 형성되도록 할 경우, 종래에 비해 본 발명에서 게이트 면적이 증가하는 비율은 더 커지게 된다.As such, by reducing the length of each gate and arranging them in parallel, the ESR can be lowered, and the metal lines and contacts formed between the gates 313, 315, and 317 are removed, thereby reducing the distance between the gates. As the gate area increases, the total capacitor capacity becomes larger than that of the conventional MOS capacitor (FIG. 2). If the length of each gate is reduced to allow more gates to be formed on one active region, the rate at which the gate area increases in the present invention is larger than in the conventional art.

제 1 메탈라인 영역(303, 305, 307)과 액티브 영역(301) 및 제 2 메탈라인 영역(319)과 게이트 영역(311) 간에는 다수의 컨택(321)이 형성될 수 있다. 이 경우 액티브 영역(301)에는 제 1 메탈라인 영역(303, 305, 307)과 다수의 컨택을 통해 제 1 전압이 인가되고, 게이트 영역(311)에는 제 2 메탈라인 영역(319)과 다수의 컨택을 통해 제 2 전압이 인가될 수 있다. 만약 제 1 전압이 전원전압(VDD)이고 제 2 전압이 접지전압(VSS)이면 PMOS 커패시터가 되고, 제 1 전압이 접지전압(VSS)이고 제 2 전압이 전원전압(VDD)이면 NMOS 커패시터가 된다.
A plurality of contacts 321 may be formed between the first metal line regions 303, 305, and 307, the active region 301, and the second metal line region 319 and the gate region 311. In this case, a first voltage is applied to the active region 301 through a plurality of contacts with the first metal line regions 303, 305, and 307, and a plurality of second metal line regions 319 and a plurality of contacts are provided in the gate region 311. The second voltage may be applied through the contact. If the first voltage is the power supply voltage VDD and the second voltage is the ground voltage VSS, it becomes a PMOS capacitor, and if the first voltage is the ground voltage VSS and the second voltage is the power supply voltage VDD, it becomes an NMOS capacitor. .

전술한 바와 같이, 본 발명에서는 ESR 감소를 위해 길이를 줄여 배치한 다수의 게이트 사이에 형성되어 있던 메탈라인과 컨택을 제거하고 그만큼 게이트의 크기를 키워 줌으로써 ESR을 최소화하는 동시에 커패시터의 용량을 더욱 증가시킬 수 있는 모스 커패시터 및 그 배치 방법을 제안하였다. 이를 통해 디커플링 커패시터의 효율 및 성능을 향상시킬 수 있는 효과가 있다.
As described above, the present invention eliminates metal lines and contacts formed between a plurality of gates having a shorter length for reducing ESR, and increases the size of the gate, thereby minimizing ESR and further increasing the capacity of the capacitor. A Morse capacitor and a method of arranging the same are proposed. This has the effect of improving the efficiency and performance of the decoupling capacitor.

전술한 본 발명은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니다.The present invention described above is capable of various substitutions, modifications, and changes without departing from the spirit of the present invention for those skilled in the art to which the present invention pertains. It is not limited by.

Claims (10)

사각형의 액티브 영역;
상기 액티브 영역의 3개 측면에 오버랩되어 형성되며, 상기 액티브 영역에 전원을 인가하기 위한 제 1 메탈라인 영역;
상기 액티브 영역과 이격되어 형성되며, 상기 액티브 영역의 나머지 측면과 수직 방향으로 형성되는 2 이상의 게이트를 포함하는 게이트 영역; 및
상기 게이트 영역에 전원을 인가하기 위한 제 2 메탈라인 영역
을 포함하는 모스 커패시터.
Rectangular active area;
A first metal line region overlapping three sides of the active region and configured to apply power to the active region;
A gate region spaced apart from the active region, the gate region including two or more gates formed in a direction perpendicular to the other side of the active region; And
Second metal line region for applying power to the gate region
Morse capacitor comprising a.
제 1항에 있어서,
상기 2 이상의 게이트는
일정 간격만큼 서로 이격되어 형성되는
모스 커패시터.
The method of claim 1,
The two or more gates are
Formed spaced apart from each other by a predetermined interval
MOS capacitor.
제 1항에 있어서,
상기 제 2 메탈라인 영역은
상기 액티브 영역의 나머지 측면의 바깥 부분에 오버랩되어 배치되는
모스 커패시터.
The method of claim 1,
The second metal line region is
Overlapping with an outer portion of the remaining side of the active region
MOS capacitor.
제 1항에 있어서,
상기 제 1 메탈라인 영역과 상기 액티브 영역 및 상기 제 2 메탈라인 영역과 상기 게이트 영역 간에는 다수의 컨택이 형성되는
모스 커패시터.
The method of claim 1,
A plurality of contacts are formed between the first metal line region and the active region and between the second metal line region and the gate region.
MOS capacitor.
제 4항에 있어서,
상기 액티브 영역에는 상기 제 1 메탈라인 영역과 상기 다수의 컨택을 통해 제 1 전압이 인가되고,
상기 게이트 영역에는 상기 제 2 메탈라인 영역과 상기 다수의 컨택을 통해 제 2 전압이 인가되는
모스 커패시터.
The method of claim 4, wherein
A first voltage is applied to the active region through the first metal line region and the plurality of contacts,
A second voltage is applied to the gate region through the second metal line region and the plurality of contacts.
MOS capacitor.
제 5항에 있어서,
상기 제 1 전압과 상기 제 2 전압은 서로 반대의 전압 레벨을 가지는
모스 커패시터.6. The method of claim 5,
The first voltage and the second voltage have voltage levels opposite to each other.
MOS capacitor. 주변회로 공간에 사각형의 액티브 영역을 배치하는 단계;
상기 액티브 영역의 3개 측면에 오버랩되도록 제 1 메탈라인 영역을 배치하는 단계;
상기 액티브 영역의 나머지 측면과 수직 방향으로 2 이상의 게이트가 형성되도록 게이트 영역을 배치하는 단계; 및
상기 게이트 영역 중 상기 액티브 영역의 나머지 측면의 바깥 부분에 오버랩되도록 제 2 메탈라인 영역을 배치하는 단계
를 포함하는 모스 커패시터의 배치 방법.
Disposing a rectangular active area in a peripheral circuit space;
Disposing a first metal line region to overlap three sides of the active region;
Disposing a gate region such that at least two gates are formed in a direction perpendicular to the other side of the active region; And
Disposing a second metal line region to overlap an outer portion of the other side of the gate region among the gate regions;
Arrangement method of the MOS capacitor comprising a.
제 7항에 있어서,
상기 2 이상의 게이트는
일정 간격만큼 서로 이격되어 형성되는
모스 커패시터의 배치 방법.
8. The method of claim 7,
The two or more gates are
Formed spaced apart from each other by a predetermined interval
How to Place Morse Capacitors.
제 7항에 있어서,
상기 제 1 메탈라인 영역과 상기 액티브 영역 및 상기 제 2 메탈라인 영역과 상기 게이트 영역 간에는 다수의 컨택이 형성되는
모스 커패시터의 배치 방법.
8. The method of claim 7,
A plurality of contacts are formed between the first metal line region and the active region and between the second metal line region and the gate region.
How to Place Morse Capacitors.
제 9항에 있어서,
상기 액티브 영역에는 상기 제 1 메탈라인 영역과 상기 다수의 컨택을 통해 제 1 전압이 인가되고,
상기 게이트 영역에는 상기 제 2 메탈라인 영역과 상기 다수의 컨택을 통해 제 2 전압이 인가되며,
상기 제 1 전압과 상기 제 2 전압은 서로 반대의 전압 레벨을 가지는
모스 커패시터의 배치 방법.The method of claim 9,
A first voltage is applied to the active region through the first metal line region and the plurality of contacts,
A second voltage is applied to the gate region through the second metal line region and the plurality of contacts.
The first voltage and the second voltage have voltage levels opposite to each other.
How to Place Morse Capacitors.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12133372B2 (en) 2021-08-31 2024-10-29 Samsung Electronics Co., Ltd. Pumping capacitor and semiconductor memory device including the same

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