KR20120078571A

KR20120078571A - 반도체 메모리 장치, 테스트 회로 및 테스트 방법

Info

Publication number: KR20120078571A
Application number: KR1020110088155A
Authority: KR
Inventors: 도창호; 강복문; 정태형
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2010-12-30
Filing date: 2011-08-31
Publication date: 2012-07-10
Also published as: CN102543206A; US8612812B2; US20120173937A1; TWI550626B; TW201243855A; CN102543206B

Abstract

테스트 모드 시에, 데이터 패드 LDQ로부터 입력되는 데이터를 동시에 뱅크 내의 다수의 단위셀과 연결된 GIO 라인 GIO_L, GIO_U으로 전송하고, 두 GIO 라인의 데이터를 각각 비교하여 페일 신호를 출력함으로써 다수의 단위셀들을 테스트 하는 시간을 최소화할 수 있는 반도체 메모리 장치, 테스트 회로 및 테스트 방법에 관한 것으로, 각각이 다수의 제 1 메모리 셀 및 다수의 제 2 메모리 셀을 포함하는 다수의 뱅크; 상기 제 1 메모리 셀과 다수의 제 1 데이터 패드 사이에서 제 1 데이터를 전송하는 제 1 입출력부; 상기 제 2 메모리 셀과 다수의 제 2 데이터 패드 사이에서 제 2 데이터를 전송하는 제 2 입출력부; 테스트 모드 시, 상기 제 1 데이터 패드를 통해 입력되는 상기 제 1 데이터를 상기 제 1 및 제 2 메모리 셀에 전달하는 경로 선택부; 및 상기 테스트 모드 시, 상기 제 1 및 제 2 메모리 셀의 제 1 데이터를 비교하고, 비교 결과에 따라 상기 제 1 데이터 패드가 페일 상태를 나타내도록 제어하는 테스트 모드 제어부를 포함하는 반도체 메모리 장치를 제공한다.

Description

반도체 메모리 장치, 테스트 회로 및 테스트 방법 {SEMICONDUCTOR MEMORY DEVICE, TEST CIRCUIT, AND TEST OPERATION METHOD THEREOF}

본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는, 반도체 메모리 장치, 테스트 회로 및 테스트 방법에 관한 것이다.

반도체 메모리 장치들 중 가장 널리 사용되는 DRAM(Dynamic Random Access Memory)은 데이터를 저장하기 위한 다수의 메모리 셀을 포함한다. 반도체 메모리 장치 내에 집적된 메모리 셀의 수가 증가함에 따라 더 많은 시간과 비용이 상기 반도체 메모리 장치 내의 메모리 셀을 테스트 하는 데 소요된다. 따라서, 병렬 테스트 방식(parallel test scheme)이 대두되어 발전되어 왔고, 이러한 병렬 테스트 방식은 웨이퍼 레벨 또는 패키지 레벨에서 반도체 메모리 장치의 메모리 셀들을 테스트 하는데 적용되었다.

상기 병렬 테스트 방식에 따르면, 테스트 데이터가 반도체 메모리 장치의 하나의 뱅크 내의 둘 이상의 메모리 셀에 입력되고, 메모리 셀은 상기 입력된 테스트 데이터를 저장 및 출력한다. 출력된 테스트 데이터들을 비교하고, 그 비교 결과에 따라 해당 메모리 셀에 결함이 있는지 아닌지를 결정하게 된다. 이 때, 종래의 반도체 메모리 장치는 칩 상에 상기 비교 결과, 즉, 테스트 결과를 출력할 수 있도록 추가적인 테스트 핀이 필요하였다.

또한, 반도체 메모리 장치가 다수의 칩들이 모듈화되어 있는 메모리 모듈로 사용되는 경우에는, 모듈 상태에서 반도체 메모리 장치를 테스트 할 수 있는 회로에 대한 요구가 대두되었다. 이와 같이, 테스트가 시스템 상에 실장된 반도체 메모리 장치에서 수행될 때, 이러한 테스트를 “실장 테스트(Mounting Test)”라고 한다. 실장 테스트에서도, 종래의 반도체 메모리 장치는 칩 상에 상기 비교 결과, 즉, 테스트 결과를 출력할 수 있도록 추가적인 테스트 핀이 필요하였다. 따라서, 칩의 사이즈를 줄이기 위해, 추가적인 테스트 핀 없이도 반도체 메모리 장치를 테스트 할 수 있으며, 또한 테스트 시간을 줄일 수 있는 회로에 대한 요구 또한 대두되고 있다.

상기와 같은 문제점을 극복하기 위하여 본 발명의 실시예는 다수의 단위셀의 테스트 시간을 줄일 수 있는 반도체 메모리 장치 및 테스트 회로를 제안한다.

상기 기술적 과제를 달성하기 위한 본 발명의 일실시예에 반도체 메모리 장치는 다수의 제 1 메모리 셀 및 다수의 제 2 메모리 셀을 각각 포함하는 다수의 뱅크; 상기 제 1 메모리 셀과 다수의 제 1 데이터 패드 사이에서 제 1 데이터를 전송하는 제 1 입출력부; 상기 제 2 메모리 셀과 다수의 제 2 데이터 패드 사이에서 제 2 데이터를 전송하는 제 2 입출력부; 테스트 모드 시, 상기 제 1 데이터 패드를 통해 입력되는 상기 제 1 데이터를 상기 제 1 및 제 2 메모리 셀에 전달하는 경로 선택부; 및 상기 테스트 모드 시, 상기 제 1 및 제 2 메모리 셀의 제 1 데이터를 비교하고, 비교 결과에 따라 상기 다수의 제 1 데이터 패드 중 적어도 하나가 페일 상태를 나타내도록 제어하는 테스트 모드 제어부를 구비하고, 테스트 모드 제어부는 페일이 발생하면, 리드 동작 시에 하이-임피던스 상태를 나타내도록 상기 제 1 데이터 패드 중 하나를 제어하는 것을 특징으로 한다.

또한, 상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 테스트 방법은 데이터 패드를 통해 입력되는 데이터를 뱅크의 제 1 메모리 셀 및 제 2 메모리 셀에 전달하는 단계; 상기 제 1 메모리 셀의 데이터와 상기 제 2 메모리 셀의 데이터를 비교하여 페일 감지 신호를 출력하는 단계; 테스트 모드 시에 활성화되는 테스트 모드 신호 및 리드 명령어 입력 시에 토글링하는 스트로브 신호에 따라 상기 페일 감지 신호를 래치하여 페일 래치 신호로 출력하는 단계; 상기 페일 래치 신호 및 상기 테스트 모드 신호에 따라 페일 신호를 생성하는 단계; 및 상기 페일 신호에 따라 상기 데이터 패드 중 적어도 하나를 구동하는 단계를 포함하며, 페일이 발생하면, 리드 동작 시에 하이-임피던스 상태를 나타내도록 상기 데이터를 구동하는 것을 특징으로 한다.

전술한 본 발명은, 테스트 모드 시에, 데이터 패드 LDQ로부터 입력되는 데이터를 동시에 뱅크 내의 다수의 단위셀과 연결된 GIO 라인 GIO_L, GIO_U으로 전송하고, 두 GIO 라인의 데이터를 각각 비교하여 페일 신호를 출력함으로써 다수의 단위셀들을 테스트 하는 시간을 최소화할 수 있다는 효과가 있다.

또한, 본 발명은 모듈 테스트 모드 등의 테스트 모드 시에 페일 상태를 알릴 수 있는 다양한 테스트 방법을 제공할 수 있다.

도 1 은 본 발명의 일실시예에 따른 반도체 메모리 장치의 블록도이다.
도 2 는 도 1 의 테스트 모드 제어부, 출력 드라이버 및 파이프 래치부를 상세히 설명하기 위한 블록도이다.
도 3 은 도 2 의 페일 감지부의 상세 회로도이다.
도 4A 는 도 2 의 래치부의 상세 회로도이다.
도 4B 는 도 2 의 래치부의 동작을 설명하기 위한 타이밍도이다.
도 5 는 도 2 의 테스트 신호 생성부의 블록도이다
도 6 은 도 2 의 페일 신호 출력부 및 출력 드라이버를 도시한 회로도 이다.
도 7A 및 도 7B 는 본 발명의 일실시예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.

이하, 본 발명의 실시예들을 도면을 참조하여 상세하게 설명한다. 다음에 소개되는 실시 예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.

이하, 도면을 참조하여 본 발명의 특징을 자세히 설명하도록 한다.

도 1 은 본 발명의 일실시예에 따른 반도체 메모리 장치의 블록도이다.

도시된 바와 같이, 반도체 메모리 장치는 다수의 뱅크(110 ~ 140), 글로벌 입출력 (GIO) 라인 드라이버(112 ~ 144), 라이트 드라이버(150, 161), 파이프 래치부(151, 169), 멀티플렉서(162), 입출력(I/O) 드라이버(172, 174) 및 테스트 모드 제어부(200)를 포함한다.

상기 I/O 드라이버(172, 174)는 데이터 패드 LDQ, UDQ를 통해 입출력되는 데이터를 구동한다. 좀 더 상세하게, 상기 I/O 드라이버(172, 174)는 입력 버퍼(154, 164) 및 출력 버퍼(158, 168)를 포함한다. 상기 입력 버퍼(154, 164)는 데이터 패드 LDQ, UDQ로부터 입력되는 데이터를 각각 입력받는다. 상세하게, 상기 입력 버퍼(154)는 입력된 데이터를 라이트 드라이버(150) 및 멀티플렉서(162)로 출력하고, 상기 입력 버퍼(164)는 입력된 데이터를 멀티플렉서(162)로 출력한다. 또한, 출력 버퍼(158, 168)는 파이프 래치부(151, 169)로부터 입력되는 데이터를 입력받아 각각 데이터 패드 LDQ, UDQ로 출력한다. 본 발명의 일실시예에서는, 테스트 모드에서, 상기 출력 드라이버(158)는 페일-오프 신호 FAIL_OFFD에 응답하여 데이터 패드 LDQ를 하이-임피던스 상태로 구동한다.

상기 라이트 드라이버(150, 161)은 입력되는 데이터를 대응하는 뱅크(110~140)의 메모리 셀에 전달한다. 상기 파이프 래치부(151, 169)는 GIO 라인 GIO_L, GIO_U의 데이터를 출력 드라이버(158, 168)을 통해서 해당 데이터 패드 LDQ, UDQ로 출력한다. 다수의 뱅크(110 ~ 140) 내의 메모리 셀은 데이터를 저장하고, 저장된 데이터를 해당하는 GIO 라인 GIO_L, GIO_U으로 실어 보낸다.

본 발명의 일실시예에서는, 테스트 모드에서, 상기 멀티플렉서(162)는 테스트 모드 신호 TDRM에 응답하여 라이트 드라이버(161)과 입력 버퍼(154) 사이의 경로를 선택한다. 여기서, 상기 테스트 모드 신호 TDRM는 반도체 메모리 장치의 테스트 모드 동안 활성화되는 신호이다. 결과적으로, 상기 라이트 드라이버(150)는 데이터 패드 LDQ를 통해 입력되는 테스트 데이터를 GIO 라인 GIO_L과 연결된 메모리 셀에 전달하고, 상기 라이트 드라이버(161) 또한 데이터 패드 LDQ를 통해 입력되는 동일한 테스트 데이터를 GIO 라인 GIO_U과 연결된 메모리 셀에 전달한다. 따라서, 두 라이트 드라이버(150, 161) 모두 데이터 패드 LDQ를 통해 입력되는 테스트 데이터를 대응하는 뱅크(110 ~ 140) 내의 메모리 셀에 전달하게 된다.

반면에, 노멀 모드에서는, 상기 멀티플렉서(162)는 비활성화되는 테스트 모드 신호 TDRM에 응답하여 라이트 드라이버(161)과 입력 버퍼(164) 사이의 경로를 선택한다. 결과적으로, 상기 라이트 드라이버(150)는 데이터 패드 LDQ를 통해 입력되는 데이터를 GIO 라인 GIO_L과 연결된 메모리 셀에 전달하는 반면, 상기 라이트 드라이버(161)는 데이터 패드 UDQ를 통해 입력되는 데이터를 GIO 라인 GIO_U과 연결된 메모리 셀에 전달한다. 따라서, 각 라이트 드라이버(150, 161)는 해당하는 데이터 패드 LDQ, UDQ를 통해 입력되는 데이터를 대응하는 뱅크(110 ~ 140) 내의 메모리 셀에 각각 전달하게 된다.

상기 테스트 모드 제어부(200)는 GIO 라인 GIO_L, GIO_U으로부터 출력되는 데이터를 입력받는다. 테스트 모드에서, 상기 테스트 모드 제어부(200)는 상기 테스트 모드 신호 TDRM에 응답하여 GIO 라인 GIO_L의 데이터와 GIO 라인 GIO_U의 데이터를 비교하고, 비교 결과에 따라 상기 페일-오프 신호 FAIL_OFFD를 출력한다.

도 2 는 도 1 의 테스트 모드 제어부(200), 출력 드라이버(158) 및 파이프 래치부(151)를 상세히 설명하기 위한 블록도이다.

여기서, 설명의 편의를 위해, 8 개의 GIO 라인 GIO_U 및 8 개의 GIO 라인 GIO_L가 구비되고, 이에 따라 8개의 데이터 패드 LDQ 및 8 개의 데이터 패드 UDQ가 구비된 경우를 예를 들어 설명하기로 한다.

도 2 를 참조하면, 상기 테스트 모드 제어부(200)는 페일 감지부(210), 래치부(220), 테스트 신호 생성부(240) 및 페일 신호 출력부(250)를 포함한다.

상기 페일 감지부(210)는 GIO 라인 GIO_U의 데이터 UDQ X GIO<0:7>와 GIO 라인 GIO_L의 데이터 LDQ X GIO<0:7>를 비교하여 페일 감지 신호 GIO128SUM를 출력한다. 상기 페일 감지 신호 GIO128SUM는 상기 GIO 라인 GIO_U의 데이터 UDQ X GIO<0:7>가 대응하는 GIO 라인 GIO_L의 데이터 LDQ X GIO<0:7>와 하나라도 다른 경우에 비활성화된다.

상기 래치부(220)는 테스트 모드 신호 TDRM 및 스트로브 신호 GIOSTRB에 따라 상기 페일 감지 신호 GIO128SUM를 래치하여 페일 래치 신호 GIOA를 출력한다. 상기 스트로브 신호 GIOSTRB는 파이프 래치부(151, 169)에서 사용되는 파이프 입력 스트로브 신호 PINSTB에 근거해서 생성될 수 있다. 상기 스트로브 신호 GIOSTRB는 리드 명령에 동기되어 활성화될 수 있다. 본 발명의 일실시예에서, 모듈 테스트 모드에서 상기 래치부(220)는 각 리드 명령이 입력될 때마다 토글하는 상기 스트로브 신호 GIOSTRB에 동기하여 상기 페일 감지 신호 GIO128SUM를 래치함으로써 상기 페일 래치 신호 GIOA를 출력한다.

상기 테스트 신호 생성부(240)는 상기 페일 래치 신호 GIOA, 상기 테스트 모드 신호 TDRM, CAS (Column Address strobe) 레이턴시 신호 LATENCY2D, 내부 클럭 ICLK, 파이프 래치 입력 제어 신호 PIN<0:i> 및 파이프 래치 출력 제어 신호 POUT<0:i>를 입력받아 테스트 신호 FAIL_OFF를 생성한다.

상기 페일 신호 출력부(250)는 상기 테스트 신호 FAIL_OFF를 입력받아 오프-드라이버 신호 OUTOFF에 응답하여 페일-오프 신호 FAIL_OFFD를 출력한다. 상기 오프-드라이버 신호 OUTOFF는 리드 동작 시에 로직 ‘로우’ 레벨로 활성화되고, 리드 동작 종료 후에는 로직 ‘하이’ 레벨로 비활성화되는 반전된 출력 인에이블 신호(/OE)를 기초로 생성된다. 상기 페일 신호 출력부(250)는 상기 페일-오프 신호 FAIL_OFFD를 출력하여 상기 제 1 데이터 패드 LDQ0를 하이-임피던스 상태로 구동한다.

상기 설명된 바와 같이, 노멀 모드에서, 상기 파이프 래치부(151)는 GIO 라인 GIO_L로부터 데이터 LDQ X GIO<0:7>를 입력받아 출력 드라이버(158)로 데이터 DATA<0:7>를 출력한다. 따라서, 상기 출력 드라이버(158)는 상기 데이터 DATA<0:7>를 제 1 내지 제 8 데이터 패드 LDQ0 ~ LDQ7 중 해당하는 데이터 패드로 출력함으로써 리드 동작이 정상적으로 수행될 수 있다.

반면, 테스트 모드에서는, 테스트 모드 제어부(200)는 GIO 라인 GIO_U의 데이터 UDQ X GIO<0:7>와 GIO 라인 GIO_L의 데이터 LDQ X GIO<0:7>를 비교하여 상기 페일-오프 신호 FAIL_OFFD를 출력한다. 따라서, 페일이 발생하면, 출력 드라이버(158)는 상기 페일-오프 신호 FAIL_OFFD에 응답하여 제 1 데이터 패드 LDQ0를 하이-임피던스 상태로 구동함으로써 반도체 메모리 장치의 페일을 나타낼 수 있도록 한다.

한편, 도 2 에서, 상기 페일-오프 신호 FAIL_OFFD는 제 1 데이터 패드 LDQ0를 구동하는 출력 드라이버(158)로 입력되도록 도시되어 있다. 하지만, 다른 실시예에서는, 상기 페일-오프 신호 FAIL_OFFD가 제 1 내지 제 8 데이터 패드 LDQ0 ~ LDQ7을 구동하는 모든 출력 드라이버(158)로 입력되도록 구현될 수 있다. 결과적으로 모든 데이터 패드 LDQ0 ~ LDQ7가 반도체 메모리 장치의 페일을 나타낼 수 있다. 또한, 또 다른 실시예에서는, 상기 페일 신호 출력부(250)와 제 2 내지 제 8 데이터 패드 LDQ1 ~ LDQ7을 구동하는 각 출력 드라이버(158) 사이에 스위치부가 구비될 수 있다. 따라서, 상기 스위치부는 선택된 출력 드라이버(158)에 상기 페일-오프 신호 FAIL_OFFD를 전달하여 원하는 데이터 패드 LDQ0 ~ LDQ7가 반도체 메모리 장치의 페일을 나타내도록 설계할 수 있다. 상기 스위치부는 외부 명령에 의해 제어될 수 있으며, 메탈 옵션 등으로 구현될 수 있다.

도 3 은 도 2 의 페일 감지부(210)의 상세 회로도이다.

도 3 을 참조하면, 상기 페일 감지부(210)는 비교부(212) 및 합산부(214)를 포함한다. 상기 비교부(212)는 데이터 UDQ X GIO<0:7>와 각 데이터 LDQ X GIO<0:7>를 입력받는 다수의 XNOR 게이트(212_1 ~ 212_64)를 구비할 수 있다. 상기 합산부(214)는 상기 다수의 XNOR 게이트(212_1 ~ 212_64)의 출력을 입력받는 AND 게이트(216)를 포함할 수 있다.

상기 각 XNOR 게이트(212_1 ~ 212_64)는 대응하는 데이터 UDQ X GIO<0:7>와 데이터 LDQ X GIO<0:7>가 서로 일치할 때 자신의 출력 신호를 활성화하여 출력한다. 상기 AND 게이트(216)는 상기 XNOR 게이트(212_1 ~ 212_64)의 모든 출력이 활성화되었을 때 페일 감지 신호 GIO128SUM를 활성화하고, 상기 XNOR 게이트(212_1 ~ 212_64)의 출력 중 하나라도 비활성화된 경우에는 상기 페일 감지 신호 GIO128SUM를 비활성화한다.

따라서, 상기 페일 감지부(210)는 데이터 UDQ X GIO<0:7>와 데이터 LDQ X GIO<0:7>가 하나라도 서로 다른 경우에 상기 페일 감지 신호 GIO128SUM를 비활성화하여 출력한다.

도 4A 는 도 2 의 래치부(220)의 상세 회로도이다.

도 4A 를 참조하면, 상기 래치부(220)는 지연제어부(221), D 플립플롭(227) 및 인버터(228)를 포함한다.

상기 지연제어부(221)는 테스트 모드 신호 TDRM에 응답하여 인에이블되어, 스트로브 신호 GIOSTRB를 지연시켜 지연 스트로브 신호 GIOSTRBD를 출력한다. 참고로, 상기 지연제어부(221)는 상기 페일 감지부(210)에서 소요되는 연산 시간에 대응하는 지연량만큼 상기 스트로브 신호 GIOSTRB를 지연시킨다. 결과적으로, 상기 지연 스트로브 신호 GIOSTRBD는 상기 페일 감지 신호 GIO128SUM에 동기된다. 여기서, 상기 스트로브 신호 GIOSTRB는 리드 명령에 동기되어 생성되는 파이프 입력 제어 스트로브 신호 PINSTB에 근거하여 생성된 신호이다.

상기 D 플립플롭(227)은 상기 지연 스트로브 신호 GIOSTRBD에 동기되어 상기 페일 감지 신호 GIO128SUM를 래치한다. 여기서, 상기 D 플립플롭(227)은 테스트 모드 신호 TDRM에 응답하여 리셋된다. 마지막으로, 인버터(228)가 상기 D 플립플롭(227)의 출력을 반전하여 상기 페일 래치 신호 GIOA를 출력한다.

도 4B 는 도 2 의 래치부의 동작을 설명하기 위한 타이밍도이다.

이하, 도 4A 및 도 4B를 참조하여 래치부(220)의 동작을 상세히 설명하도록 한다.

테스트 모드에서, 테스트 데이터가 데이터 패드 LDQ로 입력되어 대응하는 뱅크 내의 메모리 셀로 전달된다.

리드 명령어가 입력된 후, 상기 뱅크 내의 각 메모리 셀에 저장된 테스트 데이터가 대응하는 GIO 라인들 GIO_L, GIO_U에 데이터 UDQ X GIO<0:7> 및 데이터 LDQ X GIO<0:7>로 실린다. 래치부(220)의 지연제어부(221)는 테스트 모드 신호 TDRM에 응답하여 인에이블 되어, 스트로브 신호 GIOSTRB를 지연시켜 지연 스트로브 신호 GIOSTRBD를 출력한다. 상기 D 플립플롭(227)은 상기 지연 스트로브 신호 GIOSTRBD에 응답하여 페일 감지 신호 GIO128SUM를 래치한다. 마지막으로, 인버터(228)가 상기 D 플립플롭(227)의 출력을 반전하여 페일 래치 신호 GIOA를 출력한다.

모듈 테스트 모드시 상기 페일 감지 신호 GIO128SUM가 비활성화되는 경우를 가정한다. 이 경우, D 플립플롭(227)은 리드 명령어가 입력될 때마다 상기 페일 감지 신호 GIO128SUM를 래치한다. 따라서, 모듈 테스트 모드에서, 상기 래치부(220)는 각 리드 동작 시에 토글링하는 상기 지연 스트로브 신호 GIOSTRBD에 동기되어 실시간으로 페일 발생을 감지하여 페일 래치 신호 GIOA를 출력한다.

도 5 는 도 2 의 테스트 신호 생성부(240)의 블록도이다

도 5 를 참조하면, 테스트 신호 생성부(240)는 제 1 및 제 2 지연제어부(241, 247), 파이프 래치부(245), 출력 인에이블 신호 생성부(246) 및 조합부(244)를 포함한다.

상기 제 1 지연제어부(241)는 테스트 모드 신호 TDRM에 응답하여 인에이블 되어, 파이프 래치 입력 제어 신호 PIN<0:4>를 지연하여 지연 파이프 래치 입력 제어 신호 PIND<0:4>를 파이프 래치부(245)로 출력한다. 상기 제 2 지연제어부(247)는 상기 테스트 모드 신호 TDRM에 응답하여 인에이블 되어, 파이프 래치 출력 제어 신호 POUT<0:4>를 지연하여 지연 파이프 래치 출력 제어 신호 POUTD<0:4>를 파이프 래치부(245)로 출력한다. 여기서, 상기 파이프 래치 입력 제어 신호 PIN<0:4>는 도 1 의 파이프 래치부(151, 169)에서 노멀 데이터를 입력받는데 사용되는 신호일 수 있고, 상기 파이프 래치 출력 제어 신호 POUT<0:4>는 도 1 의 파이프 래치부(151, 169)에서 노멀 데이터를 출력하는데 사용되는 신호일 수 있다. 참고로, 상기 제 1 및 제 2 지연제어부(241, 247)의 지연량은 각각 상기 페일 래치 신호 GIOA를 상기 파이프 래치 입력 제어 신호 PIN<0:4> 및 파이프 래치 출력 제어 신호 POUT<0:4>에 동기시키기 위해 필요한 시간에 대응되는 지연량이다.

상기 파이프 래치부(245)는 상기 지연 파이프 래치 입력 제어 신호 PIND<0:4> 및 지연 파이프 래치 출력 제어 신호 POUTD<0:4>에 동기되어 상기 페일 래치 신호 GIOA를 순차적으로 래치하여 파이프 출력 데이터 PDATA를 출력한다. 보다 자세하게, 상기 파이프 래치부(245)는 얼라인먼트부(242) 및 인버터 래치부(243)를 포함한다. 얼라인먼트부(242)는 다수의 지연부(242_1 ~ 242_5)를 포함한다. 각 지연부(242_1 ~ 242_5)는 대응하는 지연 파이프 래치 입력 제어 신호 PIND<0:4>에 동기되어 상기 페일 래치 신호 GIOA를 순차적으로 입력받고, 대응하는 지연 파이프 래치 출력 제어 신호 POUTD<0:4>에 동기되어 입력받은 데이터를 순차적으로 출력한다. 상기 인버터 래치부(243)는 두개의 인버터로 구성되어, 얼라인먼트부(242)의 출력 신호를 반전/래치하여 파이프 출력 데이터 PDATA를 출력한다.

상기 출력 인에이블 신호 생성부(246)는 모듈 테스트 모드 시에 내부 클럭 ICLK에 동기되도록 CAS 레이턴시 신호 LATENCY2D를 쉬프팅하여 파이프 래치 출력 인에이블 신호 POUTEN를 생성한다. 보다 상세하게, 상기 출력 인에이블 신호 생성부(246)는 쉬프트부(248) 및 인에이블 신호 출력부(249)를 포함한다. 상기 쉬프트부(248)는 상기 테스트 모드 신호 TDRM에 응답하여 인에이블 되어, 상기 내부 클럭 ICLK에 응답하여 상기 CAS 레이턴시 신호 LATENCY2D를 쉬프팅한다. 상기 인에이블 신호 출력부(249)는 상기 쉬프트부(248)의 출력을 입력받아 파이프 래치 출력 인에이블 신호 POUTEN를 출력한다.

일실시예에서, 상기 쉬프트부(248)는 상기 테스트 모드 신호 TDRM에 응답하여 리셋되는 다수의 D 플립플롭(248_1 ~ 248_5)으로 구성될 수 있다. 제 1 D 플립플롭(248_1)은 상기 내부 클럭 ICLK에 응답하여 상기 CAS 레이턴시 신호 LATENCY2D를 래치하고, 제 2 내지 제 5 D 플립플롭(248_2 ~ 248_5)은 상기 내부 클럭 ICLK에 응답하여 이전 단의 D 플립플롭의 출력을 래치한다. 여기서, 상기 CAS 레이턴시 신호 LATENCY2D는 리드 명령어가 입력된 후에 CAS 레이턴시에 응답하여 활성화되는 신호이다. 일실시예에서, 상기 인에이블 신호 출력부(249)는 제 2 D 플립플롭(248_2)의 출력 L4과, 제 3 D 플립플롭(248_3)의 출력 L5을 입력받아 출력 L4의 활성화 시점과 출력 L5의 활성화 시점 사이의 구간동안 활성화되는 파이프 래치 출력 인에이블 신호 POUTEN를 생성할 수 있다. 하지만, 다른 실시예에서는 출력 L4, L5를 이용하는 것이 아니라, 출력 L3, L4 혹은 L5, L6을 이용하여 파이프 래치 출력 인에이블 신호 POUTEN를 생성할 수 있다.

상기 조합부(244)는 파이프 출력 데이터 PDATA 및 파이프 래치 출력 인에이블 신호 POUTEN를 입력 받아 테스트 신호 FAIL_OFF를 생성한다. 보다 자세하게, 상기 조합부(244)는 제 1 및 제 2 인버터(244_1, 244_2) 및 NOR 게이트(244_3)를 포함한다. 상기 제 1 인버터(244_1)는 상기 파이프 출력 데이터 PDATA를 반전하고, 제 2 인버터(244_2)는 상기 파이프 래치 출력 인에이블 신호 POUTEN를 반전한다. 상기 NOR 게이트(244_3)는 상기 제 1 및 제 2 인버터(244_1, 244_2)의 출력을 노어(NOR) 연산한다. 따라서, 상기 조합부(244)는 상기 파이프 래치 출력 인에이블 신호 POUTEN의 활성화 구간 동안 파이프 출력 데이터 PDATA가 활성화될 때 활성화되는 테스트 신호 FAIL_OFF를 출력한다.

상기와 같이, 본 발명의 일실시예에 따른 테스트 신호 생성부(240)는 도 1 의 파이프 래치부(151, 169)에서 사용되는 파이프 래치 회로와 실질적으로 동일한 구성으로 구현되어 있다. 따라서, 테스트 신호 FAIL_OFF를 출력하는 시점은 DQ 패드 LDQ, UDQ를 통해 데이터가 출력되는 시점과 동기될 수 있다

도 6 은 도 2 의 페일 신호 출력부(250) 및 출력 드라이버(158)를 도시한 회로도 이다.

도면을 참조하면, 페일 신호 출력부(250)는 페일-오프 신호 출력부(254)를 포함한다. 상기 페일-오프 신호 출력부(254)는 오프-드라이버 신호 OUTOFF에 응답하여 테스트 신호 FAIL_OFF를 입력받아 페일-오프 신호 FAIL_OFFD를 출력한다. 참고로, 상기 오프-드라이버 신호 OUTOFF는 리드 동작 시에 로직 ‘로우’ 레벨로 활성화되고, 리드 동작 종료 후에는 로직 ‘하이’ 레벨로 비활성화되는 신호이다.

상기 페일-오프 신호 출력부(254)는 NOR 게이트(254_1) 및 인버터(254_2)를 포함하여 테스트 신호 FAIL_OFF와 오프-드라이버 신호 OUTOFF를 오아(OR) 연산한다. 따라서, 상기 페일-오프 신호 출력부(254)는 상기 오프-드라이버 신호 OUTOFF 또는 상기 테스트 신호 FAIL_OFF 중 어느 것이라도 활성화됨에 따라 페일-오프 신호 FAIL_OFFD를 활성화하여 출력한다.

한편, 상기 출력 드라이버(158)는 트랜스퍼 게이터(158_2), NAND 게이트(158_3), NOR 게이트(158_6), 인버터(158_5, 158_8), 풀업 드라이버(158_4) 및 풀다운 드라이버(158_7)로 구성되어 있다.

상기 트랜스퍼 게이터(158_2)는 출력 클럭 신호 CLK_DO에 응답하여 입력 데이터 DATA를 전달한다. 상기 인버터(158_8)는 페일-오프 신호 FAIL_OFFD를 반전하여 페일-오프 신호 FAIL_OFFD의 반전 신호의 반전 신호를 출력하고, 상기 인버터(158_5)는 상기 인버터(158_8)의 출력을 다시 반전하여 페일-오프 신호 FAIL_OFFD와 실질적으로 동일 위상을 가지는 신호를 출력한다. 상기 NAND 게이트(158_3)는 상기 페일-오프 신호 FAIL_OFFD의 반전 신호를 입력받는 제 1 입력단자와 상기 트랜스퍼 게이터(158_2)의 출력 단자를 입력받는 제 2 입력단자를 포함하여 제 1 및 제 2 입력단자에 실린 신호들을 낸드(NAND) 연산 한다. 상기 NOR 게이트(158_6)는 상기 인버터(158_5)의 출력 신호를 입력받는 제 1 입력단자와, 상기 트랜스퍼 게이터(158_2)의 출력 단자를 입력받는 제 2 입력단자를 포함하여 제 1 및 제 2 입력단자에 실린 신호들을 노어(NOR) 연산 한다. 상기 풀업 드라이버(158_4) 및 풀다운 드라이버(158_7)는 각각 상기 NAND 게이트(158_3)와 상기 NOR 게이트(158_6)의 출력에 응답하여 턴온/오프된다.

노멀 모드에서는, 상기 테스트 신호 FAIL_OFF가 비활성화된다. 따라서, 리드 동작 동안, 출력 드라이버는 입력 데이터 DATA를 풀업 또는 풀다운 구동하고, 리드 동작 후에는 오프-드라이버 신호 OUTOFF가 활성화됨에 따라 페일-오프 신호 FAIL_OFFD가 활성화되어 상기 풀업 드라이버(158_4) 및 풀다운 드라이버(158_7) 모두 턴오프된다. 결과적으로, 매 리드 동작이 완료된 후에 데이터 패드 LDQ는 하이-임피던스 상태를 유지하게 된다.

모듈 테스트 모드에서는, 페일-오프 신호 출력부(254)는 테스트 신호 FAIL_OFF 및 오프-드라이버 신호 OUTOFF에 따라 페일-오프 신호 FAIL_OFFD를 출력한다. 페일이 발생하여 페일-오프 신호 FAIL_OFFD가 활성화된 경우, 상기 풀업 드라이버(158_4) 및 풀다운 드라이버(158_7) 모두 턴오프된다. 따라서, 데이터 패드 LDQ는 하이-임피던스 상태를 유지하게 된다.

이하, 도 1 내지 도 7B를 참조하여 본 발명에 따른 반도체 메모리 소자의 동작을 자세히 설명하기로 한다.

도 7A 내지 도 7B 는 본 발명의 일실시예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다. 보다 상세하게, 도 7A 는 노멀 모드에서 반도체 메모리 장치의 동작을 설명하는 타이밍도이고, 도 7B 는 모듈 테스트 모드에서 반도체 메모리 장치의 동작을 설명하는 타이밍도이다.

도 7A 를 참조하면, 노멀 모드에서, 리드 명령어가 입력되면, 뱅크 내의 각 메모리 셀에 저장된 데이터가 대응하는 GIO 라인 GIO_L, GIO_U에 실린다. 파이프 래치부(151, 169)는 파이프 래치 입력 제어 신호 PIN<0:4>에 따라 GIO 라인 GIO_L, GIO_U의 데이터를 입력/래치하고, 파이프 래치 출력 제어 신호 POUT<0:4>에 따라 래치한 데이터를 출력한다. 참고로, 오프-드라이버 신호 OUTOFF는 각 리드 동작 동안 로직 ‘로우’레벨로 비활성화되었다가, 각 리드 동작이 끝난 후에 로직 ‘하이’ 레벨로 활성화된다. 페일-오프 신호 출력부(254)는 각 리드 동작이 끝난 후 상기 오프-드라이버 신호 OUTOFF에 응답하여 페일-오프 신호 FAIL_OFFD를 출력한다. 이에 따라, 풀업 드라이버(158_4) 및 풀다운 드라이버(158_7) 모두 턴오프되어, 매 리드 동작이 완료된 후에 데이터 패드 LDQ는 하이-임피던스 상태를 유지하게 된다.

도 7B 를 참조하면, 모듈 테스트 모드 시에, 리드 명령어가 입력되면, 뱅크 내의 각 메모리 셀에 저장된 데이터가 대응하는 GIO 라인 GIO_L, GIO_U에 실린다. 페일 감지부(210)는 GIO 라인 GIO_U의 데이터 UDQ X GIO<0:7>와 GIO 라인 GIO_L의 데이터 LDQ X GIO<0:7>를 비교하여 페일 감지 신호 GIO128SUM를 출력한다. 래치부(220)는 각 리드 명령어에 동기되어 활성화되는 스트로브 신호 GIOSTRB에 따라 상기 페일 감지 신호 GIO128SUM를 래치하여 페일 래치 신호 GIOA를 출력한다. 상기 GIO 라인 GIO_U의 데이터 UDQ X GIO<0:7>가 대응하는 GIO 라인 GIO_L의 데이터 LDQ X GIO<0:7>와 하나라도 다른 경우에 상기 페일 감지 신호 GIO128SUM는 비활성화되고, 상기 페일 래치 신호 GIOA는 활성화된다.

이 때, D 플립플롭(227)은 리드 명령어가 입력될 때마다 상기 페일 감지 신호 GIO128SUM를 래치한다. 따라서, 모듈 테스트 모드에서, 상기 래치부(220)는 각 리드 동작 시에 토글링하는 상기 지연 스트로브 신호 GIOSTRBD에 동기되어 실시간으로 페일 발생을 감지하여 페일 래치 신호 GIOA를 출력한다.

한편, 테스트 신호 생성부(240)는 상기 페일 래치 신호 GIOA를 입력받아, CAS 레이턴시 신호 LATENCY2D, 내부 클럭 ICLK, 파이프 래치 입력 제어 신호 PIN<0:4> 및 파이프 래치 출력 제어 신호 POUT<0:4>에 응답하여 테스트 신호 FAIL_OFF를 생성한다.

보다 상세하게, 상기 파이프 래치부(245)는 상기 지연 파이프 래치 입력 제어 신호 PIND<0:4> 및 지연 파이프 래치 출력 제어 신호 POUTD<0:4>에 동기되어 상기 페일 래치 신호 GIOA를 순차적으로 래치하여 파이프 출력 데이터 PDATA를 출력한다. 상기 출력 인에이블 신호 생성부(246)는 모듈 테스트 모드 시에 상기 내부 클럭 ICLK에 동기되도록 상기 CAS 레이턴시 신호 LATENCY2D를 쉬프팅하여 파이프 래치 출력 인에이블 신호 POUTEN를 생성한다. 여기서, 상기 파이프 출력 데이터 PDATA는 파이프 래치부(151, 169)에서 데이터가 출력되는 타이밍에 동기되는 시점에 출력되고, 상기 파이프 래치 출력 인에이블 신호 POUTEN는 상기 파이프 래치 출력 제어 신호 POUT<0:4> 중 하나의 신호가 활성화 된 후 일정 구간 동안 활성화되는 신호이다. 상기 조합부(244)는 상기 파이프 래치 출력 인에이블 신호 POUTEN의 활성화 구간 동안 파이프 출력 데이터 PDATA가 활성화될 때 활성화되는 테스트 신호 FAIL_OFF를 출력한다.

상기 페일-오프 신호 출력부(254)는 상기 오프-드라이버 신호 OUTOFF 또는 상기 테스트 신호 FAIL_OFF 중 어느 것이라도 활성화됨에 따라 페일-오프 신호 FAIL_OFFD를 활성화하여 출력한다. 리드 동작 시, 페일로 인해 상기 페일-오프 신호 FAIL_OFFD가 활성화된 경우, 풀업 드라이버(158_4) 및 풀다운 드라이버(158_7) 모두 턴오프 된다. 결과적으로, 모듈 테스트 모드에서 페일이 발생하면, 데이터 패드 LDQ는 데이터 출력 시에 실시간으로 하이-임피던스 상태를 유지하게 된다. 참고로, 각 리드 동작이 완료된 후, 상기 페일-오프 신호 FAIL_OFFD가 상기 오프-드라이버 신호 OUTOFF에 따라 활성화되어, 상기 풀업 드라이버(158_4) 및 풀다운 드라이버(158_7) 모두 턴오프 된다. 결과적으로, 상기 데이터 패드 LDQ는 각 데이터 리드 동작이 완료된 후에는 하이-임피던스 상태를 유지하게 된다.

전술한 바와 같이, 본 발명은, 테스트 모드 시에, 데이터 패드 LDQ로부터 입력되는 데이터를 동시에 뱅크 내의 다수의 단위셀과 연결된 GIO 라인 GIO_L, GIO_U으로 전송하고, 테스트 모드 제어부는 상기 GIO 라인 GIO_U의 데이터와 GIO 라인 GIO_L의 데이터를 비교하고, 그 비교 결과에 따라 페일 신호를 출력한다. 따라서, 다수의 단위셀들을 테스트 하는 시간을 최소화할 수 있다.

또한, 본 발명은 테스트 모드 시에 페일 상태를 알릴 수 있는 다양한 방법을 제공한다. 예를 들어, 모듈 테스트 모드에서는, 결함이 있는 출력 드라이버는 메모리 셀이 발생하면, 해당 데이터가 출력되는 시점에 데이터 패드 LDQ를 하이-임피던스 상태로 구동하여 페일 신호를 실시간으로 나타낼 수 있도록 한다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

110-140: 뱅크 150, 161: 라이트 드라이버
151, 169: 파이프 래치부 162: 멀티플렉서
172, 174: I/O 드라이버 200: 테스트 모드 제어부
210: 페일 감지부 220: 래치부
240: 제 1 테스트 신호 생성부 250: 페일 신호 출력부

Claims

다수의 제 1 메모리 셀 및 다수의 제 2 메모리 셀을 각각 포함하는 다수의 뱅크;
상기 제 1 메모리 셀과 다수의 제 1 데이터 패드 사이에서 제 1 데이터를 전송하는 제 1 입출력부;
상기 제 2 메모리 셀과 다수의 제 2 데이터 패드 사이에서 제 2 데이터를 전송하는 제 2 입출력부;
테스트 모드 시, 상기 제 1 데이터 패드를 통해 입력되는 상기 제 1 데이터를 상기 제 1 및 제 2 메모리 셀에 전달하는 경로 선택부; 및
상기 테스트 모드 시, 상기 제 1 및 제 2 메모리 셀의 제 1 데이터를 비교하고, 비교 결과에 따라 상기 다수의 제 1 데이터 패드 중 적어도 하나가 페일 상태를 나타내도록 제어하는 테스트 모드 제어부
를 구비하고,
테스트 모드 제어부는 페일이 발생하면, 리드 동작 시에 하이-임피던스 상태를 나타내도록 상기 제 1 데이터 패드 중 하나를 제어하는 반도체 메모리 장치.
제 1 항에 있어서,
상기 테스트 모드 제어부는,
상기 제 1 메모리 셀의 제 1 데이터와 상기 제 2 메모리 셀의 제 1 데이터를 비교하여 페일 감지 신호를 출력하는 페일 감지부;
테스트 모드 시 활성화되는 테스트 모드 신호 및 리드 명령어 입력 시에 토글링하는 스트로브 신호에 따라 상기 페일 감지 신호를 래치하여 페일 래치 신호로 출력하는 래치부;
상기 페일 래치 신호 및 상기 테스트 모드 신호에 따라 테스트 신호를 생성하는 테스트 신호 생성부; 및
상기 테스트 신호 및 리드 동작 시에 비활성화되는 오프-드라이버 신호에 응답하여 페일 신호를 출력하는 페일 신호 출력부
를 포함하는 반도체 메모리 장치.
제 2 항에 있어서,
상기 페일 신호에 따라 상기 다수의 제 1 데이터 패드 중 하나가 페일 상태를 나타낼 수 있도록 구동하는 입출력 드라이버
를 더 구비하는 반도체 메모리 장치.
제 2 항에 있어서,
상기 페일 감지부는,
상기 제 1 메모리 셀의 제 1 데이터와 상기 제 2 메모리 셀의 제 1 데이터를 비교하는 다수의 비교부; 및
상기 비교부의 출력에 따라 상기 페일 감지 신호를 출력하는 합산부
를 구비하는 반도체 메모리 장치.
제 4 항에 있어서,
상기 비교부 각각은,
대응하는 제 1 데이터가 서로 일치할 때 자신의 출력 신호를 활성화하여 출력하는 XNOR 게이트로 구성된 반도체 메모리 장치.
제 4 항에 있어서,
상기 합산부는,
상기 비교부의 출력들을 앤드(AND) 연산하는 로직 게이트를 구비하는 반도체 메모리 장치.
제 2 항에 있어서,
상기 래치부는,
상기 테스트 모드 신호가 상기 스트로브 신호에 동기되어 상기 페일 감지 신호를 래치하여 상기 페일 래치 신호로 출력하는 반도체 메모리 장치.
제 2 항에 있어서,
상기 래치부는,
상기 스트로브 신호를 지연하여 지연 스트로브 신호를 출력하는 지연제어부; 및
상기 지연 스트로브 신호에 동기되어 상기 페일 감지 신호를 래치하여 상기 페일 래치 신호를 출력하는 D 플립플롭
을 구비하는 반도체 메모리 장치.
제 8 항에 있어서,
상기 지연제어부는,
상기 지연 스트로브 신호를 상기 페일 감지 신호에 동기시킬 수 있도록 상기 페일 감지부에서 소요되는 연산 시간에 대응하는 지연량을 포함하는 반도체 메모리 장치.
제 8 항에 있어서,
상기 지연제어부와 D 플립플롭은 상기 테스트 모드 신호에 응답하여 인에이블되는 반도체 메모리 장치.
제 2 항에 있어서,
상기 테스트 신호 생성부는
상기 제 1 및 제 2 데이터 패드를 통해 데이터가 출력되는 시점에 상기 페일 래치 신호를 동기시켜 상기 테스트 신호를 생성하는 반도체 메모리 장치.
제 2 항에 있어서,
상기 테스트 신호 생성부는,
상기 파이프 래치 제어 신호를 지연하여 지연 파이프 래치 제어 신호를 출력하는 지연제어부;
상기 지연 파이프 래치 제어 신호에 응답하여 상기 페일 래치 신호를 순차적으로 래치하여 파이프 출력 데이터를 출력하는 파이프 래치부;
내부 클럭 신호에 응답하여 CAS 레이턴시 신호를 쉬프팅하여 파이프 래치 출력 인에이블 신호를 생성하는 출력 인에이블 신호 생성부; 및
상기 파이프 래치 출력 인에이블 신호와 상기 파이프 출력 데이터에 따라 상기 테스트 신호를 출력하는 조합부
를 구비하는 반도체 메모리 장치.
제 12 항에 있어서,
상기 지연제어부는,
상기 페일 래치 신호과 상기 파이프 래치 제어 신호를 동기화 시키는데 필요한 시간에 대응하는 지연량을 포함하는 반도체 메모리 장치.
제 12 항에 있어서,
상기 지연제어부와 상기 출력 인에이블 신호 생성부는 상기 테스트 모드 신호에 따라 인에이블되는 반도체 메모리 장치.
제 12 항에 있어서,
상기 파이프 래치부는,
상기 지연 파이프 래치 제어 신호에 응답하여 상기 페일 래치 신호를 정렬하는 정렬부; 및
상기 정렬부의 출력을 반전 및 래치하여 상기 파이프 출력 데이터로 출력하는 인버터 래치부
를 구비하는 반도체 메모리 장치.
제 15 항에 있어서,
상기 정렬부는,
다수의 지연부를 구비하며,
각각의 지연부는 대응하는 상기 지연 파이프 래치 제어 신호에 응답하여 상기 페일 래치 신호를 순차적으로 입력받고, 입력받은 데이터를 순차적으로 출력하는 반도체 메모리 장치.
제 12 항에 있어서,
상기 출력 인에이블 신호 생성부는,
상기 내부 클럭 신호에 응답하여 상기 CAS 레이턴시 신호를 쉬프팅하는 쉬프트부; 및
상기 쉬프트부의 출력에 따라 상기 파이프 래치 출력 인에이블 신호를 출력하는 인에이블 신호 출력부
를 구비하는 반도체 메모리 장치.
제 17 항에 있어서,
상기 쉬프트부는,
다수의 D 플립플롭을 구비하며,
제 1 D 플립플롭은 상기 내부 클럭 신호에 동기하여 상기 CAS 레이턴시 신호를 래치하고, 나머지 D 플립플롭은 상기 내부 클럭 신호에 동기하여 이전 단의 D 플립플롭의 출력을 래치하는 반도체 메모리 장치.
제 18 항에 있어서,
상기 인에이블 신호 출력부는,
인접한 두 개의 D 플립플롭의 출력들 사이의 활성화 구간에 대응하는 활성화 구간을 가지는 파이프 래치 출력 인에이블 신호를 출력하는 반도체 메모리 장치.
제 12 항에 있어서,
상기 조합부는,
상기 파이프 래치 출력 인에이블 신호와 상기 파이프 출력 데이터를 각각 반전하는 제 1 및 제 2 로직 게이트; 및
상기 제 1 및 제 2 로직 게이트의 출력들을 노어(NOR) 연산하는 제 3 로직 게이트
를 포함하는 반도체 메모리 장치.
제 2 항에 있어서,
상기 페일 신호 출력부는,
상기 테스트 신호와 오프-드라이버 신호를 노어(NOR) 연산하는 제 1 로직 게이트; 및
상기 제 1 로직 게이트의 출력을 반전하여 페일 신호를 출력하는 제 2 로직 게이트
를 포함하는 반도체 메모리 장치.
데이터 패드를 통해 입력되는 데이터를 뱅크의 제 1 메모리 셀 및 제 2 메모리 셀에 전달하는 단계;
상기 제 1 메모리 셀의 데이터와 상기 제 2 메모리 셀의 데이터를 비교하여 페일 감지 신호를 출력하는 단계;
테스트 모드 시에 활성화되는 테스트 모드 신호 및 리드 명령어 입력 시에 토글링하는 스트로브 신호에 따라 상기 페일 감지 신호를 래치하여 페일 래치 신호로 출력하는 단계;
상기 페일 래치 신호 및 상기 테스트 모드 신호에 따라 페일 신호를 생성하는 단계; 및
상기 페일 신호에 따라 상기 데이터 패드 중 적어도 하나를 구동하는 단계
를 포함하며, 페일이 발생하면, 리드 동작 시에 하이-임피던스 상태를 나타내도록 상기 데이터를 구동하는 반도체 메모리 장치의 테스트 방법.
제 22 항에 있어서,
상기 스트로브 신호에 동기되어 상기 페일 감지 신호를 래치하여 상기 페일 래치 신호로 출력하는 반도체 메모리 장치의 테스트 방법.
제 22 항에 있어서,
상기 페일 래치 신호로 출력하는 단계는,
상기 스트로브 신호를 지연하여 지연 스트로브 신호를 출력하는 단계;
상기 지연 스트로브 신호에 응답하여, 상기 페일 감지 신호를 래치하여 상기 페일 래치 신호를 출력하는 단계
을 포함하는 반도체 메모리 장치의 테스트 방법.
제 24 항에 있어서,
상기 스트로브 신호는 상기 지연 스트로브 신호와 상기 페일 감지 신호가 동기되는데 소요되는 시간에 대응하는 지연량만큼 지연되는 반도체 메모리 장치의 테스트 방법.
제 22 항에 있어서,
상기 페일 신호를 생성하는 단계는,
상기 데이터 패드를 통해 데이터가 출력되는 시점에 상기 페일 래치 신호를 동기시켜 테스트 신호를 생성하는 단계; 및
상기 테스트 신호 및 리드 동작 시에 비활성화되는 오프-드라이버 신호에 응답하여 상기 페일 신호를 출력하는 단계
를 포함하는 반도체 메모리 장치의 테스트 방법.