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KR20120059426A - 측벽 이미지 트랜스퍼로부터 패턴을 제조하기 위한 향상된 방법 - Google Patents

측벽 이미지 트랜스퍼로부터 패턴을 제조하기 위한 향상된 방법 Download PDF

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KR20120059426A
KR20120059426A KR1020110126366A KR20110126366A KR20120059426A KR 20120059426 A KR20120059426 A KR 20120059426A KR 1020110126366 A KR1020110126366 A KR 1020110126366A KR 20110126366 A KR20110126366 A KR 20110126366A KR 20120059426 A KR20120059426 A KR 20120059426A
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KR
South Korea
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etching mask
mask
etching
cover layer
pattern
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KR1020110126366A
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KR101881594B1 (ko
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세바스티앙 바르놀라
제롬 벨덴트
Original Assignee
꼼미사리아 아 레네르지 아토미끄 에뜨 옥스 에너지스 앨터네이티브즈
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Publication date
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Abstract

제 1 재료 (2) 의 층, 제 1 에칭 마스크 (4), 커버 층 (3) 및 제 2 에칭 마스크를 갖는 기판 (1) 이 제공된다. 커버층 (3) 은 커버된 메인 영역 및 커버되지 않은 세컨더리 영역을 갖는다. 커버층 (3) 의 세컨더리 영역은 제 2 에칭 마스크를 통해 부분적으로 에칭되어, 돌출 패턴을 형성한다. 제 3 에칭 마스크를 정의하는 돌출 패턴 주변에 측면 스페이서들이 형성된다. 제 2 에칭 마스크가 제거된다. 커버층 (3) 은, 커버층 (3) 내에 돌출 패턴을 형성하고 제 1 에칭 마스크 (4) 및 제 1 재료 (2) 를 커버하지 않도록 제 3 에칭 마스크에 의해 에칭된다. 제 1 재료 (2) 의 층이 에칭되어, 제 1 재료 (2) 로부터 제조된 패턴을 형성된다.

Description

측벽 이미지 트랜스퍼로부터 패턴을 제조하기 위한 향상된 방법{IMPROVED METHOD FOR MAKING A PATTERN FROM SIDEWALL IMAGE TRANSFER}
본 발명은 제 1 재료로부터 제조된 패턴을 생성하는 방법에 관한 것이다.
예를 들어, 소모 및/또는 동작 주파수의 관점에서 집적 회로의 성능의 계속적인 향상은 불가피하게 그 컴포넌트의 크기의 일정한 감소 및 증가된 밀도를 초래한다. 언제나 향상중인 성능을 갖는 디바이스들을 생성하기 위해서, 작은 치수의 패턴을 설계하기 위한 새로운 기술들이 착수되고 있다.
트랜지스터의 크기의 감축은 특히, 작은 치수의 패턴들의 큰 밀도 정의에서의 어려움 뿐만 아니라 서로에 대하여 상이한 포토리소그래피 레벨들의 정렬과 관련된 제약들의 증가를 초래한다. 밀도가 증가하는 패턴을 형성하기 위해, 포토리소그래피 및 에칭 장비는 계속적으로 향상되어야 한다. 포토리소그래피 장비에 대한 기술적 제약에서의 이러한 증가는 더 이상 현재 장비와 호환 가능하지 않다.
개발을 위한 다른 경로는 마스크 재료를 증착함으로써 필요한 패턴의 길이 및/또는 폭을 정의하는 것으로 이루어진다. 이 방법에서, 패턴의 측면 치수들 중 적어도 하나는 포토리소그래피에 의해 정의되지 않고, 마스크 재료의 미리정의된 두께의 증착에 의해 정의된다.
도 1 에 도시된 바와 같이, 기판 (1) 은 제 1 재료 (2) 로부터 제조된 층에 의해 커버되고, 제 1 재료는 커버층 (3) 에 의해 커버된다. 에칭 마스크 (4) 는 임의의 적합한 기술에 의해 커버층 (3) 상에 형성된다.
도 2 에 도시된 바와 같이, 커버층 (3) 은, 예를 들어 플라즈마에 의해 에칭 마스크 (4) 를 통해 에칭되어, 에칭 마스크 (4) 의 패턴으로 커버층을 재생성한다.
제 1 재료 (2) 에 손상을 주지 않고 또는 에칭 마스크 (4) 의 패턴을 변형시키지 않고 커버층 (3) 의 일부를 제거하기 위해서, 에칭 화학물질은 에칭 마스크에 대하여 그리고 제 1 재료 (2) 에 대하여 선택적으로 선택된다.
제 1 재료 (2) 에 대한 선택도의 손실은 특히 물리-화학적 특성의 저하 및 제 1 재료의 두께의 감소를 초래하고, 이는 후속 단계들의 달성을 만족시키는데 유해하다.
에칭 화학물질은 커버층 (3) 내에 에칭 마스크 (4) 의 패턴을 정확히 재생성히기 위해서 가능한 한 이방성으로 선택된다.
이 에칭 단계는 에칭 마스크 (4) 의 패턴으로부터 정의된 커버 재료 (3) 의 패턴을 형성한다.
도 3 에 도시된 바와 같이, 일단 커버층 (3) 이 패터닝되면, 제 1 에칭 마스크 (4) 가 제거된다.
도 4 에 도시된 바와 같이, 마스크 재료 (5) 가 증착되고, 그 후 하나 이상의 측면 스페이서들을 형성하도록 에칭된다. 마스크 재료 (5) 는 등각 방식으로 증착되고, 커버 재료 (3) 의 패턴의 측벽 상에 마스크 재료를 로컬라이징하도록 이방성으로 에칭된다.
증착된 재료의 두께는 마스크 재료 (5) 의 패턴의 치수들 중 하나를 정의한다. 이 치수는 플라즈마 에칭 단계에서 감소된다. 이 방법에서, 포토리소그래피 단계는 패턴의 위치를 정의하고, 측면 스페이서들의 형성 단계는 이들 패턴들의 측면 치수들 중 적어도 하나를 정의한다.
또한, 마스크 재료 (5) 의 에칭은 제 1 재료 (2) 및 커버 재료 (3) 에 대하여 매우 이방성이고 선택적인 화학물질을 사용한다.
도 5 에 도시된 바와 같이, 일단 측면 스페이서들이 형성되면, 커버 재료 (3) 가 제거되고, 스페이서들은 제 2 에칭 마스크 (6) 를 형성한다.
도 6 에 도시된 바와 같이, 측벽 이미지 트랜스퍼 기술에 의해 획득된 제 2 에칭 마스크 (6) 는 제 2 커버 재료 (7) 에 의해 커버된다. 제 3 에칭 마스크 (8) 는 제 2 커버 재료 (7) 상에 형성된다.
도 7 에 도시된 바와 같이, 제 2 커버 재료 (7) 는, 제 2 에칭 마스크 (6) 및 제 1 재료 (2) 에 도달할 때까지 제 3 에칭 마스크 (8) 에 의해 에칭된다.
제 1 재료 (2) 는 그 후, 도 8 에 도시된 바와 같이 제 2 에칭 마스크 (6)(마스크 재료 (5) 로부터 제조된 스페이서들) 및 제 3 에칭 마스크 (8) 에 의해 에칭되어 제 1 재료의 패턴을 형성한다. 제 1 재료 (2) 의 패턴의 설계는 제 2 에칭 마스크 (6) 및 제 3 에칭 마스크 (8) 의 설계의 조합에 대응한다.
이 구현 방법은, 방법의 상이한 단계들에 걸쳐 분산되는 다수의 기술적 제약들과 연관되기 때문에 매우 어렵다.
구현하기가 더욱 간단한 측벽 이미지 트랜스퍼에 의해 부분적으로 정의된 패턴을 생성하는 방법을 제공할 필요가 있는 것으로 관찰된다.
본 요건은 다음의 단계들을 포함하는 방법에 의해 만족되는 경향이 있다:
- 제 1 에칭 마스크, 커버층 및 제 2 에칭 마스크에 의해 커버된 제 1 재료 의 층이 제공된 기판을 제공하는 단계로서, 상기 커버층은 제 2 에칭 마스크에 의해 커버된 메인 영역 및 커버되지 않은 세컨더리 영역을 갖는, 상기 기판을 제공하는 단계,
- 커버층에 돌출 패턴 (salient pattern) 을 형성하도록 제 2 에칭 마스크에 의해 커버층의 세컨더리 영역을 부분적으로 에칭하는 단계,
- 측면 스페이서들을 돌출 패턴 주변에 형성하여 제 3 에칭 마스크를 정의하도록 마스크 재료를 증착 및 에칭하는 단계,
- 제 2 에칭 마스크를 제거하는 단계,
- 커버층에 돌출 패턴을 형성하고 제 1 에칭 마스크 및 제 1 재료를 노출 (uncover) 시키도록 제 3 에칭 마스크에 의해 커버층을 에칭하는 단계, 및
- 제 1 재료의 패턴을 형성하도록 제 1 에칭 마스크 및 커버층에 의해 제 1 재료의 층을 에칭하는 단계.
다른 이점들 및 특성들은 단지 비제한적인 예시를 위해 제공되고 첨부된 도면들에 의해 나타나는 본 발명의 특정 실시형태들의 다음 설명으로부터 보다 뚜렷하게 명백해질 것이다.
도 1 내지 도 8 은 제 1 방법의 구현의 연속적인 단계들을 단면도로 개략적으로 나타낸다.
도 9 내지 도 16 은 제 2 방법의 구현의 연속적인 단계들을 단면도로 개략적으로 나타낸다.
도 17 은 도 12 와 관련된 다른 실시형태를 단면도로 나타낸다.
도 18 은 또 다른 실시형태의 단면도를 나타낸다.
도 9 에 도시된 바와 같이, 기판 (1) 은 제 1 재료 (2) 의 층에 의해 커버되는 지지부를 포함한다. 제 1 재료 (2) 의 층은 제 1 에칭 마스크 (4) 및 커버층 (3) 에 의해 커버된다.
예를 들어, 지지부는 하나 이상의 보호층들에 의해 커버된 활성 성분들을 갖는 반도체 재료로부터 제조된 기판이다. 지지부는 또한, 패턴이 형성될 표면에서 전기적으로 도전성 또는 전기적으로 절연성 재료에 의해 형성될 수 있다. 유리한 방식으로, 지지부의 주요 표면은 전기적으로 절연성 재료의 하나 이상의 층들에 의해 형성된다. 지지부의 주요 표면은 제 1 재료 (2) 의 층에 의해 커버된다.
제 1 재료 (2) 는 전기적으로 절연성 또는 전기적으로 도전성일 수 있다. 유리한 방식으로, 기판이 그 주요 표면 상에 절연 층을 갖는 반도체 타입이면, 제 1 재료는 예를 들어, 유리하게는 10 nm 와 50 nm 사이에 포함된 두께를 갖는 TiN, BN, TaN, AlN 으로부터 제조된 전기적으로 도전성이다.
제 1 재료 (2) 의 층 상에 제 1 에칭 마스크 (4) 가 형성된다. 제 1 에칭 마스크 (4) 는 제 1 재료 (2) 상에 메인 영역 (A) 및 세컨더리 영역 (B) 를 정의한다. 메인 영역 (A) 은 제 1 에칭 마스크 (4) 에 의해 직접적으로 커버되고, 세컨더리 영역 (B) 은 커버층 (3) 에 의해 직접적으로 커버된다. 에칭 마스크 (4) 의 설계는 임의의 형태일 수 있고, 필요한 패턴에 따라 정의된다. 제 1 에칭 마스크 (4) 는 제 1 재료 (2) 의 층과 커버층 (3) 사이에 배열되고, 메인 영역 (A) 에서 제 1 재료 (2) 와 커버층 (3) 사이의 직접적인 콘택을 방지한다.
제 1 에칭 마스크 (4) 는, 예를 들어 실리콘 산화물, 실리콘 질화물, 또는 실리콘 질화물의 혼합물이나 스택이다. 제 1 에칭 마스크는, 그 구성성분이 제 1 재료 (2) 와 커버층 (3) 사이의 그 위치와 호환 가능한 한, 다른 재료로 형성될 수 있다.
유리한 방식으로, 커버층 (3) 은 제 2 에칭 마스크 (6) 의 후속적인 형성을 용이하게 하도록 반사방지 특성을 나타낸다. 예시의 목적으로, 커버 재료 (3) 는 화학적 기상 증착 또는 스핀 코팅에 의해 증착된 탄소를 포함한 재료이다. 예를 들어, 사용된 재료는 보다 많은 또는 보다 적은 수소화합된 (hydrogenated) 탄소 재료를 초래하는 화학식 CxHy 로 표현된다.
도 10 에 도시된 바와 같이, 제 2 에칭 마스크 (6) 는 커버층 (3) 상에 형성된다. 제 2 에칭 마스크 (6) 는 또한, 커버층 (3) 상에 메인 영역 (C) 및 세컨더리 영역 (D) 를 정의한다. 메인 영역 (C) 은 제 2 에칭 마스크 (6) 에 의해 커버되고, 세컨더리 영역 (D) 은 커버되지 않으므로, 프리 (free) 하게 남겨진다. 제 2 에칭 마스크 (6) 의 설계는 임의의 형태일 수 있고, 제 1 에칭 마스크 (4) 의 설계에 대하여 필요한 패턴에 따라 정의된다. 제 1 에칭 마스크 (4) 및 제 2 에칭 마스크 (6) 는 커버층 (3) 에 의해 분리된다.
제 2 에칭 마스크 (6) 는 예를 들어, 포토레지스트 또는 상이한 성질의 재료이다. 소정 실시형태에서, 제 2 에칭 마스크 (6) 는 실리콘 산화물, 실리콘 질화물, 실리콘 질화물의 스택 또는 다른 재료로 제조된다. 제 2 에칭 마스크 (6) 가 수지가 아닌 경우, 포토리소그래피 단계 다음에 에칭 단계에 의해 그 형상을 규정하는 것이 유리하다. 제 2 에칭 마스크 (6) 는 또한, 하드 마스크로 지칭된다.
도 11 에 도시된 바와 같이, 커버층 (3) 은 임의의 적합한 기술에 의해, 제 2 에칭 마스크 (6) 에 의해 에칭된다. 커버층 (3) 의 에칭은 부분적이다. 프리하게 남겨진 커버 재료 (3) 의 부분은 커버층 (3) 에 돌출 패턴을 형성하도록 부분적으로 에칭된다. 이 부분 에칭은 상이한 두께의 영역에 의해 표현된다. 제 2 에칭 마스크 (6) 에 의해 커버된 메인 영역 (C) 에서, 두께는 변하지 않고, 두꺼운 영역을 나타낸다. 커버되지 않은 세컨더리 영역 (D) 에서, 커버층 (3) 은 부분적으로 제거되었고, 이것은 층 (3) 의 얇은 영역에 대응한다.
제 2 에칭 마스크 (6) 의 설계는 제 2 에칭 마스크 (6) 를 통해 커버층 (3) 에서 재생성되었고, 설계의 윤곽은 수직하거나 실질적으로 수직하고, 얇은 영역을 두꺼운 영역에 연결하는 측벽들에 의해 형성된다. 커버 재료의 두께의 일부분 상에서만 커버층 (3) 의 에칭이 수행되면, 측벽의 높이는 커버층 (3) 의 두께보다 작다.
따라서, 커버 재료 (3) 의 연속적인 막 상에서 커버 재료의 층에서의 돌출 패턴의 존재를 초래하는 상이한 두께를 갖는 영역을 형성하도록 커버층 (3) 이 패터닝된다.
유리한 방식으로, 제 1 재료 (2) 및 제 1 에칭 마스크 (4) 는 커버층 (3) 에 의해 완전히 커버된다.
유리한 방식으로, 에칭은 인-시츄 반사측정에 의해 에칭 두께를 제어하거나 에칭 시간을 플라즈마 시행함으로써 수행된다.
도 12 에 도시된 바와 같이, 마스크 재료 (15) 는 그 후, 어셈블리 상에 등각으로 또는 가능한 한 등각으로 증착되고, 커버층 (3) 및 제 2 에칭 마스크 (6) 를 커버한다. 등각의 증착에서, 수직 벽 상에 증착된 두께는 수평 벽 상에 증착된 두께와 동일하다. 일단 마스크 재료 (5) 가 증착되면, 이는 임의의 적합한 기술, 바람직하게는 이방성 플라즈마 에칭에 의해 에칭되어, 측면 스페이서 또는 측벽 스페이서 (또한, "측벽" 으로 지칭됨) 를 형성한다. 에칭은 마스크 재료 (5) 로 하여금 커버층 (3) 내에 정의된 수직 벽 상에 로컬라이징되게 한다. 이 방식으로, 에칭 단계 후에, 마스크 재료 (5) 는 커버 재료 (3) 의 측벽을 커버하는 측면 스페이서를 형성한다.
도 13 에 도시된 바와 같이, 제 2 에칭 마스크 (6) 는 표면에 마스크 재료 (5) 로 제조된 스페이서 및 커버 재료 (3) 를 남기도록 제거된다. 마스크 재료 (5) 로 형성된 스페이서는 제 3 에칭 마스크 (8) 를 형성한다. 제 3 에칭 마스크 (8) 의 설계는 측면 스페이서의 위치에 시행하는 제 2 에칭 마스크 (6) 의 설계에 의해 부분적으로 정의된다. 제 3 에칭 마스크 (8) 의 설계는 또한, 측면 스페이서를 정의하도록 에칭된 두께로부터 그리고 증착된 마스크 재료 (5) 의 두께로부터 정의된다.
도 14 에 도시된 바와 같이, 커버층 (3) 은 커버층 (3) 에 돌출 패턴을 형성하도록 제 3 에칭 마스크 (8) 에 의해 에칭된다. 커버되지 않은 영역, 즉 제 3 에칭 마스크 (8) 에 의해 커버되지 않은 영역에서, 제 1 재료 (2) 또는 제 1 에칭 마스크 (4) 에 도달하도록 에칭은 전체적이다. 커버 재료 (3) 는 제 2 에칭 마스크 (6) 에 의해 초기에 커버된 영역 아래에서 그리고 측면 스페이서들에 의해 커버되지 않은 장소들에서의 제 2 영역 (D) 에서 제거된다.
커버 재료 (3) 의 패턴은 얇은 영역 내에 형성되고, 그 두께는, 커버 재료 (3) 의 부분 에칭이 수행될 때 정의된다. 커버 재료 (3) 의 패턴은 제 3 에칭 마스크 (8) 의 설계를 재생성한다.
본 실시형태는 제 3 에칭 마스크 (8) 의 정의에서 보다 우수한 유연성을 제공하는데 특히 유리하다. 증착은 완벽하게 등각일 수 없고, 에칭은 완벽하게 이방성일 수 없다. 이는, 종래 기술에서 장비의 기술적 가능성에 의해 또는 다른 기술 단계들에 의해 시행된 최소의 두께 제약에 의해 제한되는 측면 스페이서들의 형상을 초래한다. 종래 기술에서, 커버층의 두께는 측면 스페이서들의 높이를 제공한다.
본 경우에서, 얇은 영역과 두꺼운 영역 사이의 두께의 차이 및 제 2 에칭 마스크 (6) 의 두께가 측면 스페이서들의 높이를 도입한다. 그러면, 등각의 또는 가능한 한 등각의 증착이 획득될 수 있는 마스크 재료 (5) 의 증착을 획득하기 위해 커버 재료 (3) 내의 함몰 (sinking) 깊이를 조절하는 것이 가능하다. 유사한 방식으로, 측면 스페이서들의 높이에서의 이 유연성은 보다 효율적인 에칭 방법들이 획득되는 것을 가능하게 한다. 커버 재료 (3) 의 부분 에칭을 수행하는 것은, 필요한 형상을 갖는 측면 스페이서들을 제조하는데 있어서 추가의 자유도가 획득되는 것을 가능하게 한다. 커버 재료 (3) 의 두께는 따라서, 리소그래피가 형성될 때 반사도를 최소화하도록 독립적으로 선택될 수 있다.
커버층 (3) 의 부분 에칭을 수행하면 커버층 (3) 에 의해 커버된 제 1 에칭 마스크 (4) 및 제 1 재료 (2) 가 남아 평평하지 않은 (free flat) 표면을 형성한다. 이는 또한, 제 3 에칭 마스크 (8) 내의 기생 패턴들의 형성을 방지한다. 상기 제 1 에칭 마스크 (4) 위의 커버층 (3) 을 완전히 에칭하고, 제 1 에칭 마스크 (4) 및 인접하는 커버층 (3) 의 프리한 표면이 커버되지 않은 영역에서 평평한 표면을 형성하는 것을 보장함으로써 동일한 결과가 획득된다.
제 1 에칭 마스크 (4) 는 커버 재료 (3) 에 의해 커버되기 때문에, 제 1 에칭 마스크 (4) 와 제 1 재료 (2) 사이에 기생 스텝이 존재하지 않는다. 따라서, 이 단계의 레벨에서 기생 측면 스페이서가 형성되지 않는다.
커버 재료 (3) 의 부분 에칭은 커버 재료의 증착 전에 존재하는 표면 불균등, 예를 들어 기판 (1) 및/또는 제 1 재료 (2) 의 층 상의 표면 마스크워크 및 제 1 재료 (2) 와 제 1 에칭 마스크 (4) 사이의 표면 마스크워크로 하여금 스무딩해지도록 한다.
커버층 (3) 의 두께는 제 2 에칭 마스크 (6) 의 정의 단계에서 패턴 및 하부 층들의 효과를 제한하도록 선택된다. 그러면, 하부 층들의 효과를 마스킹하기에 충분한 두께인 커버층 (3) 을 사용하는 것이 가능하다. 커버층 (3) 의 두께는 2 개의 단계들에서 에칭되기 때문에 더 이상 제약이 아니다. 제 1 부분 에칭은 제 3 에칭 마스크 (8) 로 하여금 최상의 컨디션 하에서 정의되게 한다. 제 2 완전한 에칭은 제 1 재료 (2) 를 에칭하는데 사용될 최종 마스크가 정의되게 한다.
또한, 제 1 에칭 마스크 (4) 가 종래의 방식, 즉 측면 스페이서들의 트랜스퍼 외의 기술에 의해 생성되는 경우, 큰 폭을 갖는 패턴이 획득될 수 있다. 그러면, 제 1 에칭 마스크에 대하여 제 2 에칭 마스크 (6) 를 정렬시키기가 용이하다. 종래 기술에서, 순차적인 포토리소그래피 레벨의 정렬을 어렵게 만드는 작은 크기의 패턴에 시행하는 측벽 이미지 트랜스퍼 기술로 제 1 에칭 마스크 (4) 가 획득된다. 또한, 최 임계 치수를 정의하는 제 2 에칭 마스크는, 평평하게 하는 재료의 사용을 필요로 하는 중요한 토포그래피 (topography) 상에 만들어진다. 이 큰 토포그래피는 필요한 해상도를 획득하는데 유해한 리소그래피에 대한 반사도의 차이를 유도한다. 이 토포그래피는 또한, 패턴의 최종 치수를 변형시키는 언더라잉 패턴들의 밀도에 따라 국부적인 온도 차이를 유도한다. 또한, 제 2 커버 재료 (7) (도 7) 안으로 트랜스퍼된 패턴들은 이들 패턴들에 대해 세기의 문제점을 초래하는 고 애스펙트비 (폭과 높이 간의 비율) 를 갖는다.
설명된 방법과 달리, 최 임계 치수를 정의하는 제 1 에칭 마스크 (4) 는 토포그래피 없이 표면 상에 만들어지고, 측벽 이미지 트랜스퍼 기술에 의해 형성된 에칭 마스크 보다 작은 두께를 나타낸다. 따라서, 제 2 에칭 마스크 (6) 의 정의에 대한 제 1 에칭 마스크 (4) 의 효과가 감소된다.
도 15 에 도시된 바와 같이, 커버층 내에 형성된 패턴 및 제 1 에칭 마스크 (4) 는 제 1 에칭 재료 (1) 에 사용되는 제 4 에칭 마스크를 형성한다. 제 4 에칭 마스크의 설계는 제 1 에칭 마스크 (4) 및 제 3 에칭 마스크 (8) 의 고체 영역의 추가에 대응한다. 커버 재료의 에칭이 이방성 성분을 포함하거나, 트리밍 단계가 패턴의 크기를 감소시키거나 가장 작은 패턴을 사라지게 만들면, 차이가 존재할 수 있다.
도 16 에 도시된 바와 같이, 제 1 재료 (2) 의 패턴은 제 4 에칭 마스크를 통해, 따라서 제 1 에칭 마스크 (4) 및 커버 재료 (3) 의 패턴을 통해 형성된다.
도 17 에 도시된 다른 실시형태에서, 제 2 에칭 마스크 (6) 는 마스크 재료 (5) 가 증착되기 전에, 그리고 측면 스페이서가 형성되기 전에 제거된다. 측면 스페이서의 높이는, 이전 실시형태와 같이 동작의 동일한 마진을 남기는 커버 재료 (3) 내의 함몰의 깊이로부터 정의된다. 이 변형은 특히, 재료들의 선택에 있어서 제약을 완화시키는, 제 2 에칭 마스크 (6) 의 재료와 커버 재료 (3) 간의 에칭 선택도를 필요로 할 때에만 유리하다.
측면 스페이서가 형성된 후에 제 2 에칭 마스크 (6) 가 제거되면, 에칭 선택도는 제 2 에칭 마스크 (6) 의 재료와 커버 재료 (3) 사이 뿐만 아니라 제 2 에칭 마스크 (6) 의 재료와 마스크 재료 (5) 사이에서 보장되어야 한다.
제 3 에칭 마스크 (8) 를 형성하는 측면 스페이서는 전과 동일한 방식으로 형성되고, 제 3 에칭 마스크 (8) 는 커버 재료 (3) 를 에칭하기 전과 같이 사용된다. 최종 구조는 이전 실시형태의 도 16 에 도시된 것과 동일하다.
이 방식으로, 제 3 에칭 마스크 (8) 에 대하여 커버 재료 (3) 의 선택적 에칭에 의해 커버 재료 (3) 의 에칭이 수행된다. 그 후, 제 3 에칭 마스크 (8) 는 커버 재료 (3) 에 대하여 선택적으로 제거된다. 그 후, 마스크 재료 (5) 는 커버 재료 (3) 에 대하여 선택적으로 제거되어 측면 스페이서를 형성한다. 마지막으로, 커버 재료 (3) 는 마스크 재료 (5) 에 대하여 선택적으로 제거되어 이 제 3 에칭 마스크 (8) 의 설계를 재생성한다.
이 특정 실시형태는 각 에칭 단계가 작은 수의 재료들로 수행될 때 매우 유리하다. 기판의 표면에는 제거될 재료 및 유지될 재료 만이 존재한다. 종래 기술의 경우와 같이, 2 개의 재료가 유지되는 상태에서 제거될 재료는 없다. 이는, 에칭을 수행하는데 사용될 수 있는 방법에서 그리고/ 또는 가장 강건한 에칭 방법에서 보다 우수한 선택의 자유도를 초래한다.
유리한 방식으로, 커버 재료 (3) 의 얇은 영역 및 두꺼운 영역에서, 제 1 에칭 마스크 (4) 는 커버 재료 (3) 에 의해 커버된다. 커버 재료에 의한 제 1 에칭 마스크 (4) 의 완전한 커버링은 에칭 단계에서 보여지는 재료들의 수로 하여금 제한되게 하여, 에칭 화학물질의 조정 및 개발을 용이하게 한다.
바람직한 실시형태에서, 포토리소그래피 단계 다음에 에칭 단계에 의해 직접적으로 제 1 에칭 마스크 (4) 가 획득된다. 제 1 에칭 마스크 (4) 의 설계는 직접적으로 포토레지스트 마스크의 설계에서 유래된다. 포토리소그래피에 의해 정의된 설계로부터의 직접적인 정의는 상이한 크기의 영역들로 하여금 스페이서에 의해 제 3 에칭 마스크 (8) 내에 정의된 것 보다 상당히 큰 치수를 갖는 영역들을 용이하고, 유리하게 형성하게 한다. 본 실시형태에서, 큰 크기, 예를 들어 적어도 몇 마이크론의 정렬 패턴이 제 1 에칭 마스크 (4) 내에 형성된다. 이 큰 패턴은, 제 1 에칭 마스크 (4) 에 의해 정의된 것에 대하여 제 2 에칭 마스크 (6) 의 포토리소그래피 레벨의 용이한 정렬을 가능하게 한다. 종래 기술에서, 포토리소그래피 레벨은 역전되고, 측면 스페이서의 트랜스퍼에 의해 획득된 에칭 마스크는 포토리소그래피에 의해 에칭 마스크가 획득되기 전에 형성된다. 이 포토리소그래피 단계들의 정렬은, 더 어려운 정렬이 작은 치수의 패턴들의 큰 밀도를 갖는 영역들에 의해 수행되어야 한다는 것을 의미한다. 따라서, 이 방법은 사용된 2 개의 포토리소그래피 레벨의 보다 우수한 정렬 및/또는 보다 강건한 정렬이 획득되게 한다.
도 18 에 도시된 예와 같이, 제 1 에칭 마스크 (4) 는 종래의 방식으로 형성된다. 기판 (1) 에는 추가의 마스크 층 (9) 및 추가의 에칭 마스크 (10) 에 의해 커버된 제 1 재료 (2) 의 층 이 제공된다. 추가의 에칭 마스크 (10) 가 형성될 때 기판 (1) 의 영향을 감소시키기 위해 추가의 커버층 (미도시) 이 사용된다. 추가의 커버층 및 추가의 마스크 층 (9) 이 에칭되고, 마스크 층 (9) 은 제 1 에칭 마스크 (4) 를 형성한다. 추가의 에칭 마스크 (10) 및 추가의 커버층은 표면에 제 1 에칭 마스크 (4) 만을 남기도록 제거된다.
다른 실시형태에서, 제 1 에칭 마스크 (4) 는, 예를 들어 측면 스페이서들에 의한 트랜스퍼를 이용하여 사용된 포토리소그래피 레벨의 설계로부터 간접적으로 획득될 수 있다.
또한, 제 3 에칭 마스크 (8) 에 의해 커버 재료 (3) 가 에칭된 후에, 측면 스페이서의 트랜스퍼에 의해 추가의 에칭 마스크를 생성하는 것이 가능하다. 그러면, 이 방법은, 제 1 재료 (2) 상에 존재하는 것이 제 1 에칭 마스크 (4) 인 것을 고려하여 전술된 것과 동일하다.
커버 재료 (3) 상에 포토리소그래피에 의해 제 2 에칭 마스크 (6) 가 형성되는 경우, 이는, 특히 커버 재료 (3) 의 선택에서 그리고 사용 가능한 두께에서 소정의 제약을 부과한다. 이들 제약의 목적은 하부 층들의 광학적 영향 및 반사도의 문제를 감소시킴으로써 포토리소그래피 단계를 용이하게 하기 위한 것이다. 이들 제약은 제 2 에칭 마스크 (6) 의 형성을 용이하게 하도록 커버층 (3) 의 두께를 증가시키는 효과를 갖는다. 상기에서 나타낸 바와 같이, 커버층 (3) 은 또한, 시행된 프로파일에 따르는 방법을 획득하기 위해 액세스 가능한 재료의 범위 및/또는 사용 가능한 두께의 범위를 제한하는, 측면 스페이서들의 정의를 가능하게 해야 한다.
그 두께의 일부 위의 커버 재료 (3) 의 에칭은 이들 제약들이 적어도 부분적으로 완화되게 한다. 포토리소그래피 단계는 커버 재료 (3) 의 소정 두께 위에서 수행된다. 이 두께는, 포토리소그래피 단계를 용이하게 하도록 선택된다. 그 후, 커버 재료 (3) 의 층이 에칭되어 두꺼운 영역 및 얇은 영역을 형성하고, 이 두께의 차이는 선택된 치수 비율을 갖는 측면 스페이서들의 정의를 용이하게 하는데 이용된다. 스페이서들의 정의는 재료의 넓은 선택이 액세스 가능함에 따라 용이해지고, 등각 증착을 획득하기 위한 어려움은 얇은 영역과 두꺼운 영역 사이의 두께 차이의 선택에서의 유연성에 의해 부분적으로 근절된다.

Claims (4)

  1. 제 1 재료 (2) 로부터 제조된 패턴을 생성하는 방법으로서,
    - 제 1 에칭 마스크 (4), 커버층 (3) 및 제 2 에칭 마스크 (6) 에 의해 커버된 제 1 재료 (2) 의 층이 제공된 기판 (1) 을 제공하는 단계로서, 상기 커버층 (3) 은 상기 제 2 에칭 마스크 (6) 에 의해 커버된 메인 영역 (C) 및 커버되지 않은 세컨더리 영역 (D) 을 갖는, 상기 기판 (1) 을 제공하는 단계,
    - 상기 커버층 (3) 에 돌출 패턴 (salient pattern) 을 형성하도록 상기 제 2 에칭 마스크 (6) 에 의해 상기 커버층 (3) 의 상기 세컨더리 영역 (D) 을 부분적으로 에칭하는 단계,
    - 측면 스페이서들을 상기 돌출 패턴 주변에 형성하여 제 3 에칭 마스크 (8) 를 정의하도록 마스크 재료 (5) 를 형성 및 에칭하는 단계,
    - 상기 제 2 에칭 마스크 (6) 를 제거하는 단계,
    - 상기 커버층 (3) 에 돌출 패턴을 형성하고 상기 제 1 에칭 마스크 (4) 및 상기 제 1 재료 (2) 를 노출 (uncover) 시키도록 상기 제 3 에칭 마스크 (8) 에 의해 상기 커버층 (3) 을 에칭하는 단계, 및
    - 상기 제 1 에칭 마스크 (4) 및 상기 커버층 (3) 에 의해 제 1 재료 (2) 의 층을 에칭하여 상기 제 1 재료 (2) 로부터 제조된 상기 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 패턴을 생성하는 방법.
  2. 제 1 항에 있어서,
    상기 제 1 에칭 마스크 (4) 의 형성은,
    - 추가의 마스크 층 (9) 및 추가의 에칭 마스크 (10) 에 의해 커버된 제 1 재료 (2) 의 층을 상기 기판 (1) 에 제공하는 단계,
    - 상기 추가의 마스크 층 (9) 을 에칭하여 상기 제 1 에칭 마스크 (4) 를 형성하는 단계, 및
    - 상기 추가의 에칭 마스크 (10) 를 제거하는 단계를 포함하는 것을 특징으로 하는 패턴을 생성하는 방법.
  3. 제 1 항에 있어서,
    상기 측면 스페이서들이 상기 돌출 패턴 주변에 형성되어 제 3 에칭 마스크 (8) 를 정의하기 전에, 상기 제 2 에칭 마스크 (6) 가 제거되는 것을 특징으로 하는 패턴을 생성하는 방법.
  4. 제 2 항에 있어서,
    상기 측면 스페이서들이 상기 돌출 패턴 주변에 형성되어 제 3 에칭 마스크 (8) 를 정의하기 전에, 상기 제 2 에칭 마스크 (6) 가 제거되는 것을 특징으로 하는 패턴을 생성하는 방법.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2990794B1 (fr) * 2012-05-16 2016-11-18 Commissariat Energie Atomique Procede de realisation d'un substrat muni de zones actives variees et de transistors planaires et tridimensionnels
US8735296B2 (en) * 2012-07-18 2014-05-27 International Business Machines Corporation Method of simultaneously forming multiple structures having different critical dimensions using sidewall transfer
US8716133B2 (en) * 2012-08-23 2014-05-06 International Business Machines Corporation Three photomask sidewall image transfer method
US9040371B2 (en) 2013-08-07 2015-05-26 International Business Machines Corporation Integration of dense and variable pitch fin structures
US9293345B2 (en) 2013-08-16 2016-03-22 Globalfoundries Inc. Sidewall image transfer with a spin-on hardmask
US9064901B1 (en) 2013-12-23 2015-06-23 International Business Machines Corporation Fin density control of multigate devices through sidewall image transfer processes
US9252243B2 (en) 2014-02-07 2016-02-02 International Business Machines Corporation Gate structure integration scheme for fin field effect transistors
CN106373880B (zh) * 2015-07-22 2021-05-25 联华电子股份有限公司 半导体元件及其形成方法
CN112768351B (zh) * 2019-11-06 2022-06-10 长鑫存储技术有限公司 一种图形形成方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090072920A (ko) * 2007-12-28 2009-07-02 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US20100291771A1 (en) * 2009-05-18 2010-11-18 Baosuo Zhou Methods Of Forming Patterns On Substrates

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7151040B2 (en) * 2004-08-31 2006-12-19 Micron Technology, Inc. Methods for increasing photo alignment margins
US7615445B2 (en) * 2006-09-21 2009-11-10 Sandisk Corporation Methods of reducing coupling between floating gates in nonvolatile memory
US7479429B2 (en) * 2007-01-31 2009-01-20 Freescale Semiconductor, Inc. Split game memory cell method

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090072920A (ko) * 2007-12-28 2009-07-02 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US20100291771A1 (en) * 2009-05-18 2010-11-18 Baosuo Zhou Methods Of Forming Patterns On Substrates

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