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KR20120049899A - 반도체 기판, 전계 효과 트랜지스터, 집적 회로 및 반도체 기판의 제조 방법 - Google Patents

반도체 기판, 전계 효과 트랜지스터, 집적 회로 및 반도체 기판의 제조 방법 Download PDF

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KR20120049899A
KR20120049899A KR1020127005267A KR20127005267A KR20120049899A KR 20120049899 A KR20120049899 A KR 20120049899A KR 1020127005267 A KR1020127005267 A KR 1020127005267A KR 20127005267 A KR20127005267 A KR 20127005267A KR 20120049899 A KR20120049899 A KR 20120049899A
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KR
South Korea
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substrate
semiconductor layer
layer
iii
misfet
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Application number
KR1020127005267A
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English (en)
Inventor
히사시 야마다
마사히코 하타
마사후미 요코야마
미츠루 다케나카
신이치 다카기
데츠이 야스다
히데키 다카기
유지 우라베
Original Assignee
스미또모 가가꾸 가부시키가이샤
내셔날 인스티튜트 오브 어드밴스드 인더스트리얼 사이언스 앤드 테크놀로지
도꾜 다이가꾸
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Filing date
Publication date
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Abstract

절연막을 사이에 두고 기판끼리를 접합함으로써, 한쪽의 기판 상에 형성된 반도체층을 다른 쪽의 기판에 형성할 수 있는 동시에, 이때 당해 반도체층의 결정 구조를 손상시키지 않고 고품질의 결정 구조를 유지한 상태로 간단히 제조할 수 있는 반도체 기판, 전계 효과 트랜지스터, 집적 회로 및 반도체 기판의 제조 방법을 제안한다. MISFET(1)에서는, InP 기판(12) 상의 III-V족 화합물 반도체층(7)에, ALD법을 사용해서 표면이 평탄한 산화막(6)을 형성하도록 함으로써, 당해 산화막(6)과 Si 기판(2)을 상온에서 접합시키는 것만으로, 이들 산화막(6)과 Si 기판(2)을 견고하게 접합할 수 있으며, 이렇게 하여 한쪽의 InP 기판(12) 상에 형성된 III-V족 화합물 반도체층(7)을 다른 쪽의 Si 기판(2)에 형성할 수 있는 동시에, III-V족 화합물 반도체층(7)의 결정 구조를 손상시키지 않고 고품질로 유지한 상태로 간단히 제조할 수 있다.

Description

반도체 기판, 전계 효과 트랜지스터, 집적 회로 및 반도체 기판의 제조 방법{SEMICONDUCTOR SUBSTRATE, FIELD EFFECT TRANSISTOR, INTEGRATED CIRCUIT, AND METHOD FOR PRODUCING SEMICONDUCTOR SUBSTRATE}
본 발명은, 반도체 기판, 전계 효과 트랜지스터, 집적 회로 및 반도체 기판의 제조 방법에 관한 것이며, 예를 들어 III-V족 화합물 반도체층이 Si 기판 상에 설치된 반도체 기판을 제조할 때 적용하기에 적합한 것이다.
종래, III-V족 화합물 반도체층은, 캐리어 이동도가 높기 때문에, Si CMOS 트랜지스터와 교체되는 유망한 후보로 되어 있다. 실제로, Si 기판 상의 III-V족 화합물 반도체층을 채널층으로서 사용한 MISFET는, 그 높은 캐리어 이동도와 낮은 캐리어의 유효 질량으로부터, 소형화된 Si CMOS 트랜지스터의 특성을 더욱 향상하는 회로 소자로서 기대되어 왔다(예를 들어, 비특허 문헌 1 내지 13 참조).
비특허 문헌 1 : Ren, F. et al. Demonstration of enhancement-mode p- and n-channel GaAs MOSFETs with Ga2O3(Gd2O3) As gate oxide. Solid State Electron. 41, 1751-1753(1997). 비특허 문헌 2 : Ren, F. et al. Ga2O3(Gd2O3)/InGaAsenhancement-mode n-channel MOSFET's. IEEE Electron Device Lett. 19, 309-311(1998). 비특허 문헌 3 : Ye, P. D. et al. GaAs MOSFET with oxide gate dielectric grown by atomic layer deposition. IEEEElectron Device Lett. 24, 209-211(2003). 비특허 문헌 4 : Ye, P. D. et al. GaAs metal-oxide-semiconductor field-effect transistor with nanometer-thindielectric grown by atomic layer deposition. Appl. Phys. Lett. 83, 180-182(2003). 비특허 문헌 5 : Ye, P. D. et al. Depletion-mode InGaAs metal-oxide-semiconductor field-effect transistor withoxide gate dielectric grown by atomic-layer deposition. Appl. Phys. Lett. 84, 434-436(2004). 비특허 문헌 6 : Rajagopalan, K., Abrokwah, J., Droopad, R., & Passlack, M. Enhancement-mode GaAs n-channelMOSFET. IEEE Electron. Device Lett. 27, 959-962(2006). 비특허 문헌 7 : Oktyabrsky, S. etal. High-k gate stack on GaAs and InGaAs using in situ passivation withamorphous silicon. Mater. Sci. Eng. B 135, 272-274(2006). 비특허 문헌 8 : Xuan, Y., Wu, Y. Q., Lin, H. C., Shen, T., & Ye, P. D. Submicrometer inversion-typeenhancement-mode InGaAs MOSFET with atomic-layer-deposited Al2O3 as gate dielectric. IEEE Electron. Device Lett. 28, 935-938(2007). 비특허 문헌 9 : Wu, Y. Q. et al. Enhancement-mode InP n-channel metal-oxide-semiconductor field-effecttransistors with atomic-layer-deposited Al2O3 dielectrics. Appl. Phys. Lett. 91, 022108(2007). 비특허 문헌 10 : Zhu, F. et al. Depletion-mode GaAs metal-oxide-semiconductor field-effect transistor withamorphous silicon interface passivation layer HfO2 gate oxide. Appl. Phys. Lett. 91, 043507(2007). 비특허 문헌 11 : Li, N. et al. Properties of InAsmetal-oxide-semiconductorstructures withatomic-layer-deposited Al2O3 Dielectric. Appl. Phys. Lett. 92, 143507(2008). 비특허 문헌 12 : Lin, J. Q. et al. Inversion-mode self-aligned In0.53Ga0.47As n-channelmetal-oxide-semiconductor field-effect transistor with HfAlO gate dielectricand TaN metal gate. IEEE Electron Device Lett. 29, 977-990(2008). 비특허 문헌 13 : Chin, H. C. et al. Silane-ammonia surface passivation for gallium arsenide surface-channeln-MOSFETs. IEEE Electron Device Lett. 30, 110-112(2009).
그러나, 이와 같은 III-V족 화합물 반도체층을 사용한 반도체 디바이스를 제조하고자 한 경우에는, Si 기판이나 절연막 상에 결정성을 유지하면서 고품질인 상태로 III-V족 화합물 반도체층을 형성하는 것이 곤란하다.
그런데, 최근, 광 디바이스를 집적하는 기술로서 직접 기판 접합 제조법(direct wafer bonding (DWB))이 알려져 있는데, 이 직접 기판 접합 제조법을 사용해도, III-V족 화합물 반도체층은 접합의 데미지에 대해 보다 예민하기 때문에, 광 디바이스에 대한 집적에 비해 곤란하다. 특히, 접합시에 발생하는 데미지는, 극박막 구조로 이루어지는 III-V족 화합물 반도체층을 사용한 반도체 디바이스에 있어서 치명적인 문제가 된다.
또한, 이러한 반도체 디바이스 분야에서는, 소형화된 Si CMOS 트랜지스터의 특성을 더욱 향상하기 위해, 종래보다 높은 실효 전자 이동도를 실현할 수 있을 것이 요망되고 있다.
본 발명은 전단의 문제를 고려해서 이루어진 것으로, 절연막을 사이에 두고 기판끼리 접합함으로써, 한쪽의 기판 상에 형성된 반도체층을 다른 쪽의 기판에 형성할 수 있는 동시에, 이때 당해 반도체층의 결정 구조를 손상시키지 않고 고품질의 결정 구조를 유지한 상태로 간단히 반도체 기판을 제조할 수 있는 제조 방법을 제안하는 것을 목적으로 한다.
또한, 본 발명은 후단의 문제를 고려해서 이루어진 것으로, 종래보다 높은 실효 전자 이동도를 실현할 수 있는 반도체 기판, 전계 효과 트랜지스터 및 집적 회로를 제공하는 것을 목적으로 한다.
이와 같은 과제를 해결하기 위해 본 발명의 제1항은, 기판, 절연체층 및 반도체층이 상기 기판측으로부터 이 순서대로 위치하고, 상기 기판과 상기 절연체층이 접하며, 상기 절연체층과 상기 반도체층이 접하고, 상기 절연체층이 어모퍼스(amorphous) 형상 금속 산화물 또는 어모퍼스 형상 금속 질화물로 이루어지며, 상기 반도체층이 결정 성장에 의해 형성된 반도체 기판이다.
또한, 본 발명의 제2항은, 상기 절연체층이 Al2O3, AlN, Ta2O5, ZrO2, HfO2 중 적어도 1종을 포함하는 제1항에 기재된 반도체 기판이다.
또한, 본 발명의 제3항은, 상기 반도체층을 III-V족 화합물 반도체층으로 한 제1항 또는 제2항에 기재된 반도체 기판이다.
또한, 본 발명의 제4항은, 상기 절연체층과 상기 반도체층이 접하는 면에서의 상기 반도체층이, 황 원자로 종단되어 있는 제1항 내지 제3항 중 어느 한 항에 기재된 반도체 기판이다.
또한, 본 발명의 제5항은, 제1항 내지 제4항 중 어느 한 항에 기재된 반도체 기판의 상기 반도체층에, 전기적으로 접속된 소스 전극 및 드레인 전극을 구비하는 전계 효과 트랜지스터다.
또한, 본 발명의 제6항은, 상기 기판에 게이트 전극을 구비하고, 상기 절연체층의 일부를 게이트 절연층으로 한 제5항에 기재된 전계 효과 트랜지스터다.
또한, 본 발명의 제7항은, 상기 반도체층과 상기 절연체층이 접하는 면과 대향하는 상기 반도체층의 다른 면에, 제2 절연체층을 사이에 두고 게이트 전극을 구비하고, 상기 제2 절연체층의 일부를 게이트 절연막으로 한 제5항에 기재된 전계 효과 트랜지스터다.
또한, 본 발명의 제8항은, 상기 기판에 구비된 제1 게이트 전극과, 상기 반도체층과 상기 절연체층이 접하는 면과 대향하는 상기 반도체층의 다른 면에, 제2 절연체층을 사이에 두고 구비된 제2 게이트 전극을 구비하고, 상기 절연체층 및 또는 상기 제2 절연체층의 일부를 게이트 절연막으로 한 제5항에 기재된 전계 효과 트랜지스터다.
또한, 본 발명의 제9항은, 상기 반도체층의 두께가 20 nm 이하인 제5항 내지 제8항 중 어느 한 항에 기재된 전계 효과 트랜지스터다.
또한, 본 발명의 제10항은, 제5항 내지 제9항 중 어느 한 항에 기재된 전계 효과 트랜지스터를 구비한 집적 회로다.
또한, 본 발명의 제11항은, 반도체층 형성 기판 상에 반도체층을 에피택셜 결정 성장법에 의해 형성하는 반도체층 형성 단계, 상기 반도체층 상에 절연체층을 원자층 퇴적법에 의해 성막하는 절연체층 형성 단계, 상기 절연체층 상에 기판을 접합하는 접합 단계 및 상기 반도체층으로부터 상기 반도체층 형성 기판을 제거하는 제거 단계를 구비한 반도체 기판의 제조 방법이다.
또한, 본 발명의 제12항은, 상기 접합 단계는, 상기 기판 상에 미리 형성되어 있는 기판측 절연체층과, 상기 반도체층 상의 상기 절연체층을 접합함으로써, 상기 절연체층 상에 상기 기판을 접합하는 제11항에 기재된 반도체 기판의 제조 방법이다.
또한, 본 발명의 제13항은, 상기 반도체 형성 단계와 상기 절연체층 형성 단계의 사이에, 상기 반도체층의 표면을 황 종단 처리하는 황 종단 처리 단계를 구비한 제11항 또는 제12항에 기재된 반도체 기판의 제조 방법이다.
또한, 본 발명의 제14항은, 상기 절연체층 형성 단계와 상기 접합 단계의 사이에, 상기 절연체층의 표면을 친수화 처리하는 친수화 처리 단계를 구비한 제11항 내지 제13항 중 어느 한 항에 기재된 반도체 기판의 제조 방법이다.
또한, 본 발명의 제15항은, 상기 친수화 처리 단계는, 상기 친수화 처리가 빔 조사인 제14항에 기재된 반도체 기판의 제조 방법이다.
또한, 본 발명의 제16항은, 상기 접합 단계는 실온에서 행해지는 제15항에 기재된 반도체 기판의 제조 방법이다.
또한, 본 발명의 제17항은, 상기 반도체층이 III-V족 화합물 반도체층을 포함하는 제11항 내지 제16항 중 어느 한 항에 기재된 반도체 기판의 제조 방법이다.
또한, 본 발명의 제18항은, 상기 절연체층이 Al2O3, AlN, Ta2O5, ZrO2, HfO2, SiO2, SiN, SiON 중 적어도 1종을 포함하는 제11항 내지 제17항 중 어느 한 항에 기재된 반도체 기판의 제조 방법이다.
본 발명의 제1항, 제5항 및 제10항에 따르면, 어모퍼스 형상 금속 산화물 또는 어모퍼스 형상 금속 질화물에 의해 절연체층을 형성할 수 있기 때문에, 종래보다 높은 실효 전자 이동도를 실현할 수 있는 반도체 기판, 전계 효과 트랜지스터 및 집적 회로를 제공할 수 있다.
또한, 본 발명의 제11항에 따르면, 반도체층 형성 기판 상의 반도체층에, 원자 퇴적법을 사용해서 표면이 평탄한 절연막을 형성하도록 함으로써, 당해 절연막과 기판을 상온에서 접합하는 것만으로, 가열 처리를 행하지 않고도 이들 절연막과 기판을 견고하게 접합할 수 있으며, 이렇게 하여 한쪽의 기판 상에 형성된 반도체층을 다른 쪽의 기판에 형성할 수 있는 동시에, 반도체층의 결정 구조를 손상시키지 않고 고품질로 유지한 상태에서 간단히 반도체 기판을 제조할 수 있는 제조 방법을 제안할 수 있다. 또한, 빔을 조사함으로써, 가열 처리를 행하지 않고, 이들 절연막과 기판을 한층 더 견고하게 접합할 수 있다.
도 1은 본 발명에서의 MISFET의 단면 구조를 도시하는 개략도다.
도 2는 MISFET의 제조 방법의 설명에 제공되는 개략도다.
도 3은 산화막의 표면을 원자간력 현미경으로 관찰했을 때의 사진이다.
도 4는 III-V족 화합물 반도체층과 산화막의 계면을 도시하는 TEM상이다.
도 5는 산화막과 Si 기판을 접합시켜, 다이싱에 의한 접합 강도 시험을 행했을 때의 시험 결과를 나타내는 사진이다.
도 6은 III-V족 화합물 반도체층의 표면을 나타내는 사진과, Si 기판, 산화막 및 III-V족 화합물 반도체층의 각 계면을 나타내는 TEM상이다.
도 7은 MISFET의 드레인 전압과 드레인 전류의 관계를 나타내는 그래프다.
도 8은 MISFET의 게이트 전압과 드레인 전류의 관계를 나타내는 그래프다.
도 9는 본 발명에 의한 MISFET의 실효 전자 이동도 및 실효 전계의 관계와, Si nMOSFET의 실효 전자 이동도 및 실효 전계의 관계와, 막 두께 의존성에 대해서 나타내는 그래프다.
도 10은 본 발명에 의한 MISFET의 실효 전자 이동도 및 실효 전계의 관계와, Si nMOSFET의 실효 전자 이동도 및 실효 전계의 관계와, 온도 의존성에 대해서 나타내는 그래프다.
도 11은 실온시의 본 발명의 MISFET의 실효 전자 이동도 및 실효 전계의 관계와, 실온시의 Si nMOSFET의 실효 전자 이동도 및 실효 전계의 관계를 나타내는 그래프다.
도 12는 다른 실시 형태에 의한 MISFET의 단면 구조(1)를 도시하는 개략도다.
도 13은 다른 실시 형태에 의한 MISFET의 제조 방법(1)의 설명에 제공되는 개략도다.
도 14는 다른 실시 형태에 의한 MISFET의 실효 전계와 실효 전자 이동도의 관계(1)를 나타내는 그래프다.
도 15는 다른 실시 형태에 의한 MISFET의 게이트 전압과 드레인 전류의 관계를 나타내는 그래프다.
도 16은 프론트 게이트형의 MISFET의 단면 구조를 도시하는 개략도다.
도 17은 프론트 게이트형의 MISFET에서의 제조 방법의 설명에 제공되는 개략도다.
도 18은 프론트 게이트형의 MISFET의 게이트 전압과 캐패시터의 관계를 나타내는 그래프다.
도 19는 프론트 게이트형의 MISFET의 드레인 전압과 드레인 전류의 관계를 나타내는 그래프다.
도 20은 프론트 게이트형의 MISFET의 게이트 전압과 드레인 전류의 관계를 나타내는 그래프다.
도 21은 프론트 게이트형의 MISFET의 실효 전계와 실효 전자 이동도의 관계를 나타내는 그래프다.
도 22는 다른 실시 형태에 의한 MISFET의 단면 구조(2)를 도시하는 개략도다.
도 23은 다른 실시 형태에 의한 MISFET의 제조 방법(2)의 설명에 제공되는 개략도다.
도 24는 MISFET의 제조 과정에서의 산화막 간의 탈수 축합의 설명에 제공되는 개략도다.
도 25는 다른 실시 형태에 의한 산화막의 표면을 원자간력 현미경으로 관찰했을 때의 사진이다.
도 26은 접합한 산화막에 대하여 블레이드 테스트를 행한 후의 적외선 화상을 나타낸다.
도 27은 다른 실시 형태에 의한 III-V족 화합물 반도체층과 산화막의 계면(1)을 나타내는 TEM상이다.
도 28은 다른 실시 형태에 의한 III-V족 화합물 반도체층과 산화막의 계면(2)을 나타내는 TEM상이다.
도 29는 다른 실시 형태에 의한 MISFET의 실효 전계와 실효 전자 이동도의 관계(2)를 나타내는 그래프다.
도 30은 다른 실시 형태에 의한 MISFET의 실효 전자 이동도 및 III-V족 화합물 반도체층의 막 두께의 관계를 나타내는 그래프다.
도 31은 더블 게이트형의 MISFET의 단면 구조를 도시하는 개략도다.
도 32는 더블 게이트형의 MISFET의 게이트 전압과 드레인 전류의 관계(1)를 나타내는 그래프다.
도 33은 더블 게이트형의 MISFET의 게이트 전압과 드레인 전류의 관계(2)를 나타내는 그래프다.
도 34는 도 33에 나타낸 그래프를 일부 확대시킨 그래프다.
도 35는 다른 실시 형태에 의한 더블 게이트형의 MISFET의 단면 구조를 도시하는 개략도다.
도 36은 더블 게이트형의 MISFET의 제조 방법(1)의 설명에 제공되는 개략도다.
도 37은 더블 게이트형의 MISFET의 제조 방법(2)의 설명에 제공되는 개략도다.
도 38은 막 두께가 9 nm인 III-V족 화합물 반도체층과, 막 두께가 3.5 nm인 III-V족 화합물 반도체층의 단면 구성을 나타내는 TEM상이다.
도 39는 더블 게이트형의 MISFET의 드레인 전압과 드레인 전류의 관계를 나타내는 그래프다.
도 40은 캐리어 밀도가 상이한 MISFET를 프론트 게이트 동작시켰을 때의 게이트 전압과 드레인 전류의 관계를 나타내는 그래프다.
도 41은 다른 실시 형태에 의한 더블 게이트형의 MISFET의 게이트 전압과 드레인 전류의 관계(1)를 나타내는 그래프다.
도 42는 다른 실시 형태에 의한 더블 게이트형의 MISFET의 게이트 전압과 드레인 전류의 관계(2)를 나타내는 그래프다.
도 43은 프론트 게이트 동작, 백 게이트 동작 및 더블 게이트 동작에서의 경사값(S) 및 전류 온 오프비(Ion/Ioff)에 대해, 캐리어 밀도(ND)에 대한 의존성을 나타내는 그래프다.
도 44는 다른 실시 형태에 의한 더블 게이트형의 MISFET의 실효 전자 이동도(μeff)와 실효 전계(Eeff)의 관계를 나타내는 그래프다.
도 45는 백 게이트 동작에서의 실효 전자 이동도(μeff)와, III-V족 화합물 반도체층의 막 두께(dInGaAs)의 관계를 나타내는 그래프다.
도 46은 III-V족 화합물 반도체층의 막 두께(dInGaAs)로부터 이론적으로 산출된 채널층의 막 두께(Tch)와, 이 III-V족 화합물 반도체층의 막 두께(dInGaAs)의 관계를 나타내는 그래프와, III-V족 화합물 반도체층의 막 두께(dInGaAs)와 캐리어면 밀도의 관계를 나타내는 그래프다.
도 47은 p채널의 백 게이트형의 MISFET의 단면 구조를 도시하는 개략도다.
도 48은 p채널의 백 게이트형의 MISFET에서의 드레인 전압과 드레인 전류의 관계(1)와, 게이트 전압과 드레인 전류의 관계(1)를 나타내는 그래프다.
도 49는 p채널의 백 게이트형의 MISFET에서의 드레인 전압과 드레인 전류의 관계(2)와, 게이트 전압과 드레인 전류의 관계(2)를 나타내는 그래프다.
도 50은 p채널의 백 게이트형의 MISFET에서의 드레인 전압과 드레인 전류의 관계(3)와, 게이트 전압과 드레인 전류의 관계(3)를 나타내는 그래프다.
도 51은 다른 실시 형태에 의한 p채널의 MISFET의 단면 구조를 도시하는 개략도다.
도 52는 다른 실시 형태에 의한 p채널의 MISFET에서의 드레인 전압과 드레인 전류의 관계(1)와, 게이트 전압과 드레인 전류의 관계(1)를 나타내는 그래프다.
도 53은 다른 실시 형태에 의한 p채널의 MISFET에서의 드레인 전압과 드레인 전류의 관계(2)와, 게이트 전압과 드레인 전류의 관계(2)를 나타내는 그래프다.
도 54는 시료 기판의 단면 구조를 도시하는 개략도다.
도 55는 HfO2로 이루어지는 산화막끼리를 접합한 시료 기판과, HfO2가 Al2O3로 이루어지는 산화막끼리를 접합한 시료 기판의 각 접합 상태를 나타내는 적외선사진이다.
이하, 도면에 기초하여 본 발명의 실시 형태를 상세하게 서술한다.
(1) MISFET의 구성
도 1에서, 1은 전계 효과 트랜지스터(반도체 디바이스)로서의 MISFET(Metal-Insulator-Semiconductor Field-Effect Transistor: 금속?절연체?반도체 전계 효과 트랜지스터)(1)를 나타내고, 소정 두께의 Si 기판(2)의 일면에 대하여, 소정 두께의 Al(알루미늄) 게이트 전극(3)이 배치되며, 이들 Si 기판(2) 및 Al 게이트 전극(3)에 의해 게이트(4)가 형성되어 있다. 상기 MISFET(1)에는, Al2O3로 이루어지는 소정 두께의 산화막(6)이 Si 기판(2)의 다른 면에 설치되어 있고, 상기 Si 기판(2) 상에서 용이하게 결정 성장할 수 없는 예를 들어 InGaAs(인듐 갈륨 비소)로 이루어지는 III-V족 화합물 반도체층(7)이 산화막(6) 상에 설치되어 있다.
또한, III-V족 화합물 반도체층(7)에는, 그 표면이 Au-Ge(금-게르마늄) 합금을 포함하는 소스(9) 및 드레인(10)이 형성되어 있고, 이들 소스(9) 및 드레인(10) 사이의 영역에 있는 III-V족 화합물 반도체층(7)이 채널층으로서 형성될 수 있다. 이렇게 하여, MISFET(1)는, Al 게이트 전극(3)에 게이트 전압이 인가되는 동시에, 소스(9) 및 드레인(10) 사이에 드레인 전압이 인가됨으로써 소스(9)로부터 드레인(10)으로 전류가 흐르도록 구성되어 있다.
또한, 상술한 실시 형태에서는, 소스(9) 및 드레인(10)을 Au-Ge(금-게르마늄) 합금으로 형성하고, n채널의 MISFET(1)를 형성하도록 한 경우에 대해 서술했지만, 본 발명에서는, 소스(9) 및 드레인(10)을 Au-Zn 합금으로 형성하고, p채널의 MISFET(1)를 형성하도록 해도 좋다.
이와 관련하여, 본 실시 형태의 경우, MISFET(1)에서는, 프론트 게이트 구조보다 제작이 용이하고, 또한 MISFET(1)의 동작 실증을 하기 쉽기 때문에 백 게이트 구조를 적용하고 있다. 또한, 본 발명에서는, 백 게이트 구조를 적용함으로써, 후술하는 원자 퇴적법(ALD(Atomic Layer Deposition)법)에 의해 성막한 산화막(6)과, III-V족 화합물 반도체층(7)과의 경계면이 평탄한 것을 나타낼 수 있는 동시에, 후술하는 접합 방법이 양호한 것을 나타낼 수 있다.
(2) MISFET의 제조 방법
이와 같은 MISFET(1)는, 이하와 같은 제조 방법에 의해 제조된다. 도 2(A)에 도시한 바와 같이, 유기 금속 기상 성장법(이하, MOVPE(Metal-Organic Vapor Phase Epitaxy)법, 혹은 MOCVD(Metal-Organic Chemical Vapor Deposition)법이라고도 함)에 의해, InP(인듐인)을 포함하는 InP 기판(12)(예를 들어 직경 약 2인치)의 표면에 InGaAs의 결정을 에피택셜 성장시킴으로써 III-V족 화합물 반도체층(7)을 성막한다. 이 경우, InP 기판(12)을 적재한 반응 챔버(도시하지 않음) 내에, III족 원소인 Ga(갈륨)과 In(인듐)의 원료가 되는 반응 가스 TMGa(트리메틸 갈륨), TMIn(트리메틸 인듐)과, V족 원소인 As(비소)의 원료가 되는 반응 가스 TBAs(터셔리 부틸비소)가 공급되어, 소정 온도로 가열된 InP 기판(12)의 표면에 InGaAs의 결정을 에피택셜 성장시킬 수 있다. 이와 관련하여, InGaAs 등의 결정을 성장시키는 방법으로는, 분자선 에피택셜법(MBE(Molecular Beam Epitaxy)법)이나 액상 에피택셜법(LPE(Liquid Phase Epitaxy)법)을 적용해도 좋다.
계속해서, 본 발명에서는, 박막의 성장을 1 원자층 또는 1 분자층씩 행하는 ALD 장치(도시하지 않음)를 사용하여, III-V족 화합물 반도체층(7)의 표면에 소정의 두께(예를 들어 6 내지 44 nm)를 갖는 산화막(Al2O3)(6)을 성막하도록 이루어지고 있다. 여기서 ALD법에 의해 성막된 Al2O3로 이루어지는 산화막(6)은, III-V족 화합물 반도체층(7)과 양호한 계면을 형성하고, 후술하는 접합 방법 시에 충분한 평탄성을 확보할 수 있도록 표면이 평탄하게 형성될 수 있다. 또한, 특히 채널층으로서 형성된 III-V족 화합물 반도체층(7)의 막 두께(채널 막 두께)가 얇아진 경우, 채널 계면이 되는 산화막(6) 및 III-V족 화합물 반도체층(7)의 계면 준위도 중요해지기 때문에, 양호한 III-V족 화합물 반도체층(7)의 MOS(Metal-Oxide-Semiconductor: 금속?산화막?반도체) 계면(혹은 MIS(Metal-Insulator-Semiconductor: 금속?절연막?반도체) 계면이라고도 함)이 얻어지는 산화막(6)을 III-V족 화합물 반도체층(7) 상에 형성할 필요가 있다. 이 점, 본 발명에서는, ALD법에 의해 성막된 산화막(6)을 사용함으로써 양호한 MOS 계면(MIS 계면)을 얻을 수 있다.
이 경우, ALD 장치는, 예를 들어 250℃, 진공도 100 Pa, 원료로서 TMA(트리메틸 알루미늄 Al(CH3)3), H2O를 사용하고, TMA 공급량 2×10-6 mol의 조건 하에서, III-V족 화합물 반도체층(7)의 표면에 Al2O3로 이루어지는 산화막(6)을 성막한다. 계속해서, 이와는 별도로 도 2(B)에 도시한 바와 같이, Si 기판(2)(예를 들어 직경 약 4 인치)이 준비되고, 진공 중에서 산화막(6) 및 Si 기판(2)의 표면 상에 Ar(아르곤) 가스가 Ar 빔(L)으로서 각각 조사될 수 있다. 이에 의해 산화막(6) 및 Si 기판(2)은 각각 표면이 활성화될 수 있다. 또한, 여기에서 활성화란, 접합에 방해가 되는 표면층을 제거함으로써, 결합수를 가진 원자를 노출시켜, 표면의 원자의 결합수끼리를 직접 결합시키기 쉽게 한 상태를 말한다. 이때 산화막(6)은, III-V족 화합물 반도체층(7)의 보호막으로서 기능하여, 당해 Ar 빔(L)에 의해 III-V족 화합물 반도체층(7)에 데미지가 주어지는 것을 방지할 수 있다. 이와 관련하여, Ar 빔(L)의 조사 조건으로는, 가속 전압 1.5 keV 정도, 에칭량(Ar 빔(L)에 의해 깎이는 양)이 Si 기판(2)측에서 약 4 nm, 산화막(6)측에서 약 1 nm 이하, 진공도 5×10-5 Pa 이하로 하고 있다.
계속해서, 도 2(C)에 도시한 바와 같이, 산화막(6) 및 Si 기판(2)은, 진공 중에서 상온에 의한 접합을 행하는 SAB(Surface Activated Bonding: 표면 활성화 상온 접합)법에 의해 접합된다. 실제로 InP 기판(12) 상 III-V족 화합물 반도체층(7) 상의 산화막(6)과 Si 기판(2)을 대향시키고, 진공 중에서, InP 기판(12) 상 III-V족 화합물 반도체층(7) 상의 산화막(6)과 Si 기판(2)을 밀착시킨 상태로 압박함으로써 상온에서 접합한다. 여기서, InP 기판(12) 상 III-V족 화합물 반도체층(7) 상의 산화막(6)과 Si 기판(2)은, Ar 빔(L)에 의해 각각 표면이 활성화되어 있음으로써, 상온에서 한층 더 용이하면서 견고하게 접합시킬 수 있다. 또한, 접합부의 결함을 감소시켜 품질을 향상시키기 위해, 접합시에 적절하게 하중을 가함으로써, 상온에서 용이하면서도 견고하게 접합시킬 수 있다. 이렇게 하여 Si 기판(2)에는, 표면에 산화막(6)을 사이에 두고 III-V족 화합물 반도체층(7)이 형성될 수 있다.
계속해서, HCl(염산)로 이루어지는 용액이나, 혹은 HCl:H3PO4(인산)가 1:4(내지 1:1 등)의 비율로 함유된 용액을 사용하여, 도 2(D)에 도시한 바와 같이, III-V족 화합물 반도체층(7)의 표면으로부터 InP 기판(12)을 선택적으로 제거함으로써, 반도체 기판(접합 기판)(20)을 형성할 수 있다. 그 후, 도 1에 도시한 바와 같이, 노출된 III-V족 화합물 반도체층(7)에 Au-Ge 합금(88-12 중량%)에 의한 소스(9) 및 드레인(10)을 형성한다. 또한, 상술한 바와 같이, n채널의 MISFET(1)에서는 소스(9) 및 드레인(10)을 Au-Ge 합금에 의해 형성하지만, p채널의 MISFET(1)에서는 소스(9) 및 드레인(10)을, 예를 들어 Au-Zn 합금(95-5 중량%)에 의해 형성한다.
이와 같은 금속 부재로 이루어지는 소스(9) 및 드레인(10)의 형성은, 다음과 같은 공정으로 행한다. III-V족 화합물 반도체층(7) 상에 레지스트를 도포하고, 소정의 마스크를 사용해서 당해 레지스트를 노광함으로써, 소스 형성부 및 드레인 형성부만 레지스트를 제거하도록 레지스트를 패터닝한다. 계속해서, 저항 가열 방식의 증착 장치를 사용하여, 저온(약 24℃)에서 Au-Ge 합금(또는, Au-Zn 합금)을 형성한 후, 소스 형성부 및 드레인 형성부 이외의 Au-Ge 합금(또는, Au-Zn 합금)을 레지스트와 함께 리프트 오프 하여, 소스(9) 및 드레인(10)을 형성한다. 이와 관련하여, 소스(9) 및 드레인(10)의 형성은, 통상의 에칭 백 공정이어도 좋고, 또한 그 밖의 다양한 증착 방법을 사용해도 좋다.
계속해서, 소스(9) 및 드레인(10)을 형성한 III-V족 화합물 반도체층(7) 상에 레지스트를 도포하고, 소정의 마스크를 사용해서 당해 레지스트를 노광함으로써 레지스트를 패터닝하고, H3PO4:H2O2:H2O가 1:1:7의 비율로 이루어지는 용액(그 밖에 H3PO4:H2O2:H2O, H2SO4:H2O2:H2O로 이루어지는 용액 등)을 사용하여, III-V족 화합물 반도체층을 에칭하여, 소정 형상의 III-V족 화합물 반도체층(7)을 형성한다. 마지막으로, Si 기판(2)의 이면에 Al로 이루어지는 Al 게이트 전극(3)을 저항 가열을 이용해서 증착시킴으로써, 도 1에 도시하는 바와 같은 MISFET(1)를 제조할 수 있다.
(3) 동작 및 효과
이상의 구성에 있어서, MISFET(1)에서는, InP 기판(12)의 표면에 InGaAs의 결정을 에피택셜 성장시킴으로써 III-V족 화합물 반도체층(7)을 성막하고, 이 III-V족 화합물 반도체층(7)의 표면에 대하여, 박막의 성장을 1 원자층 또는 1 분자층씩 행하는 ALD법에 의해 산화막(6)을 성막한다. 이렇게 산화막(6)은, ALD법에 의해 성막되기 때문에, 그 표면을 평탄 형상으로 형성할 수 있으며, 후공정의 기판 접합을 용이하게 행할 수 있다.
이뿐만 아니라, InP 기판(12) 상 III-V족 화합물 반도체층(7) 상의 산화막(6)과 Si 기판(2)은, Ar 빔(L)에 의해 접합면인 표면이 활성화되어, 진공 중에서 상온에서 한층 더 간단히 접합시킬 수 있다. 여기서 본 발명에 의한 MISFET(1)의 제조 방법에서는, Ar 빔(L)이 산화막(6)에 조사될 때, 산화막(6)이 III-V족 화합물 반도체층(7)의 표면을 보호하여, 당해 III-V족 화합물 반도체층(7)의 결정 구조가 손상되서 특성이 열화하는 것을 방지할 수 있다.
또한, InP 기판(12) 상 III-V족 화합물 반도체층(7)의 산화막(6)과 Si 기판(2)은, 기판 접합시, 특별히 가열 처리를 행하지 않고 상온에서 견고하게 접합시킬 수 있으므로, 당해 가열 처리를 행하지 않는 만큼 제조 공정을 간략화시킬 수 있어, 간단히 제조할 수 있다. 특히, III-V족 화합물 반도체층(7)은, 열 내성이 낮기 때문에, 이러한 가열 처리를 행하지 않음으로써 가열에 의한 특성의 열화를 방지하여, 최적의 상태에서 Si 기판(2)에 설치할 수 있다. 또한, 기판 접합시에도, III-V족 화합물 반도체층(7) 상에 성막된 산화막(6)이 Si 기판(2)에 압박되어 견고하게 접합되기 때문에, 기판 접합시의 III-V족 화합물 반도체층(7)에 대한 데미지를 억제할 수 있다.
그리고, 상기 MISFET(1)의 제조 방법에서는, 소정의 용액을 사용한 선택 에칭에 의해, III-V족 화합물 반도체층(7)으로부터 InP 기판(12)만을 제거할 수 있기 때문에, 선택 에칭에 의해 III-V족 화합물 반도체층(7)으로부터 InP 기판(12)만을 박리함으로써 Si 기판(2)에 III-V족 화합물 반도체층(7)을 형성할 수 있다.
또한, 상기 MISFET(1)에서는, III-V족 화합물 반도체층(7)과 Si 기판(2)의 사이에 어모퍼스의 산화막(6)을 개재시키고 있기 때문에, III-V족 화합물 반도체층(7) 및 Si 기판(2)의 열팽창 계수차에 의해 발생하는 내열성의 열화도 억제할 수 있다. 또한, 이 실시 형태의 경우에서는, 산화막(6)이 Al2O3에 의해 형성되어 있기 때문에, 산화막을 SiO2에 의해 형성하는 경우에 비해 Si 기판(2)과의 접합 강도를 향상시킬 수 있다.
그리고, 상기 MISFET(1)에서는, ALD법에 의해 평탄한 산화막(6)을 III-V족 화합물 반도체층(7)에 성막하고, III-V족 화합물 반도체층(7)과 양호한 계면을 형성하는 동시에, SAB법에 의해 III-V족 화합물 반도체층(7)의 특성을 열화시키지 않고 Si 기판(2)에 산화막(6)을 접합함으로써, III-V족 화합물 반도체층(7) 및 산화막(6)을 함께 100 nm 이하의 막 두께로 형성할 수 있어, 전체적으로 종래보다 박형화를 도모할 수 있다. 이렇게 MISFET(1)에서는, 산화막(6)을 박형화할 수 있기 때문에, Si 기판(2) 및 Al 게이트 전극(3)에 의해 게이트(4)를 구성한 백 게이트 구조이어도, 작은 게이트 전압으로 양호한 트랜지스터 특성을 얻을 수 있어, 소비 전력을 저감시킬 수 있다.
이와 관련하여, 본 발명에 의한 전계 효과 트랜지스터에서 사용한 소스(9) 및 드레인(10)은, 이온 주입에 의한 형성 방법을 사용하지 않고 단순한 금속 부재에 의한 것이므로 저온 공정에서 형성할 수 있어 저저항화할 수 있으며, 또한 이온 주입에 의해 발생하는 데미지 및 이온 주입 후의 활성화 어닐에 의한 데미지도 피할 수 있다.
또한, 이 실시 형태의 경우, III-V족 화합물 반도체층(7)의 표면에 산화막(6)을 형성함으로 인해, 당해 III-V족 화합물 반도체층(7)으로 형성되는 채널층의 표면으로부터, 산화막(6)과 Si 기판(2)의 접합 경계면을 멀리할 수 있어, 접합시의 채널층에 대한 데미지를 한층 더 저감할 수 있다.
이상의 구성에 따르면, InP 기판(12) 상의 III-V족 화합물 반도체층(7)에, ALD법을 사용해서 표면이 평탄한 산화막(6)을 형성하도록 함으로써, 당해 산화막(6)과 Si 기판(2)을 상온에서 접합하는 것만으로, 가열 처리를 행하지 않고도 이들 산화막(6)과 Si 기판(2)을 견고하게 접합할 수 있으며, 이렇게 하여 한쪽의 InP 기판(12) 상에 형성된 III-V족 화합물 반도체층(7)을 다른 쪽의 Si 기판(2)에 형성할 수 있는 동시에, III-V족 화합물 반도체층(7)의 결정 구조를 손상시키지 않고 고품질을 유지한 상태로 MISFET(1)를 간단히 제조할 수 있다.
(4) 실시예
다음으로, 상술한 제조 방법에 따라서 MISFET(1)를 제조하여, 당해 MISFET(1)에 대해 다양한 검증을 행했다.
(4-1) 반도체 기판에 대해서
우선 처음에, III-V족 화합물 반도체층(7)으로서, InP 기판(12)의 표면에 In0.53Ga0.47As로 이루어지는 InGaAs막을 성막했다. 계속해서, 암모니아수(29%)에 실온에서 1분간 침지하여 표면 산화물을 제거한 후, 순수로 1분간 세정하고, 파티클 필터를 통과시킨 질소 가스를 분사함으로써 건조했다. 황화 암모늄 용액((NH4)2SxS로서 0.6 내지 1.0%)을 사용한 표면 처리의 경우에는, 실온에서 10분간 침지해서 표면을 유화한 후에, 상기 암모니아수에 의한 표면 처리의 경우와 마찬가지로 순수 세정하여 건조시켰다. 계속해서, ALD 장치에 의해, 250℃, 진공도 100 Pa의 조건하에, 원료인 TMA 2×10-6 mol을 0.1초 공급하고, 계속해서 진공 배기 3초, H2O의 공급 2초, 진공 배기 7초(이들 일련이 1 사이클이 됨)를 행하여, 1 사이클의 성장 속도 0.11 nm로 Al2O3로 이루어지는 산화막(6)을 III-V족 화합물 반도체층(7)에 성막했다.
계속해서, InP 기판(12)과는 별도로 Si 기판(2)을 준비하여, 당해 Si 기판(2)과 산화막(6)에 Ar 빔을 조사했다. Ar 빔의 조사 조건으로는, 가속 전압 1.5 keV 정도, 에칭량을 Si 기판(2)측에서 약 4 nm, 산화막(6)측에서 약 1 nm 이하로 하고, 그때의 진공도 5×10-5 Pa 이하로 했다.
이와 같이 하여 제조한 InP 기판(12) 상 III-V족 화합물 반도체층(7) 상의 산화막(6)에 대해서, 원자간력 현미경(AFM: Atomic Force Microscope)으로 주사 속도(Scan rate)를 바꾸어 관찰을 행했다. 이에 의해 도 3(A) 및 (B)에 도시하는 결과가 얻어졌다. 도 3(A) 및 (B)에 도시한 바와 같이, 산화막(6)은, 접합면이 되는 표면의 요철(마이크로 거칠기)이 지극히 미소하여, (약 0.1 내지 0.2 nm 정도) 기판 접합에 충분한 평탄성이 얻어졌음을 확인할 수 있었다.
또한, 산화막(6)과 III-V족 화합물 반도체층(7)과의 계면에 대해서 TEM(Transmission Electron Microscope)상을 촬영한 바, 도 4에 도시하는 바와 같은 결과가 얻어졌다. 또한, 도 4에서의 영역 R2는, 영역 R1을 확대한 것이다. 도 4의 결과로부터, 산화막(6)과 III-V족 화합물 반도체층(7)의 계면은 평탄하며, 또한 급준(명확)하게 형성되어 있음을 확인할 수 있었다.
계속해서, 진공 중에서 상온에서 InP 기판(12)의 산화막(6)과 Si 기판(2)을 밀착시킴으로써 접합시켰다. 상기 접합한 산화막(6)과 Si 기판(2)의 접합 강도에 대해서 조사하기 위해, 다이싱에 의한 접합 강도 시험을 행했다. 상기 다이싱에 의한 접합 시험에서는, 도 5(A) 및 (B)에 도시하는 바와 같은 결과가 얻어졌다. 또한, 도 5(B)는 도 5(A)에 나타낸 사진의 확대 사진이며, 이들 도 5(A) 및 (B)로부터, 산화막(6) 및 Si 기판(2)의 계면에서는, 가열 처리를 별도로 행하지 않고도 상온에서의 접합으로, 다이싱에 견딜 만큼의 강력한 접합 강도를 실현할 수 있음을 확인할 수 있었다.
계속해서, HCl의 용액을 사용하여 InP 기판(12)을 제거해 나가, 당해 InP 기판(12)이 얇아지면, 다음으로 HCl:H3PO4가 1:4의 비율로 함유된 용액을 사용하여, 혹은 농도를 옅게 한 HCl의 용액을 사용하여 나머지 InP 기판(12)을 선택적으로 제거했다. 여기서, 도 6(A) 및 (B)는, 이와 같이 하여 Si 기판(2) 상에 산화막(6)을 사이에 두고 InGaAs막인 III-V족 화합물 반도체층(7)이 형성된 반도체 기판(20)을 도시하고 있다. 도 6(A)에 도시한 바와 같이, III-V족 화합물 반도체층(7)은 평탄하면서도 경면의 표면을 실현할 수 있음을 확인할 수 있었다. 또한, 도 6(B)에 도시하는 TEM상으로부터, 산화막(6) 및 Si 기판(2)의 계면은 평탄하면서도 급준(명확)하게 형성되어 있음을 확인할 수 있었다. 또한, Ar 빔의 조사에 의한 데미지는 산화막(6)에서 멈춰, III-V족 화합물 반도체층(7)에는 도달하지 않았음을 알 수 있다. 또한, 산화막(6)을 사이에 둔 접합이기 때문에, 기판 접합시의 III-V족 화합물 반도체층(7)에 대한 데미지를 억제할 수 있음을 확인할 수 있었다.
이러한 결과로부터, ALD법에 의해 성막한 산화막(6)에 의해 InP 기판(12)과 Si 기판(2)을 접합한 후, InP 기판(12)을 제거함으로써, Si 기판(2)에 형성된 InGaAs막에 대해, 그 우수한 결정성과 구조적 특성이 양호하게 유지되어 있음을 확인할 수 있었다.
(4-2) MISFET 에 대해서
다음으로, 상술한 반도체 기판(20)의 InGaAs막(III-V족 화합물 반도체층(7)) 상에 레지스트를 도포하고, 소정의 마스크를 사용해서 당해 레지스트를 노광함으로써, 소스 형성부 및 드레인 형성부만 레지스트를 제거하도록 레지스트를 패터닝했다. 계속해서, 저항 가열 방식의 증착 장치를 사용하여, 저온(24℃)에서 Au-Ge 합금을 형성한 후, 소스 형성부 및 드레인 형성부 이외의 Au-Ge 합금을 레지스트와 함께 리프트 오프하여, 소스(9) 및 드레인(10)을 형성했다.
계속해서, 소스(9) 및 드레인(10)을 형성한 InGaAs막 상에 레지스트를 도포하고, 소정의 마스크를 사용해서 당해 레지스트를 노광함으로써 레지스트를 패터닝 하고, H3PO4:H2O2:H2O가 1:1:7의 비율로 이루어지는 용액을 사용해서 InGaAs막을 에칭하며, 마지막으로 Si 기판(2)의 이면에 Al로 이루어지는 Al 게이트 전극(3)을, 저항 가열을 이용해서 증착시켜 MISFET(1)를 제조했다. 또한, 산화막(6)을 매립층으로 한 InGaAs막의 막 두께(dInGaAs)는 100 nm로 하고, 소스(9) 및 드레인(10) 사이의 InGaAs막의 채널 길이(LG)는 500 μm로 하며, 채널층의 폭(W)은 100 μm, 산화막(6)의 막 두께(dAl2O3)는 22 nm로 했다.
이와 같이 하여 제조한 MISFET(1)에 대해서, 실온시의 드레인 전압과 드레인 전류의 관계를 조사한 결과, 도 7에 도시하는 바와 같은 결과가 얻어졌다. 이 결과로부터 드레인 전류 전압의 특성으로서, 양호한 포화 특성과 핀치 오프 특성을 나타내고, 표준적인 드레인 전류 전압 특성을 나타냈다.
또한, 도 8은, 상기 MISFET(1)의 실온시의 게이트 전압과 드레인 전류의 관계를 도시하고 있으며, 양호한 트랜지스터의 특성을 실현하고 있음을 확인할 수 있었다. 여기서, InGaAs막의 캐리어 밀도(ND)는 1×1015cm-3이며, In 조성은 InP 기판(12)에 격자 정합하도록 0.53이었다. 또한, 동작시와 동작 정지시의 전류 온 오프비(Ion/Ioff)가 105, 경사값(S)이 170 mV/decade, 그로부터 구한 계면 순위 밀도(Dit)가 1×1012cm-2eV-1임을 확인할 수 있으며, 그 결과, III-V족 화합물을 사용한 MISFET로서도 충분히 양호한 품질의 계면을 실현할 수 있음을 확인할 수 있었다.
또한, 도 9는, 실온시의 상기 MISFET(1)의 실효 전자 이동도와 실효 전계의 관계와, 막 두께 의존성에 대해 도시하고 있다. 산화막(6)의 막 두께는 11 nm, 22 nm, 44 nm로 했다. 산화막의 막 두께에 의하지 않고 높은 이동도를 나타내고 있으며, 비교적 강도가 높은 Ar 빔을 이용해도, Al2O3층을 보호막으로서 이용함으로써, III-V 채널층에 손상을 주지 않고 매립 산화막층을 10 nm 정도까지 박막화할 수 있었다. 또한, 도 10은, 실온시의 상기 MISFET(1)의 실효 전자 이동도와 실효 전계의 관계와, 온도 의존성에 대해서 도시하고 있다. 또한, 도 9 및 도 10에서, "InGaAs-OI"는, 본 발명의 MISFET(1)를 나타내고, "Si 일반"은 Si 기판 상에 n채널의 MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor: 금속?산화막?반도체 전계 효과 트랜지스터)를 제작한 Si nMOSFET를 나타내고 있다. 이 결과로부터, MISFET(1)는 Si nMOSFET에 비해 높은 실효 전자 이동도를 가짐을 알 수 있다. 또한, 최대 이동도는, 1200cm2V-1s-1을 나타내고 있고, 실온에서 실효 전계(Eeff)가 0.16 MV/cm일 때, 본 발명의 MISFET(1)는 Si nMOSFET에 비해 실효 전자 이동도가 약 1.8배 커짐을 확인할 수 있었다. 또한, ALD법에 의한 양호한 III-V MIS 계면의 형성에 의해 고전계측에서도 Si nMOSFET에 비해 높은 이동도를 나타내고 있다.
도 11은, 본 발명에 의한 MISFET(1)(도면에서 "ALD-Al2O3"라고 기재)의 실온 시의 실효 전자 이동도 및 실효 전계의 관계와, Si nMOSFET(도면에서 "Si 일반"이라고 기재)의 실온시의 실효 전자 이동도 및 실효 전계의 관계를 도시하고 있다. 여기서, 도 11에서의 ALD-Al2O3은, Al2O3로 이루어지는 산화막(6)을 BOX(매립 산화막:Buried Oxide)층으로 한 막 두께 100 nm의 InGaAs막(III-V족 화합물 반도체층(7))을 가진 n채널의 MISFET(1)이며, 도 11로부터 당해 MISFET(1)의 특성이 Si nMOSFET의 특성을 상회하고 있음을 확인할 수 있었다. 또한, MISFET(1)에서는, 고전계 영역에서도 Si nMOSFET를 상회하는 성능을 발휘함을 알 수 있었다.
이렇게 하여, 높은 전자 이동도를 갖는 InGaAs 채널의 nMOSFET와, 높은 정공 이동도를 갖는 Ge 채널의 pMOSFET를, Si 상에 동시에 형성한 고성능 CMOS 반도체 디바이스를 제조할 수 있다. 이에 의해, Si CMOS 트랜지스터를 능가하는 디바이스의 제작이 가능해진다. 또한, 결정성이 높은 접합층 상에 다른 결정을 재성장시킴으로써, 별도의 전계 효과 트랜지스터를 집적화하는 것이 가능해진다.
(5) 다른 실시 형태
또한, 본 발명은, 본 실시 형태에 한정되는 것이 아니고, 본 발명의 요지의 범위 내에서 다양한 변형 실시가 가능하다. 예를 들어, 본 발명에 의한 실시 형태에서는, 산화막(6) 및 Si 기판(2)의 각 표면에 Ar 빔을 조사해서 활성화시킨 후, 기판 접합을 행하도록 했을 경우에 대해 서술했지만, 본 발명은 이에 한하지 않고, 산화막(6) 또는 Si 기판(2) 중 어느 한쪽의 표면에만 Ar 빔을 조사해서 한쪽의 표면만을 활성화시켜 기판 접합을 행하거나, 혹은 산화막(6) 및 Si 기판(2)에 Ar 빔을 조사하지 않고 기판 접합을 행해도 된다.
또한, 본 발명에 의한 실시 형태에서는, 빔으로서 Ar 빔을 적용했을 경우에 대해 서술했지만, 본 발명은 이에 한하지 않으며, 요지는 산화막(6) 및 Si 기판(2)의 표면을 활성화시킬 수 있다면 다양한 빔을 적용해도 좋다.
또한, 본 발명에 의한 실시 형태에서는, 일부가 게이트 절연층이 되는 절연체층으로서, 어모퍼스 형상 금속 산화물인 Al2O3로 이루어지는 산화막(6)을 적용했을 경우에 대해 서술했지만, 본 발명은 이에 한하지 않고, Al2O3, SiO2, AlN, SiN, SiON, Ta2O5, ZrO2, HfO2 중 어느 1종, 혹은 이것들을 혼합한 절연체층을 적용해도 좋다. 또한 이들 중의 서로 다른 절연체층을 복수 적층해도 좋다. 또한, HfO2로 이루어지는 산화막을 성막하는 경우에는, Hf[N(CH3)2]4나, Hf[N(C2H5)]4, HfCl4 등이 원료로서 사용되며, SiO2로 이루어지는 산화막을 성막하는 경우에는, SiH[N(CH3)2]3 등이 원료로서 사용된다.
특히, 상술한 실시 형태에 의한 제조 방법을 사용한 경우에는, 종래, 반도체 기판의 절연체층으로서 사용되지 않았던 Al2O3, Ta2O5, ZrO2, HfO2 및 AlN을, 절연체층으로서 반도체 기판에 설치할 수 있다. 이에 의해, 이러한 반도체 기판에서는, Al2O3, Ta2O5, ZrO2, HfO2 등의 어모퍼스 형상 금속 산화물이나, AlN 등의 어모퍼스 형상 금속 질화물을 절연체층으로서 설치함으로써, 종래보다 높은 실효 전자 이동도를 실현할 수 있다. 이렇게 하여, 전계 효과 트랜지스터나 복수 종류의 전계 효과 트랜지스터가 배치된 집적 회로에 이러한 반도체 기판을 사용함으로써, 종래보다 높은 실효 전자 이동도를 실현할 수 있는 전계 효과 트랜지스터 및 집적 회로를 제공할 수 있다.
또한, 본 발명에 의한 실시 형태에서는, 반도체층으로서, InGaAs로 이루어지는 III-V족 화합물 반도체층을 적용한 경우에 대해서 서술했지만, 본 발명은 이에 한하지 않고, InP나 GaAs 등 그 밖의 다양한 III-V족 화합물 반도체로 이루어지는 III-V족 화합물 반도체층을 적용해도 좋다. 또한, III-V족 화합물 반도체층을 채널층으로서 형성하는 경우에는 III-V족 화합물 반도체층에 따라서 에칭 재료를 선택한다. 또한, 복수의 III-V족 화합물 반도체층을 적층시킨 적층 구조의 접합에 의한 채널층 형성으로 해도 좋고, 또한 채널층이 되는 반도체층과 산화막층을 몇 층으로든 적층시킨 구조로 해도 좋다.
또한, 본 발명에 의한 실시 형태에서는, 절연체층이 접하는 기판으로서, Si로 이루어지는 Si 기판(2)을 적용한 경우에 대해서 서술했지만, 본 발명은 이에 한하지 않고, 예를 들어 유리 부재나, 플라스틱 부재, 세라믹 부재 등 기타 다양한 부재로 이루어지는 기판을 적용하거나, 다양한 부재로 이루어지는 복수의 층이 적층된 복층 구조의 기판을 적용해도 좋다.
(5-1) 황화 암모늄 용액 처리
도 1과의 대응 부분에 동일한 부호를 붙여 나타낸 도 12에서, 31은 다른 실시 형태에 의한 MISFET를 나타내며, III-V족 화합물 반도체층(7)의 표면을 황화 암모늄 용액에 담가, S(황) 원자를 종단시킨 S 처리층(32)이 형성되어 있는 점에서, 상술한 MISFET(1)와 상이하다. 이 경우, 도 13(A)에 도시한 바와 같이, InP 기판(12)의 표면에 InGaAs의 결정을 에피택셜 성장시킴으로써 III-V족 화합물 반도체층(7)을 성막하고, 상기 III-V족 화합물 반도체층(7)의 표면을 황화 암모늄 용액에 침지함으로써 S 처리층(32)을 형성한다.
계속해서, 도 2(A)와의 대응 부분에 동일한 부호를 붙여 나타낸 도 13(B)와 같이, ALD 장치(도시하지 않음)를 사용하여, III-V족 화합물 반도체층(7)의 표면에 있는 S 처리층(32)에, 소정의 두께의 산화막(Al2O3)(6)을 성막한다. 계속해서, 도 2(B)와의 대응 부분에 동일한 부호를 붙여 나타낸 도 13(C)와 같이, Si 기판(2)이 준비되고, 진공 중에서, 산화막(6) 및 Si 기판(2)의 표면 상에 Ar(아르곤) 가스가 Ar 빔(L)으로서 각각 조사될 수 있다. 이에 의해 산화막(6) 및 Si 기판(2)은, 각각 표면이 활성화될 수 있다.
계속해서, 도 2(C)와의 대응 부분과 동일한 부호를 붙여 나타낸 도 13(D)와 같이, 산화막(6) 및 Si 기판(2)은, SAB법에 의해 접합된 후, 도 2(D)와의 대응 부분과 동일한 부호를 붙여 나타낸 도 13(E)와 같이, HCl(염산)로 이루어지는 용액이나, 혹은 HCl:H3PO4(인산)가 1:4(내지 1:1 등)의 비율로 함유된 용액을 사용하여, III-V족 화합물 반도체층(7)의 표면으로부터 InP 기판(12)을 선택적으로 제거함으로써, 반도체 기판(30)을 형성할 수 있다. 그 후, 노출된 III-V족 화합물 반도체층(7)에 소스(9) 및 드레인(10)을 형성하는 동시에, Si 기판(2)의 이면에 Al로 이루어지는 Al 게이트 전극(3)을, 저항 가열을 이용해서 증착시킴으로써, 도 12에 도시하는 바와 같은 MISFET(1)를 제조할 수 있다.
다음으로, 실온시의 상기 MISFET(31)의 실효 전자 이동도와 실효 전계의 관계에 대해서 조사한 바, 도 14에 도시하는 바와 같은 결과가 얻어졌다. 또한, 여기서는, 산화막(6)의 막 두께는 22 nm로 하고, S 처리층(32)을 형성한 것 외에는 도 9에서 사용한 MISFET(1)와 제조 조건을 동일하게 했다. 도 14에서는, S 처리층(32)을 형성한 MISFET(31)를 "w/S"라고 나타내고, S 처리층(32)을 갖지 않는 MISFET(1)를 "w/oS"라고 나타내고, Si nMOSFET(도면에서 "Si 일반")라고 나타냈다.
도 14에 도시한 결과로부터 MISFET(31)는, 실온에서 실효 전계(Eeff)가 0.16 MV/cm일 때, Si nMOSFET에 비해 실효 전자 이동도가 약 2.8배 커짐을 알 수 있고, 또한 MISFET(1)에 비해 실효 전자 이동도가 향상함을 확인할 수 있었다.
다음으로, 상기 MISFET(31)의 실온시의 게이트 전압과 드레인 전류의 관계에 대해서 조사한 바, 도 15에 도시하는 바와 같은 결과가 얻어졌다. 도 15에 도시한 결과로부터 MISFET(31)는, 양호한 트랜지스터의 특성을 실현하고 있음을 확인할 수 있었던 동시에, S 처리층(32)을 형성함으로써, 밴드 프로파일로부터 상정되는 이상 임계값 방향으로의 임계값 시프트를 관찰할 수 있었다. 또한, 이와 같은 도 14 및 도 15의 결과로부터, S 처리층(32)에 의한 표면 전하의 감소 효과가 발생함을 알 수 있었고, 그 결과, 실효 전자 이동도가 향상함을 알았다.
(5-2) 프론트 게이트형의 MISFET
상술한 실시 형태에서는, 도 2(D)에 도시한 반도체 기판(20)으로부터 백 게이트형의 MISFET(1)를 제조했을 경우에 대해서 서술했지만, 본 발명은 이에 한하지 않고, 후술하는 실시 형태도 포함시켜, 당해 반도체 기판(20, 75)으로부터 프론트 게이트형의 MISFET를 제조할 수도 있다. 이하, 상기 프론트 게이트형의 MISFET에 대해서 설명한다.
도 1과의 대응 부분에 동일한 부호를 붙여 나타낸 도 16과 같이, 40은 다른 실시 형태에 의한 프론트 게이트형의 MISFET를 나타내고, III-V족 화합물 반도체층(7)에 예를 들어 Si, S, Se가 도핑되어 도핑층(41)이 형성되고, 그 위에 Ti(티탄)층(42) 및 Au(금)층(43)이 설치되어 소스(44) 및 드레인(45)이 형성되어 있으며, 이들 소스(44) 및 드레인(45) 사이의 영역에 있는 III-V족 화합물 반도체층(7)이 채널층으로 될 수 있다. 또한, 이 실시 형태의 경우, III-V족 화합물 반도체층(7)의 표면을 황화 암모늄 용액에 담가, S(황) 원자를 종단시킨 S 처리층(46)이 형성되어 있다.
또한, III-V족 화합물 반도체층(7)에는, 그 표면의 S 처리층(46) 상에 제2 절연체층으로서의 Al2O3로 이루어지는 산화막(47)이 형성되고, 소스(44) 및 드레인(45) 사이의 채널층이 되는 영역 상에, TaN(질화 탄탈)층(48), Ti층(49) 및 Au층(50)을 포함하는 게이트(51)가 형성되어 있다. 이렇게 하여, MISFET(40)는, 게이트(51)에 게이트 전압이 인가되는 동시에, 소스(44) 및 드레인(45) 사이에 드레인 전압이 인가됨으로써 소스(44)로부터 드레인(45)으로 전류가 흐르도록 구성되어 있다.
실제로, 이러한 MISFET(40)는, 이하의 수순에 의해 제조될 수 있다. 상술한 도 2(A) 내지 (D)에 따라서 반도체 기판(20)을 형성한 후, 도 17(A)에 도시한 바와 같이, 반도체 기판(20)의 III-V족 화합물 반도체층(7)의 표면에 Al2O3을 포함하는 산화막(55)을 형성하고, 당해 산화막(55)의 표면에 레지스트(56)를 도포한다. 이와 관련하여, 이때, 상술한 도 2(A) 내지 (D)에 도시하는 공정에 따라서 제조된 반도체 기판(20) 대신에, 도 13(A) 내지 (E)에 도시하는 공정에 따라서 제조된 반도체 기판(30)을 사용해도 된다.
계속해서, 소정의 마스크를 사용해서 레지스트(56)를 노광함으로써, 소스 형성 예정부 및 드레인 형성 예정부만 레지스트를 제거하도록 패터닝한 후, 도 17(B)에 도시한 바와 같이, 산화막(55)에서의 소스 형성 예정부 및 드레인 형성 예정부 상에 이온 주입 처리를 함으로써, Si, S, Se(이 경우, Si)의 캐리어 불순물을 고농도로 도입하여, III-V족 화합물 반도체층(7)에 소스?드레인 형성부(58)를 형성한다.
계속해서, 도 17(C)에 도시한 바와 같이, 레지스트(56)를 박리하고, 600℃에서 10 초 어닐 처리하여 도핑층(41)을 형성한 후, 도 17(D)에 도시한 바와 같이, 이온 주입 처리에 의해 데미지를 받은 산화막(47)을 박리한다. 계속해서, III-V족 화합물 반도체층(7) 및 도핑층(41)의 표면을 황화 암모늄 용액에 담가, S(황) 원자를 종단시킨 S 처리층(46)을 형성한다. 계속해서, S 처리층(46)의 표면이 Al2O3로 이루어지는 산화막(47)을 형성한 후, 당해 산화막(47)의 표면에 TaN층(48)을 형성하고, 또한 TaN층(48)의 표면에 레지스트(60)를 도포한다.
계속해서, 소정의 마스크를 사용해서 레지스트(60)를 노광함으로써, 소스 및 드레인이 되는 도핑층(41)의 소정 영역만 레지스트를 제거하도록 패터닝한 후, 에칭 처리함으로써, 도 17(F)에 도시한 바와 같이, 레지스트를 제거한 영역의 TaN층(48) 및 산화막(47)을 제거하고, 도 17(F)에 도시한 바와 같이, 레지스트(60)를 박리한다.
마지막으로, 소스 및 드레인을 형성하기 위해, 패터닝한 레지스트를 TaN층(48)의 표면에 형성하고, 당해 레지스트 상에 소스, 드레인 및 게이트가 되는 Ti층(49) 및 Au층(50)을 형성한다. 계속해서, 레지스트를 리프트 오프한 후, 게이트 이외의 노출된 TaN층(48)을 에칭 처리에 의해 제거함으로써 도 16에 도시하는 바와 같은 MISFET(40)를 제조할 수 있다.
그리고, 이와 같이 하여 형성한 프론트 게이트형의 MISFET(40)에 대해서, 캐패시터(게이트-채널간 용량)와 게이트 전압의 관계에 대해 조사한 바, 도 18에 도시하는 바와 같은 결과가 얻어졌다. 이 결과로부터 프론트 게이트형의 MISFET(40)에서도, 양호한 트랜지스터의 특성을 실현하고 있음을 확인할 수 있었다. 또한, 이와 같이 하여 제조한 MISFET(40)에 대해서, 실온시의 드레인 전압과 드레인 전류의 관계를 조사한 바, 도 19에 도시하는 바와 같은 결과가 얻어졌다. 이 결과로부터 드레인 전류 전압의 특성으로서, 양호한 포화 특성과 핀치 오프 특성을 나타내고, 표준적인 드레인 전류 전압 특성을 나타냈다.
다음으로, 상술한 MISFET(40) 이외에, 도 13(E)에 도시하는 반도체 기판(30)을 사용하고, 또한 제조 과정에서 이온 주입 처리를 행하여, III-V족 화합물 반도체층(7)의 채널층의 영역에 Si(도즈량 2×1014cm-2, 가속 전압 30 keV)를 주입한 MISFET(이하, 이온 주입 처리 MISFET라고 함)와, 이들 MISFET(40) 및 이온 주입 처리 MISFET와 달리, Si 기판(2)이나 산화막(6)이 없고, III-V족 화합물 반도체층(7)만을 포함하는 기판을 사용해서 제조한 MISFET(이하, 벌크형 MISFET라고 함)의 3 종류를 준비했다.
그리고, 이들 3 종류의 MISFET(40), 이온 주입 처리 MISFET, 벌크형 MISFET에 대해서, 각각 게이트 전압과 드레인 전류의 관계와, 실효 전자 이동도와 실효 전계의 관계를 조사한 바, 도 20 및 도 21에 도시하는 바와 같은 결과가 얻어졌다. 도 20은, 게이트 전압과 드레인 전류의 관계를 도시하고, 도 21은 실효 전자 이동도와 실효 전계의 관계를 도시하고 있으며, 각각 MISFET(40)를 "i-InGaAs-OI"로 하고, 이온 주입 처리 MISFET를 "p-InGaAs-OI"로 하며, 벌크형 MISFET를 "p-InGaAs bulk"로 해서 나타내고 있다. p-InGaAs는 Zn을 NA=3×1016cm-3 도핑하고 있다.
도 20으로부터 MISFET(40) 및 이온 주입 처리 MISFET는, 벌크형 MISFET와 동일하게 양호한 트랜지스터의 특성을 실현하고 있음을 확인할 수 있었다. 또한, 도 21로부터 MISFET(40) 및 이온 주입 처리 MISFET는, 상술한 실시 형태에 의한 MISFET(1)와 마찬가지로, 높은 실효 전자 이동도를 가짐을 알 수 있다. 또한, 이 프론트 게이트형의 MISFET(40)에서는, 더블 게이트 구조 동작, 즉 백 게이트에 의해 프론트 게이트측의 전류 제어도 실현할 수 있음을 확인할 수 있었다.
이와 관련하여, 상기 프론트 게이트형의 MISFET(40)에서는, 상술한 "(5-1) 황화 암모늄 용액 처리"와 마찬가지로, III-V족 화합물 반도체층(7)의 표면을 황화 암모늄 용액에 담가, S 원자를 종단시킨 S 처리층(32)을 형성한 후에, S 처리층(32)에 산화막(6)을 성막한 반도체 기판(30)을 적용한 경우, III-V족 화합물 반도체층(7)을 극박화시킨 구조로 했을 때에도, III-V족 화합물 반도체층(7) 및 산화막(47)의 경계측(프론트 게이트측)에 III-V족 화합물 반도체층(7) 및 산화막(6)의 경계측(백 게이트측)으로부터의 영향이 억제됨으로써, 그 동작시에 소스(44)로부터 드레인(45)으로 전류가 흐르기 쉬워질 수 있다.
또한, 본 발명에 의한 실시 형태에서는, 일부가 게이트 절연층이 되는 제2 절연체층으로서, Al2O3을 포함하는 산화막(47)을 적용한 경우에 대해서 서술했지만, 본 발명은 이에 한하지 않고, Al2O3, SiO2, AlN, SiN, SiON, Ta2O5, ZrO2, HfO2 중 어느 1종, 혹은 이들을 혼합한 제2 절연체층을 적용해도 좋다. 또한 이들 중의 서로 다른 절연체층을 복수 적층해도 좋다.
(5-3) 다른 실시 형태에 의한 MISFET의 구성
(5-3-1) MISFET의 구성
도 1과의 대응 부분에 동일한 부호를 붙여 나타낸 도 22에서, 70은 다른 실시 형태에 의한 MISFET를 나타내고, Si 기판(2)의 다른 면에 형성한 Al2O3로 이루어지는 산화막(71)과, InGaAs(인듐 갈륨 비소)로 이루어지는 III-V족 화합물 반도체층(7)에 형성한 Al2O3로 이루어지는 산화막(72)을, 대기 중에서 상온에서 접합시켜 형성되어 있는 점에 특징을 갖는다.
또한, 상기 MISFET(70)에서는, 상술한 실시 형태에서, 기판 접합 전에 행했던 접합면에 대한 Ar 빔 조사가 행해지지 않은 점에서도, 상술한 실시 형태와는 상이하다.
즉, 상기 MISFET(70)에서는, 기판측 절연체층으로서의 산화막(71)을 Si 기판(2)에 형성함으로써, Ar 빔 조사에 의한 접합면의 활성화를 행하지 않아도, 산화막(71, 72)끼리를 견고하게 접합할 수 있다. 이에 의해 MISFET(70)에서는, 상술한 실시 형태에서 행해졌던 Ar 빔 조사가 불필요하게 되어, 당해 Ar 빔 조사에 의해 Si 기판(2)에 데미지가 주어지는 것을 방지할 수 있다. 이하, 이러한 MISFET(70)의 제조 방법에 대해서 설명한다.
(5-3-2) MISFET의 제조 방법
도 23(A)에 도시한 바와 같이, InP 기판(12)에 성막한 III-V족 화합물 반도체층(7)의 표면에 대하여, 박막의 성장을 1 원자층 또는 1 분자층씩 행하는 ALD 장치(도시하지 않음)를 사용하여, 소정의 두께(예를 들어 4 내지 44 nm)를 갖는 산화막(Al2O3)(72)을 성막한다.
이와 같은 공정 외에도, 이 실시 형태에서는, 상술한 실시 형태와는 달리, ALD 장치를 사용하여, Si 기판(2)의 표면에도 소정의 두께(예를 들어 4 내지 44 nm)를 갖는 산화막(Al2O3)(71)을 성막한다.
이 경우, ALD 장치는, 예를 들어 200℃, 진공도 10 mbar 이하, 원료로서 TMA(트리메틸 알루미늄 Al(CH3)3), H2O를 사용하여, TMA 공급량 20 내지 100 sccm의 조건하에, 예를 들어, TMA를 0.25초 공급하고, 계속해서 질소 퍼지와 진공 배기 0.5초, H2O의 공급 0.25초, 질소 퍼지와 진공 배기 1초(이들 일련이 1 사이클이 됨)를 행하여, 1 사이클의 성장 속도 0.11 nm로 행한다. 여기서, III-V족 화합물 반도체층(7) 및 Si 기판(2)의 각 표면에 Al2O3로 이루어지는 산화막(71, 72)을 각각 성막한다. 이때, ALD 장치에서는, TMA 공급과 H2O 공급을 1 사이클로 하여 교대로 행해 나가, 최종적으로 H2O 공급에서 종료시킴으로써, III-V족 화합물 반도체층(7) 및 Si 기판(2)에 각각 성막되는 산화막(71, 72)의 각 표면을, OH 종단화시킬 수 있게 이루어져 있다.
계속해서, 도 23(B) 및 (C)에 도시한 바와 같이, Si 기판(2) 상의 산화막(71)과, InP 기판(12)의 III-V족 화합물 반도체층(7) 상의 산화막(72)은, 대기 중에서 상온에 의한 접합을 행하는 직접 기판 접합을 행함으로써 접합된다. 실제로는, Si 기판(2) 상의 산화막(71)과, InP 기판(12)의 III-V족 화합물 반도체층(7) 상의 산화막(72)을 대향시킨다. 그 후, 진공 중에서, 산화막(71, 72)을 밀착시킨 상태에서 열처리를 행함으로써 접합 강도를 높여, 양질의 반도체 기판을 실현할 수 있다.
즉, Si 기판(2) 상의 산화막(71)과, InP 기판(12)의 III-V족 화합물 반도체층(7) 상의 산화막(72)은, ALD 장치에 의해 1 원자층 또는 1 분자층씩 박막의 형성이 이루어져 있어, 도 24(A)에 도시한 바와 같이, 그 표면이 평탄화되어 있을 뿐만 아니라, OH 종단된 친수성 표면으로 되어 있다. 이에 의해, 산화막(71, 72)끼리의 기판 접합에서는, 도 24(B) 및 (C)에 도시한 바와 같이, 열처리함으로써 OH 종단된 친수성 표면에서, 산화막(71, 72)끼리가 탈수 축합에 의해 견고하게 접합되어 일체화할 수 있다. 이리하여, Si 기판(2)에는, 표면에 산화막(71, 72)을 사이에 두고 III-V족 화합물 반도체층(7)이 형성될 수 있다.
계속해서, 상술한 실시 형태와 마찬가지로, HCl(염산)로 이루어지는 용액이나, 혹은 HCl:H3PO4(인산)가 1:4(내지 1:1 등)의 비율로 함유된 용액을 사용하여, 도 23(D)에 도시한 바와 같이, III-V족 화합물 반도체층(7)의 표면으로부터 InP 기판(12)을 선택적으로 제거함으로써, 반도체 기판(75)을 형성할 수 있다. 그 후에는, 상술한 실시 형태와 마찬가지로 하여, 소스(9), 드레인(10) 및 Al 게이트 전극(3)을 형성함으로써, 도 22에 도시하는 바와 같은 MISFET(70)를 제조할 수 있다. 또한, 이 실시 형태에서는, 상술한 "(5-1) 황화 암모늄 용액 처리"를 행해도 좋고, 이 경우, 상술한 실시 형태와 마찬가지로, S 처리층에 의한 표면 전하(표면 다이폴 산란)의 감소 효과가 발생하여, 실효 전자 이동도를 향상시킬 수 있다.
(5-3-3) 동작 및 효과
이상의 구성에서, 상기 MISFET(70)에서는, III-V족 화합물 반도체층(7)의 표면에 산화막(72)을 성막하고, 또한 Si 기판(2)의 표면에도 ALD법에 의해 산화막(71)(기판측 절연체층)을 성막하도록 함으로써, 산화막(71, 72)의 각 표면을 평탄화할 수 있는 동시에, OH 종단화시킬 수 있다. 이에 의해, 상기 MISFET(70)에서는, Ar 빔 조사에 의한 접합면의 활성화를 특별히 행하지 않아도, 산화막(71, 72)의 OH 종단된 친수성 표면에서, 산화막(71, 72)끼리를 견고하게 접합하여 일체화할 수 있다.
또한, 상기 MISFET(70)에서는, Ar 빔 조사가 불필요해지기 때문에, Si 기판(2)의 표면에 대하여 당해 Ar 빔 조사에 의해 주어지는 데미지를 방지할 수 있는 동시에, 백 게이트 동작시킬 때의 절연체층이 되는 산화막(71, 72)(Al2O3) 그 자체에도 Ar 빔 조사에 의해 주어지는 데미지를 방지할 수 있어, 당해 데미지의 영향이 적은만큼 실효 전자 이동도를 향상시킬 수 있다.
또한, 상술한 실시 형태에서는, 산화막(71, 72)으로서 Al2O3를 적용한 경우에 대해서 서술했지만, 본 발명은 이에 한하지 않고, OH 종단 가능한 SiO2나 Ta2O5, ZrO2, HfO2 등 기타 다양한 산화물로 이루어지는 산화막을 적용해도 좋다.
(5-3-4) 다른 실시 형태에 의한 반도체 기판에 대한 각종 검증
다음으로, 다른 실시 형태에 의한 반도체 기판(75)이나 MISFET(70)에 대해서 각종 검증을 행했다. 우선 처음으로, Si 기판(2)을 준비하고, ALD 장치에 의해, 200℃, 진공도 10 mbar 이하, 원료로서 TMA(트리메틸 알루미늄 Al(CH3)3), H2O를 사용하여, TMA 공급량 20 내지 100 sccm의 조건하에, 예를 들어, TMA를 0.25초 공급하고, 계속해서 질소 퍼지와 진공 배기 0.5초, H2O의 공급 0.25초, 질소 퍼지와 진공 배기 1초(이들 일련이 1 사이클이 됨)를 행하고, 1 사이클의 성장 속도 0.11 nm로 해서, H2O 공급에서 종료시켜 표면이 OH 종단화된 Al2O3로 이루어지는 막 두께 5.5 nm의 산화막(71)을 Si 기판(2)에 성막했다. 또한, 상기 산화막(71)에서는, ALD에 있어서 성막 형성될 때, 최종적으로 H2O 공급에서 종료되어 있음으로 인해, 표면이 OH 종단부화되어 있다.
그리고, 상기 산화막(71)에 대해서 원자간력 현미경(AFM)으로 관찰을 행한 바, 도 25에 도시하는 바와 같은 결과가 얻어졌다(ALD 장치에 의한 상기 사이클을 50 사이클 실행). 도 25에 도시한 바와 같이, 산화막(71)은, 접합면이 되는 표면의 요철(마이크로 거칠기)이 지극히 미소하여, 기판 접합에 충분한 평탄성이 얻어졌음을 확인할 수 있었다(표면 거칠기 Rrms=0.187 nm).
계속해서, 산화막(71)을 성막한 Si 기판(2)을 또 하나 제조하고, 이들 2개의 Si 기판(2)의 산화막(71)끼리를 밀착시킴으로써 접합하여, 산화막(71)끼리를 접합시켰다. 이러한 산화막(71)끼리의 기판 접합은, 특별히 가열 처리를 행하지 않고도 상온에서 견고하게 접합시킬 수 있지만, 여기서는, 실온에서의 접합 후에 진공 중에서 열처리를 행함으로써, 접합 강도의 증강을 도모했다.
구체적으로는, 실온에서의 접합 후에 330℃에서 15분의 열처리를 행하고, 그 후, 면도날(블레이드)을 기판 간의 간극에 삽입하여, Si 기판(2)의 접합 강도를 검증하는 블레이드 테스트를 행했다. 도 26은, 2개의 Si 기판(2)의 산화막(71)끼리를 접합하여, 블레이드 테스트를 행한 후의 적외선(IR) 화상을 나타낸다. 도 26으로부터, Si 기판(2)의 벌크 파괴가 야기될 만큼의 강력한 접합을 실현할 수 있었음을 알 수 있다.
계속해서, 이와는 별도로, InP 기판(12)의 표면에 In0 .53Ga0 .47As로 이루어지는 InGaAs막(III-V족 화합물 반도체층(7))을 성막한 후, 상술한 "(5-1) 황화 암모늄 용액 처리"에 따라서, 상기 III-V족 화합물 반도체층(7)의 표면을 황화 암모늄 용액에 침지함으로써 S 처리층을 형성했다. 계속해서, ALD 장치에 의해, 200℃, 진공도 10 mbar 이하, 원료인 TMA 20 내지 100 sccm을 0.25초 공급하고, 계속해서 질소 퍼지와 진공 배기 0.5초, H2O의 공급 0.25초, 질소 퍼지와 진공 배기 1초(이들 일련이 1 사이클이 됨)를 행하고, 1 사이클의 성장 속도 0.11 nm로 해서, H2O 공급에서 종료시켜 OH 종단화한 Al2O3로 이루어지는 산화막(72)을, III-V족 화합물 반도체(7)에 성막했다.
계속해서, Si 기판(2)의 산화막(71)과, InP 기판(12)의 III-V족 화합물 반도체층(7) 상의 산화막(72)을 실온에서의 접합 후, HCl의 용액 등으로 InP 기판(12)을 제거해 나가, Si 기판(2) 상에 산화막(71, 72)을 사이에 두고 InGaAs막인 III-V족 화합물 반도체층(7)이 형성된 반도체 기판을 제조했다. 실제로는 InGaAs/InP의 에칭 희생층을 사용함으로써, 10 nm 이하의 극박막 III-V-OI 채널층에서도, 균일한 막 두께를 실현할 수 있다. 계속해서, 반도체 기판의 III-V족 화합물 반도체층(7) 상에 접착 부재를 굳혀, 상기 단면 TEM상을 촬상한 바, 도 27에 도시하는 결과가 얻어졌다. 도 27로부터, 지극히 양호한 III-V MOS 계면과 접합 계면을 실현할 수 있었음을 알 수 있다. 또한, 도 27에서 76의 "접착제"는 TEM 관찰용의 접착 부재에 의한 층을 나타내고, 77의 "3 nm 자연 SiO2"는, Si 기판에 형성된 자연 산화막을 나타낸다. 또한, 도 28은, III-V족 화합물 반도체층(7)이나, 산화막(71, 72)의 성막 조건을 바꾸어서 각 막 두께를 바꾸었을 때의 단면 TEM상을 나타내고, 이 경우에도 지극히 양호한 III-V MOS 계면과 접합 계면을 실현할 수 있었음을 알 수 있다.
(5-3-5) 다른 실시 형태에 의한 MISFET에 대한 각종 검증
다음으로, ALD 장치에 의해, 200℃, 진공도 10 mbar 이하의 조건하에, 원료인 TMA 20 내지 100 sccm을 0.25초 공급하고, 계속해서 질소 퍼지와 진공 배기 0.5초, H2O의 공급 0.25초, 질소 퍼지와 진공 배기 1초(이들 일련이 1 사이클이 됨)를 행하고, 1 사이클의 성장 속도 0.11 nm로 해서, H2O 공급에서 종료시켜 Al2O3로 이루어지고 OH 종단화한 산화막(71)을, Si 기판(2)에 성막했다.
계속해서, 이와는 별도로 준비한 InP 기판(12)의 표면에 InGaAs의 결정을 에피택셜 성장시킴으로써 III-V족 화합물 반도체층(7)을 성막하고, 상기 III-V족 화합물 반도체층(7)의 표면을 황화 암모늄 용액에 침지함으로써 S 처리층을 형성했다. 계속해서, ALD 장치에 의해 상기 성막 조건과 동일한 조건으로, Al2O3로 이루어지고 OH 종단화한 산화막(72)을 III-V족 화합물 반도체층(7)의 표면에 성막했다.
계속해서, 산화막(71, 72)에 대하여 Ar 빔의 조사를 행하지 않고, 산화막(71, 72)끼리를 접합했다. 그리고, 그 후의 InP 기판(12)을 제거하는 공정이나, 소스(9) 및 드레인(10)을 형성하는 공정, Si 기판(2)의 이면에 Al 게이트 전극(3)을 형성하는 공정에 대해서는, 상술한 "(4) 실시예"와 마찬가지의 제조 조건에 따라, 최종적으로 도 22에 도시하는 바와 같은 MISFET를 제조했다.
여기서 MISFET로는, 산화막(71, 72)이 접합해서 형성된 산화막의 막 두께를 11 nm 정도로 하고, III-V족 화합물 반도체층(7)의 막 두께를 각각 100 nm, 50 nm, 20 nm로 한 서로 다른 3 종류의 MISFET를 준비했다. 그리고, 이들 3 종류의 MISFET에 대해서 트랜지스터 동작을 실증했다. 도 29는, 실온시의 이 MISFET의 실효 전자 이동도와 실효 전계의 관계와, III-V족 화합물 반도체층(7)의 막 두께 의존성에 대해서 나타내고 있다. 또한, "Si 일반"은 Si 기판 상에 n채널의 MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor: 금속?산화막?반도체 전계 효과 트랜지스터)를 제작한 Si nMOSFET를 나타내고 있다.
도 29로부터, 이들 MISFET는 모두 높은 이동도를 나타내고 있으며, "Si 일반"에 비해 높은 실효 전자 이동도를 가짐을 알 수 있다. 또한, 최대의 실효 전자 이동도는, 약 4000 cm2/Vs를 나타내며, "Si 일반"에 비해 약 5배 정도 큰 실효 전자 이동도를 실현했다. 도 30에는, 각 MISFET에서의 실효 전자 이동도의 피크 이동도와, III-V족 화합물 반도체층(7)의 막 두께의 관계를 나타낸다.
여기서 비교예가 되는 도 30의 "SiO2"는, Si 기판 상에 열산화에 의해 SiO2로 이루어지는 산화막을 형성하는 동시에, 한쪽의 III-V족 화합물 반도체층(7) 상에 ECR(Electron Cyclotron Resonance) 플라즈마에 의해 SiO2로 이루어지는 산화막이 형성되어, 이들 산화막을 접합함으로써 형성된 MISFET다.
도 30으로부터, Si 기판(2)의 표면에도 ALD법에 의해 산화막(71)을 성막하고, 또한 한쪽의 III-V족 화합물 반도체층(7)의 표면에 S 처리층을 형성한 MISFET에서는, ECR(Electron Cyclotron Resonance) 플라즈마에 의해 산화막을 형성한 MISFET(도 30의 "SiO2")보다 높은 실효 전자 이동도를 실현할 수 있었음을 알 수 있다.
이상에서, 그 밖의 실시 형태의 경우, III-V족 화합물 반도체층(7)의 표면에 S 처리층을 형성하고, 또한 기판 접합 전에 행했던 Ar 빔 조사를 행하지 않음으로써, Si 기판(2)이나 산화막(71, 72), III-V족 화합물 반도체층(7)에 있어서, Ar 빔 조사에 의해 발생할 가능성이 있는 데미지를 없앰으로써 한층 더 실효 전자 이동도를 향상할 수 있음을 확인할 수 있었다.
(5-3-6) 더블 게이트형의 MISFET
다음으로, 상술한 도 23(A) 내지 (D)에 도시한 공정에 따라서 제조한 반도체 기판(75)을 사용하여, 더블 게이트형의 MISFET를 제조했다. 이 경우, 도 16과의 대응 부분에 동일한 부호를 붙여 나타낸 도 31과 같이, 80은 더블 게이트형의 MISFET를 나타내고, 그 제조 과정에서, Si 기판(2)의 다른 면에 형성한 Al2O3로 이루어지는 산화막(71)과, InGaAs(인듐 갈륨 비소)로 이루어지는 III-V족 화합물 반도체층(7)에 형성한 Al2O3로 이루어지는 산화막(72)이, 접합면에 대한 Ar 빔 조사를 행하지 않고, 혹은 Ar 빔 조사를 행하여, 대기 중에서 상온에서 접합하여 형성되어 있다.
또한, 더블 게이트형의 MISFET(80)에는, 니켈로 이루어지는 소스 전극(42) 및 드레인 전극(43)이 도핑층(41) 상에 각각 형성되어 있고, 당해 도핑층(41) 및 소스 전극(42)이 소스(44)로서 설치되고, 도핑층(41) 및 드레인 전극(43)이 드레인(45)으로서 설치되어 있다. 또한, MISFET(80)에는, 소스(44) 및 드레인(45) 사이의 채널층이 되는 III-V족 화합물 반도체층(7)의 영역 상에 산화막(47)을 사이에 두고 니켈로 이루어지는 게이트(51)가 형성되어 있다. MISFET(80)에서는, 상기 게이트(51)와 대향하도록 해서 Si 기판(2)의 일면에 소정 두께의 Al(알루미늄) 전극(81)이 배치되고, 이들 Si 기판(2) 및 Al 전극(81)이 백 바이어스용의 전극이 될 수 있다. 이렇게 하여, MISFET(80)는, 제1 게이트 전극으로서의 게이트(51)에 게이트 전압이 인가되는 동시에, 게이트(51)에 대향한 Al 전극(81)에 백 바이어스가 인가되어 기판 전압이 조정되고, 소스(44) 및 드레인(45) 사이에 드레인 전압이 인가 됨으로써, 소스(44)로부터 드레인(45)으로 전류가 흐르도록 구성되어 있다.
또한, 이 실시 형태의 경우, 상술한 도 23(A) 내지 (D)에 도시한 제조 공정에 따라 반도체 기판(75)이 제조되는데, 그 과정에 있어서, 상술한 "(5-1) 황화 암모늄 용액 처리"와 마찬가지로, III-V족 화합물 반도체층(7)의 일면 및 다른 면에는 황화 암모늄 용액에 의해 S 원자를 종단시킨 S 처리층(46)이 형성되어 있다. 이에 의해, 반도체 기판(75)에서는, III-V족 화합물 반도체층(7)의 일면측의 S 처리층(46)에 산화막(47)이 형성되는 동시에, 당해 III-V족 화합물 반도체층(7)의 다른 면측의 S 처리층(46)에 산화막(72)이 형성된다.
그리고, 이러한 반도체 기판(75)을 사용하여, 상술한 도 17(A) 내지 (D)에 나타낸 제조 공정에 따라 III-V족 화합물 반도체층(7) 상에 도핑층(41)이 형성된다. 계속해서, III-V족 화합물 반도체층(7) 상에 Al2O3로 이루어지는 산화막(47)과, 니켈로 이루어지는 Ni층을 순서대로 형성한 후, 이들 산화막(47) 및 Ni층을 가공하여, 게이트(51), 소스 전극(42) 및 드레인 전극(43)을 형성한다. 또한, 이들 게이트(51), 소스 전극(42) 및 드레인 전극(43)의 형성에 대해서는, 후술하는 도 36 및 도 37을 사용한 제조 방법과 동일하며, 상세에 대해서는 후에 설명한다. 그리고, 마지막으로, Si 기판(2)의 일면에 제2 게이트 전극으로서의 Al 전극(81)을 형성하여, 도 31에 도시하는 MISFET(80)를 제조할 수 있다.
이와 같이 하여 제조한 MISFET(80)에 대해서, 실온시의 드레인 전류와 게이트 전압의 관계를 조사한 바, 도 32 및 도 33에 나타나는 결과가 얻어졌다. 도 32에서는, 백 바이어스용의 전극이 되는 Al 전극(81)에 -2V의 전압을 부여하고, 드레인 전압을 1V 및 0.05V로 했을 때의 드레인 전류와 게이트 전압의 관계를 나타내고 있다. 도 32로부터, 드레인 전류 전압의 특성으로서 양호한 포화 특성을 나타내고, 표준적인 드레인 전류 전압 특성을 나타냄을 확인할 수 있었다.
또한, 도 33에서는, 백 바이어스용의 전극이 되는 Al 전극(81)에 2 내지 -4V의 전압을 부여하고, 드레인 전압을 0.05V로 했을 때의 드레인 전류와 게이트 전압의 관계를 나타내고 있다. 또한, 도 33이나, 상기 도 33의 일부를 확대한 도 34에서는, 좌측에서부터 우측을 향해 아랫쪽으로 경사지는 화살표를 나타내어, 이 화살표와 교차하는 선이, 화살표 상측에서부터 백 바이어스를 2V, 1V, 0V, -1V, -2V, -3V, -4V로 했을 때의 각 측정 결과를 나타내고 있다.
이와 같은 도 33으로부터, Al 전극(81)에 인가하는 백 바이어스를 변화시킴으로써, 핀치 오프 특성을 포함하는 드레인 전류 전압 특성을 변조할 수 있음을 확인할 수 있었다. 이와 같이, MISFET(80)에서는, 백 게이트에 의해 프론트 게이트측의 전류 제어도 실현할 수 있음을 확인할 수 있었다.
(5-4) 다른 실시 형태에 의한 더블 게이트형의 MISFET
(5-4-1) 더블 게이트형의 MISFET의 전체 구성
도 31과의 대응 부분에 동일한 부호를 붙여 나타낸 도 35에서, 90은 더블 게이트형의 MISFET를 나타내고, 상술한 MISFET(80)와는 도핑층(41)이 형성되지 않은 점에서 구성이 상이하며, III-V족 화합물 반도체층(7) 상에 니켈로 이루어지는 소스(92) 및 드레인(93)이 형성되어 있다.
실제로, 상기 MISFET(90)는, 소스 전극으로서의 소스(92) 및 드레인 전극으로서의 드레인(93)의 제조 과정에 있어서, 이온 주입 처리 및 어닐 처리가 행해지지 않았기 때문에, 이온 주입 처리 등을 고려해서 III-V족 화합물 반도체층(7)을 소정 이상의 막 두께로 형성할 필요가 없으므로, 당해 III-V족 화합물 반도체층(7)의 막 두께를 예를 들어 3 nm 내지 9 nm 정도로 형성할 수 있어, 전체적으로 박형화가 도모되었다.
또한, MISFET(90)는, 소스(92) 및 드레인(93) 사이에서의 채널층이 되는 III-V족 화합물 반도체층(7)의 S 처리층(46) 상에 Al2O3로 이루어지는 산화막(47)이 설치되고, 제2 절연체층으로서의 산화막(47) 상에 니켈로 이루어지는 게이트(91)가 설치되어 있다. MISFET(90)는, 제1 게이트 전극으로서의 게이트(91)과 대향해서 배치된 Si 기판(2) 및 Al 전극(81)이 백 바이어스용의 전극이 되고, 게이트(91)에 게이트 전압이 인가되는 동시에, Al 전극(81)에 백 바이어스가 인가되어 기판 전압이 조정되고, 소스(92) 및 드레인(93) 사이에 드레인 전압이 인가됨으로써, 소스(92)로부터 드레인(93)으로 전류가 흐르도록 구성되어 있다.
(5-4-2) 더블 게이트형의 MISFET의 제조 방법
이와 같은 MISFET(90)는 이하와 같이 하여 제조될 수 있다. MISFET(90)의 제조에 사용하는 반도체 기판(75)은, 상술한 도 23(A) 내지 (D)에 도시한 공정에 따라 제조되며, 그 과정에서, 상술한 "(5-1) 황화 암모늄 용액 처리"와 마찬가지로, III-V족 화합물 반도체층(7)의 일면 및 다른 면에 황화 암모늄 용액에 의해 S 원자를 종단시킨 S 처리층(46)이 형성되어 있다.
계속해서, 반도체 기판(75)의 III-V족 화합물 반도체층(7) 상에 레지스트를 도포하고, 소정의 마스크를 사용해서 당해 레지스트를 노광함으로써 레지스트를 패터닝하고, H3PO4:H2O2:H2O가 1:1:7의 비율로 이루어지는 용액(기타, H3PO4:H2O2:H2O, H2SO4:H2O2:H2O로 이루어지는 용액 등)을 사용하여, III-V족 화합물 반도체층을 에칭 하고, 도 36(A)에 도시한 바와 같이, 소정 형상의 III-V족 화합물 반도체층(7)을 구비한 반도체 기판(75)을 제작한다. 또한, 산화막(71, 72)에 대해서는, 도면에서 BOX(96)으로 한다.
계속해서, 도 36(B)에 도시한 바와 같이, 소정 형상의 III-V족 화합물 반도체층(7) 상에 ALD 장치가 의해 Al2O3로 이루어지는 산화막(47)을 형성한 후, 도 36(C)에 도시한 바와 같이, 당해 산화막(47) 상에 니켈로 이루어지는 Ni층(95)을 EB 증착 등에 의해 형성한다. 계속해서, 도 37(A)에 도시한 바와 같이, 리프트 오프 공정에 의해, (혹은 리소그래피와 에칭에 의한 공정이라도 좋다), Ni층(95)을 소정 형상으로 가공해서 산화막(47) 상에 게이트(91)를 형성한 후, 도 37(B)에 도시한 바와 같이, 게이트(91) 주변의 산화막(47)을 남기고, 그 이외의 산화막(47)을 제거함으로써 III-V족 화합물 반도체층(7)을 외부에 노출시킨다.
계속해서, 도 37(C)에 도시한 바와 같이, 게이트(91)가 형성된 산화막(47)을 사이에 두고 III-V족 화합물 반도체층(7) 상에, 리프트 오프 공정에 의해, (혹은 리소그래피와 에칭에 의한 공정이라도 좋다), 니켈로 이루어지는 소스(92) 및 드레인(93)을 형성한다. 이렇게 소스(92) 및 드레인(93)의 제조 공정에서는, 이온 주입 처리 및 어닐 처리를 행하지 않고 소스(92) 및 드레인(93)이 형성되어 있기 때문에, 이온 주입 처리 등을 고려해서 III-V족 화합물 반도체층(7)을 소정 이상의 막 두께까지 형성해서 둘 필요가 없으므로, 당해 III-V족 화합물 반도체층(7)의 박막화를 도모할 수 있다. 그리고, 마지막으로 Si 기판(2)의 일면에 Al 전극(81)이 형성됨으로써, 도 35에 도시하는 MISFET(90)를 제조할 수 있다.
(5-4-3) 검증 결과
다음으로, 이와 같이 하여 제조한 더블 게이트형의 MISFET(90)에 대해서 각종 검증을 행했다. 여기서는, 상술한 제조 방법에 따라 더블 게이트형의 MISFET(90)를 제조한 바, 도 38(A)에 도시한 바와 같이, III-V족 화합물 반도체층(7)의 막 두께가 약 9 nm인 MISFET(90)와, 도 38(B)에 도시한 바와 같이, III-V족 화합물 반도체층(7)의 막 두께가 약 3.5 nm인 MISFET(90)를 제조할 수 있었다. 또한, 도 38(A) 및 (B)에서는, 제조 과정시에, Si 기판(2)이 자연 산화하여 SiO2층(97)이 형성되어 있다. 상기 SiO2층(97)에 대해서는, 상술한 도 2(B)에서도 Si 기판(2)에 형성되어 있어도 좋고, 예를 들어 불산에 의해 제거해도 좋다.
계속해서, 이들 MISFET(90)에 대해서, 게이트(91)에 전압을 부여하여 프론트 게이트 동작시켰을 때의 실온시의 드레인 전압과 드레인 전류의 관계를 조사했다. 그 결과, 도 39(A) 및 (B)에 도시하는 바와 같은 결과가 얻어졌다. 이 결과로부터 드레인 전류 전압의 특성으로서, 양호한 포화 특성과 핀치 오프 특성을 나타내며, 표준적인 드레인 전류 전압 특성을 나타냈다.
다음으로, III-V족 화합물 반도체층(7)의 막 두께를 약 9 nm로 한 MISFET(90)에 대해서, 캐리어 밀도(ND)를 1×1017 cm-3, 1×1018 cm-3, 1×1019 cm-3로 하여, 게이트(91)에 전압을 부여하여 프론트 게이트 동작시켰을 때의 실온시의 게이트 전압과 드레인 전류의 관계를 조사했다. 그 결과, 도 40(A), (B) 및 (C)와 같은 결과가 얻어졌다. 이와 관련하여, 여기서는, 캐리어 밀도(ND)는, III-V족 화합물 반도체층(7)의 형성시에 Si를 도핑해서 조정했다. n형 InGaAs층의 제작에는 Si 외에 S 등을 도핑해도 좋다.
또한, 상술한 바와 마찬가지로, LG는 소스(92) 및 드레인(93) 사이의 III-V족 화합물 반도체층(7)(InGaAs막)의 채널 길이를 나타내고, W는 채널층의 폭을 나타낸다. 또한, IS는 소스 전류를 나타내고, 게이트 전압과 소스 전류의 관계에 대해서도, 게이트 전압과 드레인 전류의 관계와 거의 동일한 결과가 얻어졌기 때문에, 설명의 편의상, 어느 도면에서든 이하 드레인 전류에 착안해서 검증한다.
여기서, 도 40(A)에 도시한 바와 같이, 캐리어 밀도(ND)가 1×1017 cm-3일 때에는, 동작시와 동작 정지시의 전류 온 오프비(Ion/Ioff)가 105, 경사값(S)이 380 mV/decade임을 확인할 수 있었다. 또한, 도 40(B)에 도시한 바와 같이, 캐리어 밀도(ND)가 1×1018 cm-3일 때에는, 전류 온 오프비(Ion/Ioff)가 103, 경사값(S)이 430 mV/decade임을 확인할 수 있었다. 또한, 도 40(C)에 도시한 바와 같이, 캐리어 밀도(ND)가 1×1019 cm-3일 때에는, 전류 온 오프비(Ion/Ioff)가 103, 경사값(S)이 700 mV/decade임을 확인할 수 있었다. 이들 결과로부터, III-V족 화합물 반도체층(7)의 막 두께를 약 9 nm로 한 MISFET(90)에 대해서, 충분히 양호한 MOS 특성을 실현할 수 있음을 확인할 수 있었다.
도 41은, III-V족 화합물 반도체층(7)의 막 두께를 약 9 nm, 캐리어 밀도(ND)를 1×1017 cm-3로 한 MISFET(90)에 대해서, 백 바이어스용의 전극이 되는 Al 전극(81)에 -2 내지 2V의 전압을 부여하고, 드레인 전압을 1V로 했을 때의 드레인 전류와 게이트 전압의 관계를 나타내고 있다. 또한, 도 41에서는, 좌측에서부터 우측을 향해 아랫쪽으로 경사지는 화살표를 나타내어, 이 화살표와 교차하는 선이, 화살표 상측에서부터 백 바이어스를 -2V, -1.5V, -1V, -0.5V, 0V, 0.5V, 1V, 1.5V, 2V로 했을 때의 각 측정 결과를 나타내고 있다.
도 41로부터, Al 전극(81)에 인가하는 백 바이어스를 변화시킴으로써, 핀치 오프 특성을 포함하는 드레인 전류 전압 특성을 변조할 수 있음을 확인할 수 있었다. 이와 같이, MISFET(90)에서도, 백 게이트에 의해 프론트 게이트측의 전류 제어도 실현할 수 있음을 확인할 수 있었다.
또한, III-V족 화합물 반도체층(7)의 막 두께를 약 9 nm, 캐리어 밀도(ND)를 1×1019 cm-3로 한 MISFET(90)에 대해서, 더블 게이트 동작시의 게이트 전압과 드레인 전류의 관계를 조사한 바, 도 42(A)에 도시하는 바와 같은 결과가 얻어졌다. 도 42(A)로부터, 캐리어 밀도(ND)가 1×1019 cm-3인 경우에도, 전류 온 오프비(Ion/Ioff)가 107이라는 높은 값이 얻어지고, 또한 경사값(S)이 220 mV/decade라는 낮은 값이 얻어짐을 확인했다. 이로부터, 더블 게이트 동작시의 MISFET(90)에서는 전류 온 오프비(Ion/Ioff)와 경사값(S)이 현저하게 개선됨을 확인할 수 있었다.
또한, III-V족 화합물 반도체층(7)의 막 두께를 약 3.5 nm, 캐리어 밀도(ND)를 1×1017 cm-3로 한 MISFET(90)에 대해서, 더블 게이트 동작시의 게이트 전압과 드레인 전류의 관계를 조사한 바, 도 42(B)에 도시하는 바와 같은 결과가 얻어졌다. 도 42(B)로부터, 캐리어 밀도(ND)가 1×1019cm-3인 경우에도, 전류 온 오프비(Ion/Ioff)가 107이라는 높은 값이 얻어지고, 또한 경사값(S)이 150 mV/decade라는 낮은 값이 얻어짐을 확인했다. 이로부터, 더블 게이트 동작시의 MISFET(90)에서는 전류 온 오프비(Ion/Ioff)와 경사값(S)이 현저하게 개선됨을 확인할 수 있었다.
도 43(A) 및 (B)는, III-V족 화합물 반도체층(7)의 막 두께를 약 9 nm로 한 MISFET(90)에 대해서, 프론트 게이트 동작, 백 게이트 동작 및 더블 게이트 동작에서의 전류 온 오프비(Ion/Ioff) 및 경사값(S)에 대해서, 캐리어 밀도(ND)에 대한 의존성에 대해 정리했다.
전류 온 오프비(Ion/Ioff) 및 경사값(S)은, 더블 게이트 동작일 때가 가장 캐리어 밀도(ND)에 대한 의존성이 작음을 알 수 있다. 이것은, 소스 및 드레인 저항을 내리기 위해 높은 캐리어 밀도(ND)로 한 경우에도, 더블 게이트 동작이 우수한 전류 온 오프비(Ion/Ioff) 및 경사값(S)을 부여함을 시사하고 있다.
다음으로, III-V족 화합물 반도체층(7)의 막 두께를 약 9 nm, 캐리어 밀도(ND)를 1×1019 cm-3로 한 MISFET(90)에 대해, 프론트 게이트 동작 및 백 게이트 동작에 있어서 MOS 계면의 실효 전자 이동도(μeff)와 실효 전계(Eeff)의 관계를 조사한 바, 도 44(A)에 도시하는 바와 같은 결과가 얻어졌다. 이 결과로부터, 백 게이트 MOS 계면에서의 높은 실효 전자 이동도(μeff)를 확인할 수 있으며, 이로부터 백 게이트 MOS 계면의 품질(평탄도)이, 프론트 게이트 MOS 계면의 품질(평탄도)보다 좋음을 확인할 수 있었다.
다음으로, III-V족 화합물 반도체층(7)의 막 두께를 약 9 nm로 한 MISFET(90)에 대해서, 캐리어 밀도(ND)를 1×1017 cm-3, 1×1018 cm-3, 1×1019 cm-3로 하고, 백 게이트 MOS 계면에서의 실효 전자 이동도(μeff)와 실효 전계(Eeff)의 관계를 조사한 바, 도 44(B)와 같은 결과가 얻어졌다. 도 44(B)에서는, 최대의 실효 전자 이동도(μeff)의 값(400 cm2/Vs)이, 벌크의 전자 이동도보다 각별히 낮은 점에서, 다른 산란의 메커니즘이 존재함을 시사하고 있다. 다음으로, 실효 전자 이동도(μeff) 저하의 원인을 고찰하기 위해, 백 게이트 동작에서의 실효 전자 이동도(μeff)와, III-V족 화합물 반도체층(7)의 막 두께(dInGaAs)의 관계를 조사한 바, 도 45에 도시하는 바와 같은 결과가 얻어졌다. 이 결과로부터, III-V족 화합물 반도체층(7)의 막 두께(dInGaAs)가 20 nm 이하로 된 경우에, 실효 전자 이동도(μeff)가 현저하게 감소함을 확인할 수 있었다. 20 nm 이하의 막 두께에서는, 캐리어 전자가 채널층의 전체 영역에 퍼져 있어, 채널층의 MOS 계면에 존재하는 표면 거칠기 및 표면 포텐셜 흔들림의 영향을 받기 쉬워지는 것으로 생각할 수 있다. 또한 이때의 임계값 전압으로부터 채널층의 전체 영역이 공핍화되어 있는 것으로 생각된다.
여기서, 도 46은, III-V족 화합물 반도체층(7)의 막 두께(dInGaAs)로부터 이론적으로 산출된 채널층의 막 두께(Tch)와, 상기 III-V족 화합물 반도체층(7)의 막 두께(dInGaAs)의 관계와, III-V족 화합물 반도체층(7)의 막 두께(dInGaAs)와 캐리어면 밀도(NS)(cm-2)의 관계에 대해 나타내고 있다. 이 결과로부터, III-V족 화합물 반도체층(7)의 막 두께(dInGaAs)가 20 nm 이하까지는, 이론적으로 산출된 채널층의 막 두께(Tch)와 거의 일치하고 있음을 확인할 수 있었다. III-V족 화합물 반도체층(7)의 막 두께(dInGaAs)가 두꺼운 경우, 채널층 내의 전자 분포는, 프론트 게이트 및 백 게이트의 전위 및 채널 내의 캐리어(및 도핑 불순물)의 분포에 의해 결정되는데, 채널 내에서의 전자의 유효 질량 및 채널층 유전율로 결정되는 파동 함수의 확산 정도 혹은 그보다 dInGaAs가 얇은 경우, 전자의 파동 함수의 확산은 채널인 III-V족 화합물 반도체층(7)의 막 두께(dInGaAs)에 의해 결정되게 된다. 이 경우, 전자 파동 함수의 끝자락 부분은 채널 양측의 MOS 계면에 접촉하여, 계면의 영향을 받기 쉬워지는 한편, 채널층에서의 캐리어(전자) 분포는, 채널층의 대략 중앙 부근에서 최대가 된다.
즉, 채널층에서 가장 캐리어(전자)가 모이는 개소가 채널층의 막 두께 1/2의 부분인 것으로 생각되고 있다. 따라서, 이 결과로부터, III-V족 화합물 반도체층(7)의 막 두께(dInGaAs)가 20 nm 이하일 때, 당해 막 두께(dInGaAs)의 1/2의 값이, 이론값인 막 두께(Tch)와 거의 일치하고 있기 때문에, 막 두께(dInGaAs)가 20 nm 이하에서는, 캐리어가 채널층 표면에 도달해서 표면 거칠기 및 표면 포텐셜 흔들림의 영향을 받기 쉬워진다.
(5-5) p채널의 MISFET
(5-5-1) 백 게이트형의 MISFET
도 47에서, 100은 p채널의 백 게이트형의 MISFET를 나타내고, 예를 들어 상술한 도 23(A) 내지 (D)에 도시한 공정에 따라 제조된 반도체 기판(75)의 III-V족 화합물 반도체층(7) 상에 Au-Zn 합금을 포함하는 소스(102) 및 드레인(103)이 형성되고, 이들 소스(102) 및 드레인(103) 사이의 영역에 있는 III-V족 화합물 반도체층(7)이 채널층으로 될 수 있다.
상기 MISFET(100)의 제조에 사용하는 반도체 기판(75)은, Si 기판(2)과, Al2O3로 이루어지는 소정 두께의 산화막(도면에서 "BOX"로 표기)(6)과, III-V족 화합물 반도체층(7)이 Si 기판(2)측으로부터 이 순서대로 위치하고, Si 기판(2)의 일면에 소정 두께의 Al 전극(81)이 배치되어 있다. 이와 관련하여, 상기 MISFET(100)는, 그 제조 과정에 있어서, 상술한 "(5-1) 황화 암모늄 용액 처리"와 마찬가지로, 산화막(6)과 접하고 있는 III-V족 화합물 반도체층(7)의 표면에, 황화 암모늄 용액에 의해 S 원자를 종단시킨 S 처리층(46)이 형성되어 있다.
이와 같은 MISFET(100)는 다음과 같이 해서 제조될 수 있다. 우선, 산화막(6)과 접하고 있는 III-V족 화합물 반도체층(7)의 표면에 S 처리층(46)이 형성된 반도체 기판(75)을 준비하고, 이 반도체 기판(75)의 III-V족 화합물 반도체층(7) 상에 예를 들어 저항 가열 방식의 증착 장치를 사용하여, 저온(약 24℃)에서 Au-Zn 합금(95-5 중량%)을 포함하는 Au-Zn 합금층(도시하지 않음)을 형성한다.
계속해서, Au-Zn 합금층 상에 레지스트를 도포하고, 소정의 마스크를 사용해서 당해 레지스트를 노광하여 패터닝한 후, 소스 형성부 및 드레인 형성부 이외의 Au-Zn 합금층을 레지스트와 함께 리프트 오프하여, III-V족 화합물 반도체층(7) 상에 소스(102) 및 드레인(103)을 형성한다. 이와 관련하여, 소스 전극으로서의 소스(102) 및 드레인 전극으로서의 드레인(103)의 형성은, 통상의 에칭 백 공정이어도 좋고, 또한 그 밖의 다양한 증착 방법을 사용해도 좋다. 마지막으로 Si 기판(2)의 일면에 게이트 전극으로서의 Al 전극(81)이 형성됨으로써 MISFET(100)를 제조할 수 있다.
(5-5-2) 검증 결과
다음으로, 이와 같이 하여 제조한 p채널의 백 게이트형의 MISFET(100)에 대해 각종 검증을 행했다. 여기서는, 상술한 제조 방법에 따라, III-V족 화합물 반도체층(7)의 막 두께(dInGaAs)가 약 10 nm, 캐리어 밀도(NA)가 1×1019 cm-3인 백 게이트형의 MISFET(100)를 제조했다. 또한, 캐리어 밀도(NA)는, III-V족 화합물 반도체층(7)의 형성시에 Zn을 도핑해서 조정했다.
그리고, 상기 MISFET(100)에 대해, Al 전극(81)에 -1 내지 -4V의 전압을 부여했을 때의 실온시의 드레인 전압과 드레인 전류의 관계를 조사했다. 그 결과, 도 48(A)에 도시하는 바와 같은 결과가 얻어졌다. 이 결과로부터 드레인 전류 전압의 특성으로서 양호한 포화 특성과 핀치 오프 특성을 나타내며, 표준적인 드레인 전류 전압 특성을 나타냈다. 또한, 도 48(A)는, 위에서 아래를 향하는 화살표를 나타내어, 이 화살표와 교차하는 선이, 화살표 상측에서부터 순서대로 백 바이어스를 -1V, -1.5V, -2V, -2.5V, -3V, -3.5V, -4V로 했을 때의 각 측정 결과를 나타내고 있다.
또한, 상기 MISFET(100)에 대한 실온시의 게이트 전압과 드레인 전류의 관계에 대해서도 조사한 바, 도 48(B)에 도시하는 바와 같은 결과가 얻어졌다. 도 48(B)로부터, 동작시와 동작 정지시의 전류 온 오프비(Ion/Ioff)가 102인 것을 확인할 수 있으며, 양호한 트랜지스터의 특성을 실현하고 있음을 확인할 수 있었다.
다음으로, 상술한 제조 방법에 따라, III-V족 화합물 반도체층(7)의 막 두께(dInGaAs)가 약 50 nm, 캐리어 밀도(NA)가 3×1016 cm-3인 백 게이트형의 MISFET(100)를 제조했다. 그리고, 상기 MISFET(100)에 대해, Al 전극(81)에 -1 내지 -4V의 전압을 부여했을 때의 실온시의 드레인 전압과 드레인 전류의 관계를 조사했다. 그 결과, 도 49(A)에 도시하는 바와 같은 결과가 얻어졌다. 이 결과로부터 드레인 전류 전압의 특성으로서 양호한 포화 특성과 핀치 오프 특성을 나타내며, 표준적인 드레인 전류 전압 특성을 나타냈다. 또한, 도 49(A)도, 화살표와 교차하는 선이, 화살표 상측에서부터 순서대로 백 바이어스를 -1V, -1.5V, -2V, -2.5V, -3V, -3.5V, -4V로 했을 때의 각 측정 결과를 나타내고 있다.
다음으로, 상기 MISFET(100)에 대해, 실온시의 게이트 전압과 드레인 전류의 관계에 대해서도 조사한 바, 도 49(B)에 도시하는 바와 같은 결과가 얻어졌다. 도 49(B)로부터, 동작시와 동작 정지시의 전류 온 오프비(Ion/Ioff)가 101임을 확인할 수 있으며, 양호한 트랜지스터의 특성을 실현하고 있음을 확인할 수 있었다.
다음으로, 상술한 제조 방법에 따라, III-V족 화합물 반도체층(7)의 막 두께(dInGaAs)가 약 100 nm, 캐리어 밀도(NA)가 1×1016 cm-3인 백 게이트형의 MISFET(100)를 제조했다. 그리고, 상기 MISFET(100)에 대해, Al 전극(81)에 -1 내지 -4V의 전압을 부여했을 때의 실온시의 드레인 전압과 드레인 전류의 관계를 조사했다. 그 결과, 도 50(A)에 도시하는 바와 같은 결과가 얻어졌다. 이 결과로부터 드레인 전류 전압의 특성으로서 양호한 포화 특성과 핀치 오프 특성을 나타내며, 표준적인 드레인 전류 전압 특성을 나타냈다. 또한, 도 50(A)도, 화살표와 교차하는 선이, 화살표 상측에서부터 순서대로 백 바이어스를 -1V, -1.5V, -2V, -2.5V, -3V, -3.5V, -4V로 했을 때의 각 측정 결과를 나타내고 있다.
다음으로, 상기 MISFET(100)에 대한 실온시의 게이트 전압과 드레인 전류의 관계에 대해서도 조사한 바, 도 50(B)에 도시하는 바와 같은 결과가 얻어졌다. 도 50(B)로부터, 동작시와 동작 정지시의 전류 온 오프비(Ion/Ioff)가 101임을 확인할 수 있으며, 양호한 트랜지스터의 특성을 실현하고 있음을 확인할 수 있었다.
(5-5-3) 다른 실시 형태에 의한 p채널의 MISFET
도 47과 대응하는 부분에 동일한 부호를 붙인 도 51에서, 110은 p채널의 MISFET를 나타내고, 상술한 MISFET(100)와는 InP층(111) 및 InGaAs층(112)이 MISFET(100)의 III-V족 화합물 반도체층(7) 상에 설치되어 있는 점에서 상이하며, 이들 InP층(111) 및 InGaAs층(112)에 의해 III-V족 화합물 반도체층(7)을 덮어, III-V족 화합물 반도체층(7)의 산화를 방지함으로써, III-V족 화합물 반도체층(7)의 표면에서 캐리어의 산란을 억제할 수 있다.
이와 같은 MISFET(110)에 대해서도 각종 검증을 행했다. 여기서는, III-V족 화합물 반도체층(7)의 막 두께(dInGaAs)가 약 50 nm, 캐리어 밀도(NA)가 3×1016 cm-3인 MISFET(110)를 제조하고, 상기 MISFET(110)에 대해, 상술한 바와 마찬가지로, Al 전극(81)에 대하여 -1 내지 -4V의 전압을 부여했을 때의 실온시의 드레인 전압과 드레인 전류의 관계를 조사했다. 그 결과, 도 52(A)에 도시하는 바와 같은 결과가 얻어졌다. 이 결과로부터 드레인 전류 전압의 특성으로서 양호한 포화 특성과 핀치 오프 특성을 나타내며, 표준적인 드레인 전류 전압 특성을 나타냈다. 또한, 도 52(A)도, 화살표와 교차하는 선이, 화살표 상측에서부터 순서대로 백 바이어스를 -1V, -1.5V, -2V, -2.5V, -3V, -3.5V, -4V로 했을 때의 각 측정 결과를 나타내고 있다.
또한, 상기 MISFET(110)에 대해, 실온시의 게이트 전압과 드레인 전류의 관계에 대해서도 조사한 바, 도 52(B)에 도시하는 바와 같은 결과가 얻어졌으며, 이 결과로부터, 동작시와 동작 정지시의 전류 온 오프비(Ion/Ioff)가 101임을 확인할 수 있으며, 양호한 트랜지스터의 특성을 실현하고 있음을 확인할 수 있었다.
또한, III-V족 화합물 반도체층(7)의 막 두께(dInGaAs)가 약 10 nm, 캐리어 밀도(NA)가 1×1019 cm-3인 MISFET(110)를 제조하고, 상술한 바와 마찬가지로, 실온시의 드레인 전압과 드레인 전류의 관계를 조사한 결과, 도 53(A)에 도시한 바와 같이, 양호한 포화 특성과 핀치 오프 특성을 나타내며, 표준적인 드레인 전류 전압 특성을 나타냄을 확인할 수 있었다. 또한, 도 53(A)도, 화살표와 교차하는 선이, 화살표 상측에서부터 순서대로 백 바이어스를 -1V, -1.5V, -2V, -2.5V, -3V, -3.5V, -4V로 했을 때의 각 측정 결과를 나타내고 있다.
다음으로, 상기 MISFET(110)에 대해, 실온시의 게이트 전압과 드레인 전류의 관계를 조사한 바, 도 53(B)에 도시한 바와 같이, 동작시와 동작 정지시의 전류 온 오프비(Ion/Ioff)가 102임을 확인할 수 있으며, 양호한 트랜지스터의 특성을 실현하고 있음을 확인할 수 있었다.
이와 같이 하여, III-V족 화합물 반도체층(7)으로서 InGaAs를 사용하여, 상술한 n채널의 MISFET와 동일한 반도체 기판(75)으로부터, 소스?드레인 전극 재료 이외에, 마찬가지의 공정을 사용하여 p채널의 MISFET를 형성할 수 있었다. 이로부터, 동일 기판 상에 n채널의 MISFET 및 p채널의 MISFET를 동시에 형성할 수 있으며, 또한 이들 n채널의 MISFET 및 p채널의 MISFET를 접속하여, 상보형 회로를 형성하는 것이 가능하다.
(5-6) 반도체 기판에서의 산화막
다음으로, 반도체 기판을 제조할 때에, 접합에 사용하는 절연체층으로서 HfO2에 의해 형성된 산화막이, 어느 정도 접합 강도가 있는지에 대해 검증을 행했다. 이 경우, ALD 장치(도시하지 않음)를 사용하여, 도 55에 도시한 바와 같이, Si 기판(121, 123)의 대향시키는 표면에 각각 두께 2 내지 3 nm 정도의 산화막(HfO2)을 성막하여, 제1 시료 기판(125a)과 제2 시료 기판(125b)을 제작했다. 구체적으로는, ALD 장치에 의해, 350℃, 진공도 10mbar 이하의 조건하에, 원료인 비스(메틸시클로펜타디에닐)메톡시메틸하프늄(Bis(methylcyclopentadienyl) methyoxy methyl hafnium) HF CMMM Hf(Me)(MeO)(MeCp)2를 원료 온도 85℃로, 공급량을 20 내지 100 sccm으로 1초 공급하고, 계속해서 질소 퍼지와 진공 배기 퍼지 1초, H2O의 공급 0.325초, 질소 퍼지와 진공 배기 퍼지 0.5초(이들 일련이 1 사이클이 됨)를 30 사이클 행하여, HfO2로 이루어지는 산화막(122, 124)을 Si 기판(121, 123)에 각각 성막했다.
계속해서, 초음파 세정기(EVG사 EVG301)로, 산화막(122, 124)의 표면을 세정한 후, 상온에서 Si 기판(121)의 산화막(122)과 Si 기판(123)의 산화막(124)을 밀착시킴으로써, 제1 시료 기판(125a) 및 제2 시료 기판(125b)을 접합하여, HfO2로 이루어지는 산화막(122, 124)이 접합된 시료 기판(120)을 제작했다.
그리고, 이렇게 제작한 시료 기판(120)에 대해 적외선 카메라를 사용해서 산화막(122, 124) 사이에 대해 관찰한 바, 도 55(A)에 도시하는 바와 같은 결과가 얻어졌다. 이 결과로부터, 시료 기판(120)에 있어서, HfO2로 이루어지는 산화막(122, 124) 사이에는 기포가 존재하지 않고, 서로 밀착되어 접합하고 있음을 확인할 수 있었다. 이로부터, 예를 들어, 상술한 반도체 기판(20, 30, 75)의 Al2O3로 이루어지는 산화막(6, 71, 72) 대신에, HfO2로 이루어지는 산화막을 사용해도 반도체 기판을 제작할 수 있음을 알 수 있다.
또한, 이와는 별도로, 도 54(B)에 도시한 바와 같이, 2개의 Si 기판(121, 123)을 준비하여, 각 Si 기판(121, 123) 상에 각각 HfO2로 이루어지는 산화막(122, 124)을 형성한 후, 상기 HfO2로 이루어지는 산화막(122, 124) 상에 ALD 장치에 의해 Al2O3로 이루어지는 산화막(131, 132)을 더 형성하여, 제1 시료 기판(135a)과 제2 시료 기판(135b)을 제작했다. 그리고, 제1 시료 기판(135a)의 Al2O3로 이루어지는 산화막(131)과, 제2 시료 기판(135b)의 Al2O3로 이루어지는 산화막(132)끼리를 밀착 시킴으로써 접합하고, 그 접합 상태를 적외선 카메라로 관찰했다. 그 결과, 도 55(B)에 도시하는 바와 같은 결과가 얻어졌다. 이 결과로부터, 시료 기판(130)에 있어서, Al2O3로 이루어지는 산화막(131, 132) 사이에는, 기포가 존재하지 않고, 서로 밀착되어 접합하고 있음을 확인할 수 있었다. 이에 의해, HfO2로 이루어지는 산화막(122, 124)을 적층해도, Al2O3로 이루어지는 산화막(131, 132)에 의해 제1 시료 기판(135a)과 제2 시료 기판(135b)을 접합할 수 있음을 알 수 있다.
1 : MISFET(전계 효과 트랜지스터)
2 : Si 기판(기판)
6 : 산화막(절연체층)
7 : III-V족 화합물 반도체층(반도체층)
9 : 소스
10 : 드레인
12 : InP 기판(반도체층 형성 기판)
20 : 반도체 기판
47 : 산화막(제2 절연체층)
71 : 산화막(기판측 절연체층)

Claims (18)

  1. 기판과 절연체층과 반도체층이 상기 기판측으로부터 이 순서대로 위치하고,
    상기 기판과 상기 절연체층이 접하고, 상기 절연체층과 상기 반도체층이 접하고,
    상기 절연체층이 어모퍼스(amorphous) 형상 금속 산화물 또는 어모퍼스 형상 금속 질화물을 포함하고,
    상기 반도체층이 결정 성장에 의해 형성된 반도체 기판.
  2. 제1항에 있어서, 상기 절연체층이 Al2O3, AlN, Ta2O5, ZrO2, HfO2 중 적어도 1종을 포함하는 반도체 기판.
  3. 제1항 또는 제2항에 있어서, 상기 반도체층이 III-V족 화합물 반도체층인 반도체 기판.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 절연체층과 상기 반도체층이 접하는 면에서의 상기 반도체층이, 황 원자로 종단되어 있는 반도체 기판.
  5. 제1항 내지 제4항 중 어느 한 항의 반도체 기판의 상기 반도체층에, 전기적으로 접속된 소스 전극 및 드레인 전극을 구비하는 전계 효과 트랜지스터.
  6. 제5항에 있어서, 상기 기판에 게이트 전극을 구비하고, 상기 절연체층의 일부를 게이트 절연층으로 한 전계 효과 트랜지스터.
  7. 제5항에 있어서, 상기 반도체층과 상기 절연체층이 접하는 면과 대향하는 상기 반도체층의 다른 면에, 제2 절연체층을 사이에 두고 게이트 전극을 구비하고, 상기 제2 절연체층의 일부를 게이트 절연막으로 한 전계 효과 트랜지스터.
  8. 제5항에 있어서, 상기 기판에 구비된 제1 게이트 전극과, 상기 반도체층과 상기 절연체층이 접하는 면과 대향하는 상기 반도체층의 다른 면에, 제2 절연체층을 사이에 두고 구비된 제2 게이트 전극을 구비하고,
    상기 절연체층 및 또는 상기 제2 절연체층의 일부를 게이트 절연막으로 한 전계 효과 트랜지스터.
  9. 제5항 내지 제8항 중 어느 한 항에 있어서, 상기 반도체층의 두께가 20 nm 이하인 전계 효과 트랜지스터.
  10. 제5항 내지 제9항 중 어느 한 항의 전계 효과 트랜지스터를 구비한 집적 회로.
  11. 반도체층 형성 기판 상에 반도체층을 에피택셜 결정 성장법에 의해 형성하는 반도체층 형성 단계,
    상기 반도체층 상에 절연체층을 원자층 퇴적법에 의해 성막하는 절연체층 형성 단계,
    상기 절연체층 상에 기판을 접합하는 접합 단계 및
    상기 반도체층으로부터 상기 반도체층 형성 기판을 제거하는 제거 단계
    를 구비한, 반도체 기판의 제조 방법.
  12. 제11항에 있어서, 상기 접합 단계는, 상기 기판 상에 미리 형성되어 있는 기판측 절연체층과, 상기 반도체층 상의 상기 절연체층을 접합함으로써, 상기 절연체층 상에 상기 기판을 접합하는, 반도체 기판의 제조 방법.
  13. 제11항 또는 제12항에 있어서, 상기 반도체 형성 단계와 상기 절연체층 형성 단계 사이에, 상기 반도체층의 표면을 황 종단 처리하는 황 종단 처리 단계를 구비한, 반도체 기판의 제조 방법.
  14. 제11항 내지 제13항 중 어느 한 항에 있어서, 상기 절연체층 형성 단계와 상기 접합 단계의 사이에, 상기 절연체층의 표면을 친수화 처리하는 친수화 처리 단계를 구비한, 반도체 기판의 제조 방법.
  15. 제14항에 있어서, 상기 친수화 처리 단계는 상기 친수화 처리가 빔 조사인, 반도체 기판의 제조 방법.
  16. 제15항에 있어서, 상기 접합 단계는 실온에서 행해지는, 반도체 기판의 제조 방법.
  17. 제11항 내지 제16항 중 어느 한 항에 있어서, 상기 반도체층이 III-V족 화합물 반도체층을 포함하는, 반도체 기판의 제조 방법.
  18. 제11항 내지 제17항 중 어느 한 항에 있어서, 상기 절연체층이 Al2O3, AlN, Ta2O5, ZrO2, HfO2, SiO2, SiN, SiON 중 적어도 1종을 포함하는, 반도체 기판의 제조 방법.
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