KR20110067765A

KR20110067765A - 박막 트랜지스터 표시판 및 그 제조 방법

Info

Publication number: KR20110067765A
Application number: KR1020090124494A
Authority: KR
Inventors: 정창오; 손우성; 김동규; 김시열; 이기엽; 송진호
Original assignee: 삼성전자주식회사
Priority date: 2009-12-15
Filing date: 2009-12-15
Publication date: 2011-06-22
Also published as: US8455871B2; CN102110693A; US20110140111A1; US20130270565A1; CN102110693B; US9171999B2

Abstract

박막 트랜지스터 표시판을 제공한다. 본 발명의 실시예에 따른 박막 트랜지스터 표시판은 게이트선, 상기 게이트선을 덮는 게이트 절연막, 상기 게이트 절연막 위에 위치하는 반도체층 그리고 상기 반도체층 위에 위치하는 데이터선 및 드레인 전극을 포함한다. 여기서, 상기 데이터선 및 상기 드레인 전극은 하부막 및 상부막의 이중층으로 형성되고, 상기 하부막은 상기 상부막의 가장 자리 바깥으로 돌출된 제1 부분을 갖고, 상기 반도체층은 상기 하부막의 가장 자리 바깥으로 돌출된 제2 부분을 갖는다.

반도체층, 구리, 티타늄, 돌출부

Description

박막 트랜지스터 표시판 및 그 제조 방법{Thin film transistor array panel and method for manufacturing the same}

본 발명은 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.

일반적으로 박막 트랜지스터 표시판(Thin film transistor array panel)은 액정 표시 장치나 유기 EL(Electro Luminescence) 표시 장치 등에서 각 화소를 독립적으로 구동하기 위한 회로 기판으로써 사용된다. 박막 트랜지스터 표시판은 주사 신호를 전달하는 게이트 배선과, 화상 신호를 전달하는 데이터 배선이 형성되어 있고, 게이트 배선 및 데이터 배선과 연결되어 있는 박막 트랜지스터, 박막 트랜지스터와 연결되어 있는 화소 전극 등으로 이루어져 있다.

박막 트랜지스터는 게이트 배선의 일부인 게이트 전극과 채널을 형성하는 반도체층, 데이터 배선의 일부인 소스 전극 및 드레인 전극으로 이루어진다. 박막 트랜지스터는 게이트 배선을 통하여 전달되는 주사 신호에 따라 데이터 배선을 통하여 전달되는 화상 신호를 화소 전극에 전달 또는 차단하는 스위칭 소자이다.

이러한 박막 트랜지스터 표시판을 형성할 때는 마스크 공정의 수를 줄이기 위하여 데이터선과 반도체층을 하나의 마스크로 형성할 수 있다. 즉, 데이터선의 측벽과 반도체층의 측벽이 일치한다. 하지만, 데이터 금속층을 식각할 때, 스큐(skew)의 증가로 인하여 반도체층의 측벽이 데이터 금속층의 측벽과 일치하지 않고, 일부 돌출하게 된다.

TFT-LCD 공정의 공정 단순화 및 원가 절감을 위해 4 Mask 구조가 도입된 이래로 Waterfall 현상과 같은 화면 불량은 고질적인 문제로 남아 있다. Waterfall 현상은 데이터 배선 바깥으로 드러난 반도체층이 백라이트가 온(On) 상태일 때 전도체로 변하여 화소 전극과 축전 용량(Capacitance)을 형성하기 때문에 나타나는 현상이며, 백라이트 On/Off 구동시 가로줄이 연속적으로 위에서 아래로 흐르는 현상으로 나타난다.

본 발명이 해결하고자 하는 과제는 박막 트랜지스터 표시판의 제조 공정시 반도체층의 측벽이 데이터선의 측벽에 대해 돌출하는 것을 최소화하여 구동시 화면 불량을 방지하는 박막 트랜지스터 표시판 구조 및 그 제조 방법을 제공하는데 있다.

본 발명의 한 실시예에 따른 박막 트랜지스터 표시판은 게이트선, 상기 게이트선을 덮는 게이트 절연막, 상기 게이트 절연막 위에 위치하는 반도체층 그리고 상기 반도체층 위에 위치하는 데이터선 및 드레인 전극을 포함한다. 여기서, 상기 데이터선 및 상기 드레인 전극은 하부막 및 상부막의 이중층으로 형성되고, 상기 하부막은 상기 상부막의 가장 자리 바깥으로 돌출된 제1 부분을 갖고, 상기 반도체층은 상기 하부막의 가장 자리 바깥으로 돌출된 제2 부분을 갖는다.

상기 제1 부분은 0.01um 내지 0.5um의 폭을 갖고, 상기 제2 부분은 0.01um 내지 0.5um의 폭을 가질 수 있다.

상기 하부막은 티타늄, 탄탈늄, 몰리브덴 및 이들의 합금 중에서 하나를 포함하고, 상기 상부막은 구리 또는 구리 합금을 포함할 수 있다.

상기 반도체층의 제2 부분은 상기 하부막에 의해 덮여 있는 상기 반도체층 부분보다 두께가 얇을 수 있다.

상기 데이터선 및 상기 드레인 전극을 덮고, 상기 드레인 전극의 일부를 노출시키는 접촉 구멍을 갖는 보호막 그리고 상기 접촉 구멍을 통해 상기 드레인 전극과 전기적으로 연결되어 있는 화소 전극을 더 포함할 수 있다.

상기 접촉 구멍은 상기 드레인 전극의 상기 상부막을 노출시키고, 상기 상부막과 상기 화소 전극은 상기 접촉 구멍을 통해 접촉할 수 있다.

상기 제1 부분의 상부면 및 상기 제2 부분의 상부면은 상기 보호막과 직접 접촉할 수 있다.

상기 반도체층과 상기 데이터선 및 상기 반도체층과 상기 드레인 전극 사이 에 위치하는 저항성 접촉층을 더 포함할 수 있다.

상기 게이트선은 티타늄을 포함하는 하부막 및 구리를 포함하는 상부막의 이중층으로 구성될 수 있다.

본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판 제조 방법은 절연 기판 위에 게이트 전극을 포함하는 게이트선을 형성하는 단계, 상기 게이트선을 덮는 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 비정질 규소막, 제1 금속막 및 제2 금속막을 연속적으로 적층하는 단계, 상기 제2 금속막 위에 제1 영역과 상기 제1 영역보다 두께가 두꺼운 제2 영역을 갖는 제1 감광막 패턴을 형성하는 단계, 상기 제1 감광막 패턴을 마스크로 하여 상기 제2 금속막과 상기 제1 금속막을 함께 식각하는 단계, 상기 제1 감광막 패턴을 마스크로 하여 상기 비정질 규소막을 식각하는 단계, 상기 제1 감광막 패턴을 에치백하여 제2 감광막 패턴을 형성하는 단계, 상기 제2 감광막 패턴을 마스크로 하여 상기 제2 금속막을 습식 식각하여 데이터선 및 드레인 전극의 상부막을 형성하는 단계 그리고 상기 제2 감광막 패턴을 마스크로 하여 상기 제1 금속막과 상기 비정질 규소막을 건식 식각하여 상기 데이터선 및 드레인 전극의 하부막과 반도체층을 형성하는 단계를 포함한다. 여기서, 상기 하부막은 상기 상부막의 가장 자리 바깥으로 돌출된 제1 부분을 갖고, 상기 반도체층은 상기 하부막의 가장 자리 바깥으로 돌출된 제2 부분을 갖는다.

상기 제1 부분은 0.01um 내지 0.5um의 폭을 갖도록 형성하고, 상기 제2 부분은 0.01um 내지 0.5um의 폭을 갖도록 형성할 수 있다.

상기 하부막은 티타늄, 탄탈늄, 몰리브덴 및 이들의 합금 중에서 하나로 형 성하고, 상기 상부막은 구리 또는 구리 합금으로 형성할 수 있다.

상기 제1 금속막과 상기 비정질 규소막을 건식 식각하는 단계는 상기 제2 감광막 패턴으로 가려지지 않으며, 상기 게이트 전극 외부에 위치하는 상기 비정질 규소막의 제1 부분이 상기 제2 감광막 패턴으로 가려진 상기 비정질 규소막의 제2 부분보다 두께가 얇아질 때까지 수행하고, 상기 비정질 규소막의 제1 부분은 건식 식각되어 상기 반도체층의 제2 부분이 될 수 있다.

상기 비정질 규소막은 불순물을 포함하지 않은 제1 비정질 규소막과 도전형 불순물이 도핑되어 있으며, 상기 제1 비정질 규소막 위에 형성되어 있는 제2 비정질 규소막을 포함하고, 상기 제1 비정질 규소막을 식각하여 박막 트랜지스터의 채널 부분을 포함하는 상기 반도체층을 형성하고, 상기 제2 비정질 규소막을 식각하여 저항성 접촉층을 형성할 수 있다.

상기 제2 감광막 패턴을 제거한 후 상기 드레인 전극의 일부를 드러내는 접촉 구멍을 포함하는 보호막을 형성하는 단계 그리고 상기 보호막 위에 상기 접촉 구멍을 통해 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 더 포함할 수 있다.

상기 보호막은 상기 제1 부분의 상부면 및 상기 제2 부분의 상부면을 직접 덮도록 형성할 수 있다.

상기 게이트선을 형성하는 단계는 상기 게이트선을 티타늄을 포함하는 하부막 및 구리를 포함하는 상부막의 이중층으로 형성할 수 있다.

상기 제2 금속막과 상기 제1 금속막을 함께 식각하는 단계는 습식 식각 방법 으로 수행할 수 있다.

이와 같이 본 발명의 실시예에 따르면, 반도체층의 측벽이 데이터선의 측벽에 대하여 돌출하는 정도를 감소시킴으로써 화면 불량을 방지할 수 있다.

첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.

도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.

도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 한 화소를 도시한 배치도이다. 도 2는 도 1의 II-II선을 따라 잘라 도시한 단면도이다.

도 1 및 도 2를 참조하면, 투명한 유리 또는 플라스틱 따위로 만들어진 절연 기판(110) 위에 복수의 게이트선(gate line)(121)이 형성되어 있다.

게이트선(121)은 게이트 신호를 전달하며 주로 가로 방향으로 뻗어 있다. 각 게이트선(121)은 게이트선(121)으로부터 돌출한 복수의 게이트 전극(124)을 포함한다.

게이트선(121) 및 게이트 전극(124)은 하부막(121p, 124p) 및 상부막(121r, 124r)으로 이루어진 이중막 구조를 가진다. 하부막(121p, 124p)은 티타늄(Ti) 또는 티타늄 합금으로 이루어져 있으며, 상부막(121r, 124r)은 구리(Cu) 또는 구리 합금으로 이루어져 있다.

게이트선(121) 위에는 질화 규소 따위의 절연 물질로 만들어진 게이트 절연막(140)이 형성되어 있다.

게이트 절연막(140) 위에는 수소화 비정질 규소 또는 다결정 규소 등으로 만들어진 복수의 반도체층(151)이 형성되어 있다. 반도체층(151)은 주로 세로 방향으로 뻗으며, 게이트 전극(124)을 향하여 뻗어 나온 복수의 돌출부(projection; 154)를 포함한다.

반도체층(151)의 돌출부(154) 위에는 복수의 선형 저항성 접촉 부재(161) 및 섬형 저항성 접촉 부재(165)가 형성되어 있다. 선형 저항성 접촉 부재(161)는 복수의 돌출부(163)를 가지고 있으며, 이 돌출부(163)와 섬형 저항성 접촉 부재(165)는 쌍을 이루어 반도체층(151)의 돌출부(154) 위에 배치되어 있다.

저항성 접촉 부재(161, 165) 및 게이트 절연막(140) 위에는 복수의 데이터선(data line)(171)과 복수의 드레인 전극(175)이 형성되어 있다.

데이터선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트선(121)과 교차한다. 각 데이터선(171)은 게이트 전극(124)을 향하여 뻗어 U자 형상을 가지는 복수의 소스 전극(173)을 포함한다.

드레인 전극(175)은 데이터선(171)과 분리되어 있고 소스 전극(173)의 U자 형상의 가운데에서 상부를 향하여 연장되어 있다.

소스 전극(173)을 포함하는 데이터선(171) 및 드레인 전극(175)도 상부막(171r, 173r, 175r) 및 하부막(171p, 173p, 175p)의 이중막 구조를 가진다. 상부막(171r, 173r, 175r)은 구리(Cu) 또는 구리 합금으로 이루어져 있고, 하부막(171p, 173p, 175p)은 티타늄(Ti), 탄탈늄(Ta), 몰리브덴(Mo) 및 이들의 합금 중에서 하나로 이루어져 있다.

상부막(171r, 173r, 175r)의 폭은 하부막(171p, 173p, 175p)의 폭보다 좁아서, 하부막(171p, 173p, 175p)은 상부막(171r, 173r, 175r)의 가장 자리 바깥으로 일부 돌출되어 있다. 본 발명의 실시예에 따르면, 하부막(171p, 173p, 175p)의 돌출된 폭(d1)은 0.01um 내지 0.5um 이다.

세로 방향으로 뻗어 있는 데이터선(171) 하단에 위치하는 반도체층(151)의 수평 가장자리는 하부막(171p)의 수평 가장자리보다 돌출되어 있다. 여기서, 하부막(171p)의 폭보다 넓어 하부막(171p)의 수평 가장 자리 바깥으로 돌출된 반도체층(151)의 폭(d2)은 0.01um 내지 0.5um 이다.

하부막(171p)의 수평 가장 자리 바깥으로 돌출된 반도체층(151) 부분은 하부막(171p)에 의해 덮여 있는 반도체층(151) 부분보다 두께가 얇다.

상부막(171r), 하부막(171p) 및 반도체층(151)의 수평 가장자리는 계단형 구조를 형성할 수 있다. 즉, 상부막(171r)의 수평 가장자리를 기준으로 돌출된 반도체층(151)의 상부면 일부를 하부막(171p)이 덮고 있는 구조이다.

데이터선(171) 및 드레인 전극(175)의 하부막(171p, 173p, 175p) 및 상부막(171r, 173r, 175r)은 각각 테이퍼(taper)진 측면을 가진다.

저항성 접촉 부재(161, 163, 165)는 그 아래의 반도체(151, 154)와 그 위의 데이터선(171) 및 드레인 전극(175)의 하부막(171p, 173p, 175p) 사이에만 존재하며 이들 사이의 접촉 저항을 낮추어 준다. 또한, 저항성 접촉 부재(161, 163, 165)는 데이터선(171) 및 드레인 전극(175)의 하부막(171p, 173p, 175p)과 실질적으로 동일한 평면 패턴을 가진다.

반도체층(151)의 돌출부(154)에는 소스 전극(173)과 드레인 전극(175) 사이를 비롯하여 데이터선(171) 및 드레인 전극(175)으로 가리지 않고 노출된 부분이 있다. 반도체층(151)은 돌출부(154)의 노출된 부분을 제외하고 저항성 접촉 부재(161, 165)와 실질적으로 동일한 평면 패턴을 가진다.

하나의 게이트 전극(124), 하나의 소스 전극(173) 및 하나의 드레인 전극(175)은 반도체층(151)의 돌출부(154)와 함께 하나의 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널은 소스 전극(173)과 드레인 전극(175) 사이의 돌출부(154)에 형성된다.

데이터선(171), 드레인 전극(175) 및 노출된 반도체층의 돌출부(154) 부분 위에는 보호막(passivation layer)(180)이 형성되어 있다. 보호막(180)은 질화규 소나 산화규소 따위의 무기 절연물, 유기 절연물, 저유전율 절연물 따위로 만들어진다.

보호막(180)은 상부막(171r, 173r, 175r)의 가장 자리 바깥으로 일부 돌출된 하부막(171p, 173p, 175p)의 상부면과 하부막(171p, 173p, 175p)의 수평 가장 자리 바깥으로 일부 돌출된 반도체층(151)의 상부면을 직접 덮고 있다.

보호막(180)에는 드레인 전극(175)의 일단을 각각 드러내는 복수의 접촉 구멍(contact hole)(185)이 형성되어 있다.

보호막(180) 위에는 복수의 화소 전극(pixel electrode)(191)이 형성되어 있다. 화소 전극(191)은 접촉 구멍(185)을 통하여 드레인 전극(175)과 물리적ㅇ전기적으로 연결되어 있으며, 드레인 전극(175)으로부터 데이터 전압을 인가 받는다. 데이터 전압이 인가된 화소 전극(191)은 공통 전압(common voltage)을 인가 받는 공통 전극(common electrode)(도시하지 않으며, 대향 표시판에 형성되거나 박막 트랜지스터 표시판에 형성될 수 있음)과 함께 전기장을 생성함으로써 두 전극 사이의 액정층(도시하지 않음)의 액정 분자의 방향을 결정한다. 화소 전극(191)과 공통 전극은 축전기[이하 "액정 축전기(liquid crystal capacitor)"라 함]를 이루어 박막 트랜지스터가 턴 오프(turn-off)된 후에도 인가된 전압을 유지한다.

화소 전극(191)은 유지 전극선(도시하지 않음)과 중첩하여 유지 축전기(storage capacitor)를 이룰 수 있고, 이를 통해 액정 축전기의 전압 유지 능력을 강화할 수 있다.

화소 전극(191)은 ITO 또는 IZO 따위의 투명 도전체로 만들어질 수 있다.

도 3 내지 도 11은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판 제조 방법을 설명하기 위해 도 1의 II-II선을 따라 잘라 도시한 단면도들이다.

도 3을 참고하면, 투명한 유리 또는 플라스틱 따위로 만들어진 절연 기판(110) 위에 티타늄(Ti) 또는 티타늄(Ti) 합금을 적층하고, 그 위에 구리(Cu) 또는 구리(Cu) 합금을 적층하여 이중층을 형성한 후 패터닝하여 게이트 전극(124)을 가지는 게이트선(121)을 형성한다.

그 후, 감광막(도시하지 않음)을 적층하고 패터닝한 후 패터닝된 감광막(도시하지 않음)을 마스크로 하여 하부막(121p, 124p) 및 상부막(121r, 124r)을 함께 식각한다. 이때 사용하는 식각액(etchant)은 하부막(121p, 124p) 및 상부막(121r, 124r)을 함께 식각할 수 있는 것을 사용할 수 있다.

도 4를 참고하면, 게이트선(121) 및 게이트 전극(124)위에 게이트 절연막(140), 제1 비정질 규소막(150), 제2 비정질 규소막(160), 제1 금속막(170p) 및 제2 금속막(170r)을 적층한다.

제1 비정질 규소막(150)은 불순물을 포함하지 않으며, 제2 비정질 규소막(160)에는 도전형 불순물이 도핑되어 있으며, 제1 금속막(170p)은 티타늄(Ti), 탄탈늄(Ta), 몰리브덴(Mo) 및 이들의 합금 중에서 하나로 형성하고, 제2 금속막(170r)은 구리 또는 구리 합금으로 형성할 수 있다.

그 위에 감광막(photo resist)을 형성한 후 패터닝하여 제1 감광막 패턴(50)을 형성한다. 제1 감광막 패턴(50)은 두꺼운 제1 영역(50a)과 상대적으로 얇은 제2 영역(50b)을 가진다. 제1 감광막 패턴(50)의 두께 차이는 마스크를 이용하여 조 사하는 빛의 양을 조절하거나 리플로우 방법을 이용하여 형성할 수 있다. 빛을 양을 조절하는 경우에는 마스크에 슬릿 패턴 또는 격자 패턴이나 반투명층이 형성되어 있을 수 있다. 두께가 얇은 제2 영역(50b)은 박막 트랜지스터의 채널 영역이 형성될 위치에 대응한다.

도 5를 참고하면, 제1 감광막 패턴(50)을 마스크로 하여 제1 금속막(170p) 및 제2 금속막(170r)을 함께 식각할 수 있는 식각액(etchant)를 사용하여 제1 금속막(170p) 및 제2 금속막(170r)을 식각한다. 여기에서 사용하는 식각액은 게이트선(121)의 하부막(121p, 124p) 및 상부막(121r, 124r)을 식각할 때 사용한 식각액과 동일한 식각액일 수 있다.

도 5에서와 같이 제1 금속막(170p) 및 제2 금속막(170r)을 식각하면, 제1 감광막 패턴(50)에 의해 덮인 제1 금속막(170p) 및 제2 금속막(170r)의 측면도 식각액으로 인하여 식각되며 그 결과 도 5와 같이 제1 감광막 패턴(50)이 형성된 영역(A, B, C)의 안쪽에 제1 금속막(170p) 및 제2 금속막(170r)의 경계선이 위치하게 된다.

이 때, 제1 금속막(170p) 및 제2 금속막(170r)을 식각하는 식각액은 게이트 절연막(140), 제1 비정질 규소막(150) 및 제2 비정질 규소막(160)을 식각하지 않는다.

도 6을 참고하면, 제1 감광막 패턴(50)을 마스크로 제1 비정질 규소막(150) 및 제2 비정질 규소막(160)을 식각한다.

도 7을 참고하면, 에치백(etch back)으로 얇은 두께의 제2 부분(50b)를 제거 한다. 이때, 제1 부분(50a)도 함께 식각되어 폭 및 높이가 줄어들어 도 7의 제2 감광막 패턴(51)이 된다. 제2 감광막 패턴(51)은 도 5 및 도 6에서의 제1 감광막 패턴(50)이 형성되었던 영역(A, B, C)에 비하여 좁은 영역(A', B', C')에 형성되어 있다.

도 8을 참고하면, 제2 감광막 패턴(51)을 마스크로 하여 식각액을 이용하여 제2 금속막(170r)만을 식각한다. 여기서 사용하는 식각액은 도 3 및 도 5에서 사용하는 식각액과 다른 식각액을 사용하여야 한다.

도 8의 공정을 통해 제1 금속막(170p)의 상부면이 노출된다. 제1 금속막(170p) 중 노출된 부분의 폭은 0.01um 내지 0.5um 이다.

그 다음, 도 9를 참고할 때, 제2 감광막 패턴(51)을 마스크로 제1 금속막(170p), 제2 비정질 규소막(160) 및 제1 비정질 규소막(150)을 건식 식각한다.

이 때, 제1 금속막(170p)이 분리되어 이중층의 데이터선(171p, 171r), 소스 전극(173p, 173r) 및 드레인 전극(175p, 175r)이 형성된다. 이 가운데 하부막(171p, 173p, 175p)은 상부면이 외부로 노출된 영역을 가진다.

또한, 제2 감광막 패턴(51)으로 덮이지 않은 제2 비정질 규소막(160), 제1 비정질 규소막(150)도 식각된다. 제2 비정질 규소막(160)이 식각되어 분리되면서 저항성 접촉 부재(161, 165)를 형성하며, 박막 트랜지스터의 채널을 형성하는 반도체층의 돌출부(154)을 노출시킨다.

세로 방향으로 뻗어 있는 데이터선(171) 하단에 위치하는 제1 비정질 규소막(150)이 일부 식각되면서 제2 감광막 패턴(51)으로 덮이지 않으며, 게이트 전 극(124) 외부에 위치하는 제1 부분의 두께가 제2 감광막 패턴(51)으로 덮인 제2 부분보다 얇은 반도체층(151)을 형성한다. 이 때, 반도체층(151)의 제1 부분의 수평 가장자리는 하부막(171p)의 수평 가장자리보다 돌출되어 반도체층(151)의 제1 부분의 상부면이 외부로 노출된다. 외부로 노출된 반도체층(151)의 제1 부분의 폭은 0.01um 내지 0.5um 이다.

이처럼 두께가 다른 감광막 패턴을 이용하면, 데이터선(171), 소스 전극(173) 및 드레인 전극(175)의 하부막(171p, 173p, 175p)과 동일한 평면 패턴을 가지는 저항성 접촉 부재(161, 163, 165)를 가진다. 한편, 반도체층(151, 154)의 경우에는 드레인 전극(175)과 소스 전극(173) 사이의 노출된 부분을 제외하고 데이터선(171), 소스 전극(173) 및 드레인 전극(175)의 하부막(171p, 173p, 175p)과 실질적으로 동일한 평면 패턴을 가진다.

그 다음, 도 10을 참고하면 애싱(ashing)으로 감광막 패턴을 제거한다. 도면에서 나타낸 바와 같이, 상부막(171r)의 폭보다 넓어 상부면이 외부로 노출된 하부막(171p)의 폭(d1)은 0.01um 내지 0.5um 이고, 하부막(171p)의 폭보다 넓어 상부면이 외부로 노출된 반도체층(151)의 폭(d2)은 0.01um 내지 0.5um 이다. 도 10에서 "S"로 표시된 영역을 보면, 상부막(171r), 하부막(171p) 및 반도체층(151)의 수평 가장자리는 계단형 구조로 형성된다.

그 다음, 도 11을 참고하면 유기 물질 또는 무기 물질로 보호막(180)을 형성하고, 감광막을 이용하여 드레인 전극(175)의 상부막(175r)을 노출시키는 접촉 구멍(185)을 형성한다.

그 다음, 도 2에서 도시한 바와 같이, ITO 또는 IZO와 같은 투명 도전체를 적층하고 식각하여 노출된 드레인 전극(175)과 전기적으로 접촉하는 화소 전극(191)을 형성한다.

도 12는 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 개략적인 평면도이다. 도 13은 도 12에 나타낸 제1 영역 내지 제9 영역에서 일측 단면을 찍은 사진이다.

도 12를 참고하면, "1" 내지 "9"로 표시한 제1 내지 제9 영역을 포함하는 표시 영역(P)이 절연 기판(110) 위에 형성되어 있다. 도 13은 제1 내지 제9 영역 각각에서 찍은 전자 현미경(scanning electron microscope; SEM) 사진을 나타낸다. 각각의 사진 하단에 있는 3개의 수치는 각각 도 2에서의 상부막(171r)의 수평 가장자리에서 돌출된 반도체층(151)의 수평 가장자리 사이의 거리, 상부막(171r)의 수평 가장자리에서 돌출된 하부막(171p) 사이의 거리 및 하부막(171p)의 수평 가장자리에서 돌출된 반도체층(151)의 수평 가장자리 사이의 거리를 나타낸다.

상기 측정된 값들의 평균을 계산하면, 상부막(171r)의 수평 가장자리에서 돌출된 반도체층(151)의 수평 가장자리 사이의 거리는 578nm이고, 상부막(171r)의 수평 가장자리에서 돌출된 하부막(171p) 사이의 거리는 443nm이며, 하부막(171p)의 수평 가장자리에서 돌출된 반도체층(151)의 수평 가장자리 사이의 거리는 135nm 이다.

본 발명의 실시예에 따르면, 상부막(171r)의 수평 가장자리에서 돌출된 반도체층(151)의 수평 가장자리 사이의 거리는 334nm 내지 822nm이고, 상부막(171r)의 수평 가장자리에서 돌출된 하부막(171p) 사이의 거리는 183nm 내지 703nm 이며, 하부막(171p)의 수평 가장자리에서 돌출된 반도체층(151)의 수평 가장자리 사이의 거리는 45nm 내지 225nm인 박막 트랜지스터 표시판을 제조할 수 있다.

상기 측정한 값들을 검토할 때, 본 발명의 실시예에 따른 박막 트랜지스터 표시판에서 데이터선의 하부막이 돌출된 부분과 반도체층이 돌출된 부분의 폭은 0.01um 내지 0.5um 의 범위에 있다. 액정 표시 장치의 백라이트가 온(On) 상태가 되었을 때 반도체층의 돌출된 부분은 전도체가 된다. 이 때, 전도체가 된 반도체층의 돌출부와 화소 전극과의 사이에 커패시턴스가 부가적으로 발생하여 구동 불량이 일어날 수 있는데, 본 발명의 실시예와 같이 데이터선의 하부막이 돌출된 부분과 반도체층이 돌출된 부분의 폭이 0.01um 내지 0.5um 의 범위에 있으면, 화면 불량이 발생하지 않는 장점이 있다. 특히, 데이터선의 하부막이 돌출된 부분은 백라이트가 온 또는 오프 상태일 때 항상 전도체이므로 화면 불량에 기여하지 않으나 실질적으로 반도체층이 돌출된 부분의 폭을 감소시킴으로써 화면 불량을 방지하는 역할을 할 수 있다.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 한 화소를 도시한 배치도이다.

도 2는 도 1의 II-II선을 따라 잘라 도시한 단면도이다.

도 12는 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 개략적인 평면도이다.

도 13은 도 12에 나타낸 제1 영역 내지 제9 영역에서 일측 단면을 찍은 사진이다.

<주요 도면 부호의 설명>

50: 제1 감광막 패턴 51: 제2 감광막 패턴

110: 기판 121: 게이트선

151 : 반도체층 154: 반도체층의 돌출부

171: 데이터선 173: 소스 전극

175: 드레인 전극

Claims

게이트선,

상기 게이트선을 덮는 게이트 절연막,

상기 게이트 절연막 위에 위치하는 반도체층 그리고

상기 반도체층 위에 위치하는 데이터선 및 드레인 전극을 포함하고,

상기 데이터선 및 상기 드레인 전극은 하부막 및 상부막의 이중층으로 형성되고,

상기 하부막은 상기 상부막의 가장 자리 바깥으로 돌출된 제1 부분을 갖고,

상기 반도체층은 상기 하부막의 가장 자리 바깥으로 돌출된 제2 부분을 갖는 박막 트랜지스터 표시판.
제1항에서,

상기 제1 부분은 0.01um 내지 0.5um의 폭을 갖고, 상기 제2 부분은 0.01um 내지 0.5um의 폭을 갖는 박막 트랜지스터 표시판.
제2항에서,

상기 하부막은 티타늄, 탄탈늄, 몰리브덴 및 이들의 합금 중에서 하나를 포 함하고,

상기 상부막은 구리 또는 구리 합금을 포함하는 박막 트랜지스터 표시판.
제3항에서,

상기 반도체층의 제2 부분은 상기 하부막에 의해 덮여 있는 상기 반도체층 부분보다 두께가 얇은 박막 트랜지스터 표시판.
제4항에서,

상기 데이터선 및 상기 드레인 전극을 덮고, 상기 드레인 전극의 일부를 노출시키는 접촉 구멍을 갖는 보호막 그리고

상기 접촉 구멍을 통해 상기 드레인 전극과 전기적으로 연결되어 있는 화소 전극을 더 포함하는 박막 트랜지스터 표시판.
제5항에서,

상기 접촉 구멍은 상기 드레인 전극의 상기 상부막을 노출시키고,

상기 상부막과 상기 화소 전극은 상기 접촉 구멍을 통해 접촉하는 박막 트랜지스터 표시판.
제6항에서,

상기 제1 부분의 상부면 및 상기 제2 부분의 상부면은 상기 보호막과 직접 접촉하는 박막 트랜지시터 표시판.
제7항에서,

상기 반도체층과 상기 데이터선 및 상기 반도체층과 상기 드레인 전극 사이에 위치하는 저항성 접촉층을 더 포함하는 박막 트랜지스터 표시판.
제1항에서,

상기 게이트선은 티타늄을 포함하는 하부막 및 구리를 포함하는 상부막의 이중층으로 구성되는 박막 트랜지스터 표시판.
제1항에서,

상기 반도체층의 제2 부분은 상기 하부막에 의해 덮여 있는 상기 반도체층 부분보다 두께가 얇은 박막 트랜지스터 표시판.
제10항에서,

상기 하부막은 티타늄, 탄탈늄, 몰리브덴 및 이들의 합금 중에서 하나를 포함하고,

상기 상부막은 구리 또는 구리 합금을 포함하는 박막 트랜지스터 표시판.
제11항에서,

상기 데이터선 및 상기 드레인 전극을 덮고, 상기 드레인 전극의 일부를 노출시키는 접촉 구멍을 갖는 보호막 그리고

상기 접촉 구멍을 통해 상기 드레인 전극과 전기적으로 연결되어 있는 화소 전극을 더 포함하고,

상기 접촉 구멍은 상기 드레인 전극의 상기 상부막을 노출시키고,

상기 상부막과 상기 화소 전극은 상기 접촉 구멍을 통해 접촉하는 박막 트랜지스터 표시판.
제12항에서,

상기 제1 부분의 상부면 및 상기 제2 부분의 상부면은 상기 보호막과 직접 접촉하는 박막 트랜지시터 표시판.
제1항에서,

상기 하부막은 티타늄, 탄탈늄, 몰리브덴 및 이들의 합금 중에서 하나를 포함하고,

상기 상부막은 구리 또는 구리 합금을 포함하는 박막 트랜지스터 표시판.
제14항에서,

상기 데이터선 및 상기 드레인 전극을 덮고, 상기 드레인 전극의 일부를 노출시키는 접촉 구멍을 갖는 보호막 그리고

상기 접촉 구멍을 통해 상기 드레인 전극과 전기적으로 연결되어 있는 화소 전극을 더 포함하고,

상기 접촉 구멍은 상기 드레인 전극의 상기 상부막을 노출시키고,

상기 상부막과 상기 화소 전극은 상기 접촉 구멍을 통해 접촉하는 박막 트랜지스터 표시판.
제15항에서,

상기 제1 부분의 상부면 및 상기 제2 부분의 상부면은 상기 보호막과 직접 접촉하는 박막 트랜지시터 표시판.
절연 기판 위에 게이트 전극을 포함하는 게이트선을 형성하는 단계,

상기 게이트선을 덮는 게이트 절연막을 형성하는 단계,

상기 게이트 절연막 위에 비정질 규소막, 제1 금속막 및 제2 금속막을 연속적으로 적층하는 단계,

상기 제2 금속막 위에 제1 영역과 상기 제1 영역보다 두께가 두꺼운 제2 영역을 갖는 제1 감광막 패턴을 형성하는 단계,

상기 제1 감광막 패턴을 마스크로 하여 상기 제2 금속막과 상기 제1 금속막을 함께 식각하는 단계,

상기 제1 감광막 패턴을 마스크로 하여 상기 비정질 규소막을 식각하는 단계,

상기 제1 감광막 패턴을 에치백하여 제2 감광막 패턴을 형성하는 단계,

상기 제2 감광막 패턴을 마스크로 하여 상기 제2 금속막을 습식 식각하여 데이터선 및 드레인 전극의 상부막을 형성하는 단계 그리고

상기 제2 감광막 패턴을 마스크로 하여 상기 제1 금속막과 상기 비정질 규소막을 건식 식각하여 상기 데이터선 및 드레인 전극의 하부막과 반도체층을 형성하는 단계를 포함하고,

상기 하부막은 상기 상부막의 가장 자리 바깥으로 돌출된 제1 부분을 갖고,

상기 반도체층은 상기 하부막의 가장 자리 바깥으로 돌출된 제2 부분을 갖는 박막 트랜지스터 표시판 제조 방법.
제17항에서,

상기 제1 부분은 0.01um 내지 0.5um의 폭을 갖도록 형성하고, 상기 제2 부분은 0.01um 내지 0.5um의 폭을 갖도록 형성하는 박막 트랜지스터 표시판 제조 방법.
제18항에서,

상기 하부막은 티타늄, 탄탈늄, 몰리브덴 및 이들의 합금 중에서 하나로 형성하고,

상기 상부막은 구리 또는 구리 합금으로 형성하는 박막 트랜지스터 표시판 제조 방법.
제19항에서,

상기 제1 금속막과 상기 비정질 규소막을 건식 식각하는 단계는 상기 제2 감광막 패턴으로 가려지지 않으며, 상기 게이트 전극 외부에 위치하는 상기 비정질 규소막의 제1 부분이 상기 제2 감광막 패턴으로 가려진 상기 비정질 규소막의 제2 부분보다 두께가 얇아질 때까지 수행하고, 상기 비정질 규소막의 제1 부분은 건식 식각되어 상기 반도체층의 제2 부분이 되는 박막 트랜지스터 표시판 제조 방법.
제20항에서,

상기 비정질 규소막은 불순물을 포함하지 않은 제1 비정질 규소막과 도전형 불순물이 도핑되어 있으며, 상기 제1 비정질 규소막 위에 형성되어 있는 제2 비정질 규소막을 포함하고,

상기 제1 비정질 규소막을 식각하여 박막 트랜지스터의 채널 부분을 포함하는 상기 반도체층을 형성하고,

상기 제2 비정질 규소막을 식각하여 저항성 접촉층을 형성하는 박막 트랜지스터 표시판 제조 방법.
제21항에서,

상기 제2 감광막 패턴을 제거한 후 상기 드레인 전극의 일부를 드러내는 접촉 구멍을 포함하는 보호막을 형성하는 단계 그리고

상기 보호막 위에 상기 접촉 구멍을 통해 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판 제조 방법.
제22항에서,

상기 보호막은 상기 제1 부분의 상부면 및 상기 제2 부분의 상부면을 직접 덮도록 형성하는 박막 트랜지스터 표시판 제조 방법.
제17항에서,

상기 게이트선을 형성하는 단계는 상기 게이트선을 티타늄을 포함하는 하부막 및 구리를 포함하는 상부막의 이중층으로 형성하는 박막 트랜지스터 표시판 제조 방법.
제17항에서,

상기 제2 금속막과 상기 제1 금속막을 함께 식각하는 단계는 습식 식각 방법으로 수행하는 박막 트랜지스터 표시판 제조 방법.
제17항에서,

상기 제1 금속막과 상기 비정질 규소막을 건식 식각하는 단계는 상기 제2 감 광막 패턴으로 가려지지 않으며, 상기 게이트 전극 외부에 위치하는 상기 비정질 규소막의 제1 부분이 상기 제2 감광막 패턴으로 가려진 상기 비정질 규소막의 제2 부분보다 두께가 얇아질 때까지 수행하고, 상기 비정질 규소막의 제1 부분은 건식 식각되어 상기 반도체층의 제2 부분이 되는 박막 트랜지스터 표시판 제조 방법.
제26항에서,

상기 하부막은 티타늄, 탄탈늄, 몰리브덴 및 이들의 합금 중에서 하나로 형성하고,

상기 상부막은 구리 또는 구리 합금으로 형성하는 박막 트랜지스터 표시판 제조 방법.
제27항에서,

상기 비정질 규소막은 불순물을 포함하지 않은 제1 비정질 규소막과 도전형 불순물이 도핑되어 있으며, 상기 제1 비정질 규소막 위에 형성되어 있는 제2 비정질 규소막을 포함하고,

상기 제1 비정질 규소막을 식각하여 박막 트랜지스터의 채널 부분을 포함하는 상기 반도체층을 형성하고,

상기 제2 비정질 규소막을 식각하여 저항성 접촉층을 형성하는 박막 트랜지 스터 표시판 제조 방법.
제28항에서,

상기 제2 금속막과 상기 제1 금속막을 함께 식각하는 단계는 습식 식각 방법으로 수행하는 박막 트랜지스터 표시판 제조 방법.
제29항에서,

상기 제2 감광막 패턴을 제거한 후 상기 드레인 전극의 일부를 드러내는 접촉 구멍을 포함하는 보호막을 형성하는 단계 그리고

상기 보호막 위에 상기 접촉 구멍을 통해 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판 제조 방법.
제30항에서,

상기 보호막은 상기 제1 부분의 상부면 및 상기 제2 부분의 상부면을 직접 덮도록 형성하는 박막 트랜지스터 표시판 제조 방법.