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KR20110064216A - 범프를 구비한 회로기판 및 그 제조 방법 - Google Patents

범프를 구비한 회로기판 및 그 제조 방법 Download PDF

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KR20110064216A
KR20110064216A KR1020090120716A KR20090120716A KR20110064216A KR 20110064216 A KR20110064216 A KR 20110064216A KR 1020090120716 A KR1020090120716 A KR 1020090120716A KR 20090120716 A KR20090120716 A KR 20090120716A KR 20110064216 A KR20110064216 A KR 20110064216A
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bumps
substrate
forming
layer
pattern
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이상민
김덕흥
나덕화
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삼성테크윈 주식회사
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Abstract

본 발명에 관한 회로기판의 제조 방법은, 도전성 소재의 기판의 일측 표면에 돌출된 범프를 형성하는 단계와, 범프를 덮도록 범프가 형성된 기판의 일측 표면에 유전체층을 도포하는 단계와, 기판의 타측 표면에 에칭 공정을 적용하여 기판의 일부분을 제거한 패턴을 형성하는 단계를 포함한다.

Description

범프를 구비한 회로기판 및 그 제조 방법{Circuit board with bumps and method of manufacturing the same}
본 발명의 실시예는 회로기판 및 그 제조 방법에 관한 것으로, 보다 상세하게는 비아홀을 가공하기 위한 드릴 작업을 실시하지 않고도 범프들에 의해 층간을 연결할 수 있어 다층 회로기판의 제조를 용이하게 하는 회로기판 및 그 제조 방법에 관한 것이다.
최근 들어 전자 기기의 부품 크기가 더욱 작아지고, 소비자들이 하나의 제품이 여러 가지 기능을 갖추는 것을 선호함으로 인해 부품의 개수가 증가하고 있다. 이로 인해 회로기판에 많은 수의 전자 부품을 고밀도로 실장하기 위한 기술이 요구되고 있다.
다층 회로기판(multi-layer circuit board)은 복수 개의 기판이 다층식으로 적층되어 이루어져 전자 부품이 실장되는 전자 기기의 구성요소이다. 다층 회로기판은 단면 또는 양면 기판에 비하여 전기적으로 많은 복잡한 기능을 수행할 수 있으며, 전자 부품의 고밀도 실장을 가능하게 하므로 각종 전자 기기에 널리 이용되고 있다.
다층 회로기판은, 각각의 층을 이루는 기판들에 부품들을 전기적으로 연결하기 위한 배선을 형성하고, 복수 개의 기판들을 적층한 후, 각각의 층을 전기적으로 연결시키기 위한 비아홀을 천공하고, 비아홀을 도금하거나 비아홀에 도전성 페이스트를 충전하는 등의 방법으로 제조된다.
비아홀을 천공하는 드릴 작업은 매우 번거롭고 작업에 공수가 많이 소요되므로 제조 비용을 증가시키는 원인이 된다. 반도체가 다기능화함에 따라 입력 및 출력의 신호 개수도 증가하여 회로가 복잡해므로, 회로들을 연결하기 위한 비아홀의 수도 늘어나고 그 크기도 미세해져야 한다. 이로 인해 비아홀 가공을 위한 비용과 공정 시간이 크게 증가하는 문제점이 있었다.
본 발명의 목적은 다층 회로기판의 제조를 용이하게 하는 회로기판 및 그 제조 방법을 제공하는 데 있다.
본 발명의 다른 목적은 미세한 피치의 다층 회로기판을 구현할 수 있는 회로기판과 그 제조 방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 비아홀 천공 작업을 실시하지 않고도 층간을 연결할 수 있는 회로기판의 제조 방법을 제공하는 데 있다.
본 발명에 관한 회로기판 및 그 제조 방법은, 도전성 소재의 기판의 일측 표면에 돌출된 범프를 형성하는 단계와, 범프를 덮도록 범프가 형성된 기판의 일측 표면에 유전체층을 도포하는 단계와, 기판의 타측 표면에 에칭 공정을 적용하여 기판의 일부분을 제거한 패턴을 형성하는 단계를 포함한다.
본 발명에 있어서, 범프를 형성하는 단계는 기판에 감광성 레지스트를 도포한 후, 노광 및 현상 공정에 의해 감광성 레지스트의 일부분을 제거한 예비 패턴을 형성하고, 하프 에칭 공정을 적용하여 기판의 일부를 제거함으로써 범프를 형성할 수 있다.
본 발명에 있어서, 범프를 형성하는 단계는 범프에 대응하는 패턴을 갖는 금형으로 기판을 프레스 가공하거나 범프에 대응하는 패턴을 갖는 롤러로 기판을 압연하여 범프를 형성할 수 있다.
본 발명에 있어서, 회로기판의 제조 방법은, 범프가 노출되도록 유전체층의 일부분을 제거하는 단계와, 유전체층의 위에 범프와 연결되는 시드층을 형성하는 단계와, 시드층에 패턴을 갖는 도금층을 형성하는 단계;를 더 포함할 수 있다.
본 발명에 있어서, 시드층에 도금층을 형성하는 단계는, 시드층의 위에 감광성 레지스트를 이용한 예비 패턴을 형성하는 단계와, 예비 패턴을 통해 시드층의 위에 도금법을 적용하여 도금층을 형성하는 단계와, 감광성 레지스트를 제거하고 도금층의 외측의 시드층을 에칭 공정으로 제거하는 단계를 포함할 수 있다.
본 발명에 있어서, 회로기판의 제조 방법은, 레이저 직접 제거법(LDA; laser direct ablation)에 의해 유전체층의 일부를 제거하여 범프를 노출시키는 윈도우와 패턴을 형성하는 단계와, 범프와 연결되는 회로층을 유전체층의 위에 형성하는 단계를 더 포함할 수 있다.
본 발명에 있어서, 회로기판의 제조 방법은, 유전체층의 위에 회로층을 형성하는 단계는 도금법에 의해 윈도우와 패턴과 유전체층을 덮도록 도전층을 형성하고, 도전층을 형성하는 단계 이후에, 도전층에서 유전체층의 외측으로 돌출된 부분만을 하프 에칭 공정으로 제거하는 단계를 더 포함할 수 있다.
본 발명의 다른 측면에 관한 회로기판의 제조 방법은, 도전성 소재의 기판의 양측 표면에 돌출된 범프를 형성하는 단계와, 범프를 덮도록 기판의 일측 표면에 유전체층을 도포하는 단계와, 기판의 타측 표면에 감광성 레지스트를 형성한 후, 노광 및 현상에 의해 감광성 레지스트의 예비 패턴을 형성하는 단계와, 기판의 타측 표면에 에칭 공정을 적용하여 기판의 일부분을 제거한 패턴을 형성하는 단계 를 포함한다.
본 발명의 또 다른 측면에 관한 회로기판은, 패턴과, 패턴에 일체로 성형되어 패턴의 일측 면을 향해 돌출된 제1 범프와 패턴에 일체로 성형되어 패턴의 타측 면을 향해 돌출된 제2 범프를 구비하는 제1 회로층과, 패턴의 일측 면을 덮으며 제1 범프를 노출시키는 제1 유전체층과, 제1 범프와 연결되며 제1 유전체층의 위에 형성되는 제2 회로층과, 제1 회로층의 타측 면을 덮으며 제2 범프를 노출시키는 제2 유전체층과, 제2 범프와 연결되며 제2 유전체층의 위에 형성되는 제3 회로층을 구비한다.
본 발명의 또 다른 측면에 있어서, 제2 회로층과 제3 회로층은 각각 제1 유전체층 및 제2 유전체층에 직접 접촉하는 시드층과 시드층 위에 형성되는 도금층을 구비할 수 있다.
본 발명의 또 다른 측면에 있어서, 회로기판은 제2 회로층과 제3 회로층의 각각의 외측에 형성되는 보호층들을 더 구비할 수 있다.
본 발명의 또 다른 측면에 회로기판은, 패턴과 패턴에 일체로 성형되어 패턴의 일측 면을 향해 돌출된 범프를 구비하는 회로층과, 패턴의 일측 면을 덮으며 범프를 노출시키는 유전체층을 구비한다.
본 발명의 또 다른 측면에 있어서, 회로기판은, 패턴의 일부를 노출시키도록 패턴의 타측 면을 덮는 하부 유전체층을 더 구비할 수 있다.
상술한 바와 같은 본 발명의 회로기판 및 그 제조 방법은, 비아홀을 가공 하기 위한 드릴 작업을 실시하지 않고도 범프들에 의해 층간을 연결할 수 있으므로, 제조 공정이 용이할 뿐만 아니라 제조 비용과 시간이 절감된다. 또한 하프 에칭 공정을 이용하여 형성된 범프들을 이용해 층간을 연결하므로 미세한 피치를 갖는 회로를 구현할 수 있다. 또한 패턴과 범프들이 일체로 형성된 회로층이 층간을 연결함과 동시에 회로의 기능을 담당할 수 있으므로 코어층을 배치하지 않고도 다층 회로기판을 구현할 수 있어 다층 회로기판의 두께가 크게 감소한다.
이하, 첨부 도면의 실시예들을 통하여, 본 발명에 관한 회로기판 및 그 제조 방법의 구성과 작용을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 관한 회로기판의 제조 방법에서 기판의 단면도이고, 도 2는 도 1의 기판에 감광성 레지스트가 도포된 상태를 나타낸 단면도이며, 도 3은 도 2의 감광성 레지스트의 일부가 제거된 상태를 나타낸 단면도이다.
기판(10)은 다층 회로기판에서 전기 신호를 전달하는 기능을 수행하는 패턴을 형성하기 위한 부분이므로, 구리(Cu)나 은(Ag)과 같이 전기를 전도하는 소재를 포함할 수 있다.
기판(10)은 평판 형상을 갖지만 도면에서는 두께 방향으로 절단하여 단면을 도시하였다. 이하에서 설명되는 회로기판의 제조방법에서 기판(10)을 비롯한 여러 가지 소재들은 릴(reel)에 감기어진 형태로 제공되며, 릴이 회전함에 따라 릴에서 풀려지는 기판(10)에 대해 에칭 공정이나 다른 소재를 도포하는 공정이 실행될 수 있다.
도 1 내지 도 3은 기판(10)의 표면에 범프를 형성하기 위해 예비 패턴을 형성하는 단계들을 도시한 것이다. 기판(10)의 양측 표면에는 감광성 레지스트(21, 22)가 도포된다. 감광성 레지스트(21, 22)는 빛에 의해 노출된 부분이 변하는 특성을 갖는 소재로서, 빛에 노출된 부분은 현상액에 의해 제거될 수 있다. 감광성 레지스트(21, 22)의 표면에 마스크를 배치하여 노광(빛에 노출시키는 공정)한 후, 현상하면 감광성 레지스트(21, 22)의 일부분이 제거되어 도 3에 도시된 것과 같이 예비 패턴(21a)이 형성된다. 예비 패턴(21a)은 기판(10)에서 범프가 형성될 위치에 형성된다.
도 4는 도 3의 기판에 하프 에칭 공정을 적용한 상태를 나타낸 단면도이고, 도 5는 도 4의 기판에서 감광성 레지스트를 제거한 상태를 나타낸 단면도이다.
하프 에칭(half etching) 공정은 기판의 전체 두께를 관통하여 제거하는 풀 에칭(full etching) 공정에 대응되는 용어로서, 에칭의 정도를 조절하여 기판의 일부 두께만을 제거하는 공정이다.
기판(10)에 하프 에칭 공정을 적용하면 예비 패턴(21a)이 형성된 부분을 제외한 부분들이 에칭 용액에 의해 제거되므로, 도 4에 도시된 것과 같이 예비 패턴(21a)에 대응하는 부분에 범프들(11, 12)이 형성된다. 도시된 실시예에서는 기판(10)의 양측면에 제1 범프(11)와 제2 범프(12)가 형성된다. 범프들(11, 12)이 형성된 이후에 예비 패턴(21a)을 제거한다.
도 6은 도 5의 기판에 유전체층과 감광성 레지스트를 도포한 상태를 나타낸 단면도이고, 도 7은 도 6의 기판에서 감광성 레지스트의 일부를 제거한 상태를 나타낸 단면도이며, 도 8은 도 7의 기판에 에칭 공정을 적용한 상태를 나타낸 단면도이고, 도 9는 도 8의 기판에서 감광성 레지스트를 제거한 상태를 나타낸 단면도이다.
도 6은 제1 범프(11)가 형성된 기판(10)의 일측 표면에 제1 유전체층(31)을 도포하는 단계를 나타낸다. 제1 유전체층(31)은 전기가 통하지 않는 소재를 포함하며 기판(10)을 지지하는 기능을 수행한다. 제1 유전체층(31)은 제1 범프(11)를 덮도록 형성되어 이후에서 적용될 에칭 공정으로부터 기판(10)을 보호할 수 있다.
제2 범프(12)가 형성된 기판(10)의 타측 표면에는 도 6과 같이 감광성 레지스트(32)를 도포하고, 마스크를 이용한 노광과 현상을 실시하여 감광성 레지스트(32)의 일부분을 제거함으로써 기판(10)에 형성할 패턴에 대응하는 모양의 예비 패턴(32a)을 형성한다.
예비 패턴(32a)의 빈 공간들에 에칭 용액을 흘리는 에칭 공정을 실시하면, 도 8에 도시된 것과 같이 기판의 일부분이 제거된 패턴(13)과, 패턴(13)에 일체로 성형되어 패턴(13)의 일측 면을 향해 돌출된 제1 범프(11)와, 패턴(13)에 일체로 성형되어 패턴(13)의 타측 면을 향해 돌출된 제2 범프(12)를 구비하는 제1 회로층(10a)이 완성된다. 제1 회로층(10a)은 패턴(13)과 범프들(11, 12)이 일체로 형성되므로, 비아홀을 가공하지 않고도 양측면의 회로층들을 연결하여, 다층 회로기판의 제조를 용이하게 할 수 있다.
본 발명의 회로기판의 제조 방법은 상술한 바와 같은 범프 제조 공정에 의해 한정되지 않는다. 즉 하프 에칭 공정을 이용하는 대신, 범프의 배치에 대응하는 패턴을 갖는 금형으로 기판을 프레스 가공하거나, 범프에 대응하는 패턴을 갖는 롤러로 압연함으로써 범프를 제조할 수 있다.
도 10은 도 9의 기판에서 유전체층을 도포한 상태를 나타낸 단면도이고, 도 11은 도 10의 기판에서 유전체층의 일부를 제거한 상태를 나타낸 단면도이다.
에칭 공정을 적용하여 패턴(13)을 형성한 이후에는 예비 패턴(32a)을 제거하고, 제1 회로층(10a)의 타측 표면에 제2 범프(12)를 덮도록 제2 유전체층(35)을 도포한다.
그 이후에는 제1 회로층(10a)의 양측 표면을 덮는 유전체층들(31, 35)의 일부분을 제거함으로써 범프들(11, 12)을 외부로 노출시킬 수 있다. 유전체층들(31, 35)을 제거할 때에는 플라즈마를 이용한 스크러빙(scrubbing) 공정이나 특수 화학 물질을 이용한 습식 디스미어(desmear) 공정을 적용할 수 있다.
도 12는 도 11의 기판에서 시드층을 형성한 상태를 나타낸 단면도이다.
범프들(11, 12)이 외부로 노출된 이후에는, 도금법을 이용하여 범프들(11, 12)과 연결된 시드층들(41, 42)을 형성할 수 있다. 시드층들(41, 42)은 구리와 같은 전기 전도성 금속 소재를 이용하여 무전해 도금법에 의해 형성될 수 있다.
본 발명의 회로기판의 제조 방법은 상술한 시드층들의 형성 방법에 의해 한정되는 것은 아니다. 즉 무전해 도금법을 이용하지 않고, 동박(copper foil)을 유전체층들(31, 35)의 표면에 고온 고압으로 가압하는 본딩 공정을 이용하여 시드층들을 형성할 수 있다. 본딩 공정의 조건의 예를 들면, 약 섭씨 210도의 온도와 90 kg/㎠ 의 힘을 가하여 본딩 공정을 실시할 수 있다.
도 13은 도 12의 기판에서 시드층의 위에 감광성 레지스트에 의한 예비 패턴을 형성한 상태를 나타낸 단면도이고, 도 14는 도 13의 기판에서 시드층의 위에 도금층을 형성한 상태를 나타낸 단면도이다.
시드층들(41, 42)을 형성한 이후에는, 시드층들(41, 42)의 각각의 표면에 감광성 레지스트에 의한 예비 패턴들(51, 52)을 형성할 수 있다. 예비 패턴들(51, 52)은 최종적으로 형성하기 원하는 패턴과 반대되는 모양을 갖는 네거티브 형태로 형성될 수 있다. 예비 패턴들(51, 52)은 마스크를 통한 노광 및 현상 공정에 의해 형성될 수 있다.
예비 패턴들(51, 52)이 형성되면, 예비 패턴들(51, 52)의 빈 공간들을 통해 시드층들(41, 42)의 표면에 부착되는 도금층들(61, 62)을 형성할 수 있다. 시드층들(41, 42)이 전체 표면적을 덮고 있으므로, 전해 도금법이나 무전해 도금법을 이용하여 도금층들(61, 62)을 형성할 수 있다.
도 15는 도 14의 기판에서 감광성 레지스트를 제거한 상태를 나타낸 단면도이고, 도 16은 도 15의 기판에 보호층을 형성한 상태를 나타낸 단면도이다.
도금층들(61, 62)을 형성한 이후에 예비 패턴들(51, 52)을 제거하고 하프 에칭 공정을 적용하면, 얇은 두께의 시드층들(41, 42)에서 도금층들(61, 62)의 외측으로 돌출된 부분이 먼저 제거되어. 도금층들(61, 62)과 동일한 패턴을 이루는 시드층들(41a, 42a)이 완성된다.
그 결과 제1 회로층(10a)의 일측 면에 제2 회로층(41a, 61)이 형성된다. 제2 회로층(41a, 61)은 제1 범프(11)와 연결되는 시드층(41a)과 도금층(61)을 구비 하며, 제1 유전체층(31)의 위에 형성된다.
제1 회로층(10a)의 타측 면에는 제3 회로층(42a, 62)이 형성된다. 제3 회로층(42a, 62)은 제2 범프(12)와 연결되는 시드층(42a)과 도금층(62)을 구비하며, 제2 유전체층(35)의 위에 형성된다.
제2 회로층(41a, 61) 및 제3 회로층(42a, 62)의 각각의 표면에는 보호층들(81, 82)이 각각 형성되어 부식이나 스크래치에 의한 회로의 쇼트를 방지할 수 있다.
상술한 바와 같은 방법에 의해 제조된 회로기판은 비아홀을 가공하기 위한 드릴 작업을 실시하지 않고도 범프들에 의해 층간을 연결할 수 있으므로, 제조 공정이 용이할 뿐만 아니라 제조 비용과 시간이 절감되는 장점이 있다. 또한 하프 에칭 공정을 이용하여 범프들을 형성하고, 이 범프들을 이용해 층간을 연결하므로 미세한 피치를 갖는 회로를 구현할 수 있다.
종래에는 층간을 연결하기 위한 비아홀을 확보하기 위한 코어층이 필요하므로 다층 회로기판의 두께가 증가하는 문제점이 있었다. 그러나 상술한 본 발명의 일 실시예에 관한 회로기판의 제조 방법에 의하면, 제1 회로층이 패턴과 범프들을 일체로 구비하여 층간을 연결함과 동시에 회로의 기능을 담당할 수 있으므로 코어층을 배치하지 않고도 다층 회로기판을 구현할 수 있다.
도 17은 본 발명의 다른 실시예에 관한 회로기판의 제조 방법에서 범프와 패턴이 형성된 기판에 유전체층을 도포한 상태를 나타낸 단면도이고, 도 18은 도 17의 기판에서 유전체층의 일부를 제거한 상태를 나타낸 단면도이다.
도 17에 나타난 상태는 도 1 내지 도 10에 나타난 실시예와 동일한 단계들을 통해 제조된 제1 회로층(110a)을 나타낸다. 제1 회로층(110a)은 패턴(113)과, 패턴(113)의 일측에서 돌출 형성된 제1 범프(111)와, 패턴(113)의 타측에서 돌출 형성된 제2 범프(112)를 구비한다. 제1 회로층(110a)의 일측 면에는 제1 유전체층(131)이 도포되고, 타측 면에는 제2 유전체층(135)이 도포된다.
도 17 내지 도 21에 도시된 실시예에서는 제1 회로층(110a)의 양측 표면에 제2 회로층과 제3 회로층을 형성하는 방법이 다소 변형되었다.
마스크를 통한 노광 공정과 현상 공정을 적용함으로서 제1 유전체층(131)과 제2 유전체층(135)의 일부분을 제거하여 예비 패턴들을 갖는 유전체층들(131a, 135a)을 형성한다. 유전체층들(131a, 135a)의 예비 패턴들은 범프들(111, 112)을 노출시키는 윈도우와 패턴을 포함한다.
범프들(111, 112)이 외부로 노출된 이후에는, 도금법을 이용하여 범프들(111, 112)과 연결된 도전층들(141, 142)을 형성할 수 있다. 도전층들(141, 142)은 구리와 같은 전기 전도성 금속 소재를 이용하여 무전해 도금법에 의해 형성될 수 있다.
도 19는 도 18의 기판에 도금층을 형성한 상태를 나타낸 단면도이고, 도 20은 도 19의 기판에 하프 에칭 공정을 적용한 상태를 나타낸 단면도이다.
도전층들(141, 142)을 형성한 후에, 하프 에칭 공정을 적용하면 최외측 표면에 노출된 도전층들(141, 142)의 일부분이 제거된다. 즉 도전층들(141, 142)에서 유전체층들(131a, 135a)보다 외측으로 돌출된 부분이 제거된다.
하프 에칭 공정이 완료되면, 도 20에 도시된 것과 같이 제1 회로층(110a)의 일측 면에는 제1 유전체층(131a)을 사이에 두고 배치되며 제1 범프(111)에 연결되는 제2 회로층(141a)이 형성된다. 제1 회로층(110a)의 타측 면에는 제2 유전체층(135a)을 사이에 두고 배치되며 제2 범프(112)에 연결되는 제3 회로층(142a)이 형성된다.
도 21은 도 20의 기판에 보호층을 형성한 상태를 나타낸 단면도이다.
제2 회로층(141a) 및 제3 회로층(142a)의 각각의 표면에는 보호층들(151, 152)이 각각 형성되어 부식이나 스크래치에 의한 회로의 쇼트를 방지할 수 있다.
도 22는 본 발명의 또 다른 실시예에 관한 회로기판의 제조 방법에서 감광성 레지스트가 도포된 기판을 나타낸 단면도이고, 도 23은 도 22의 기판에서 감광성 레지스트의 예비 패턴을 형성한 상태를 나타낸 단면도이며, 도 24는 도 23의 기판에 하프 에칭 공정을 적용한 상태를 나타낸 단면도이고, 도 25는 도 24의 기판에서 감광성 레지스트를 제거한 상태를 나타낸 단면도이다.
도 22 내지 도 31에 도시된 실시예에 관한 회로기판은 범프가 일체로 형성된 회로기판의 예를 나타낸다.
도 22 내지 도 25에 도시된 단계들은, 도 1 내지 도 5에 나타난 단계들과 유사하며 기판의 표면에 범프를 형성하는 단계들을 나타낸다.
기판(210)의 양측 표면에는 감광성 레지스트(221, 222)를 도포한 후, 마스크를 통한 노광 공정과 현상 공정을 적용하면, 기판(210)의 일측 표면의 감광성 레지스트(221)의 일부분이 제거되어 도 23에 도시된 것과 같이 예비 패턴(221a)이 형 성된다. 예비 패턴(221a)은 기판(210)에서 범프가 형성될 위치에 형성된다.
기판(210)에 하프 에칭 공정을 적용하면 예비 패턴(221a)이 형성된 부분을 제외한 부분들이 에칭 용액에 의해 제거되므로, 도 24에 도시된 것과 같이 예비 패턴(221a)에 대응하는 부분에 범프들(211)이 형성된다. 도시된 실시예에서는 기판(210)의 일측 면에만 범프(211)가 형성된다. 범프(211)가 형성된 이후에 예비 패턴(221a)을 제거한다.
도 26은 도 25의 기판에 유전체층을 도포한 상태를 나타낸 단면도이고, 도 27은 도 26의 기판에서 범프의 일부분을 제거한 상태를 나타낸 단면도이다.
도 26은 범프(211)가 형성된 기판(210)의 일측 표면에 유전체층(231)을 도포하는 단계를 나타낸다. 유전체층(231)은 전기가 통하지 않는 소재를 포함하며 기판(210)을 지지하는 기능을 수행한다. 유전체층(231)은 범프(211)의 단부가 돌출되도록 기판(210)을 덮는다. 유전체층(231)을 도포한 이후에 범프(211)의 돌출된 부분을 제거한다.
도 28은 도 27의 기판에 감광성 레지스트를 도포한 후 예비 패턴을 형성한 상태를 나타낸 단면도이고, 도 29는 도 28의 기판에 에칭 공정을 적용한 상태를 나타낸 단면도이다.
기판(210)의 일측 표면에 감광성 레지스트(241)를 도포하고, 타측 표면에도 감광성 레지스트를 도포한다. 기판(210)의 타측 표면에 도포된 감광성 레지스트에 대해 마스크를 이용한 노광과 현상을 실시하여 감광성 레지스트의 일부분을 제거함으로써 기판(210)에 형성할 패턴에 대응하는 모양의 예비 패턴(242)을 형성한 다.
예비 패턴(242)의 빈 공간들에 에칭 용액을 흘리는 에칭 공정을 실시하면, 도 29에 도시된 것과 같이 기판의 일부분(210b)이 제거된 패턴(212)과, 패턴(212)에 일체로 성형되어 패턴(212)의 일측 면을 향해 돌출된 범프(211)를 구비하는 회로층(210a)이 완성된다. 회로층(210a)은 패턴(212)과 범프(211)가 일체로 형성되므로, 비아홀을 가공하지 않고도 양측면의 회로기판들을 연결하여, 다층 회로기판이나 칩 부착 회로기판의 제조를 용이하게 할 수 있다.
도 30은 도 29의 기판에서 감광성 레지스트를 제거하고 유전체층을 도포한 상태를 나타낸 단면도이다.
회로층(210a)에 부착되어 있는 감광성 레지스트를 제거한 후, 회로층(210a)의 타측 표면에 패턴(212)의 일부분을 노출시키는 하부 유전체층(251)을 더 형성할 수 있다.
도 31은 도 30의 회로기판을 이용하여 플립칩 본딩을 실시한 예를 나타낸 단면도이다.
도 31을 참조하면, 회로기판의 상측으로 노출된 범프(211)의 표면에 칩 부착용 솔더 범프(261)를 개재하여 플립칩(260)을 실장하였다. 또한 회로기판의 하부로 노출된 패턴(212)에 기판 연결용 솔더 범프(271)를 부착하였다.
상술한 바와 같은 구성의 회로기판에 의하면 별도의 비아홀 가공을 실시하지 않고도 플립칩 본딩을 실시할 수 있으므로, 회로기판의 제조 비용과 시간이 크게 절감됨과 아울러 회로기판의 두께가 감소된다.
본 발명은 상술한 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다.
도 1은 본 발명의 일 실시예에 관한 회로기판의 제조 방법에서 기판의 단면도이다.
도 2는 도 1의 기판에 감광성 레지스트가 도포된 상태를 나타낸 단면도이다.
도 3은 도 2의 감광성 레지스트의 일부가 제거된 상태를 나타낸 단면도이다.
도 4는 도 3의 기판에 하프 에칭 공정을 적용한 상태를 나타낸 단면도이다.
도 5는 도 4의 기판에서 감광성 레지스트를 제거한 상태를 나타낸 단면도이다.
도 6은 도 5의 기판에 유전체층과 감광성 레지스트를 도포한 상태를 나타낸 단면도이다.
도 7은 도 6의 기판에서 감광성 레지스트의 일부를 제거한 상태를 나타낸 단면도이다.
도 8은 도 7의 기판에 에칭 공정을 적용한 상태를 나타낸 단면도이다.
도 9는 도 8의 기판에서 감광성 레지스트를 제거한 상태를 나타낸 단면도이다.
도 10은 도 9의 기판에서 유전체층을 도포한 상태를 나타낸 단면도이다.
도 11은 도 10의 기판에서 유전체층의 일부를 제거한 상태를 나타낸 단면 도이다.
도 12는 도 11의 기판에서 시드층을 형성한 상태를 나타낸 단면도이다.
도 13은 도 12의 기판에서 시드층의 위에 감광성 레지스트에 의한 예비 패턴을 형성한 상태를 나타낸 단면도이다.
도 14는 도 13의 기판에서 시드층의 위에 도금층을 형성한 상태를 나타낸 단면도이다.
도 15는 도 14의 기판에서 감광성 레지스트를 제거한 상태를 나타낸 단면도이다.
도 16은 도 15의 기판에 보호층을 형성한 상태를 나타낸 단면도이다.
도 17은 본 발명의 다른 실시예에 관한 회로기판의 제조 방법에서 범프와 패턴이 형성된 기판에 유전체층을 도포한 상태를 나타낸 단면도이다.
도 18은 도 17의 기판에서 유전체층의 일부를 제거한 상태를 나타낸 단면도이다.
도 19는 도 18의 기판에 도금층을 형성한 상태를 나타낸 단면도이다.
도 20은 도 19의 기판에 하프 에칭 공정을 적용한 상태를 나타낸 단면도이다.
도 21은 도 20의 기판에 보호층을 형성한 상태를 나타낸 단면도이다.
도 22는 본 발명의 또 다른 실시예에 관한 회로기판의 제조 방법에서 감광성 레지스트가 도포된 기판을 나타낸 단면도이다.
도 23은 도 22의 기판에서 감광성 레지스트의 예비 패턴을 형성한 상태를 나타낸 단면도이다.
도 24는 도 23의 기판에 하프 에칭 공정을 적용한 상태를 나타낸 단면도이다.
도 25는 도 24의 기판에서 감광성 레지스트를 제거한 상태를 나타낸 단면도이다.
도 26은 도 25의 기판에 유전체층을 도포한 상태를 나타낸 단면도이다.
도 27은 도 26의 기판에서 범프의 일부분을 제거한 상태를 나타낸 단면도이다.
도 28은 도 27의 기판에 감광성 레지스트를 도포한 후 예비 패턴을 형성한 상태를 나타낸 단면도이다.
도 29는 도 28의 기판에 에칭 공정을 적용한 상태를 ;나타낸 단면도이다.
도 30은 도 29의 기판에서 감광성 레지스트를 제거하고 유전체층을 도포한 상태를 나타낸 단면도이다.
도 31은 도 30의 회로기판을 이용하여 플립칩 본딩을 실시한 예를 나타낸 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
10a, 110a: 제1 회로층 10, 210: 기판
61, 62: 도금층 251: 하부 유전체층
81, 82, 151, 152: 보호층 141a: 제2 회로층
142a: 제3 회로층 141, 142: 도전층
41, 42, 41a, 42a: 시드층 13, 113, 212: 패턴
11, 12, 111, 112, 211: 범프 210a: 회로층
21a, 32a, 221a, 242, 51, 52: 예비 패턴 260: 플립칩
21, 22, 32, 221, 222, 241: 감광성 레지스트 261, 271: 솔더 범프
31, 35, 131, 131a, 135, 135a, 231: 유전체층

Claims (19)

  1. 도전성 소재의 기판의 일측 표면에 돌출된 범프를 형성하는 단계;
    상기 범프를 덮도록 상기 범프가 형성된 상기 기판의 상기 일측 표면에 유전체층을 도포하는 단계; 및
    상기 기판의 타측 표면에 에칭 공정을 적용하여 상기 기판의 일부분을 제거한 패턴을 형성하는 단계;를 포함하는, 회로기판의 제조 방법.
  2. 제1항에 있어서,
    상기 범프를 형성하는 단계는 상기 기판에 감광성 레지스트를 도포한 후, 노광 및 현상 공정에 의해 감광성 레지스트의 일부분을 제거한 예비 패턴을 형성하고, 하프 에칭 공정을 적용하여 상기 기판의 일부를 제거함으로써 상기 범프를 형성하는, 회로기판의 제조 방법.
  3. 제1항에 있어서,
    상기 범프를 형성하는 단계는 상기 범프에 대응하는 패턴을 갖는 금형으로 상기 기판을 프레스 가공하거나 상기 범프에 대응하는 패턴을 갖는 롤러로 상기 기판을 압연하여 상기 범프를 형성하는, 회로기판의 제조 방법.
  4. 제1항에 있어서,
    상기 범프가 노출되도록 상기 유전체층의 일부분을 제거하는 단계와, 상기 유전체층의 위에 상기 범프와 연결되는 시드층을 형성하는 단계와, 상기 시드층에 패턴을 갖는 도금층을 형성하는 단계;를 더 포함하는, 회로기판의 제조 방법.
  5. 제4항에 있어서,
    상기 시드층에 상기 도금층을 형성하는 단계는, 상기 시드층의 위에 감광성 레지스트를 이용한 예비 패턴을 형성하는 단계와, 상기 예비 패턴을 통해 상기 시드층의 위에 도금법을 적용하여 상기 도금층을 형성하는 단계와, 상기 감광성 레지스트를 제거하고 상기 도금층의 외측의 상기 시드층을 에칭 공정으로 제거하는 단계를 포함하는, 회로기판의 제조 방법.
  6. 제1항에 있어서,
    레이저 직접 제거법(LDA; laser direct ablation)에 의해 상기 유전체층의 일부를 제거하여 상기 범프를 노출시키는 윈도우와 패턴을 형성하는 단계와, 상기 범프와 연결되는 회로층을 상기 유전체층의 위에 형성하는 단계를 더 포함하는, 회로기판의 제조 방법.
  7. 제6항에 있어서,
    상기 유전체층의 위에 상기 회로층을 형성하는 단계는 도금법에 의해 상기 윈도우와 상기 패턴과 상기 유전체층을 덮도록 도전층을 형성하고,
    상기 도전층을 형성하는 단계 이후에, 상기 도전층에서 상기 유전체층의 외측으로 돌출된 부분만을 하프 에칭 공정으로 제거하는 단계를 더 포함하는, 회로기판의 제조 방법.
  8. 도전성 소재의 기판의 양측 표면에 돌출된 범프를 형성하는 단계;
    상기 범프를 덮도록 상기 기판의 상기 일측 표면에 유전체층을 도포하는 단계;
    상기 기판의 타측 표면에 감광성 레지스트를 형성한 후, 노광 및 현상에 의해 감광성 레지스트의 예비 패턴을 형성하는 단계; 및
    상기 기판의 상기 타측 표면에 에칭 공정을 적용하여 상기 기판의 일부분을 제거한 패턴을 형성하는 단계;를 포함하는, 회로기판의 제조 방법.
  9. 제8항에 있어서,
    상기 범프를 형성하는 단계는 상기 기판의 양측 표면에 감광성 레지스트를 도포한 후, 노광 및 현상 공정에 의해 감광성 레지스트의 예비 패턴을 형성하고, 하프 에칭 공정을 적용하여 상기 기판의 일부를 제거함으로써 상기 범프를 형성하는, 회로기판의 제조 방법.
  10. 제8항에 있어서,
    상기 범프를 형성하는 단계는 상기 범프에 대응하는 패턴을 갖는 금형으로 상기 기판을 프레스 가공하거나 상기 범프에 대응하는 패턴을 갖는 롤러로 상기 기판을 압연하여 상기 범프를 형성하는, 회로기판의 제조 방법.
  11. 제8항에 있어서,
    상기 기판의 상기 타측 표면의 상기 감광성 레지스트를 제거하는 단계와, 상기 범프를 덮도록 상기 기판의 상기 타측 표면에 유전체층을 형성하는 단계와, 상기 범프가 노출되도록 상기 기판의 양측 표면의 상기 유전체층들의 일부분을 제거하는 단계와, 상기 유전체층들의 위에 상기 범프와 연결되는 시드층들을 형성하는 단계와, 상기 시드층들에 패턴을 갖는 도금층들을 형성하는 단계;를 더 포함하는, 회로기판의 제조 방법.
  12. 제11항에 있어서,
    상기 시드층들에 상기 도금층들을 형성하는 단계는, 상기 시드층들의 위에 감광성 레지스트를 이용한 예비 패턴들을 형성하는 단계와, 상기 예비 패턴들을 통해 상기 시드층들의 위에 도금법을 적용하여 상기 도금층들을 형성하는 단계와, 상기 감광성 레지스트를 제거하고 상기 도금층들의 외측의 상기 시드층들을 에칭 공정으로 제거하는 단계를 포함하는, 회로기판의 제조 방법.
  13. 제11항에 있어서,
    상기 기판의 상기 타측 표면의 상기 감광성 레지스트를 제거하는 단계와, 상기 범프를 덮도록 상기 기판의 상기 타측 표면에 유전체층을 형성하는 단계와, 레이저 직접 제거법(LDA; laser direct ablation)에 의해 상기 유전체층들의 일부를 제거하여 상기 범프를 노출시키는 윈도우와 패턴을 형성하는 단계와, 상기 범프와 연결되는 회로층들을 상기 유전체층들의 위에 형성하는 단계를 더 포함하는, 회로기판의 제조 방법.
  14. 제13항에 있어서,
    상기 유전체들층의 위에 상기 회로층들을 형성하는 단계는 도금법에 의해 상기 윈도우와 상기 패턴과 상기 유전체층들을 덮도록 상기 도전층들을 형성하고,
    상기 도전층들을 형성하는 단계 이후에, 상기 도전층들에서 상기 유전체층들의 외측으로 돌출된 부분만을 제거하는 하프 에칭 단계를 더 포함하는, 회로기판의 제조 방법.
  15. 패턴과, 상기 패턴에 일체로 성형되어 상기 패턴의 일측 면을 향해 돌출된 제1 범프와, 상기 패턴에 일체로 성형되어 상기 패턴의 타측 면을 향해 돌출된 제2 범프를 구비하는 제1 회로층;
    상기 패턴의 상기 일측 면을 덮으며 상기 제1 범프를 노출시키는 제1 유전체층;
    상기 제1 범프와 연결되며 상기 제1 유전체층의 위에 형성되는 제2 회로층;
    상기 제1 회로층의 상기 타측 면을 덮으며 상기 제2 범프를 노출시키는 제2 유전체층; 및
    상기 제2 범프와 연결되며 상기 제2 유전체층의 위에 형성되는 제3 회로층;을 구비하는, 회로기판.
  16. 제15항에 있어서,
    상기 제2 회로층과 상기 제3 회로층은 각각 상기 제1 유전체층 및 상기 제2 유전체층에 직접 접촉하는 시드층과 상기 시드층 위에 형성되는 도금층을 구비하는, 회로기판.
  17. 제16항에 있어서,
    상기 제2 회로층과 상기 제3 회로층의 각각의 외측에 형성되는 보호층들을 더 구비하는, 회로기판.
  18. 패턴과, 상기 패턴에 일체로 성형되어 상기 패턴의 일측 면을 향해 돌출된 범프를 구비하는 회로층; 및
    상기 패턴의 상기 일측 면을 덮으며 상기 범프를 노출시키는 유전체층;을 구비하는, 회로기판.
  19. 제18항에 있어서,
    상기 패턴의 일부를 노출시키도록 상기 패턴의 타측 면을 덮는 하부 유전체층을 더 구비하는, 회로기판.
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