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KR20110057600A - 반도체 소자 및 이의 제조 방법 - Google Patents

반도체 소자 및 이의 제조 방법 Download PDF

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KR20110057600A
KR20110057600A KR1020090114063A KR20090114063A KR20110057600A KR 20110057600 A KR20110057600 A KR 20110057600A KR 1020090114063 A KR1020090114063 A KR 1020090114063A KR 20090114063 A KR20090114063 A KR 20090114063A KR 20110057600 A KR20110057600 A KR 20110057600A
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KR1020090114063A
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권병호
윤보언
김민상
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삼성전자주식회사
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Abstract

반도체 소자 및 그 제조 방법에서, 반도체 소자는 실제 패턴 영역의 기판 상에 위치하고 반도체 소자의 동작 시에 사용되는 실제 패턴을 포함한다. 또한, 더미 패턴 영역의 기판 상에 위치하고, 최초 패터닝에 의해 형성된 예비 더미 패턴들의 전체 상부면 면적보다 좁은 상부면 면적을 갖는 더미 패턴을 포함한다. 상기 반도체 소자는 제조 공정 시에 식각 및 연마에 의해 발생되는 불량이 감소된다.

Description

반도체 소자 및 이의 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것이다. 보다 상세하게는, 미세한 선폭을 갖는 패턴들을 포함하는 반도체 소자 및 이의 제조 방법에 관한 것이다.
반도체 소자의 제조 시에 사진 공정의 한계로 인해 40㎚급 이하의 미세한 패턴을 형성하는 것은 매우 어렵다. 상기 미세 패턴을 형성하기 위하여, 사진 공정을 통해 형성된 패턴의 측벽에 스페이서 막을 증착하고, 상기 증착된 스페이서 막을 마스크로 이용하는 더블 패터닝 공정을 사용한다.
그러나, 상기 더블 패터닝 공정의 경우 수 회의 사진 공정이 요구되어 공정이 매우 복잡하다. 또한, 패턴을 형성하기 위한 식각 공정에서 식각되는 박막의 상부 면적이 매우 작아서 식각율의 제어가 어려울 뿐 아니라, 식각 정지 포인트를 정확하게 검출(detect)하는 것이 용이하지 않다. 이로인해, 더블 패터닝 공정을 통해 미세 패턴을 형성할 때, 공정 불량이 빈번하게 발생되고 있다.
본 발명의 목적은 미세한 선폭을 갖는 패턴이 포함되는 반도체 소자를 제공하는데 있다.
본 발명의 다른 목적은 공정 불량이 감소되면서 상기한 반도체 소자를 제조하는 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 실제 패턴 영역의 기판 상에 반도체 소자의 동작 시에 사용되는 실제 패턴이 구비된다. 더미 패턴 영역의 기판 상에 위치하고, 최초 패터닝에 의해 형성된 예비 더미 패턴들의 전체 상부면 면적보다 좁은 상부면 면적을 갖는 더미 패턴이 포함된다.
본 발명의 일 실시예로, 상기 더미 패턴의 전체 상부면은 상기 더미 패턴 영역 전체 면적의 30% 내지 85%의 면적을 가질 수 있다.
본 발명의 일 실시예로, 상기 더미 패턴은 서로 이격되어 있는 복수의 라인 패턴들로 이루어지고, 상기 라인 패턴들 내에는 적어도 하나의 홀이 생성되어 있을 수 있다.
본 발명의 일 실시예로, 상기 더미 패턴은 더미 패턴 영역의 70% 이상의 면적을 덮는 하나의 패턴 형상을 갖고, 패턴 내부에 적어도 하나의 홀이 생성되어 있을 수 있다.
본 발명의 일 실시예로, 상기 더미 패턴은 복수의 반복 패턴들로 이루어지는 예비 더미 패턴들 중 일부의 예비 더미 패턴이 제거된 형상을 가질 수 있다.
상기한 다른 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법으로, 실제 패턴 영역 및 더미 패턴 영역의 기판 상에 패턴막을 형성한다. 상기 패턴막을 패터닝하여 예비 실제 패턴 및 예비 더미 패턴을 형성한다. 또한, 상기 예비 실제 패턴의 일부 및 상기 예비 더미 패턴의 일부를 식각하여, 실제 패턴 및 더미 패턴을 형성한다.
본 발명의 일 실시예로, 상기 예비 실제 패턴의 적어도 일부를 형성하기 위하여, 상기 패턴막 상에 희생막 패턴을 형성한다. 상기 희생막 패턴의 측벽에 스페이서를 형성한다. 상기 희생막 패턴을 제거한다. 또한, 상기 스페이서를 이용하여 상기 패턴막을 식각한다.
상기 예비 실제 패턴의 나머지 일부 및 상기 예비 더미 패턴을 형성하는 공정에서, 상기 패턴막 상에 제1 포토레지스트 패턴을 형성한다. 또한, 상기 제1 포토레지스트 패턴을 식각 마스크로 사용하여 상기 패턴막을 식각한다.
본 발명의 일 실시예로, 실제 패턴 및 더미 패턴을 형성하기 위한 식각 공정에서, 상기 예비 실제 패턴들의 일부 영역 및 상기 예비 더미 패턴들의 일부 영역을 노출시키는 제2 포토레지스트 패턴을 형성한다. 또한, 상기 예비 더미 패턴 아래의 하부막이 노출되도록, 상기 제2 포토레지스트 패턴에 의해 노출된 상기 예비 실제 패턴들 및 예비 더미 패턴을 식각한다.
본 발명의 일 실시예로, 상기 예비 실제 패턴 중 적어도 일부는 라인 및 스페이스 형상을 갖고, 이웃하는 2개 라인의 양 단부가 서로 연결된 형상을 갖는다.
본 발명의 일 실시예로, 상기 예비 실제 패턴에서 제거되는 부위는 상기 예비 실제 패턴에서 불필요하게 연결되어 있는 부위이다.
본 발명의 일 실시예로, 상기 예비 더미 패턴의 전체 상부면은 상기 더미 패턴 영역 전체 면적의 45% 이상의 면적이 되도록 형성될 수 있다.
본 발명의 일 실시예로, 상기 더미 패턴의 전체 상부면이 상기 더미 패턴 영역 전체 면적의 30% 내지 85%의 면적을 갖도록 상기 예비 더미 패턴의 일부를 제거할 수 있다.
본 발명의 일 실시예로, 상기 예비 더미 패턴의 일부를 제거하는 공정에서, 복수개의 예비 더미 패턴 중 적어도 하나를 제거할 수 있다. 이와는 달리, 상기 예비 더미 패턴의 일부를 제거하는 공정에서, 각 예비 더미 패턴의 내부에 홀이 생성되도록 할 수 있다. 이와는 달리, 상기 예비 더미 패턴의 일부를 제거하는 공정에서, 각 예비 더미 패턴이 복수의 조각으로 나누어지도록 할 수 있다.
본 발명의 일 실시예로, 상기 실제 패턴들 및 더미 패턴들을 덮는 층간 절연막을 형성하는 공정 및 상기 실제 패턴들 및 더미 패턴들의 상부면이 노출되도록 상기 층간 절연막을 연마하는 공정을 더 수행할 수 있다.
상기 층간 절연막을 연마할 때 상기 더미 패턴을 연마 저지막으로 사용할 수 있다.
설명한 것과 같이, 본 발명에 따른 반도체 소자의 패턴은 실제 패턴을 형성하기 위하여 불필요한 연결 부위를 제거해주는 식각 공정에서, 예비 더미 패턴의 일부를 함께 제거한다. 따라서, 상기 식각 공정 시에 제거되는 막의 상부 면적이 증가되고, 이로인해 상기 식각 공정의 제어 및 식각 정지 포인트의 검출이 용이해진다. 따라서, 미세한 선폭을 갖는 실제 패턴을 용이하게 형성할 수 있다.
또한, 상기 더미 패턴은 화학기계적 연마 공정 시의 연마 저지막으로써 사용될 수 있다. 그러므로, 상기 더미 패턴에 의해, 후속의 연마 공정 시에 상기 미세 패턴의 손상이 발생되지 않으면서 실제 패턴 영역 및 미세 패턴 영역의 상부면의 평탄도가 높아지도록 할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특 징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예 1
도 1a는 본 발명의 실시예 1에 따른 반도체 소자의 평면도이다. 도 1b는 도 1a에 도시된 반도체 소자의 단면도이다.
도 1a 및 도 1b를 참조하면, 실제 패턴 영역 및 더미 패턴 영역(A)이 구분된 기판(100)이 마련된다. 상기 실제 패턴 영역은 반도체 소자의 동작 시에 사용되는 실제 패턴들이 형성되기 위한 부위이다. 상기 더미 패턴 영역(A)은 상기 실제 패턴들을 정상적으로 형성하기 위하여 제공되는 더미 패턴들(102a)이 형성되기 위한 부위이다. 상기 더미 패턴(102a)은 실재 회로 패턴으로 사용되지 않으므로, 반도체 소자의 동작 시에는 사용되지 않는다.
상기 실제 패턴 영역의 기판(100) 상에는 제1 및 제2 실제 패턴들(110a, 110b)이 구비된다. 상기 제1 및 제2 실제 패턴들(110a, 110b)은 도전성 라인, 패드 전극, 게이트 전극 등을 포함할 수 있다. 상기 제1 및 제2 실제 패턴들(110a, 110b)에 의해 반도체 소자의 회로들이 구성된다. 여기서, 상기 반도체 소자는 메모리 소자 또는 로직 소자를 포함할 수 있다.
상기 제1 및 제2 실제 패턴들(110a, 110b)은 회로를 구성하기 위하여 설계된 대로, 다양한 선폭 및 다양한 형상을 갖는다. 본 실시예에서, 상기 제1 실제 패턴들(110a)은 더블 패터닝 공정을 통해 형성되어 미세한 선폭을 갖는다. 또한, 상기 제2 실제 패턴들(110b)은 상기 제1 실제 패턴(110a)보다 넓은 선폭을 갖고 사진 식각 공정을 통해 형성된 것이다.
상기 더블 패터닝 공정을 통해 형성된 제1 실제 패턴들(110a)은 라인 및 스페이스가 반복된 형상을 갖는다. 상기 제1 실제 패턴들(110a)은 사진 공정의 한계 선폭보다 작은 선폭을 가질 수 있다. 일 예로, 상기 제1 실제 패턴들(110a)은 40㎚ 이하의 선폭을 가질 수 있다.
한편, 상기 제2 실제 패턴들(110b)은 사진 공정의 한계 선폭과 동일하거나 상기 한계 선폭보다 큰 선폭을 가질 수 있다. 일 예로, 콘택 플러그들을 형성하기 위한 충분한 수평 면적을 가져야 하는 패드 전극은 상대적으로 큰 선폭을 갖는 제2 실제 패턴(110b)이 될 수 있다.
상기 더미 패턴 영역(A)의 기판(100) 상에는 더미 패턴들(112a)이 구비된다. 상기 더미 패턴들(112a)은 상기 실제 패턴들(110a, 110b)의 밀집도가 서로 다른 것을 보상하도록 배치된다. 상기 더미 패턴 영역(A)에는 실제로 더미 패턴들(112)이 형성되는 부위 및 더미 패턴들(112) 사이에 층간 절연막으로 채워지는 부위가 존재한다. 상기 더미 패턴들(112)은 상기 더미 패턴 영역(A)의 형상, 실제 패턴들(110a, 110b)의 배치 및 형상 등에 따라 다양한 형상을 가질 수 있다.
본 실시예에서는, 상기 더미 패턴들(112a)은 나란하게 배치되는 라인 형상을 갖는다. 상기 각각의 더미 패턴들(112a)은 실질적으로 동일한 선폭을 가지면서 규칙적으로 배열될 수 있다.
상기 더미 패턴들(112a)의 전체 상부면은 최초 패터닝에 의해 형성된 예비 더미 패턴들의 전체 상부면 면적보다 좁다. 본 실시예의 상기 더미 패턴들(112a)은 예비 더미 패턴을 이루는 라인들 중 일부를 제거하여 형성된 것이다. 그러므로, 상기 더미 패턴들(112a)은 최초 패터닝에 의해 형성된 예비 더미 패턴들보다 라인 형상의 패턴 개수가 작다.
상기 더미 패턴들(112a)을 형성하기 위하여 식각되는 상기 예비 더미 패턴 부위의 상부 면적은 식각 저지 포인트를 검출하기 쉽고, 상기 식각율의 조절이 용이한 정도가 되어야 한다. 이를 위하여, 상기 식각 공정에서 제거되는 예비 더미 패턴은 상기 더미 패턴 영역(A) 상부면의 15% 이상의 면적인 것이 바람직하다. 즉, 상기 더미 패턴 영역(A)의 15% 이상의 면적에 해당하는 예비 더미 패턴이 제거됨으로써 최종적으로 더미 패턴(112a)이 형성된다.
또한, 상기 더미 패턴들(112a)은 연마 공정 시에 연마 저지막으로도 사용된다. 그러므로, 상기 더미 패턴들(112a)은 연마 공정 시에 연마 저지막으로 사용될 수 있을 정도의 전체 상부 면적을 갖는다. 이를 위하여, 상기 더미 패턴 영역(A)의 30% 이상에 해당되는 면적만큼 상기 더미 패턴(112a)이 구비되는 것이 바람직하다.
따라서, 상기 더미 패턴들(112a)의 전체 상부면은 상기 더미 패턴 영역(A) 전체 면적의 30% 내지 85%의 면적을 갖는 것이 바람직하다.
상기 제1, 제2 실제 패턴들(110a, 110b) 및 더미 패턴들(112a)은 동일한 물질로 이루어 질 수 있다.
상기 제1, 제2 실제 패턴들(110a, 110b) 사이의 갭 및 더미 패턴들(112a) 사이의 갭에는 층간 절연막(118)이 채워져 있다. 상기 제1, 제2 실제 패턴들(110a, 110b), 더미 패턴들(112a) 및 층간 절연막(118)의 상부면은 평탄한 형상을 가질 수 있다.
상기와 같이, 제1, 제2 실제 패턴 및 더미 패턴들이 배치됨으로써, 상기 제1 및 제2 실제 패턴에서 발생되는 불량을 감소시킬 수 있다.
도 2a 내지 도 7a는 도 1a에 도시된 반도체 소자의 제조 방법을 나타내는 평면도들이다. 도 2b 내지 도 7b는 도 1b에 도시된 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 2a 및 도 2b를 참조하면, 실제 패턴 영역 및 더미 패턴 영역이 구분된 기판(100)이 마련된다. 상기 기판(100) 상에 패턴막(102)을 형성한다. 상기 패턴막(102)은 실제 패턴들 및 더미 패턴들을 형성하기 위한 막이다.
상기 패턴막(102) 상에 희생막(도시안함)을 적층한다. 상기 희생막은 습식 식각 공정 또는 에싱 공정을 통해 용이하게 제거될 수 있는 물질로써 형성할 수 있다. 상기 희생막은 폴리머 물질로 형성될 수 있으며, 일 예로, 스핀 핀 온 하드 마스크(SOH) 막질 또는 탄소 스핀 온 하드 마스크(C-SOH) 막질로써 형성될 수 있다.
이 후, 상기 희생막을 패터닝함으로써, 희생막 패턴(104)을 형성한다. 상기 희생막 패턴(104)은 라인 및 스페이스가 반복 형성되어 있는 부위를 포함한다. 본 실시예에서는, 상기 실제 패턴 영역 상에만 희생막 패턴(104)이 형성된다. 그러나, 이와는 달리, 상기 실제 패턴 영역 및 더미 패턴 영역에 각각 상기 희생막 패턴(104)을 형성할 수도 있다.
도 3a 및 도 3b를 참조하면, 상기 희생막 패턴(104) 및 패턴막(102) 표면을 덮는 스페이서막(도시안함)을 형성한다. 상기 스페이서막을 이방성 식각함으로써, 상기 희생막 패턴(104)의 측벽을 둘러싸는 링 형상의 스페이서(106)를 형성한다. 즉, 상기 스페이서(106)는 라인 및 스페이스 형상을 갖고, 이웃하는 2개 라인의 양 단부가 서로 연결된 형상을 갖는다.
본 실시예에서, 상기 스페이서(106)는 예비 실제 패턴의 일부를 형성하기 위한 식각 마스크로써 사용된다. 이와는 달리, 도시하지는 않았지만, 상기 스페이서(106)는 예비 더미 패턴의 일부를 형성하기 위한 식각 마스크로써 사용될 수도 있다.
도 4a 및 도 4b를 참조하면, 상기 희생막 패턴(104)을 제거한다. 상기 희생막 패턴(104)은 에싱 스트립 공정을 통해 제거될 수 있다. 상기 공정을 수행하면, 상기 패턴막(102) 상에 예비 실제 패턴을 형성하기 위한 식각 마스크로 사용되는 스페이서(106)만이 남아있게 된다.
도 5a 및 도 5b를 참조하면, 상기 스페이서(106)가 형성되어 있는 패턴막 상에 포토레지스트막을 형성한다. 상기 포토레지스트막을 사진 식각 공정을 통해 패터닝함으로써, 제1 포토레지스트 패턴(108)을 형성한다. 상기 제1 포토레지스트 패턴(108)은 적어도 일부의 예비 실제 패턴 및 예비 더미 패턴을 형성하기 위한 식각 마스크로써 사용된다.
도 6a 및 도 6b를 참조하면, 상기 제1 포토레지스트 패턴(108) 및 상기 스페이서(106)를 식각 마스크로 사용하여 상기 패턴막(102)을 식각함으로써, 예비 실제 패턴들(110) 및 예비 더미 패턴들(112)을 형성한다.
상기 예비 실제 패턴들(110) 중에서, 상기 스페이서(106)를 식각 마스크로 사용한 식각 공정을 통해 형성된 예비 실제 패턴들은 불필요하게 연결된 부위가 생기게 된다. 또한, 상기 스페이서(106)를 이용한 더블 패터닝 공정을 통해 상기 예비 실제 패턴(110)을 형성하면, 상기 희생막의 측벽의 스페이서 형성 부위에만 패 턴이 형성되므로 특정 형상을 갖는 패턴만을 구현할 수 있다. 그러나, 상기 더블 패터닝 공정을 통해 상기 예비 실제 패턴(110)을 형성하면, 사진 공정의 한계 선폭보다 더 좁은 선폭의 패턴을 구현할 수 있다.
한편, 상기 예비 실제 패턴들(110) 중에서, 상기 제1 포토레지스트 패턴(108)을 식각 마스크로 사용한 식각 공정을 통해 형성된 예비 실제 패턴들(110)은 불필요하게 연결된 부위없이 실제 패턴들과 동일한 형상을 가질 수도 있고, 불필요하게 연결된 부위가 존재할 수도 있다.
본 실시예에서, 상기 예비 더미 패턴(112)은 라인 및 스페이스가 반복된 패턴들이 나란하게 배치된 형상을 갖도록 형성한다.
또한, 상기 예비 더미 패턴들(112) 전체 상부면의 면적이 상기 더미 패턴 영역 전체 상부 면적의 45% 보다 작으면, 상기 예비 더미 패턴(112)을 식각 및 연마 저지막으로 이용하여 식각 및 연마 공정을 수행할 때 공정 콘트롤이 용이하지 않게된다. 그러므로, 상기 예비 더미 패턴들(112) 전체 상부면의 면적이 상기 더미 패턴 영역 전체 상부 면적의 45% 이상이 되도록 하는 것이 바람직하다.
도 7a 및 도 7b를 참조하면, 상기 예비 실제 패턴(110) 및 예비 더미 패턴(112)을 덮는 포토레지스트막을 형성한다. 노광 및 현상 공정을 통해, 상기 예비 실제 패턴(110) 및 예비 더미 패턴(112)의 일부분을 노출하는 제2 포토레지스트 패턴(114)을 형성한다. 상기 제2 포토레지스트 패턴(114)의 노출 부위는 상기 예비 실제 패턴(110)에서 불필요하게 연결된 부위 및 더미 패턴(114)을 형성하기 위하여 제거되어야 할 예비 더미 패턴 부위가 된다.
상기 제2 포토레지스트 패턴(114)을 식각 마스크로 사용하여 상기 예비 실제 패턴(110) 및 예비 더미 패턴(112)을 식각함으로써, 제1 실제 패턴(110a), 제2 실제 패턴(110b) 및 더미 패턴(112a)을 형성한다. 상기 제1 실제 패턴(110a)은 더블 패터닝에 의해 형성된 미세 패턴이고, 상기 제2 실제 패턴(110b)은 사진 식각 공정을 통해 형성된 패턴이다.
본 실시예에서는, 상기 식각 공정을 통해 상기 예비 더미 패턴(112)의 각 라인들 중의 일부를 제거한다. 그러므로, 상기 더미 패턴(112a)은 상기 예비 더미 패턴(112)보다 작은 개수를 가지며, 상기 더미 패턴들(112a) 간의 이격된 선폭은 상기 예비 더미 패턴들(112) 간의 이격된 선폭보다 더 작다.
이 때, 상기 예비 실제 패턴(110)은 더블 패터닝 공정에 의해 매우 미세한 선폭을 가지므로, 상기 예비 실제 패턴(110)에서 불필요하게 연결된 부위는 매우 미세한 선폭을 갖는다. 때문에, 상기 실제 패턴(110a, 110b)을 형성하기 위하여 상기 예비 실제 패턴(110)에서 식각되어야 할 부위의 상부 면적이 매우 좁다. 그러므로, 상기 예비 실제 패턴(110)의 제거될 부위만 선택하여 식각하는 경우 식각되는 부위의 면적이 지나치게 좁아서, 상기 식각 공정에서 식각 정지점을 검출하는 것이 용이하지 않다. 이로인해, 상기 식각 공정을 제어하는 것이 어렵다.
그런데, 상기 설명한 것과 같이, 상기 예비 실제 패턴(110)에서 불필요하게 연결된 부위를 제거할 때, 상기 예비 더미 패턴(112)의 일부도 함께 식각함으로써 식각 공정에 의해 제거되는 부위의 전체 면적을 증가시킬 수 있다. 따라서, 상기 예비 실제 패턴(110)을 정확한 두께로 식각해낼 수 있다. 이 때, 상기 예비 실제 패턴(110)을 식각할 때 식각 정지점을 용이하게 검출하는데 필요한 정도의 면적만큼 상기 예비 더미 패턴(112)을 제거한다.
이를 위하여, 상기 예비 실제 패턴(110)을 식각할 때, 예비 더미 패턴(112)은 상기 더미 패턴 영역의 상부 면적의 적어도 15%의 면적만큼 식각되는 것이 바람직하다. 그러나, 식각되는 예비 더미 패턴(112)의 상부 면적은 상기 예비 실제 패턴(112)에서 식각되는 부위의 면적에 따라 달라질 수 있다.
한편, 상기 식각 공정을 통해 형성되는 상기 더미 패턴(112a) 전체의 상부면은 상기 더미 패턴 영역 전체 면적의 30 내지 85%의 면적을 갖도록 한다. 상기 더미 패턴(112) 전체의 상부면 면적이 상기 더미 패턴 영역의 전체 면적의 30%보다 작으면, 후속 연마 공정 시에 디싱이 발생하여 상기 더미 패턴 영역과 실제 패턴 영역의 상부면을 평탄하게 형성하기가 어렵다. 그리고, 상기 더미 패턴(112)을 연마 정지막으로 사용하기가 어렵다. 또한, 상기 예비 더미 패턴(112)의 일부를 식각하여 상기 더미 패턴(112a)을 형성하므로, 상기 더미 패턴(112a) 전체의 상부면은 상기 더미 패턴 영역 전체 면적의 85% 이상의 면적을 갖기 어렵다.
다시, 도 1a 및 도 1b를 참조하면, 상기 제1 및 제2 실제 패턴(110a, 110b)과 상기 더미 패턴(112a) 사이의 갭을 채우는 절연막을 형성한다. 상기 제1 및 제2 실제 패턴(110a, 110b)과 상기 더미 패턴(112a)의 상부면이 노출되도록 상기 절연막의 상부면을 연마하여 층간 절연막(118)을 형성한다. 상기 연마 공정에서, 상기 더미 패턴의 상부면을 연마 정지막으로 사용한다. 상기 더미 패턴(112a)이 구비됨으로써, 상기 더미 패턴 영역과 상기 실제 패턴 영역에서 상기 층간 절연막(118)의 상부면이 평탄하게 형성된다.
실시예 2
도 8a는 본 발명의 실시예 2에 따른 반도체 소자를 나타내는 평면도이다. 도 8b는 도 8a에 도시된 반도체 소자를 나타내는 단면도이다.
실시예 2에 따른 반도체 소자는 실시예 1의 반도체 소자와는 달리, 더블 패터닝 공정에 의해 형성된 상기 제1 실제 패턴이 구비되지 않는다. 즉, 사진 식각 공정에 의해 형성된 실제 패턴만이 구비된다. 또한, 실시예 2에 따른 반도체 소자는 실시예 1의 반도체 소자와 동일한 형상의 더미 패턴이 구비된다.
도 8a 및 도 8b를 참조하면, 상기 실제 패턴 영역의 기판(100)에는 반도체 소자의 동작 시에 사용되는 실제 패턴들(130a)이 구비된다. 상기 더미 패턴 영역(A)의 기판(100)에는 실시예 1에서 설명한 것과 동일한 형상의 더미 패턴들(132a)이 형성된다. 또한, 상기 더미 패턴(132a) 전체의 상부면은 상기 더미 패턴 영역(A) 전체 면적의 30 내지 85%의 면적을 갖는다.
본 실시예에서, 상기 실제 패턴들(130a)은 사진 식각 공정을 통해 형성된다. 그러므로, 상기 실제 패턴들(130a)은 사진 식각 공정의 한계 선폭과 동일하거나 상기 한계 선폭보다 넓은 선폭을 갖는다.
상기 실제 패턴들(130a) 사이의 갭 및 더미 패턴들(132a) 사이의 갭에는 층간 절연막(136)이 채워져 있다. 상기 실제 패턴(130a), 더미 패턴들(132a) 및 층간 절연막(136)의 상부면은 평탄한 형상을 가질 수 있다.
도 9a 및 도 10a는 도 8a에 도시된 반도체 소자의 제조 방법을 나타내는 평면도이다. 도 9b 및 도 10b는 도 8b에 도시된 반도체 소자의 제조 방법을 나타내는 단면도이다.
도 9a 및 도 9b를 참조하면, 실제 패턴 영역 및 더미 패턴 영역(A)이 구분된 기판(100)이 마련된다. 상기 기판 상에 패턴막(도시안함)을 형성한다. 상기 패턴막은 실제 패턴들 및 더미 패턴들을 형성하기 위한 막이다.
상기 패턴막 상에 포토레지스트막(도시안함)을 형성한다. 상기 포토레지스트막을 사진 식각 공정을 통해 패터닝함으로써, 제1 포토레지스트 패턴(도시안함)을 형성한다. 상기 제1 포토레지스트 패턴은 예비 실제 패턴 및 예비 더미 패턴을 형성하기 위한 식각 마스크로써 사용된다.
상기 제1 포토레지스트 패턴을 식각 마스크로 사용하여 상기 패턴막을 식각함으로써, 예비 실제 패턴들(130) 및 예비 더미 패턴들(132)을 형성한다.
상기 예비 더미 패턴들(132)의 전체 상부면의 면적은 상기 더미 패턴 영역(A) 상부 면적의 45% 이상이 되도록 하는 것이 바람직하다.
도 10a 및 도 10b를 참조하면, 상기 예비 실제 패턴(130) 및 예비 더미 패턴(132)을 덮는 포토레지스트막을 형성한다. 노광 및 현상 공정을 통해, 상기 예비 실제 패턴(130) 및 예비 더미 패턴(132)의 일부분을 노출하는 제2 포토레지스트 패턴(134)을 형성한다. 상기 제2 포토레지스트 패턴(134)의 노출 부위는 상기 예비 실제 패턴(130)에서 불필요하게 연결된 부위 및 더미 패턴을 형성하기 위하여 제거 되어야 할 예비 더미 패턴(132) 부위가 된다. 상기 제2 포토레지스트 패턴(134)을 식각 마스크로 사용하여 상기 예비 실제 패턴(130) 및 예비 더미 패턴(132)을 식각하는 트리밍 공정을 수행함으로써, 실제 패턴(130a) 및 더미 패턴(132a)을 형성한다. .
상기 예비 실제 패턴(130)을 식각할 때, 예비 더미 패턴(132)을 상기 더미 패턴 영역(A)의 상부 면적의 적어도 15% 만큼 식각하는 것이 바람직하다. 그러나, 식각되는 예비 더미 패턴(132)의 상부 면적은 상기 예비 실제 패턴(130)에서 식각되는 부위의 면적에 따라 달라질 수 있다.
한편, 상기 식각 공정을 통해 형성되는 상기 더미 패턴(132a) 전체의 상부면은 상기 더미 패턴 영역(A) 전체 면적의 30 내지 85%의 면적을 갖도록 한다.
이와같이, 더블 패터닝 공정을 수행하지 않고 사진 식각 공정만으로 상기 실제 패턴(130a)을 형성하더라도, 상기 실제 패턴(130a)을 형성하기 위한 트리밍 공정 시에 예비 더미 패턴(132)을 식각할 수 있다. 이로써, 상기 트리밍 공정 시에 식각 저지막을 정확하게 검출할 수 있어서 공정 불량을 감소시킬 수 있다.
다시, 도 8a 및 도 8b를 참조하면, 상기 실제 패턴(130a)과 상기 더미 패턴(132a) 사이의 갭을 채우는 절연막을 형성한다. 상기 실제 패턴(130a)과 상기 더미 패턴(132a)의 상부면이 노출되도록 상기 절연막의 상부면을 연마하여 층간 절연막(136)을 형성한다. 상기 더미 패턴(132a)을 연마 저지막으로 사용하여 상기 절연막을 연마하기 때문에, 상기 더미 패턴 영역(A)과 상기 실제 패턴 영역에 형성되는 상기 층간 절연막(136)의 상부면이 평탄하다.
상기 설명한 것과 같이, 실제 패턴을 형성하기 위한 트리밍 공정 시에 예비 더미 패턴을 함께 제거함으로써 본 발명에 따른 반도체 소자를 구현할 수 있다. 또한, 상기 예비 더미 패턴의 형상 및 예비 더미 패턴의 식각 부위를 달리 함으로써, 다양한 형상의 더미 패턴을 포함하는 반도체 소자들을 각각 구현할 수 있다. 이하에서는, 서로 다른 형상을 갖는 더미 패턴들을 포함하는 다양한 실시예들을 제시하고자 한다.
실시예 3
도 11은 본 발명의 실시예 3에 따른 반도체 소자를 나타내는 평면도이다.
실시예 3에 따른 반도체 소자는 더미 패턴의 형상을 제외하고는 실시예 1의 반도체 소자와 동일하다. 그러므로, 상기 더미 패턴의 형상을 주로 설명한다.
도 11을 참조하면, 본 실시예에서, 더미 패턴들(112b)은 복수의 조각으노 나누어진 라인 형상을 갖는다. 즉, 상기 더미 패턴들(112b)은 상기 더미 패턴 연장 방향과 수직한 방향인 X방향으로 절단된 라인 형상을 갖는다. 따라서, 상기 더미 패턴들(112b)은 실시예 1의 더미 패턴들(112a)에 비해 짧은 길이를 가지고, 상기 더미 패턴들(112b) 사이의 이격되는 간격이 조밀하다. 상기 더미 패턴들(110b)의 전체 상부면은 상기 더미 패턴 영역(A) 전체 면적의 30% 내지 85%의 면적을 갖는 것이 바람직하다.
본 실시예에서, 상기 실제 패턴들은 더블 패터닝에 의해 형성된 제1 실제 패턴(110a)과 사진 식각 공정에 의해 형성된 제2 실제 패턴(110b)을 포함한다.
이와는 다른 실시예로, 도시하지는 않았지만, 상기 실시예 2에서 설명한 것과 유사하게, 상기 실제 패턴들은 사진 식각 공정에 의해서만 형성된 것일 수도 있다.
도 12는 도 11에 도시된 반도체 소자의 제조 방법을 설명하기 위한 평면도이다.
도 11에 도시된 반도체 소자를 제조하는 방법은 더미 패턴을 형성하기 위하여 식각되는 부위를 제외하고 실시예 1의 반도체 소자의 제조 방법과 동일하다.
먼저, 도 2a 내지 도 6b를 참조로 설명한 공정을 동일하게 수행하여 도 6b에 도시된 구조를 형성한다.
다음에, 도 12를 참조하면, 상기 예비 실제 패턴(110) 및 예비 더미 패턴(112)을 덮는 포토레지스트막(도시안됨)을 형성한다. 노광 및 현상 공정을 통해, 상기 예비 실제 패턴(110) 및 예비 더미 패턴(112)의 일부분(E)을 노출하는 제2 포토레지스트 패턴을 형성한다.
이 후, 상기 제2 포토레지스트 패턴을 식각 마스크로 상기 예비 실제 패턴(110) 및 예비 더미 패턴(112)을 식각함으로써, 도 11에 도시된 것과 같이, 제1 및 제2 실제 패턴(110a, 110b), 더미 패턴(112b)을 형성한다.
본 실시예에서는, 상기 더미 패턴(112b)은 상기 예비 더미 패턴(112)의 연장 방향과 수직한 방향으로 상기 예비 더미 패턴(112)이 절단된 형상을 갖는다. 상기 더미 패턴(112b) 전체의 상부면은 상기 더미 패턴 영역(A) 전체 면적의 30 내지 85%의 면적을 갖도록 한다.
상기 제1 및 제2 실제 패턴(110a, 110b)과 상기 더미 패턴(112) 사이의 갭을 채우는 절연막을 형성한다. 상기 제1 및 제2 실제 패턴(110a, 110b)과 상기 더미 패턴(112)의 상부면이 노출되도록 상기 절연막의 상부면을 연마하여 층간 절연막(도시안함)을 형성한다. 상기 더미 패턴(112)이 구비됨으로써, 상기 더미 패턴 영역(A)과 상기 실제 패턴 영역에 형성된 상기 층간 절연막의 상부면이 평탄하다.
실시예 4
도 13은 본 발명의 실시예 4에 따른 반도체 소자를 나타내는 평면도이다.
실시예 4에 따른 반도체 소자는 더미 패턴의 형상을 제외하고는 실시예 1의 반도체 소자와 동일하다.
도 13을 참조하면, 본 실시예에서, 더미 패턴들(140a)은 사각형의 형상을 갖는다. 상기 더미 패턴은 X 및 Y축 방향으로 각각 규칙적으로 배열된 사각형의 예비 더미 패턴들 중 적어도 하나의 예비 더미 패턴이 제거된 형상을 갖는다.
도 14는 도 13에 도시된 반도체 소자의 제조 방법을 설명하기 위한 평면도이다.
도 13에 도시된 반도체 소자는 더미 패턴을 형성하는 공정을 제외하고는 실시예 1의 반도체 소자의 제조 방법과 동일하다.
먼저, 도 2a 내지 도 4b를 참조로 설명한 공정을 동일하게 수행하여 도 4b에 도시된 구조를 형성한다.
다음에, 도 14를 참조하면, 상기 스페이서(도 4b, 106)가 형성되어 있는 패턴막(102) 상에 제1 포토레지스트 패턴(도시안함)을 형성한다. 상기 제1 포토레지스트 패턴 및 상기 스페이서(106)를 식각 마스크로 사용하여 상기 패턴막을 식각함으로써, 예비 실제 패턴들(110) 및 예비 더미 패턴들(140)을 형성한다. 상기 예비 더미 패턴들(140)은 사각형 형상을 가진다. 또한, 상기 예비 더미 패턴들(140)은 X 및 Y축 방향으로 각각 규칙적으로 배열된다.
상기 예비 실제 패턴(110) 및 예비 더미 패턴(112) 상에 제2 포토레지스트 패턴(도시안함)을 형성하고, 상기 제2 포토레지스트 패턴을 이용하여 상기 예비 실제 패턴(110) 및 예비 더미 패턴(140)을 식각하여 상기 실제 패턴(110a, 110b) 및 더미 패턴(140a)을 형성한다.
도 13에 도시된 것과 같이, 상기 더미 패턴들(140a)은 규칙적으로 배열된 사각형 형상의 예비 더미 패턴들(140) 중 적어도 하나의 예비 더미 패턴(140)이 제거된 형상을 갖는다.
상기 제1 및 제2 실제 패턴(110a, 110b)과 상기 더미 패턴(140a) 사이의 갭을 채우는 절연막을 형성한다. 상기 제1 및 제2 실제 패턴(110a, 110b)과 상기 더미 패턴(140a)의 상부면이 노출되도록 상기 절연막의 상부면을 연마하여 층간 절연막(도시안함)을 형성한다.
실시예 5
도 15는 본 발명의 실시예 5에 따른 반도체 소자를 나타내는 평면도이다.
실시예 5에 따른 반도체 소자는 더미 패턴의 형상을 제외하고는 실시예 1의 반도체 소자와 동일하다.
도 15를 참조하면, 본 실시예에서, 더미 패턴들(142a)은 중심 부위에 홀(143)이 생성되어 있는 사각형의 형상을 갖는다. 상기 더미 패턴들(142a)은 규칙적으로 배열된다.
도 16은 도 15에 도시된 반도체 소자의 제조 방법을 설명하기 위한 평면도이다.
도 15에 도시된 반도체 소자는 더미 패턴의 형성 방법을 제외하고는 실시예 1의 반도체 소자의 제조 방법과 동일하다.
먼저, 도 2a 내지 도 4b를 참조로 설명한 공정을 동일하게 수행하여 도 4b에 도시된 구조를 형성한다.
도 16을 참조하면, 포토레지스트 패턴 및 스페이서를 이용하여 상기 패턴막을 사진 식각함으로써, 예비 실제 패턴들(110) 및 예비 더미 패턴들(142)을 형성한다. 상기 예비 더미 패턴들(142)은 사각형 형상을 가진다. 또한, 상기 예비 더미 패턴들(142)은 규칙적으로 배열된다.
상기 예비 실제 패턴(110) 및 예비 더미 패턴(142) 상에 제2 포토레지스트 패턴을 형성하고, 상기 제2 포토레지스트 패턴을 이용하여 상기 예비 실제 패 턴(110) 및 예비 더미 패턴(142)을 식각한다. 이로써, 도 15에 도시된 것과 같이, 제1 및 제2 실제 패턴(110a, 110b)과 더미 패턴(142a)을 형성한다. 상기 식각 공정에서, 상기 예비 더미 패턴들(142)의 중심 부위를 제거하여 홀(143)을 생성함으로써 링 형상의 더미 패턴(142a)을 형성한다.
이 후, 상기 제1 및 제2 실제 패턴(110a, 110b)과 상기 더미 패턴(142a) 사이의 갭을 채우는 절연막을 형성하고, 이를 연마하여 층간 절연막(도시안됨)을 형성한다.
실시예 6
도 17은 본 발명의 실시예 6에 따른 반도체 소자를 나타내는 평면도이다.
실시예 6에 따른 반도체 소자는 더미 패턴의 형상을 제외하고는 실시예 1의 반도체 소자와 동일하다.
도 17을 참조하면, 본 실시예에서는, 더미 패턴들(144a)은 라인 및 스페이스가 반복 배치되는 형상을 갖는다. 상기 더미 패턴(144a)을 이루는 라인의 내부에는 복수의 홀(145)이 포함되어 있다. 상기 더미 패턴들(144a)을 이루는 라인들은 상기 실제 패턴들(110a, 110b)보다 넓은 폭을 갖는다.
도 18은 도 17에 도시된 반도체 소자의 제조 방법을 설명하기 위한 평면도이다.
도 17에 도시된 반도체 소자는 더미 패턴을 형성하는 공정을 제외하고는 실 시예 1의 반도체 소자의 제조 방법과 동일하다.
먼저, 도 2a 내지 도 4b를 참조로 설명한 공정을 동일하게 수행하여 도 4b에 도시된 구조를 형성한다.
도 17을 참조하면, 포토레지스트 패턴 및 스페이서를 이용하여 상기 패턴막을 사진 식각함으로써, 예비 실제 패턴들(110) 및 예비 더미 패턴(144)들을 형성한다. 상기 예비 더미 패턴들(144)은 라인 및 스페이스가 반복되는 형상을 갖는다. 상기 예비 더미 패턴(144)은 예비 실제 패턴들(110)보다 넓은 선폭을 갖는다.
상기 예비 실제 패턴(110) 및 예비 더미 패턴(144)의 일부분을 식각하여 제1 및 제2 실제 패턴(110a, 110b)과 더미 패턴(144a)을 형성한다. 상기 식각 공정에서, 상기 예비 더미 패턴들(144) 내부에 홀(145)들을 형성한다.
이 후, 상기 제1 및 제2 실제 패턴(110a, 110b)과 상기 더미 패턴(144a) 사이의 갭을 채우는 절연막을 형성하고, 이를 연마한다.
실시예 7
도 19는 본 발명의 실시예 7에 따른 반도체 소자를 나타내는 평면도이다.
실시예 7에 따른 반도체 소자는 더미 패턴의 형상을 제외하고는 실시예 1의 반도체 소자와 동일하다.
도 19를 참조하면, 본 실시예에서, 더미 패턴(146a)은 더미 패턴 영역(A)의 대부분을 덮는 하나의 패턴 형상을 갖는다. 구체적으로, 상기 더미 패턴은 상기 더미 패턴 영역의 70% 이상을 덮는 형상을 갖는다. 또한, 상기 더미 패턴 내부에는 복수의 홀이 포함되어 있다.
도 20은 도 19에 도시된 반도체 소자의 제조 방법을 설명하기 위한 평면도이다.
도 19에 도시된 반도체 소자는 더미 패턴을 형성하기 위하여 식각되는 부위를 제외하고는 실시예 1의 반도체 소자의 제조 방법과 동일하다.
먼저, 도 2a 내지 도 4b를 참조로 설명한 공정을 동일하게 수행하여 도 4b에 도시된 구조를 형성한다.
도 20을 참조하면, 포토레지스트 패턴 및 스페이서를 이용하여 상기 패턴막을 사진 식각함으로써, 예비 실제 패턴들(110) 및 예비 더미 패턴들(146)을 형성한다. 상기 예비 더미 패턴들(146)은 상기 더미 패턴 영역의 대부분을 덮는 하나의 패턴 형상을 갖는다.
상기 예비 실제 패턴(110) 및 예비 더미 패턴(146)의 일부분을 식각하여 제1 및 제2 실제 패턴(110a, 110b)과 더미 패턴(146a)을 형성한다. 상기 식각 공정에서, 상기 예비 더미 패턴들(146) 내부에 홀들(147)을 형성하여 더미 패턴들(146a)을 형성한다.
이 후, 상기 제1 및 제2 실제 패턴(110a, 110b)과 상기 더미 패턴(146) 사이의 갭을 채우는 절연막을 형성하고, 이를 연마한다.
상기 설명한 것과 같이, 본 발명은 실제 패턴 및 더미 패턴을 포함하는 반도 체 소자에 적용될 수 있다. 구체적으로, 본 발명은 식각 공정 및 연마 공정을 수반하여 형성되는 반도체 메모리 소자 및 로직 소자 등에 다양하게 적용될 수 있다.
도 1a는 본 발명의 실시예 1에 따른 반도체 소자의 평면도이다.
도 1b는 도 1a에 도시된 반도체 소자의 단면도이다.
도 2a 내지 도 7a는 도 1a에 도시된 반도체 소자의 제조 방법을 나타내는 평면도들이다.
도 2b 내지 도 7b는 도 1b에 도시된 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 8a는 본 발명의 실시예 2에 따른 반도체 소자를 나타내는 평면도이다.
도 8b는 도 8a에 도시된 반도체 소자를 나타내는 단면도이다.
도 9a 및 도 10a는 도 8a에 도시된 반도체 소자의 제조 방법을 나타내는 평면도이다.
도 9b 및 도 10b는 도 8b에 도시된 반도체 소자의 제조 방법을 나타내는 단면도이다.
도 11은 본 발명의 실시예 3에 따른 반도체 소자를 나타내는 평면도이다.
도 12는 도 11에 도시된 반도체 소자의 제조 방법을 설명하기 위한 평면도이다.
도 13은 본 발명의 실시예 4에 따른 반도체 소자를 나타내는 평면도이다.
도 14는 도 13에 도시된 반도체 소자의 제조 방법을 설명하기 위한 평면도 이다.
도 15는 본 발명의 실시예 5에 따른 반도체 소자를 나타내는 평면도이다.
도 16은 도 15에 도시된 반도체 소자의 제조 방법을 설명하기 위한 평면도이다.
도 17은 본 발명의 실시예 6에 따른 반도체 소자를 나타내는 평면도이다.
도 18은 도 17에 도시된 반도체 소자의 제조 방법을 설명하기 위한 평면도이다.
도 19는 본 발명의 실시예 7에 따른 반도체 소자를 나타내는 평면도이다.
도 20은 도 19에 도시된 반도체 소자의 제조 방법을 설명하기 위한 평면도이다.

Claims (10)

  1. 실제 패턴 영역의 기판 상에 위치하고, 반도체 소자의 동작 시에 사용되는 실제 패턴; 및
    더미 패턴 영역의 기판 상에 위치하고, 최초 패터닝에 의해 형성된 예비 더미 패턴들의 전체 상부면 면적보다 좁은 상부면 면적을 갖는 더미 패턴을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서, 상기 더미 패턴의 전체 상부면은 상기 더미 패턴 영역 전체 면적의 30 내지 85%의 면적을 갖는 것을 특징으로 하는 반도체 소자.
  3. 실제 패턴 영역 및 더미 패턴 영역의 기판 상에 패턴막을 형성하는 단계;
    상기 패턴막을 패터닝하여 예비 실제 패턴 및 예비 더미 패턴을 형성하는 단계; 및
    상기 예비 실제 패턴의 일부 및 상기 예비 더미 패턴의 일부를 식각하여, 실제 패턴 및 더미 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
  4. 제3항에 있어서, 상기 예비 실제 패턴의 적어도 일부를 형성하는 단계는,
    상기 패턴막 상에 희생막 패턴을 형성하는 단계;
    상기 희생막 패턴의 측벽에 스페이서막을 형성하는 단계;
    상기 희생막 패턴을 제거하는 단계; 및
    상기 스페이서막을 이용하여 상기 패턴막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
  5. 제4항에 있어서, 상기 예비 실제 패턴의 나머지 일부 및 상기 예비 더미 패턴을 형성하는 단계는,
    상기 패턴막 상에 제1 포토레지스트 패턴을 형성하는 단계; 및
    상기 제1 포토레지스트 패턴을 식각 마스크로 사용하여 상기 패턴막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
  6. 제3항에 있어서, 실제 패턴 및 더미 패턴을 형성하기 위한 식각 공정에서,
    상기 예비 실제 패턴들의 일부 영역 및 상기 예비 더미 패턴들의 일부 영역을 노출시키는 제2 포토레지스트 패턴을 형성하는 단계; 및
    상기 제2 포토레지스트 패턴에 의해 노출된 상기 예비 실제 패턴들 및 예비 더미 패턴을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
  7. 제3항에 있어서, 상기 예비 더미 패턴의 전체 상부면은 상기 더미 패턴 영역 전체 면적의 45% 이상의 면적을 갖도록 형성하는 것을 특징으로 하는 반도체 소자 형성 방법.
  8. 제7항에 있어서, 상기 더미 패턴의 전체 상부면이 상기 더미 패턴 영역 전체 면적의 30 내지 85%의 면적을 갖도록 상기 예비 더미 패턴의 일부를 제거하는 것을 특징으로 하는 반도체 소자 형성 방법.
  9. 제3항에 있어서, 상기 예비 더미 패턴의 일부를 제거하는 공정은,
    복수개의 예비 더미 패턴 중 적어도 하나를 제거하는 것, 각 예비 더미 패턴의 내부에 적어도 하나의 홀이 생성되도록 상기 각 예비 더미 패턴을 제거하는 것, 각 예비 더미 패턴이 복수의 조각으로 나누어지도록 상기 각 예비 더미 패턴을 제거하는 것 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
  10. 제3항에 있어서,
    상기 실제 패턴들 및 더미 패턴들을 덮는 층간 절연막을 형성하는 단계; 및
    상기 실제 패턴들 및 더미 패턴들의 상부면이 노출되도록 상기 층간 절연막을 연마하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
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