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KR20100064171A - 반도체 메모리 장치의 네거티브 워드라인 전압 발생기 - Google Patents

반도체 메모리 장치의 네거티브 워드라인 전압 발생기 Download PDF

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KR20100064171A
KR20100064171A KR1020080122612A KR20080122612A KR20100064171A KR 20100064171 A KR20100064171 A KR 20100064171A KR 1020080122612 A KR1020080122612 A KR 1020080122612A KR 20080122612 A KR20080122612 A KR 20080122612A KR 20100064171 A KR20100064171 A KR 20100064171A
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line voltage
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주식회사 하이닉스반도체
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Abstract

본 발명은 반도체 메모리 장치의 네거티브 워드라인 전압단을 구동하는 기술에 관한 것으로, 안정적으로 네거티브 워드라인 전압을 공급할 수 있는 네거티브 워드라인 전압 발생회로를 제공하는 것을 그 목적으로 한다. 본 발명에서는 반도체 메모리 장치의 프리차지 동작모드에서 네거티브 워드라인 전압단을 추가적으로 풀다운 구동하기 위한 보조 풀다운 구동부를 동작시킴으로서, 네거티브 워드라인 전압단에 과다 부하로 인한 네거티브 워드라인 전압의 변동을 방지할 수 있다. 또한, 반도체 메모리 장치의 프리차지 동작모드에서 비교부를 구성하는 차동증폭회로에 추가적인 소싱전류를 공급함으로서 비교부의 응답성을 개선하여 네거티브 워드라인 전압의 변동을 빠르게 억제할 수 있다.
네거티브 워드라인 전압, 워드라인, 내부전압발생기, 반도체 메모리 장치, 네거티브 전원

Description

반도체 메모리 장치의 네거티브 워드라인 전압 발생기{NEGATIVE WORD LINE VOLTAGE GENERATOR FOR SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 설계기술에 관한 것으로서, 반도체 메모리 장치의 네거티브 워드라인 전압단을 구동하는 기술에 관한 것이다.
반도체 메모리 장치의 워드라인(WORD LINE)은 액티브 동작모드에서 활성화 되어 셀 트랜지스터를 턴온(TURN ON) 시키게 되고, 프리차지 동작모드에서 비활성화 되어 셀 트랜지스터를 턴오프(TURN OFF) 시키게 된다. 셀 트랜지스터는 게이트(GATE)가 워드라인에 접속되는 NMOS 트랜지스터로 구성되는데, NMOS 트랜지스터의 턴오프(TURN OFF) 능력을 강화시키고 NMOS 트랜지스터의 기타 특성을 개선하기 위해 비활성화 전압으로 네거티브 전압(NEGATIVE VOLTAGE)을 사용하고 있다. 이러한 '네거티브 워드라인' 기술을 사용한 반도체 메모리 장치의 네거티브 워드라인 전압 발생회로를 살펴보면 다음과 같다.
도 1은 종래기술의 반도체 메모리 장치의 네거티브 워드라인 전압 발생회로이다.
도 1을 참조하면 종래기술의 네거티브 워드라인 전압 발생회로는 기준전압(VREF)을 분배한 전압(VREF_D)과 피드백 전압(FB)을 비교하기 위한 비교부(110), 비교부(110)의 출력단(N0)에서 출력되는 신호에 응답하여 네거티브 워드라인 전압단(VBBW)을 풀다운 구동하기 위한 풀다운 구동부(120), 네거티브 워드라인 전압단(VBBW)의 전압 레벨에 대응하는 피드백 전압(FB)을 비교부(110)에 제공하기 위한 피드백부(130)를 구비한다.
상기와 같이 구성되는 반도체 메모리 장치의 네거티브 워드라인 전압 발생회로의 세부구성과 주요동작을 살펴보면 다음과 같다.
우선, 비교부(110)는 기준전압(VREF)을 분배한 전압(VREF_D)과 피드백 전압(FB)을 입력으로 하는 차동증폭회로로 구성된다. 상기 차동증폭회로의 바이어스부(111)는 소싱전류를 제1 입력부(112)와 제2 입력부(113)로 공급한다. 제1 입력부(112)는 기준전압(VREF)을 제1 저항(R1)과 제2 저항(R2)의 저항값 비율에 따라 분배한 전압(VREF_D)을 입력받으며, 제2 입력부(113)는 피드백부(130)에서 제공하는 네거티브 워드라인 전압단(VBBW)의 전압레벨에 대응하는 피드백 전압(FB)을 입력받는다. 로딩부(114)는 네거티브 전압단(VBB)과 제1 입력부(112) 및 제2 입력부(113) 사이에 접속되며 전류미러(CURRENT MIRROR)로 구성된다.
또한, 풀다운 구동부(120)는 비교부(110)의 출력신호에 응답하여 네거티브 워드라인 전압단(VBBW)을 풀다운 구동한다. 풀다운 구동부(120)는 네거티브 워드라인 전압단(VBBW)과 네거티브 전압단(VBB) 사이에 접속되어 비교부(110)의 출력신호의 제어를 받는 NMOS 트랜지스터(MN3)로 구성된다.
또한, 피드백부(130)는 전원전압단(VINT)과 네거티브 워드라인 전압단(VBBW) 사이에 직렬로 접속된 제3 저항(R3)과 제4 저항(R4)의 저항값 비율에 따라 형성된 피드백 전압(FB)을 차동증폭회로의 제2 입력부(113)에 제공하게 된다.
네거티브 워드라인 전압 발생회로는 네거티브 워드라인 전압단(VBBW)의 과다 부하 등으로 인해서 네거티브 워드라인 전압이 상승할 때, 피드백 전압(FB)도 상승하게 되어 비교부(110)의 출력단(N0)에서 출력되는 신호의 전압레벨이 상승하게 되며, 이 신호의 제어를 받는 풀다운 구동부(120)의 NMOS 트랜지스터(MN3)의 풀다운 구동능력을 증가시켜서 네거티브 워드라인 전압을 하강시키게 된다. 하지만 NMOS 트랜지스터(MN3)의 구동능력의 한계로 인해서 네거티브 워드라인 전압을 충분히 하강시키지 못할 수 있다. 상기와 같이 풀다운 구동부(120)의 풀다운 구동능력의 한계로 인해서 네거티브 워드라인 전압의 변동을 충분해 억제할 수 없었다. 따라서 네거티브 워드라인 전압의 상승으로 인해서 셀 트랜지스터와 접속된 셀 캐패시터의 누설전류가 증가하여, 반도체 메모리 장치의 리프레시(REFRESH) 특성이 저하되고 동작 신뢰성 측면에서 문제가 발생하였다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 제안된 것으로, 안정적으로 네거티브 워드라인 전압을 공급할 수 있는 네거티브 워드라인 전압 발생회로를 제공하는 것을 그 목적으로 한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 기준전압과 피드백 전압을 비교하기 위한 비교부; 상기 비교부의 출력신호에 응답하여 네거티브 워드라인 전압단을 풀다운 구동하기 위한 풀다운 구동부; 프리차지신호의 활성화 구간동안 상기 네거티브 워드라인 전압단을 추가적으로 풀다운 구동하기 위한 보조 풀다운 구동부; 및 상기 네거티브 워드라인 전압단의 전압 레벨에 대응하는 상기 피드백 전압을 상기 비교부에 제공하기 위한 피드백부 를 구비하는 반도체 메모리 장치의 네거티브 워드라인 전압 발생회로가 제공된다.
또한, 본 발명의 다른 측면에 따르면, 일정한 제1 소싱전류를 공급하기 위한 제1 바이어스부와, 프리차지신호의 활성화 구간동안 추가적인 제2 소싱전류를 공급하기 위한 제2 바이어스부를 포함하여, 기준전압과 피드백 전압을 비교하기 위한 비교부; 상기 비교부의 출력신호에 응답하여 네거티브 워드라인 전압단을 풀다운 구동하기 위한 풀다운 구동부; 및 상기 네거티브 워드라인 전압단의 전압 레벨에 대응하는 상기 피드백 전압을 상기 비교부에 제공하기 위한 피드백부를 구비하는 반도체 메모리 장치의 네거티브 워드라인 전압 발생회로가 제공된다.
본 발명에서는 반도체 메모리 장치의 프리차지 동작모드에서 네거티브 워드라인 전압단을 추가적으로 풀다운 구동하기 위한 보조 풀다운 구동부를 동작시킴으로서, 네거티브 워드라인 전압단에 과다 부하로 인한 네거티브 워드라인 전압의 변동을 방지할 수 있다. 또한, 반도체 메모리 장치의 프리차지 동작모드에서 비교부를 구성하는 차동증폭회로에 추가적인 소싱전류를 공급함으로서 비교부의 응답성을 개선하여 네거티브 워드라인 전압의 변동을 빠르게 억제할 수 있다.
본 발명에 따르면 네거티브 워드라인 전압 발생회로의 네거티브 워드라인 전압 구동능력을 향상시켰으며, 네거티브 워드라인 전압의 변동을 빠르게 안정화 할 수 있으므로 반도체 메모리 장치의 동작 안정성 및 신뢰성을 향상시킬 수 있다. 또한, 필요한 동작구간에만 전류구동능력을 향상시킴으로서 구동능력 향상에 따른 전류소모를 최소화 하였다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다. 참고적으로, 도면 및 상세한 설명에서 소자, 블록 등을 지칭할 때 사용하는 용어, 기호, 부호등은 필 요에 따라 세부단위별로 표기할 수도 있으므로, 동일한 용어, 기호, 부호가 전체회로에서 동일한 소자 등을 지칭하지 않을 수도 있음에 유의하자.
일반적으로 회로의 논리신호는 전압레벨에 대응하여 하이레벨(HIGH LEVEL, H) 또는 로우레벨(LOW LEVEL, L)로 구분하며, 각각 '1' 과 '0' 등으로 표현하기도 한다. 또한, 필요에 따라 추가적으로 하이임피던스(High Impedance, Hi-Z) 상태 등을 가질 수 있다고 정의하고 기술한다. 또한, 본 실시예에서 사용하는 용어인 PMOS(P-channel Metal Oxide Semiconductor)와 NMOS(N-channel Metal Oxide Semiconductor)는 MOSFET(Metal Oxide Semiconductor Field-Effect Transistor)의 한 종류임을 미리 밝혀둔다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 네거티브 워드라인 전압 발생회로이다.
도 2를 참조하면, 네거티브 워드라인 전압 발생회로는 기준전압(VREF)을 분배한 전압(VREF_D)과 피드백 전압(FB)을 비교하기 위한 비교부(200)와, 비교부(200)의 출력단(N0)에서 출력되는 신호에 응답하여 네거티브 워드라인 전압단(VBBW)을 풀다운 구동하기 위한 풀다운 구동부(300)와, 프리차지신호(PRE)의 활성화 구간동안 네거티브 워드라인 전압단(VBBW)을 추가적으로 풀다운 구동하기 위한 보조 풀다운 구동부(400)와, 네거티브 워드라인 전압단(VBBW)의 전압레벨에 대응하는 피드백 전압(FB)을 비교부(200)에 제공하기 위한 피드백부(500)를 구비한다.
또한, 참고적으로 본 실시예와 같이 프리차지신호(PRE)의 비활성화 시점을 지연시켜 프리차지신호(PRE)의 활성화 구간보다 확장된 활성화 구간을 갖는 제어신호를 생성하기 위한 제어신호 생성부(600)를 더 포함하여 구성될 수도 있다. 이때, 보조 풀다운 구동부(400)는 제어신호의 활성화 구간 동안 네거티브 워드라인 전압단(VBBW)을 추가적으로 풀다운 구동하게 된다. 즉, 프리차지 동작구간 이후에도 지연시간동안 풀다운 동작을 좀 더 지속시키게 된다. 여기에서 제어신호 생성부(600)는 프리차지신호(PRE)를 지연시키기 위한 지연부(DELAY)와, 프리차지신호(PRE)와 지연부(DELAY)의 출력신호를 입력으로 하는 논리합 수단으로 구성되며, 본 실시예에서 논리합 수단은 노어 게이트(NOR1)와 인버터(INV2)를 이용하였다. 또한, 제어신호의 제어대상에 따라 제어신호를 반전시키기 위한 인버터(INV1)를 더 포함하여 구성될 수도 있다.
상기와 같이 구성되는 반도체 메모리 장치의 네거티브 워드라인 전압 발생회로의 세부구성과 주요동작을 살펴보면 다음과 같다.
우선, 비교부(200)는 기준전압(VREF)을 분배한 전압(VREF_D)과 피드백 전압(FB)을 입력으로 하는 차동증폭회로로 구성된다. 상기의 차동증폭회로를 자세히 살펴보면 다음과 같다.
차동증폭회로의 제1 바이어스부(210)는 일정한 제1 소싱전류를 제1 입력부(240)와 제2 입력부(250)에 제공한다. 제1 바이어스부(210)는 전원전압단(VINT)과 제1 입력부(240)및 제2 입력부(250) 사이에 접속되어 기준전압(VREF)의 제어를 받는 PMOS 트랜지스터(MP1)로 구성된다.
차동증폭회로의 제2 바이어스부(220)는 제어신호 생성부(600)에서 출력되는 제어신호의 활성화 구간동안 추가적인 제2 소싱전류를 제1 입력부(240)와 제2 입력부(250)에 제공한다. 제2 바이어스부(220)는 전원전압단(VINT)과 연결노드(N1) 사이에 접속되어 제어신호 생성부(600)에서 출력되는 제어신호의 제어를 받는 제1 PMOS 트랜지스터(MP4)와, 연결노드(N1)와 제1 입력부(240) 및 제2 입력부(250) 사이에 접속되어 기준전압(VREF)의 제어를 받는 제2 PMOS 트랜지스터(MP5)로 구성된다.
차동증폭회로의 제1 입력부(240)는 기준전압(VREF)을 다수의 전압강하소자로 구성되는 전압분배부(270)에서 제1 저항(R1)과 제2 저항(R2)의 저항값 비율에 따라 분배된 전압(VREF_D)을 입력받으며, 제2 입력부(250)는 피드백부(500)에서 제공하는 네거티브 워드라인 전압단(VBBW)의 전압레벨에 대응하는 피드백 전압(FB)을 입력받는다. 제1 및 제2 입력부(240, 250)는 PMOS 트랜지스터(MP2,MP3)로 구성되어 입력신호를 게이트(GATE)로 인가받는다.
차동증폭회로의 로딩부(260)는 네거티브 전압단(VBB)과 제1 입력부(240) 및 제2 입력부(250) 사이에 접속되며 전류미러(CURRENT MIRROR)로 구성된다. 전류미러는 복수의 NMOS 트랜지스터(MN1, MN2)로 구성된다.
또한, 풀다운 구동부(300)는 비교부(200)의 출력신호에 응답하여 네거티브 워드라인 전압단(VBBW)을 풀다운 구동한다. 풀다운 구동부(300)는 네거티브 워드라인 전압단(VBBW)과 네거티브 전압단(VBB) 사이에 접속되어 비교부(200)의 출력신호의 제어를 받는 NMOS 트랜지스터(MN3)로 구성된다.
또한, 보조 풀다운 구동부(400)는 제어신호 생성부(600)에서 출력되는 제어신호의 활성화 구간동안 네거티브 워드라인 전압단(VBBW)을 추가적으로 풀다운 구동한다. 보조 풀다운 구동부(400)는 네거티브 워드라인 전압단(VBBW)과 연결노드(N2) 사이에 접속되어 비교부(200)의 출력신호의 제어를 받는 제1 NMOS 트랜지스터(MN4)와, 연결노드(N2)와 네거티브 전압단(VBB) 사이에 접속되어 제어신호 생성부(600)에서 출력되는 제어신호의 제어를 받는 제2 NMOS 트랜지스터(MN5)로 구성된다.
참고적으로 본 실시예에서 보조 풀다운 구동부(400)는 제어신호 생성부(600)에서 출력되는 제어신호의 제어를 받아 동작을 하지만, 필요에 따라 추가적인 제어신호 생성부를 구비하여 보조 풀다운 구동부(400)의 동작구간을 제어할 수도 있을 것이다.
또한, 피드백부(500)는 전원전압단(VINT)과 네거티브 워드라인 전압단(VBBW) 사이에 직렬로 접속된 제3 저항(R3)과 제4 저항(R4)으로 구성되는 전압분배부를 포함하여, 저항값 비율에 따라 형성된 피드백 전압(FB)을 차동증폭회로의 제2 입력부(250)에 제공하게 된다.
참고적으로 본 실시예에서 네거티브 전압단(VBB)의 전압레벨은 네거티브 기판 바이어스 전압과 동일하며, 전원전압단(VINT)의 전압레벨은 셀 캐패시터가 하이레벨 일 때의 전압레벨인 코어전압(VCORE)과 동일하며, 기준전압(VREF)은 코어전압의 1/2 의 전압레벨을 가지도록 구성되었다.
상술한 네거티브 워드라인 전압 발생회로는 네거티브 워드라인 전압단(VBBW) 의 과다 부하 등으로 인해서 네거티브 워드라인 전압이 상승할 때 피드백 전압(FB)도 상승하게 된다. 따라서 비교부(200)의 제2 입력부(250)로 입력되는 피드백 전압(FB)은 제1 입력부(240)로 입력되는 전압(VREF_D) 보다 전압레벨이 높기 때문에, 제1 입력부(240)로 전류가 더 많이 흘러 출력단(N0)의 전압레벨을 상승시키게 된다. 출력단(N0)에서 출력되는 신호의 제어를 받는 풀다운 구동부(300)의 NMOS 트랜지스터(MN3)는 게이트(GATE)로 인가되는 전압이 상승하므로 풀다운 구동능력이 증가되어 네거티브 워드라인 전압단(VBBW)의 전압레벨을 하강시킴으로서 전압레벨을 일정하게 유지시킨다.
또한, 보조 풀다운 구동부(400)를 구성하는 제1 NMOS 트랜지스터(MN4)와 제2 NMOS 트랜지스터(MN5)는 프리차지신호(PRE)의 비활성화 시점을 지연시켜 프리차지신호(PRE)의 활성화 구간보다 확장된 활성화 구간을 갖는 제어신호의 활성화 구간동안에 추가적으로 네거티브 워드라인 전압단(VBBW)을 풀다운 구동하게 된다. 여기에서 프리차지신호(PRE)의 활성화 구간이 너무 짧은 경우에는 본 실시예와 같이 보조 풀다운 구동부(400)를 프리차지신호(PRE)의 활성화 구간보다 조금 더 오래 동작시킬 수 있을 것이다. 따라서 네거티브 워드라인 전압단(VBBW)의 풀다운 구동능력은 프리차지 동작구간 동안 향상되어, 네거티브 워드라인 전압단(VBBW)에 큰 부하가 걸리더라도 네거티브 워드라인 전압의 변동을 충분해 억제할 수 있다.
또한, 본 실시예와 같이 제2 바이어스부(220)를 통해서 프리차지 동작구간 동안 추가적인 소싱전류를 공급함으로서 비교부(200)의 응답성을 개선하여 네거티브 워드라인 전압의 변동을 빠르게 억제할 수 있다. 여기에서 프리차지신호(PRE)의 활성화 구간이 너무 짧은 경우에는 본 실시예와 같이 제2 바이어스부(220)를 프리차지신호(PRE)의 활성화 구간보다 조금 더 오래 동작시킬 수 있을 것이다.
이상, 본 발명의 실시예에 따라 구체적인 설명을 하였다. 본 발명의 기술적 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 신호 및 회로의 활성화 상태를 나타내기 위한 액티브 하이(Active High) 또는 액티브 로우(Active Low)의 구성은 실시예에 따라 달라질 수 있다. 또한, 동일한 기능을 구현하기 위해 필요에 따라 트랜지스터의 구성은 변경될 수 있다. 즉, PMOS 트랜지스터와 NMOS 트랜지스터의 구성은 서로 대체될 수 있을 것이며, 필요에 따라 다양한 트랜지스터를 이용하여 구현될 수 있다. 또한, 동일한 기능을 구현하기 위해 필요에 따라 로직 게이트(LOGIC GATE)의 구성은 변경될 수 있다. 즉 부정논리곱 수단, 부정논리합 수단 등은 난드 게이트(NAND GATE), 노어 게이트(NOR GATE), 인버터(INVERTER) 등의 다양한 조합을 통해서 구성될 수 있을 것이다.
특히, 본 실시예에서 네거티브 워드라인 전압단(VBBW)을 추가적으로 풀다운 구동하기 위한 보조 풀다운 구동부(400)와 추가적인 소싱전류를 제공하기 위한 제2 바이어스부(220)를 모두 구비한 구성을 예시하였으나, 필요에 따라 선택적으로 구 비하여 네거티브 워드라인 전압 발생회로를 구성할 수 있을 것이다. 또한, 본 실시예에서는 반도체 메모리 장치의 프리차지 동작구간 이후에도 일정시간 네거티브 워드라인 전압단(VBBW)을 풀다운 구동하기 위해 프리차지신호(PRE)의 비활성화 시점을 지연시켜 프리차지신호(PRE)의 활성화 구간보다 확장된 활성화 구간을 갖는 제어신호를 생성하기 위한 제어신호 생성부(600)를 더 포함하는 구성을 설명하였다. 하지만, 제어신호 생성부(600)를 더 구비하지 않고, 프리차지 동작구간에만 네거티브 워드라인 전압단(VBBW)을 풀다운 구동하도록 구성할 수도 있을 것이다. 또한, 추가적인 소싱전류를 공급하기 위한 제2 바이어스부(220)도 필요에 따라 프리차지 동작구간에만 추가적인 전류를 공급할 수 있도록 설계할 수 있을 것이다. 이러한 회로의 변경은 너무 경우의 수가 많고, 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.
도 1은 종래기술의 반도체 메모리 장치의 네거티브 워드라인 전압 발생회로이다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 네거티브 워드라인 전압 발생회로이다.
*도면의 주요 부분에 대한 부호의 설명
200 : 비교부
210 : 제1 바이어스부
220 : 제2 바이어스부
300 : 풀다운 구동부
400 : 보조 풀다운 구동부
500 : 피드백부
600 : 제어신호 생성부도면에서 PMOS 트랜지스터와 NMOS 트랜지스터는 각각 MPi, MNi (i=0,1,2, … ) 으로 표시함.

Claims (26)

  1. 기준전압과 피드백 전압을 비교하기 위한 비교부;
    상기 비교부의 출력신호에 응답하여 네거티브 워드라인 전압단을 풀다운 구동하기 위한 풀다운 구동부;
    프리차지신호의 활성화 구간동안 상기 네거티브 워드라인 전압단을 추가적으로 풀다운 구동하기 위한 보조 풀다운 구동부; 및
    상기 네거티브 워드라인 전압단의 전압 레벨에 대응하는 상기 피드백 전압을 상기 비교부에 제공하기 위한 피드백부
    를 구비하는 반도체 메모리 장치의 네거티브 워드라인 전압 발생회로.
  2. 제1항에 있어서,
    상기 비교부는,
    일정한 제1 소싱전류를 공급하기 위한 제1 바이어스부; 및
    상기 프리차지신호의 활성화 구간동안 추가적인 제2 소싱전류를 공급하기 위한 제2 바이어스부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 네거티브 워드라인 전압 발생회로.
  3. 제2항에 있어서,
    상기 비교부는 상기 기준전압과 상기 피드백 전압을 입력으로 하는 차동증폭회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 네거티브 워드라인 전압 발생회로.
  4. 제2항에 있어서,
    상기 제1 바이어스부는 전원전압단에 접속되어 상기 기준전압의 제어를 받아 상기 제1 소싱전류를 제공하기 위한 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 네거티브 워드라인 전압 발생회로.
  5. 제2항에 있어서,
    상기 제2 바이어스부는,
    전원전압단과 연결노드에 접속되어 상기 프리차지신호의 제어를 받는 제1 트랜지스터; 및
    상기 연결노드에 접속되어 상기 기준전압의 제어를 받아 상기 제2 소싱전류를 제공하기 위한 제2 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 네거티브 워드라인 전압 발생회로.
  6. 제1항에 있어서,
    상기 비교부는,
    상기 기준전압을 분배하기 위한 전압분배부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 네거티브 워드라인 전압 발생회로.
  7. 제6항에 있어서,
    상기 전압분배부는 다수의 전압강하소자를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 네거티브 워드라인 전압 발생회로.
  8. 제1항에 있어서,
    상기 풀다운 구동부는 상기 네거티브 워드라인 전압단과 네거티브 전압단 사이에 접속되어 상기 비교부의 출력신호의 제어를 받는 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 네거티브 워드라인 전압 발생회로.
  9. 제1항에 있어서,
    상기 보조 풀다운 구동부는,
    상기 네거티브 워드라인 전압단과 연결노드 사이에 접속되어 상기 비교부의 출력신호의 제어를 받는 제1 트랜지스터; 및
    상기 연결노드와 네거티브 전압단 사이에 접속되어 상기 프리차지신호의 제어를 받는 제2 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 네거티브 워드라인 전압 발생회로.
  10. 제1항에 있어서,
    상기 피드백부는 전원전압단과 상기 네거티브 워드라인 전압단 사이에 접속된 전압분배부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 네거티브 워드라인 전압 발생회로.
  11. 제10항에 있어서,
    상기 전압분배부는 다수의 전압강하소자를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 네거티브 워드라인 전압 발생회로.
  12. 제1항에 있어서,
    상기 프리차지신호의 비활성화 시점을 지연시켜 상기 프리차지신호의 활성화 구간보다 확장된 활성화 구간을 갖는 제어신호를 생성하기 위한 제어신호 생성부를 더 구비하며,
    상기 보조 풀다운 구동부는 상기 제어신호의 활성화 구간동안 상기 네거티브 워드라인 전압단을 추가적으로 풀다운 구동하는 것을 특징으로 하는 반도체 메모리 장치의 네거티브 워드라인 전압 발생회로.
  13. 제12항에 있어서,
    상기 비교부는,
    일정한 제1 소싱전류를 공급하기 위한 제1 바이어스부; 및
    상기 제어신호의 활성화 구간동안 추가적인 제2 소싱전류를 공급하기 위한 제2 바이어스부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 네거티브 워드라인 전압 발생회로.
  14. 제13항에 있어서,
    상기 비교부는 상기 기준전압과 상기 피드백 전압을 입력으로 하는 차동증폭회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 네거티브 워드라인 전압 발생회로.
  15. 제13항에 있어서,
    상기 제2 바이어스부는,
    전원전압단과 연결노드에 접속되어 상기 제어신호의 제어를 받는 제1 트랜지스터; 및
    상기 연결노드에 접속되어 상기 기준전압의 제어를 받아 상기 제2 소싱전류를 제공하기 위한 제2 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 네거티브 워드라인 전압 발생회로.
  16. 제12항에 있어서,
    상기 보조 풀다운 구동부는,
    상기 네거티브 워드라인 전압단과 연결노드 사이에 접속되어 상기 비교부의 출력신호의 제어를 받는 제1 트랜지스터; 및
    상기 연결노드와 네거티브 전압단 사이에 접속되어 상기 제어신호의 제어를 받는 제2 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 네거티브 워드라인 전압 발생회로.
  17. 일정한 제1 소싱전류를 공급하기 위한 제1 바이어스부와, 프리차지신호의 활성화 구간동안 추가적인 제2 소싱전류를 공급하기 위한 제2 바이어스부를 포함하여, 기준전압과 피드백 전압을 비교하기 위한 비교부;
    상기 비교부의 출력신호에 응답하여 네거티브 워드라인 전압단을 풀다운 구동하기 위한 풀다운 구동부; 및
    상기 네거티브 워드라인 전압단의 전압 레벨에 대응하는 상기 피드백 전압을 상기 비교부에 제공하기 위한 피드백부
    를 구비하는 반도체 메모리 장치의 네거티브 워드라인 전압 발생회로.
  18. 제17항에 있어서,
    상기 비교부는 상기 기준전압과 상기 피드백 전압을 입력으로 하는 차동증폭회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 네거티브 워드라인 전압 발생회로.
  19. 제17항에 있어서,
    상기 제1 바이어스부는 전원전압단에 접속되어 상기 기준전압의 제어를 받아 상기 제1 소싱전류를 제공하기 위한 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 네거티브 워드라인 전압 발생회로.
  20. 제17항에 있어서,
    상기 제2 바이어스부는,
    전원전압단과 연결노드에 접속되어 상기 프리차지신호의 제어를 받는 제1 트랜지스터; 및
    상기 연결노드에 접속되어 상기 기준전압의 제어를 받아 상기 제2 소싱전류를 제공하기 위한 제2 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 네거티브 워드라인 전압 발생회로.
  21. 제17항에 있어서,
    상기 비교부는,
    상기 기준전압을 분배하기 위한 전압분배부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 네거티브 워드라인 전압 발생회로.
  22. 제21항에 있어서,
    상기 전압분배부는 다수의 전압강하소자를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 네거티브 워드라인 전압 발생회로.
  23. 제17항에 있어서,
    상기 풀다운 구동부는 상기 네거티브 워드라인 전압단과 네거티브 전압단 사이에 접속되어 상기 비교부의 출력신호의 제어를 받는 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 네거티브 워드라인 전압 발생회로.
  24. 제17항에 있어서,
    상기 피드백부는 전원전압단과 상기 네거티브 워드라인 전압단 사이에 접속된 전압분배부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 네거티브 워드라인 전압 발생회로.
  25. 제24항에 있어서,
    상기 전압분배부는 다수의 전압강하소자를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 네거티브 워드라인 전압 발생회로.
  26. 제8항, 제9항, 제16항, 제23항 중 어느 하나의 항에 있어서,
    상기 네거티브 전압단의 전압레벨은 네거티브 기판 바이어스 전압과 동일한 것을 특징으로 하는 반도체 메모리 장치의 네거티브 워드라인 전압 발생회로.
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