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KR20100035100A - 커패시턴스를 사용한 칩 패키지의 도금 스터브 반사 최소화 기법 - Google Patents

커패시턴스를 사용한 칩 패키지의 도금 스터브 반사 최소화 기법 Download PDF

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KR20100035100A
KR20100035100A KR1020090078703A KR20090078703A KR20100035100A KR 20100035100 A KR20100035100 A KR 20100035100A KR 1020090078703 A KR1020090078703 A KR 1020090078703A KR 20090078703 A KR20090078703 A KR 20090078703A KR 20100035100 A KR20100035100 A KR 20100035100A
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KR
South Korea
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capacitor
substrate
chip
ground
layer
Prior art date
Application number
KR1020090078703A
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English (en)
Inventor
브히라브 머시 무트누리
난주 나
태 홍 김
모이시스 케이시스
Original Assignee
인터내셔널 비지네스 머신즈 코포레이션
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Filing date
Publication date
Application filed by 인터내셔널 비지네스 머신즈 코포레이션 filed Critical 인터내셔널 비지네스 머신즈 코포레이션
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Abstract

본 발명의 실시예들은 개방 단 도금 스터브와 접지 간에 커패시터를 연결함에 의해 고주파 칩 패키지에서의 공진 주파수를 동작 주파수로부터 멀리 편이시키는 것이다. 일 실시예는 칩을 인쇄회로기판과 인터페이싱하기 위해 다중 층 기판을 제공한다. 제1 외부 층은 칩 탑재 위치를 제공한다. 신호 인터커넥트는 칩 탑재 위치로부터 이격되고, 신호 트레이스는 칩 탑재 위치 부근으로부터 신호 인터커넥트로까지 연장된다. 칩 탑재 위치에 탑재된 칩은 와이어본딩에 의해 신호 트레이스에 연결될 수 있다. 도금 스터브는 신호 인터커넥트로부터 기판의 주변부와 같은 부분으로 연장된다. 커패시터는 도금 스터브를 접지 층에 용량성으로 결합하기 위해 사용된다.
도금, 스터브, 칩, 패키지, 커패시터

Description

커패시턴스를 사용한 칩 패키지의 도금 스터브 반사 최소화 기법{MINIMIZING PLATING STUB REFLECTIONS IN A CHIP PACKAGE USING CAPACITANCE}
본 발명은 칩 패키지와 관련되고, 더 상세하게는 고주파 칩 패키지에서 도금 스터브에 기인한 공진 문제를 처리하는 것에 관련된다.
통상적으로 "마이크로칩" 또는 "칩" 으로도 일컬어지는 집적회로(IC)는 반도체 기판에 형성된 소형화된 반도체 장치를 포함하는 전자 회로이다. 복수의 칩이 큰 반도체 웨이퍼 상에 형성될 수 있고 그런 다음 개별 칩들로 잘려질 수 있다. 이러한 개별 칩들은 당해 기술분야에서 "다이 칩들" 또는 "다이들"로서 호환성 있게 일컬어질 수 있다. 그러나, 실리콘과 같은 반도체 재료들은 일반적으로 약하여 이러한 방식으로 만들어진 칩들은 손상되기 쉽다. 그러므로, 개별 다이 칩은 일반적으로 "칩 패키지" 또는 간단히 "패키지"로서 일컬어지는 캐리어 상에 패키징된다. 칩 패키지의 하우징은 칩을 보호하고 패키지는 컴퓨터 마더보드와 같은 인쇄회로기판(PCB)과 칩 간의 전기적이고 기계적인 인터페이스를 제공한다.
다이 칩과 패키지 기판 간의 전기적 연결은 와이어본딩에 의해 이뤄질 수 있다. 와이어본딩은 당해 기술분야에서는 매우 미세한 와이어가 본드 패드로부터 패 키지 기판 상의 상응하는 신호 경로("트레이스(trace)들")로 연결되는 것으로 알려진 공정이다. 본드 와이어는 일반적으로 백금 또는 기타 귀금속과 같은 고 도전성 재료로 형성된다. 와이어본딩에 의해 다이 칩이 기판에 연결된 패키지는 "와이어본드 패키지"로 일컬어질 수 있다. 기판 상의 트레이스들은 와이어본드와 결합된 위치로부터 기판 상의 그 밖의 신호 인터커넥트(interconnect)들로까지 연장된다.
기판 상의 한 층의 신호 인터커넥트들은 "비아(via)들" 로서 알려진 관통 접속(through-connection)을 사용하여 기판의 또 다른 층 상의 신호 인터커넥트들에 전기적으로 연결될 수 있다. 따라서, 예를 들면, 칩이 실장되는 면 상의 신호 커넥트(connect)들은 PGA(pin grid array)의 상응하는 핀들에 연결될 수 있거나 기판 의 반대 면 상의 BGA(ball grid array)의 상응하는 볼들에 연결될 수 있다. 그런 다음 PGA 또는 BGA는 PCB 상의 전기적 컨택(contact)들의 상응하는 패턴과 접촉되게 배치될 수 있다. 그 이후, 칩 패키지가 PCB에 고정(secured)된다.
신호 트레이스들은 일반적으로 비교적 비용 면에서 적절하고 충분한 전기적 도전성을 갖는 구리와 같은 흔히 이용가능한 재료들로 형성된다. 그런 다음, 백금 및 금과 같은 고가의 금속을 포함하는 개선된 전기적 도전성을 갖는 재료들은, 이러한 재료들의 사용이 합당한 위치들에서 기판에 선택적으로 적용된다. 예를 들면, 와이어 본딩을 용이하게 하기 위해, 백금은 와이어 본드들이 형성된 신호 트레이스들을 따르는 위치들에 적용될 수 있다. 이러한 재료들은 통상적으로 전기도금에 의해 도금된다. 그러나, 대부분의 전기도금 프로세스들은 결과적으로 신호 인터커넥트들로부터 연장된(extending) 개방형 도금 스터브들(open plating stubs)이 된다. 전기도금 전압은 패키지 기판의 주변부 또는 주변부 부근에 인가되며, 이는 결과적으로 기판의 주변부 또는 기판의 주변부 부근으로까지 연장된 도금 스터브들이 된다. 도금 스터브들은 만약 그대로 둔다면 패키지의 신호 성능을 저해할 수 있다. 신호 성능은 현대 칩들의 고 동작 주파수에서 개방형 스터브들로부터의 반사에 의해 큰 영향을 받는다. 1/4 파장 공진은 고속 전송에 있어서 특히 불리하다.
본 발명의 제1 실시예는 칩을 인쇄회로기판과 인터페이싱하기 위해 다중 층 기판을 제공한다. 제1 외부 층은 칩 실장 위치를 제공한다. 신호 인터커넥트는 칩 실장 위치로부터 이격된다. 신호 트레이스는 칩 실장 위치 부근으로부터 칩 실장 위치로 연장되며, 도금 스터브는 신호 인터커넥트로부터 연장된다. 커패시터는 도금 스터브를 접지 층에 결합(couple)한다.
본 발명의 제2 실시예는 칩 패키지를 제공한다. 칩 패키지로써 포함된 기판은 제1 면 및 반대의 제2 면을 갖는다. 칩은 제1 면에 고정된다. 신호 트레이스는 기판의 제1 면을 따라 신호 인터커넥트에 칩을 전기적으로 연결한다. 도금 스터브는 신호 인터커넥트로부터 외부로 연장되며, 커패시터는 도금 스터브를 접지에 연결한다. 제1 또는 제2 면을 따라 배치된 전기적 컨택은 인쇄회로기판 상의 상응하는 전기적 컨택과 짝을 이루도록 구성된다.
본 발명의 제3 실시예는, 도금 스터브를 용량성으로 접지에 결합함으로써 반도체 패키지에서 도금 스터브에 의해 야기되는 공진 주파수를 동작 주파수로부터 멀어지도록 편이시키는 단계를 포함하는 방법을 제공한다.
본 발명은 개방 단 도금 스터브를 접지에 용량성으로 결합함으로써 고주파 칩 패키지에서의 공진 주파수를 편이시키는 방법으로 구체화될 수 있다. 도금 스터브는 다중 층 패키지 기판 내에 형성된 커패시터 구조체 또는 개별 커패시터를 사 용하여 접지에 용량성으로 결합될 수 있다. 마찬가지로, 본 발명은 또한 고주파 칩 패키지에서 다중 층 패키지 기판으로 구체화될 수 있고, 여기서 개방 단 도금 스터브는 접지에 용량성으로 결합된다. 본 발명에 따라 도금 스터브를 접지에 용량성으로 결합하는 것은 도금 스터브 반사(plating stub reflections)를 최소화하기 위한 효과적인 방법을 제공하며, 이는 도금 스터브들의 영향을 줄이기 위한 다른 접근법들보다 더 경제적이다. 본 발명은 당해 기술분야에서 알려진 다수의 칩 패키지 구성에 대해 다양한 실시예들로 적용될 수 있다. 따라서, 도해된 실시예들과 관련하여 논의되는 본 발명의 원리들은 또한 도해된 칩 패키지이외의 다른 칩 패키지의 구성에 적용될 수도 있다.
도 1은 인쇄회로기판(PCB)(10)의 표면에 조립을 위해 구성된 표면 실장, 반도체 칩 패키지(20)의 개략적 측면도이다. 패키지 기판(040)은 설명을 간략하게하기 위해 단지 두 개의 층들을 보여주고 있으나, 이러한 기판은 통상적으로 다중 층들을 갖는다. 패키지(20)는 패키지 기판(40)의 제1 면(23) 상에 탑재된 칩(22)을 포함한다. 비록 필수적이지는 않으나, 칩(22)을 몰딩된 플라스틱 캡슐화(encapsulating)하는 것과 같이, 칩(22)은 보호 하우징(26)에 의해 에워싸일 수 있다. 칩(22)은 제1 면(23)에 반대되는 제2 면(25) 상에 배치된 BGA에 전기적으로 연결된다. 도 1에 도시된 배향에서, 제1 면(23)은 상면(top face)이고 제2 면(25)은 하면(bottom face)으로 불려질 수 있다. 볼들(30)의 어레이는 PCB(10) 상에 패드들(12) 또는 전기적 컨택들의 상응하는 패턴과 접촉되도록 정렬된다. 볼들(30)은 PCB(10) 상의 전기적 패드들(12)과 접촉될 때 멜팅(melting) 또는 연화(softening) 되도록 가열될 수 있고, 그 후 BGA를 고정시키도록 냉각된다. 이와는 달리, 핀들 또는 기판(40) 상의 다른 전기적 콘택들과 짝을 이루기 위해 PCB(10) 상의 전기적 콘택들을 적절히 선택함으로써, 핀들 또는 다른 전기적 컨택들이 BGA를 대신하여 기판(40) 상에 제공될 수 있다.
도 2는 칩(22), 하우징(26) 또는 본드 와이어들(28)이 없는 패키지 기판(40)의 평면도이다. 도 2는 기판(40)의 일부(41)의 확대도를 포함한다. 기판(40)은 칩(22)을 수용하기 위해 중앙에 위치한 칩 탑재 위치(42)를 제공한다(도 1 참조).여기서는 신호 트레이스들(44)로 구체화된 복수의 개별 전기적 경로들은 기판(40) 상에 형성된다. 신호 트레이스들(44)은 회로기판 제조의 기술분야에서 잘 알려진 기법들에 따라 형성될 수 있다. 예를 들어, 신호 트레이스들(44)은 서브트랙티브(subtractive) 공정에 의해 형성될 수 있으며, 이러한 서브트랙티브 공정에서는 기판(40) 상에 적층된 한 장의 구리 또는 기타 도전성 재료가 원하는 패턴의 트레이스들을 남기고 식각되어 제거된다. 흔한 방법은 아니지만, 신호 트레이스들(44)은 애디티브(additive) 공정에 의해 형성될 수 있으며, 이러한 애디티브 공정에서는 에칭이 요구되지 않도록 하여 설계된 패턴에서 기판(40) 상에 구리가 도금된다. 복수의 신호 인터커넥터들(46)(다르게는 전극 패드들로도 일컬어짐)은 기판(40)의 상면(23)의 도처에 위치한 것으로 도시되어 있다. 신호 인터커넥트들(46)은 비아들과 중심이 같고, 이러한 비아들은 기판(40)을 관통하여 연장되는 관통 홀들이다. 각각의 신호 트레이스(44)는 칩 마운팅 위치(42)로부터 신호 인터커넥터들(46) 중의 상응하는 하나의 신호 인터커넥터로 방사상으로 바깥쪽으로 연장된다.
신호 인터커넥터들(46), 신호 인터커넥터들(46)과 중심이 같은 비아들, 및 본드 와이어들이 부착될 신호 트레이스들(44)의 부분들과 같은 기판(40)의 특징들은 전기도금으로 이뤄질 수 있다. 확대된 부분(41)에서 최상으로 보여지는 바와 같이, 복수의 개방 단 도금 스터브들(48)은 칩 탑재 위치(42)로부터 기판(40)의 주변부(49)로 멀어지는 방향으로 많은 신호 인터커넥터들(46)로부터 바깥쪽으로 연장된다. 다른 신호 인터커넥터들용 스터브들은 BGA 패드들로부터 주변부(49)로 기판(40)의 반대 상으로 라우팅된다. 신호 트레이스들(44) 및 도금 스터브들(48)은, 비록 그것이 신호 트레이스들(44) 또는 도금 스터브들(48)이 공통 중심으로부터 연장된 반경들 상에 정확히 놓이거나 일직선이 될 필요는 없으나, 중앙에 위치한 칩 탑재 위치(42)로부터 방사형으로 바깥쪽으로 연장된다.
도금 스터브들(48)은 또 다른 장치 또는 도전성 경로에 연결함이 없이 각각의 신호 인터커넥터들(46)을 지나 연장됨에 의해 개방 단으로 된다. 전형적으로는, 기판(40) 상의 전극 패드들에 대해 금 도금을 수행하기 위해 전극 패드들이 인터포저(interposer)의 외부 에지로부터 도전성이 되도록 하기 때문에, 개방형 도금 스터브들(48)은 하나의 신호 인터커넥터들(46)로부터 주변부(46) 또는 주변부(46) 부근으로까지 모든 경로로 연장된다. 그러나, 본 발명은 심지어 도금 스터브들이 주변부(49)로 완전히 연장되지 않는 기판 상에서도 구현될 수 있다. 예를 들면, 결과적으로 신호 인터커넥트로부터 방사형으로 바깥쪽으로 연장되는 개방형 도금 스터브가 되는 어떤 현재 또는 장차 개발되는 전기도금 공정은, 도금 스터브가 패키지 기판의 주변부로 완전히 연장되는지에 관계없이, 본 발명의 일 실시예로부터 이익 을 얻을 수 있다.
도 3은 패키지 기판(40)의 개략적 평면도이고, 여기서 커패시터(50)는 도금 스터브(48A)의 존재에 의해 야기되는 1/4 파장 공진을 저주파 대역으로 편이시키기 위해 도금 스터브들(48A)과 접지 간에 연결된다. 커패시터(50)는 개별 커패시터의 형태 또는 기판(40)에 형성된 임베디드 커패시터를 취할 수 있고, 그 예들은 도 5, 6 및 7과 관련하여 논의된다. 특정 신호 트레이스(44A)는, 예를 들어 본드 와이어를 사용하여 칩(22)에 전기적으로 결합되고, 칩(22)으로부터 특정 신호 인터커넥터(46A)로 방사형으로 바깥쪽으로 연장된다. 개방 단 도금 스터브(48A)는 신호 인터커넥트(46A)로부터 기판(40)의 주변부(49)로 바깥쪽으로 연장된다. 커패시터(50)는 이 경우 "접지" 신호 인터커넥터(46B)로의 연결에 의해 도금 스터브(48A)와 접지 간에 연결된다. 접지 신호 인터커넥터(46B)는 다중 층 기판(40)에서 접지 층과 전기적으로 통신한다.
도 4는 도금 스터브와 접지의 용량성 결합에 의해 야기되는 공지 주파수 편이를 도해하는 그래프이다. 곡선 1은 도금 스터브(48A)가 7 mm의 스터브 길이를 가지는 것으로 가정하여, 도 3의 신호 트레이스(44A)를 따라 통신되는 신호들의 신호 성능을 도해한다. 곡선 1의 국부 최대치(피크)는 약 7 GHz에서 발생하는 공진 주파수를 나타내며, 이 공진 주파수는 신호 트레이스(44A)를 따라 통신되는 신호들의 동작 주파수이다. 도금 스터브(48A)의 존재에 의해 야기되는 7 GHz 공진 주파수는 실질적인 신호 간섭을 부과하고, 신호 트레이스(44A)를 따르는 고속 신호 전송에 불리하다. 곡선 2는, 50 pF의 커패시턴스가 도금 스터브와 접지 간에 부가된 후 도 3에서 신호 트레이스(44A)를 따라 통신되는 신호들의 신호 성능을 도해한다. 공진 주파수는 부가된 커패시턴스의 결과로 1GHz보다 낮게 편이되며, 이는 동작 주파수를 회피하고 그렇지 않다면 개방형 도금 스터브에 의해 야기될 간섭을 크게 감소시키거나 제거한다. 이러한 예에서는, 50pF의 커패시턴스를 부가함으로써 약 15dB의 개선이 있다.
패키지 기판에서의 무수히 많은 층 구성들이 가능하다. 또한, 본 발명의 다른 실시예들에 따라 다양한 커패시터의 종류들이 선택될 수 있다. 따라서, 도 3에서 개략적으로 보여지는 바와 같은 도금 스터브와 접지 간의 커패시턴스를 포함하는 기판은 여러가지 다른 방법들로서 구현될 수 있고, 이러한 예들은 도 5-7에서 보여진다. 이하의 예들에서, 도 5는 개별 커패시터를 사용하는 기판의 일 실시예를 보여주고, 한편 도 6 및 7은 임베디드 커패시터를 사용하는 기판의 다른 실시예들을 보여준다.
도 5는 도금 스터브(48A)를 접지에 연결하기 위한 개별 커패시터(150)를 포함하는 패키지 기판(140)의 일 실시예의 측단면도이다. 커패시터(150)는 본 발명의 일 실시예에 따른 도금 스터브(48A)에 연결된 제1 리드(154) 및 접지 신호 인터커넥트(46B)에 연결된 제2 리드(152)를 포함한다. 기판(140)의 상면(23) 상의 접지 신호 인터커넥트(46B)는 비아(70)에 의해 기판(140)을 관통하여 기판의 반대 면인 하면(25) 상의 접지 신호 인터커넥트(46C)에 연결된다. BGA로부터의 도전성 볼(30)은 접지 신호 인터커넥트(46C)와 접촉된다. 기판(140)이 PCB에 연결될 때, 접지 신호 인터커넥트(46C)는, 커패시터(150)가 접지 스터브(48A)와 접지 간에 연결되도 록, PCB 상의 접지 단과 접촉되게 배치될 수 있다.
도 5에서와 같이 개별 커패시터를 사용하는 것은 본 발명의 일 양상에 따른 동작 주파수로부터 멀리 공진 주파수를 편이시키기 위한 커패시턴스를 제공하는 비교적 저 비용의 해결책일 수 있다. 그러나, 개별 커패시터에 대한 대체 방안은 "임베디드 커패시터"이고, 이러한 임베디드 커패시터는 "매몰형(buried) 커패시터"로도 호환성 있게 불려질 수 있다. 임베디드 커패시터는 개별 커패시터에서의 커패시터 리드들의 존재에 의해 야기될 수 있는 특정 잡음 문제들을 회피한다. 패키지 기판의 맥락에서 매몰형 커패시터는 전형적으로 다중 층 패키지 기판의 일부로서 형성된 두 개의 금속층들 간에 개재된 샌드위치된(sandwiched) 절연층을 포함한다. 하나의 금속층은 파워 또는 접지 평면(plane)에 제공될 수 있고 다른 금속층은 접지 평면에 제공될 수 있다.
도 6은 도금 스터브(48A)를 접지로 연결하기 위한 임베디드 커패시터(250)를 포함하는 다중 층 패키지 기판(240)의 일 실시예의 측단면도이다. 기판(240)의 각 층은 점선으로 표시된 각각의 평면(260)에 놓여진다. 기판(240)은 임의 개수의 다중 층들을 가질 수 있으며, 매 층에 대한 포괄적인 논의는 여기서는 요구되지 않는다. 기판(240)은 접지 층("GND")과 파워층("PWR") 간에 샌드위치된 절연층("DIEL")을 포함한다. GND 및 PWL 층들은 기판(240)의 하부에서 하면(225)의 위에 있다. 도금 스터브(48A)는 제1 인터커넥트(미도시)로부터 비아(70)로 기판(240)의 하면(225)을 따라 연장된다. 비아(70)는 PWR 층에 형성된 커패시터 전극(272)에 도금 스터브를 전기적으로 연결한다. 커패시터 전극(272)은 갭들(gaps)(273)에 의해 PWL 층에서 다른 구성요소들과 분리되어 격리된 도전체이다. 커패시터 전극(272)은 PWL 층에서 다른 요소들로부터 격리된다. 제1 커패시터 전극(272)의 반대편 GND 층의 부분은 제2 커패시터 전극(274)으로서 작용하고, 이러한 제2 커패시터 전극(274)은 DIEL 층에 의해 제1 커패시터 전극(272)으로부터 격리된다. 그리하여, 임베디드 커패시터(250)는 DIEL 층에 의해 분리된 제1 및 제2 커패시터 전극(272, 274)을 포함한다. 커패시터(250)를 사용하여 도금 스터브(48A)를 접지에 연결함으로써, 도금 스터브(48A)에서의 신호 반사들이 달라진다. 특히, 임베디드 커패시터(250)의 존재는 도 4의 그래프에서 예시화된 공진 주파수를 편이시킴으로써 도금 스터브(48A)에서의 전기적 운동 방식을 바꾼다.
도 7은 도금 스터브(48A)를 접지로 연결하기 위해 다른 임베디드 커패시터(350)를 포함하는 다중 층 패키지 기판(340)의 측단면도이다. 이러한 실시예에서 기판(340)의 층들(360)의 개수는 도 6의 실시예에서의 층들(260)의 개수와는 상이할 수 있다. 기판(340)은 접지 층("GND") 및 신호 층("SIG")을 포함한다. GND 및 SIG 층들은 기판(340)의 하부에서 외부 신호 층(325)을 포함하는 최외 평면(outermost plane)으로부터 내부로 향하도록 위치한다. 도금 스터브(48A)는 기판(340)의 외부 신호 층(325)을 따라 비아(70)로 연장된다. 비아(70)는 도금 스터브(48A)를 갭(373)에 의해 GND 층에서 다른 구성요소들로부터 격리되고 GND 층에 형성된 커패시터 전극(372)에 전기적으로 연결한다. 제1 커패시터 전극(372)에 반대되는 SIG 층 부분은 제2 커패시터 전극(374)으로 작용하고, 이러한 제2 커패시터 전극(372)은 절연 재료(375)에 의해 제1 커패시터 전극(372)으로부터 분리된다. 따 라서, 도 3에서 개략적으로 보여진 커패시터(50)는 여기서는 절연 재료(375)에 의해 분리된 제1 및 제2 커패시터 전극들(372, 374)을 포함하는 임베디드 커패시터(350)로서 구현된다. 커패시터 전극들(372, 374) 간의 절연 재료(375)는 통상적으로 비교적 고 유전 상수(K)를 갖는 재료이다. 제2 커패시터 전극(374)은 SIG와 GND 간의 층이며, 보여지는 바와 같이 GND에 연결된다.
본 명세서에서 사용된 용어는 단지 본 발명의 특정 실시예들을 설명하기 위한 목적으로 사용된 것이지 본 발명을 한정하려는 의도는 아니다. 본 명세서에서 사용된 바와 같이, 단수의 형태들인 "임의의", 및 "상기" 라는 용어는, 만약 문맥에서 명확하게 그렇지 않은 것으로 지시되지 않았다면 복수 형태를 포함하는 것으로 의도된다. "포함하다" 및/또는 "포함하는" 이라는 용어들은 본 명세서에서 사용될 때, 기술된 특징들, 실체, 단계들, 동작들, 구성요소들, 부품들 및/또는 그룹들을 명시하나, 이들은 현재 또는 하나 또는 그 이상의 기타 특징들, 실체들, 단계들, 동작들, 구성요소들, 부품들 및/또는 그들의 그룹들의 부가를 배제하지는 않는다는 것이 더 이해될 것이다. "바람직하게", "선호된", "더 좋다", "선택적으로", "할 수 있다" 및 이와 유사한 용어들은, 언급되고 있는 용어, 조건 또는 단계가 본 발명의 선택적(요구되지는 않음) 특징이라는 것을 나타내기 위해 사용되었다.
이하의 청구항들에서의 기능 요소들에 더하여 모든 수단들 또는 방법들의 균등물들, 상응하는 구조들, 재료들, 및 작용들은 명시적으로 청구된 바와 같이 다른 청구된 구성요소들과 결부되어 그러한 기능을 수행하기 위한 임의의 구조, 재료, 또는 작용을 포함하도록 의도된다. 본 발명에 대한 설명은 도해 및 설명의 목적을 위해 제공되었으나, 개시된 형태로 발명을 제한하거나 배제하려는 의도는 아니다. 본 발명의 범위 및 사상을 벗어나지 않고서 많은 개조 및 변경이 이뤄질 수 있음은 당해 기술분야에서 통상의 지식을 가진 자에게는 분명할 것이다. 실시예는 본 발명의 원리 및 실제 어플리케이션을 최상으로 설명하고, 당해 기술분야에서 통상의 지식을 가진 자들로 하여금 고려된 특정 사용에 적합해지는 다양한 개조 방법들을 갖는 다양한 실시예들에 대해 본 발명을 이해가능하도록 하기 위해 선택되고 설명되었다.
도 1은 인쇄회로기판의 표면에 조립을 위해 구성된 표면 실장, 반도체 칩 패키지의 개략적 측면도이다.
도 2는 개방 단 도금 스터브들을 보여주는 기판의 일부의 확대도를 포함하는 도 1의 패키지 기판의 평면도이다.
도 3은 도 1의 패키지 기판의 개략적 평면도이고, 여기서 커패시턴스는 저주파 대역으로 1/4 파장 공진을 편이시키기 위해 도금 스터브들과 접지 간에 연결된다.
도 4는 도금 스터브와 접지 간의 커패시턴스를 연결함에 의한 공진 주파수 편이를 도해하는 그래프이다.
도 5는 공진 스터브와 접지 간에 연결된 개별 커패시터를 포함하는 패키지 기판의 일 실시예의 측면도이다.
도 6은 도금 스터브와 접지 간을 연결하기 위한 임베디드(embedded) 커패시턴스를 포함하는 패키지 기판의 일 실시예의 측면도이다.
도 7은 도금 스터브와 접지 간을 연결하기 위한 다른 임베디드 커패시턴스를 포함하는 패키지 기판의 또 다른 실시예의 측면도이다.

Claims (18)

  1. 칩을 인쇄회로기판과 인터페이싱하기 위한 다중 층 기판에 있어서,
    칩 탑재 위치, 상기 칩 탑재 위치로부터 이격된 신호 인터커넥트, 상기 칩 탑재 위치 부근으로부터 상기 신호 인터커넥트로 연장된 신호 트레이스, 및 상기 신호 인터커넥트로부터 연장된 도금 스터브를 제공하는 제1 외부 층;
    접지 층; 및
    상기 도금 스터브를 상기 접지 층에 결합하는 커패시터를 포함하는 다중 층 기판.
  2. 청구항 1에 있어서, 상기 커패시터는 상기 제1 외부 층에 고정된 개별 커패시터를 포함하며, 상기 개별 커패시터는 상기 도금 스터브에 전기적으로 연결된 제1 리드 및 상기 접지 층에 전기적으로 연결된 제2 리드를 포함하는 다중 층 기판.
  3. 청구항 1에 있어서, 상기 커패시터는 상기 다중 층 기판 내에 매몰(embedded)되는 다중 층 기판.
  4. 청구항 3에 있어서, 상기 다중 층 기판 내에 매몰된 커패시터는,
    상기 접지 층에 형성된 제1 커패시터 전극; 및
    상기 접지 층으로부터 이격된 다른 층에 형성된 제2 커패시터 전극을 포함하 는 다중 층 기판.
  5. 청구항 3에 있어서, 상기 제2 커패시터 전극은 파워층에 형성되는 다중 층 기판.
  6. 청구항 1에 있어서,
    상기 신호 인터커넥트와 중심이 맞춰지고 상기 신호 인터커넥트와 전기적으로 통신하는 비아를 더 포함하는 다중 층 기판.
  7. 청구항 6에 있어서,
    상기 제1 외부 층에 반대되는 제2 외부 층을 더 포함하되, 상기 비아는 상기 제1 외부 층으로부터 상기 제2 외부 층으로 연장되며;
    상기 제2 외부 층 상에 상기 비아와 연결된 볼 그리드 어레이의 볼을 더 포함하는 다중 층 기판.
  8. 제1 외부 면 및 반대의 제2 외부 면을 갖는 다중 층 기판;
    상기 기판의 제1 면에 고정된 칩;
    상기 기판의 제1 면을 따르는 신호 인터커넥트, 상기 신호 인터커넥트에 상기 칩을 전기적으로 연결하는 신호 트레이스, 상기 신호 인터커넥트로부터 바깥쪽으로 연장되는 도금 스터브, 및 상기 도금 스터브를 접지에 연결하는 커패시터; 및
    상기 제1 또는 제2 면을 따라 배치되고 인쇄회로기판 상의 상응하는 전기적 컨택과 짝을 이루도록 구성되는 전기적 컨택을 포함하는 칩 패키지
  9. 청구항 8에 있어서, 상기 제1 또는 제2 면을 따라 배치된 전기적 컨택은 볼 그리드 어레이의 볼을 포함하는 칩 패키지.
  10. 청구항 8에 있어서, 상기 신호 트레이스에 상기 칩을 전기적으로 연결하는 본드 와이어를 더 포함하는 칩 패키지.
  11. 청구항 8에 있어서, 상기 커패시터는 상기 제1 외부 면에 고정된 개별 커패시터를 포함하며, 상기 개별 커패시터는 상기 도금 스터브에 전기적으로 연결된 제1 리드 및 상기 다중 층 기판에서 접지 층에 전기적으로 연결된 제2 리드를 포함하는 칩 패키지.
  12. 청구항 8에 있어서, 상기 커패시터는 상기 다중 층 기판 내에 매몰(embedded)되는 칩 패키지.
  13. 청구항 12에 있어서, 상기 다중 층 기판 내에 매몰되는 커패시터는,
    상기 접지 층에 형성된 제1 커패시터 전극; 및
    상기 접지 층으로부터 이격된 다른 층에 형성된 제2 커패시터 전극을 포함하 는 칩 패키지.
  14. 청구항 12에 있어서, 상기 제2 커패시터 전극은 상기 다중 층 기판의 파워층에 형성되는 칩 패키지.
  15. 도금 스터브를 접지에 용량성으로 결합함에 의해 반도체 패키지에서 상기 도금층에 의해 야기되는 공진 주파수를 동작 주파수로부터 편이시키는 단계를 포함하는 방법.
  16. 청구항 15에 있어서, 기판의 주변부로부터 전자도금되는 상기 기판의 부분으로까지 연장되는 전기적 경로를 따라 상기 기판의 부분을 전자도금함으로써 상기 도금 스터브를 형성하는 단계를 더 포함하는 방법.
  17. 청구항 15에 있어서, 상기 도금 스터브를 접지에 용량성으로 결합하는 단계는 상기 도금 스터브에 커패시터의 제1 리드를 연결하고 접지에 상기 커패시터의 제2 리드를 연결하는 단계를 포함하는 방법.
  18. 청구항 15에 있어서, 상기 도금 스터브를 접지에 용량성으로 결합하는 단계는 외부 층에서 상기 도금 스터브를 상기 외부 층으로부터 이격된 접지 층으로 결합하는 기판에 임베디드 커패시터를 형성하는 단계를 포함하는 방법.
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