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KR20100002819A - 다중모드 ｓｄｒ 단말용 디지털 다운 컨버터 및 다운컨버팅 방법 - Google Patents

다중모드 ｓｄｒ 단말용 디지털 다운 컨버터 및 다운컨버팅 방법 Download PDF

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KR20100002819A
KR20100002819A KR1020080062856A KR20080062856A KR20100002819A KR 20100002819 A KR20100002819 A KR 20100002819A KR 1020080062856 A KR1020080062856 A KR 1020080062856A KR 20080062856 A KR20080062856 A KR 20080062856A KR 20100002819 A KR20100002819 A KR 20100002819A
Authority
KR
South Korea
Prior art keywords
filter
common
signal
filtering unit
filtering
Prior art date
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Ceased
Application number
KR1020080062856A
Other languages
English (en)
Inventor
김도한
Original Assignee
주식회사 코아로직
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 코아로직 filed Critical 주식회사 코아로직
Priority to KR1020080062856A priority Critical patent/KR20100002819A/ko
Publication of KR20100002819A publication Critical patent/KR20100002819A/ko
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    • H03D7/00—Transference of modulation from one carrier to another, e.g. frequency-changing
    • H03D7/16—Multiple-frequency-changing
    • H03D7/165—Multiple-frequency-changing at least two frequency changers being located in different paths, e.g. in two paths with carriers in quadrature
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    • H03—ELECTRONIC CIRCUITRY
    • H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
    • H03D2200/00—Indexing scheme relating to details of demodulation or transference of modulation from one carrier to another covered by H03D
    • H03D2200/0041—Functional aspects of demodulators
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  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
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Abstract

본 발명은 다중모드 SDR(Software Defined Radio) 단말용 디지털 다운 컨버터에 관한 것으로, 복수의 모드들 중 하나의 디지털 신호를 소정의 주파수 이하의 저대역으로 필터링하는 제1 공통 필터링부 및 복수의 모드들에 대응되는 복수의 제2 필터 계수용 메모리들을 참조하여 제1 공통 필터링부에서 필터링된 신호의 주파수 특성을 향상시키도록 제1 공통 필터링부에서 필터링된 신호를 필터링하는 제2 공통 필터링부를 포함함으로써, 구현면적 및 소비전력을 줄이고, 주파수 응답을 개선할 수 있다.

Description

다중모드 ＳＤＲ 단말용 디지털 다운 컨버터 및 다운 컨버팅 방법{Digital down converter for multi-mode SDR terminal and method of the same}
본 발명은 다운 컨버터에 관한 것으로, 더욱 상세하게는 다중모드 SDR(Software Defined Radio) 단말에 이용되는 디지털 다운 컨버터(converter), 다운 컨버팅 방법 및 상기 다운 컨버팅 방법을 실행하기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체에 관한 것이다.
SDR 기술은 첨단 디지털 신호 처리 기술과 고성능 디지털 신호 처리 소자를 기반으로, 하드웨어의 수정 없이 모듈화된 소프트웨어의 변경만으로 단일의 송수신 시스템을 통해 다수의 무선 통신 규격을 통합 및 수용하기 위한 무선 접속 기반 기술이다. SDR 기술은 크게 소프트웨어에 의해 재구성이 가능한 하드웨어와 이 하드웨어를 특정 규격 내지 특정 목적의 통신 송수신 시스템으로 바꾸어 주는 소프트웨어 모듈들로 구성된다. 따라서, SDR은 단일 송신 및 수신 하드웨어 플랫폼에 소프트웨어 모듈만을 변경함으로써, 다양한 무선 규격을 하나의 시스템으로 제공할 수 있다.
이와 같은 SDR 단말은 디지털 RF(radio frequency)/IF(intermediate frequency) 신호를 기저대역으로 떨어뜨리고 채널을 분리해내는 디지털 다운 컨버터(digital down converter, DDC)를 포함한다. 디지털 다운 컨버터는 디지털 주파수 다운 컨버터(digital frequency down converter, DFDC)라고도 한다. 일반적으로, 디지털 다운 컨버터의 입력 신호의 샘플링 레이트(sampling rate)는 매우 높은데 비해, 통과대역의 대역폭은 매우 좁기 때문에 데시메이션(decimation) 인수가 매우 크다.
이러한 데시메이션 인수가 매우 큰 필터를 일반 필터를 사용하여 설계하면, 매우 높은 차수의 필터가 필요하므로 구현 시 전력 소모와 구현 면적이 문제가 된다. 따라서, 최근 사용되는 디지털 다운 컨버터는 CIC(cascaded integrator-comb) 필터와 일반 필터를 종속 연결하여 데시메이션 필터를 설계한다. 이와 같이, 다단계로 필터를 설계하면 필터의 차수를 줄일 수 있을 뿐 아니라, 구현 면적도 감소시킬 수 있다.
본 발명이 해결하고자 하는 과제는 구현면적 및 소비전력을 줄이고 주파수 응답의 특성을 개선할 수 있는 SDR 단말기에 이용되는 디지털 다운 컨버터, 다운 컨버팅 방법 및 상기 다운 컨버팅 방법을 실행하기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체를 제공하는데 있다.
상기 과제를 해결하기 위한 본 발명에 따른 디지털 다운 컨버터는 복수의 모드들 중 하나의 디지털 신호를 소정의 주파수 이하의 저대역으로 필터링하는 제1 공통 필터링부; 및 상기 복수의 모드들에 대응되는 복수의 제2 필터 계수용 메모리들을 참조하여 상기 제1 공통 필터링부에서 필터링된 신호의 주파수 특성을 향상시키도록 상기 제1 공통 필터링부에서 필터링된 신호를 필터링하는 제2 공통 필터링부를 포함한다.
상기 제2 공통 필터링부는 상기 복수의 모드들 중 하나를 나타내는 모드 선택 정보에 따라 상기 복수의 제2 필터 계수용 메모리들 중 하나를 선택하고, 선택된 제2 필터 계수용 메모리에 저장된 복수의 제2 필터 계수들을 이용하여 상기 제1 공통 필터링부에서 필터링된 신호를 필터링할 수 있다. 상기 제2 공통 필터링부는 상기 제1 공통 필터링부에서 필터링된 신호를 보간 인수에 따라 단계적으로 지연시키는 복수의 지연 수단들; 상기 모드 선택 정보에 따라 상기 복수의 제2 필터 계수용 메모리들 중 하나를 단계적으로 선택하는 스위칭부; 상기 복수의 지연 수단들의 출력과 상기 스위칭부에 의해 선택된 제2 필터 계수용 메모리에 저장된 상기 복수의 제2 필터 계수들에 대하여 곱셈 연산을 수행하는 곱셈기; 및 상기 곱셈기의 출력을 순차적으로 가산하는 가산기를 포함할 수 있다. 상기 제1 공통 필터링부는 CIC(cascaded integrator comb) 필터를 포함하고, 상기 제2 공통 필터링부는 4차 보간 필터를 포함할 수 있다. 상기 복수의 제2 필터 계수용 메모리들 각각에 저장된 필터 계수의 개수는 상기 복수의 모드들에 관계없이 동일할 수 있다. 상기 4차 보간 필터의 전달 함수는 차수에 따른 제1 내지 제5 필터 계수를 갖고, 상기 제1 및 제5 필터 계수는 서로 동일하고, 제2 및 제4 필터 계수는 서로 동일할 수 있다. 상기 4차 보간 필터는 보간 인수 I에 대하여,
Figure 112008047230783-PAT00001
인 전달 함수를 가질 수 있다.
상기 복수의 모드들에 대응되는 복수의 제3 필터 계수용 메모리들을 참조하여 상기 제2 공통 필터링부에서 필터링된 신호의 주파수 특성을 향상시키도록 상기 제2 공통 필터링부에서 필터링된 신호를 필터링하는 제3 공통 필터링부를 더 포함할 수 있다. 상기 제3 공통 필터링부는 상기 복수의 모드들 중 하나를 나타내는 모드 선택 정보에 따라 상기 복수의 제3 필터 계수용 메모리들 중 하나를 선택하고, 선택된 제3 필터 계수용 메모리에 저장된 복수의 제3 필터 계수들을 이용하여 상기 제2 공통 필터링부에서 필터링된 신호를 필터링할 수 있다. 상기 제3 공통 필터링부는 상기 제2 공통 필터링부에서 필터링된 신호를 단계적으로 지연시키는 복수의 지연 수단들; 상기 모드 선택 정보에 따라 상기 복수의 지연 수단들 중 일부를 선택하는 제1 스위칭부; 상기 모드 선택 정보에 따라 상기 복수의 제3 필터 계수용 메모리들 중 하나를 단계적으로 선택하는 제2 스위칭부; 상기 제1 스위칭부에 의해 선택된 복수의 지연 수단들의 출력과 상기 제2 스위칭부에 의해 선택된 제3 필터 계수용 메모리에 저장된 상기 복수의 제3 필터 계수들에 대하여 곱셈 연산을 수행하는 곱셈기; 및 상기 곱셈기의 출력을 순차적으로 가산하는 가산기를 포함할 수 있다. 상기 제1 필터링부는 CIC 필터를 포함하고, 상기 제2 필터링부는 4차 보간 필터를 포함하고, 상기 제3 필터링부는 반대역 필터를 포함할 수 있다. 상기 복수의 제3 필터 계수용 메모리들 각각에 저장된 필터 계수의 개수는 상기 복수의 모드들에 따라 서로 다를 수 있다. 상기 4차 보간 필터의 전달 함수는 차수에 따른 제1 내지 제5 필터 계수를 갖고, 상기 제1 및 제5 필터 계수는 서로 동일하고, 제2 및 제4 필터 계수는 서로 동일할 수 있다. 상기 4차 보간 필터는 보간 인수 I에 대하여,
Figure 112008047230783-PAT00002
인 전달 함수를 가질 수 있다.
상기 제2 공통 필터링부에서 필터링된 신호를 소정의 데시메이션 인자로 데시메이션하는 데시메이터를 더 포함할 수 있다. 상기 제3 공통 필터링부에서 필터링된 신호를 소정의 데시메이션 인자로 데시메이션하는 데시메이터를 더 포함할 수 있다.
상기 복수의 모드들 중 하나의 아날로그 신호를 수신하여 상기 디지털 신호로 변환하는 아날로그/디지털 컨버터; 상기 디지털 신호를 제1 주파수와 혼합하여 I(in-phase) 신호를 생성하는 제1 혼합기; 및 상기 디지털 신호를 상기 제1 주파수와 90도의 위상차를 가지는 제2 주파수와 혼합하여 Q(quadrature-phase) 신호를 생성하는 제2 혼합기를 더 포함하고, 상기 아날로그/디지털 컨버터, 상기 제1 및 제2 혼합기는 상기 제1 공통 필터링부의 전단에 연결될 수 있다. 상기 제1 공통 필터링부는 제1 공통 CIC 필터 및 제2 공통 CIC 필터를 포함하고, 상기 제1 공통 CIC 필터는 상기 I 신호를 필터링하고, 상기 제2 CIC 공통 필터는 상기 Q 신호를 필터링할 수 있다. 상기 제2 공통 필터링부는 제1 공통 4차 보간 필터 및 제2 공통 4차 보간 필터를 포함하고, 상기 제1 공통 4차 보간 필터는 상기 제1 공통 CIC 필터에서 필터링된 신호를 필터링하고, 상기 제2 공통 4차 보간 필터는 상기 제2 공통 CIC 필터에서 필터링된 신호를 필터링할 수 있다. 상기 복수의 모드들에 대응되는 복수의 제3 필터 계수용 메모리들을 참조하여 상기 제2 공통 필터링부에서 필터링된 신호의 주파수 특성을 향상시키도록 상기 제2 공통 필터링부에서 필터링된 신호를 필터링하는 제3 공통 필터링부를 더 포함하고, 상기 제3 공통 필터링부는 제1 공통 반대역 필터 및 제2 공통 반대역 필터를 포함하고, 상기 제1 공통 반대역 필터는 상기 제1 공통 4차 보간 필터에서 필터링된 신호를 필터링하고, 상기 제2 공통 반대역 필터는 상기 제2 공통 4차 보간 필터에서 필터링된 신호를 필터링할 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명에 따른 다운 컨버팅 방법은 (a) 복수의 모드들 중 하나의 디지털 신호를 소정의 주파수 이하의 저대역으로 필터링하는 단계; 및 (b) 상기 복수의 모드들에 대응되는 복수의 제1 필터 계수용 메모리 들을 참조하여 상기 (a) 단계에서 필터링된 신호의 주파수 특성을 향상시키도록 상기 (a) 단계에서 필터링된 신호를 필터링하는 단계를 포함한다.
또한, 상기 과제는 (a) 복수의 모드들 중 하나의 디지털 신호를 소정의 주파수 이하의 저대역으로 필터링하는 단계; 및 (b) 상기 복수의 모드들에 대응되는 복수의 제1 필터 계수용 메모리들을 참조하여 상기 (a) 단계에서 필터링된 신호의 주파수 특성을 향상시키도록 상기 (a) 단계에서 필터링된 신호를 필터링하는 단계를 포함하는 다운 컨버팅 방법 실행하기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체에 의해 달성된다.
본 발명에 따르면, 복수의 모드들 중 하나의 디지털 신호를 필터링하는 제1 공통 필터링부 및 복수의 모드들에 대응되는 복수의 제2 필터 계수용 메모리들을 참조하여 제1 공통 필터링부에서 필터링된 신호를 필터링하는 제2 공통 필터링부를 포함함으로써, 각 모드 별로 필터를 따로 구성하지 않는다. 이로써, 각각의 모드 별 필터의 스펙을 만족하는 다운 컨버터를 구현할 수 있을 뿐 아니라, 다운 컨버터의 구현면적 및 소비전력을 크게 줄일 수 있다.
또한, 제2 공통 필터링부는 4차 보간 필터를 이용함으로써, CIC 필터에서 만족시켜주지 못하는 통과대역의 주파수 특성을 보간하고, 저지대역의 리플을 감쇠시킴으로써, 필터 전체의 주파수 응답을 개선할 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기 능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 디지털 다운 컨버터를 나타내는 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 디지털 다운 컨버터는 아날로그/디지털 컨버터(analog/digital converter, ADC)(10), 혼합부(mixing unit, 20), CIC(cascaded integrator-comb) 필터링부(30), 보간 필터링부(interpolation filtering unit, 40), 제1 데시메이터(decimator, 50, 55), 반대역 필터링부(half band filtering unit, 60) 및 제2 데시메이터(70)를 포함한다.
본 발명의 일 실시예에 따른 디지털 다운 컨버터는 복수의 모드들, 즉, 다중 모드를 지원하는 SDR 단말에 사용될 수 있고, 다중 모드의 종류는 GSM(Global System for Mobile communication), IEEE-801.16, WiBro(Wireless Broadband), IS(Interim Standard)-95, WCDMA(Wideband Code Division Multiple Access) 등 매우 다양하다. 이하에서는, 설명의 편의상 IS-95와 WCDMA를 다중 모드의 예로 설명하기로 한다. 그러나, 본 발명의 일 실시예에 따른 디지털 다운 컨버터는 GSM, IEEE-801.16, WiBro 등 여러 가지의 다중 모드를 지원하는 SDR 단말에 사용될 수 있음을 본 실시예가 속하는 기술분야에서 통상의 지식을 가진 자는 이해할 수 있을 것이다.
아날로그/디지털 컨버터(10)는 수신된 아날로그 중간 주파수(IF)를 샘플링 레이트에 맞게 샘플링하여 디지털 신호로 변환한다. 예를 들어, IS-95의 칩 레이트(chip rate)는 1.2288Mcps이고, WCDMA의 칩 레이트는 3.84Mcps로서 WCDMA의 칩 레이트는 IS-95보다 3.125배 빠르다. IS-955와 WCDMA는 16배 오버 샘플링하여 각각의 샘플링 레이트는 19.6608MHz와 61.44MHz가 된다. 따라서, 아날로그/디지털 컨버터(10)는 IS-95와 WCDMA와 같은 각각의 모드에 맞게 클럭(clock, CLK)을 조절 한다.
혼합부(20)는 아날로그/디지털 컨버터(10)에서 출력된 디지털 신호를 각각 소정의 주파수와 혼합하여 I(in-phase) 신호 및 Q(quadrature phase) 신호를 출력한다. 보다 상세하게는, 혼합부(20)는 제1 혼합기(mixer, 21) 및 제2 혼합기(22)를 포함한다. 제1 혼합기(21)는 아날로그/디지털 컨버터(10)에서 출력된 디지털 신호를 제1 주파수와 혼합하여 I 신호를 출력하고, 제2 혼합기(22)는 아날로그/디지털 컨버터(10)에서 출력된 디지털 신호를 제2 주파수와 혼합하여 Q 신호를 출력한다. 여기서, 제1 및 제2 주파수는 수치 제어 발진기(numerically controlled oscillator, NCO)에서 출력된 캐리어(carrier) 주파수이며, 제1 및 제2 주파수 사이에는 90도의 위상 차가 존재한다.
CIC 필터링부(30)는 제1 공통 CIC 필터(31) 및 제2 공통 CIC 필터(32)를 포함하고, 제1 및 제2 공통 CIC 필터(31, 32)는 각각 제1 및 제2 혼합부(21, 22)에서 출력된 I 신호 및 Q 신호를 필터링한다. 여기서, 제1 공통 CIC 필터(31)는 복수의 모드들의 I 신호들에 공통으로 적용되는 공통 필터이고, 제2 공통 CIC 필터(32)는 복수의 모드들의 Q 신호들에 공통으로 적용되는 공통 필터이다. 보다 상세하게는, 제1 공통 CIC 필터(32)는 IS-95에 따르는 I 신호와 WCDMA에 따르는 I 신호에 공통으로 적용되는 공통 필터이고, 제2 공통 CIC 필터(32)는 IS-95에 따르는 Q 신호와 WCDMA에 따르는 Q 신호에 공통 적용되는 공통 필터이다.
일반적으로, CIC 필터는 곱셈기를 필요로 하지 않고, 규칙적인 구조를 갖고 있으며, 처리 속도의 변환이 가능하므로 고속 및 저전력을 요구하는 데시메이션 필 터의 앞 단에 적합하다. CIC 필터의 전달 함수는 아래의 수학식 1과 같다.
Figure 112008047230783-PAT00003
여기서, M은 데시메이션 인수를 나타내고, L은 필터의 차수, R은 차등지연(differential delay)를 나타낸다. CIC 필터는 통과대역의 특성을 만족시키기 위해 데시메이션 인수 M와 차등 지연 R을 조정하고, 앨리어싱(aliasing) 대역의 감쇠특성을 만족시키기 위해 필터의 차수 L을 조정한다. 그러나, CIC 필터는 파라미터가 3개 밖에 없으므로, CIC 필터만 사용해서 원하는 필터 특성을 만족시키기 어렵다. 또한, 데시메이션 인수 M은 초기에 결정되므로 실제로 컨트롤할 수 있는 파라미터는 L과 R밖에 없게 된다.
상기 수학식 1에서 L을 증가시키면 앨리어싱 대역과 저지대역의 감쇠는 향상되나, 통과대역의 특성은 나빠진다. 따라서, 일단 L을 증가시켜 원하는 앨리어싱 대역과 저지대역의 감쇠 특성을 만족시킨 후, 여러 가지 통과대역 특성 향상 기술들을 사용한다. 예를 들어, 나중에 사용될 필터를 고려하여 CIC 필터의 통과대역이 주어진 필터 스펙의 90% 정도를 만족하도록 M과 L을 설정해주어야 한다.
일반적으로, 디지털 다운 컨버터는 CIC 필터의 주파수 특성을 개선하기 위하여 CIC 필터의 후단에 반대역 필터와 여러 종류의 PFIR(programmable finite impulse response) 필터를 다단계로 이용한다. PFIR 필터들 중 샤픈드(sharpened) 필터는 필터의 통과대역을 날카롭게 보간하는 것으로, 3개의 CIC 필터의 조합으로 통과대역의 리플과 앨리어싱 대역이 감소되지만 구현 비용 및 면적이 증가하는 단점이 있다. 한편, PFIR 필터들 중 2차 보간 필터는 CIC 필터의 후단에 연결되어 통과대역의 특성을 향상시키지만 앨리어싱 대역의 감쇠가 오히려 나빠지는 단점이 있다.
보간 필터링부(40)는 CIC 필터링부(30)에서 필터링된 신호의 통과대역 특성을 향상시키면서 동시에 엘리어싱 대역과 저지대역의 감쇠특성을 향상시킨다. 구체적으로, 보간 필터링부(40)는 제1 및 제2 공통 보간 필터(41, 42)를 포함하고, 제1 및 제2 공통 보간 필터(41, 42)는 각각 제1 및 제2 공통 CIC 필터(31, 32)에서 필터링된 I 신호 및 Q 신호를 보간 필터링한다.
여기서, 제1 공통 보간 필터(41)는 복수의 모드들의 I 신호들에 공통으로 적용되는 공통 필터이고, 제2 공통 보간 필터(42)는 복수의 모드들의 Q 신호들에 공통으로 적용되는 공통 필터이다. 또한, 제1 및 제2 공통 보간 필터(41, 42)는 모드의 종류에 따라 서로 다른 필터 계수용 메모리를 참조하여 필터링을 수행한다. 이에 대한 상세한 설명은 도 3을 참조하여 이하에서 상술하기로 한다.
본 발명의 일 실시예에서, 제1 및 제2 공통 보간 필터(41, 42)는 4차 보간 필터일 수 있으며, 4차 보간 필터의 전달 함수는 다음 수학식 2와 같다.
Figure 112008047230783-PAT00004
이와 같이, 본 발명의 일 실시예에서 보간 필터는 4차의 FIR 필터이므로, 5 탭의 필터 계수(coefficient)를 가진다. 여기서, 5개의 필터 계수 중 2개는 1이므로 구현 시 곱셈 연산을 수행하지 않아도 되고, 필터 계수가 대칭이므로 선형 위상의 특징을 가진다. 따라서, 4차 보간 필터는 CIC 필터의 선형 위상 특성을 그대로 유지할 수 있으므로 통신용으로 널리 사용될 수 있는 구조이다.
상기 수학식 2에서 분모의 절대값은 4차 보간 필터의 DC 이득을 1로 맞추기 위한 스케일링 값이며, I는 보간 인수이다. 분모의 절대값과 보간 인수 I를 제외하여 상기 수학식 2를 간단히 하면 다음 수학식 3과 같다.
P(z) = 1+p1z-1+p2z-2+p1z-3+z-4
상기 수학식 3을 두 개의 필터로 인수 분해하면 다음 수학식 4와 같다.
P(z) = Q1(z)Q2(z) = (1+q1z-1+z-2)(1+q2z-1+z-2)
여기서, Q1 및 Q2는 4차 보간 필터의 두 개의 파라미터들로서, Q1은 제1 파라미터이고 Q2는 제2 파라미터이다. 수학식 3 및 4를 참조하면, p1= q1+q2이고, p2= q1q2+2임을 알 수 있다.
도 2는 도 1의 보간 필터링부에 이용되는 4차 보간 필터의 두 개의 파라미터의 극영점도를 나타낸다.
도 1 및 2를 참조하면, Q1의 궤적(210)은 x축에 대칭으로 존재하고, Q2의 궤적(220)은 원점을 중심으로 하는 단위원의 형태이다. q1은 필터의 영점이 z 평면 상의 실수축 위에 놓이도록 조정해주며, 필터의 영점이 단위원 안에 놓이도록 조정한다. 다시 말해, q1은 CIC 필터의 저하된 통과대역 특성을 향상시키는 용도로 사용되고, q2는 저지대역의 감쇠 특성을 향상시키는 용도로 사용된다.
종래에 이용되었던 2차 보간 필터의 전달 함수는 하나의 파라미터를 가지므로, 통과대역의 특성은 향상되지만, 저지대역의 리플은 줄어들지 않는다. 그러나, 본 발명의 일 실시예에 따른 4차 보간 필터는 2개의 파라미터를 가지므로 통과대역의 특성의 향상과 동시에 저지대역의 리플도 줄일 수 있다.
본 발명의 일 실시예에서, 4차 보간 필터를 설계할 때에는 저지대역의 특성 감쇠 향상을 위해 먼저 q2를 결정하고, q2를 고정시킨 상태에서 통과대역의 리플을 최소화하기 위해 q1을 결정한다. 그러나, 다른 실시예에서, 파라미터의 결정 순서는 변경될 수 있다.
다시 도 1을 참조하면, 제1 데시메이터(50)는 제1 I 신호용 데시메이터(51)와 제1 Q 신호용 데시메이터(52)를 포함하고, 제1 I 신호용 데시메이터(51)와 제1 Q 신호용 데시메이터(52)는 각각 제1 및 제2 공통 보간 필터(41, 42)에서 필터링된 신호에 대하여 데시메이션을 수행한다. 여기서, 데시메이션 인자가 M인 경우, 데시메이터는 M개의 샘플들 중 1개를 선택하고, 나머지 M-1개의 샘플들을 버리는 기 능을 수행한다. 예를 들어, 제1 데시메이터(50)의 데시메이션 인자는 4일 수 있다. 다시 말해, 4개의 샘플들 중 1개를 선택하고, 나머지 3개의 샘플들을 버리는 기능을 수행한다.
반대역 필터링부(60)는 제1 데시메이터(50)에서 데시메이션된 신호의 통과대역의 특성을 최대한 유지시키면서 저지대역의 감쇠를 향상시킨다. 구체적으로, 반대역 필터링부(60)는 제1 및 제2 공통 반대역 필터(61, 62)를 포함하고, 제1 및 제2 공통 반대역 필터(61, 62)는 각각 제1 I 신호용 데시메이터(51)와 제1 Q 신호용 데시메이터(52)에서 데시메이션된 신호에 대하여 필터링을 수행한다.
여기서, 제1 공통 반대역 필터(61)는 복수의 모드들의 I 신호들에 공통으로 적용되는 공통 필터이고, 제2 공통 반대역 필터(62)는 복수의 모드들의 Q 신호들에 공통으로 적용되는 공통 필터이다. 또한, 제1 및 제2 공통 반대역 필터(61, 62)는 모드의 종류에 따라 서로 다른 필터 계수용 메모리를 참조하여 필터링을 수행한다. 이에 대한 상세한 설명은 이하에서 도 4를 참조하여 상술하기로 한다.
제2 데시메이터(70)는 제2 I 신호용 데시메이터(71) 및 제2 Q 신호용 데시메이터(72)를 포함하고, 제2 I 신호용 데시메이터(71)와 제2 Q 신호용 데시메이터(72)는 각각 제1 및 제2 반대역 필터(61, 62)에서 필터링된 신호에 대하여 데시메이션을 수행한다. 예를 들어, 제2 데시메이터(70)의 데시메이션 인자는 2일 수 있다. 다시 말해, 2개의 샘플들 중 1개를 선택하고, 나머지 1개의 샘플을 버리는 기능을 수행한다.
상술한 바와 같이, 도 1에 도시된 디지털 다운 컨버터는 보간 필터링부를 먼 저 적용한 후에 반대역 필터링부를 적용한다. 일반적으로, 반대역 필터는 보간 필터에 비해 차수가 높으므로, 보간 필터링부를 반대역 필터링부보다 먼저 적용하여 구현 면적을 줄일 수 있다. 그러나, 본 발명의 다른 실시예에서, 디지털 다운 컨버터는 반대역 필터링부를 먼저 적용한 후에 보간 필터링부를 적용할 수도 있다.
한편, 각각의 필터를 설계하는 단계에서는, 반대역 필터를 먼저 설계하여 반대역 필터의 계수들을 정하고, 그 다음 설계된 반대역 필터를 기초로 하여 보간 필터를 설계하여 보간 필터의 계수들을 정한다.
도 3은 도 1의 보간 필터링부에 포함된 공통 4차 보간 필터의 구조를 나타내는 개략도이다.
도 3을 참조하면, 공통 4차 보간 필터는 제1 내지 제4 지연 수단들(310, 320, 330, 340), 스위칭부(350), 제1 및 제2 4차 보간 필터 계수용 메모리(360, 370), 곱셈기(380) 및 가산기(390)를 포함한다. 이하에서는, 편의상 2개의 4차 보간 필터 계수용 메모리를 예로 하여 설명하기로 한다. 또한, 도 3은 공통 4차 보간 필터의 동작은 설명하기 위하여 제1 및 제2 4차 보간 필터 계수용 메모리(360, 370)를 포함하는 공통 4차 보간 필터를 도시하였으나, 본 발명의 다른 실시예에서 공통 4차 보간 필터는 외부의 메모리에 저장된 4차 보간 필터 계수를 참조하여 필터링을 수행할 수 있다.
제1 내지 제4 지연 수단들(310, 320, 330, 340)은 공통 CIC 필터에서 필터링된 신호(x[n])를 각각 단계적으로 지연한다. 4차 보간 필터는 차수가 4이므로, 복수의 모드들의 종류에 관계없이, 지연 수단들(310, 320, 330, 340)의 개수는 4개로 동일하다. 제1 내지 제4 지연 수단들(310, 320, 330, 340)은 각각 x[n-1], x[n-2], x[n-3], x[n-4]를 출력한다. 여기서, 보간 인수 I를 2로 설정한 경우를 예로 한 것이다.
스위칭부(350)는 복수의 모드들 중 하나를 나타내는 모드 선택 정보를 공통 CIC 필터로부터 입력받고, 상기 모드 선택 정보에 따라, 복수의 4차 보간 필터 계수용 메모리들 중 하나를 선택한다. 제1 4차 보간 필터 계수용 메모리(360)는 IS-95의 스펙에 따른 4차 보간 필터 계수들을 저장하고, 제2 4차 보간 필터 계수용 메모리(370)는 WCDMA의 스펙에 따른 4차 보간 필터 계수들을 저장한다.
구체적으로, 스위칭부(350)는 모드 선택 정보에 따라 제1 및 제2 4차 보간 필터 계수용 메모리(360, 370) 중 하나를 선택한다. 예를 들어, 공통 CIC 필터에서 IS-95의 신호에 대한 필터링을 수행한 경우에 모드 선택 정보는 IS-95를 나타내므로, 스위칭부(350)는 제1 4차 보간 필터 계수용 메모리(360)를 선택한다. 한편, 공통 CIC 필터에서 WCDMA의 신호에 대한 필터링을 수행한 경우에 모드 선택 정보는 WCDMA를 나타내므로, 스위칭부(360)는 제2 4차 보간 필터 계수용 메모리(370)를 선택한다.
이와 같이, 본 발명의 일 실시예에서 공통 4차 보간 필터는 복수의 모드들에 대하여 공통 4차 보간 필터를 사용하고, 단지 각각에 대응되는 4차 보간 필터 계수용 메모리를 참조함으로써 구현 면적 및 구현 비용을 크게 줄일 수 있다.
본 발명의 일 실시예에서, IS-95의 4차 보간 필터의 전달 함수는 다음 수학식 5와 같다.
Figure 112008047230783-PAT00005
이 경우, 제1 4차 보간 필터 계수용 메모리(360)는 상기 수학식 5에 따라 IS-95의 4차 보간 필터의 전달 함수에서 5개의 탭의 계수들인 0.20777, -0.32474, -0.76605, -0.32474, 0.20777을 저장한다.
또한, 본 발명의 일 실시예에서, WCDMA의 4차 보간 필터의 전달 함수는 다음 수학식 6과 같다.
Figure 112008047230783-PAT00006
이 경우, 제2 4차 보간 필터 계수용 메모리(370)는 상기 수학식 6에 따라 WCDMA의 4차 보간 필터의 전달 함수에서 5개의 탭의 계수들인 0.20396, -0.3045, -0.79889, -0.3045, 0.20396을 저장한다.
이와 같이, 4차 보간 필터에서 IS-95와 WCDMA는 모두 5개의 탭을 가지는바, 제1 및 제2 4차 보간 필터 계수용 메모리(360, 370)에서 저장하는 계수의 개수는 5개로 동일하다.
곱셈기(380)는 지연수단들(310, 320, 330, 340) 각각의 출력과 해당 4차 보간 필터 계수용 메모리에 저장된 필터 계수들에 대하여 곱셈 연산을 수행한다. 가산기(390)는 곱셈기(380)의 곱셈 연산 결과를 순차적으로 가산함으로써 4차 보간 필터에서 필터링된 출력을 제공한다.
도 4는 도 1의 반대역 필터링부에 포함된 공통 반대역 필터의 구조를 나타내는 개략도이다.
도 4를 참조하면, 공통 반대역 필터는 복수의 지연 수단들(410), 제1 및 제2 스위칭부(430, 440), 제1 및 제2 반대역 필터 계수용 메모리(450, 460), 곱셈기(470) 및 가산기(480)를 포함한다. 이하에서는, 편의상 2개의 반대역 필터 계수용 메모리를 예로 하여 설명하기로 한다. 또한, 도 4는 반대역 필터의 동작은 설명하기 위하여 제1 및 제2 반대역 필터 계수용 메모리(450, 460)를 포함하는 반대역 필터를 도시하였으나, 본 발명의 다른 실시예에서 반대역 필터는 외부의 메모리에 저장된 반대역 필터 계수를 참조하여 필터링을 수행할 수 있다.
복수의 지연 수단들(410)은 제1 데시메이터에서 데시메이션된 신호(x[n])를 각각 단계적으로 지연한다. 여기서, 공통 반대역 필터에서 복수의 모드들은 서로 다른 탭의 수를 가질 수 있으므로, 공통 반대역 필터는 복수의 모드들의 종류에 따라 이용되는 지연 수단들의 개수는 다를 수 있다.
따라서, 본 발명의 일 실시예에서, 공통 반대역 필터는 복수의 모드들 중 가장 많은 수의 탭을 가지는 모드의 탭 수에 따라 지연 수단들(410)을 구비하고, 모드 선택 정보에 따라 필터링 연산에 이용되는 지연 수단들의 개수를 조정한다. 예를 들어, WCDMA의 탭 수는 44이고, IS-95의 탭 수는 22이다. 이 경우, 공통 반대역 필터는 44개의 지연 수단들(410)을 구비하고, 그 중 22번째까지의 지연 수단인 22개의 지연 수단들(420)을 IS-95의 신호에 이용할 수 있다.
제1 스위칭부(430)는 모드 선택 정보에 따라 연산에 이용되는 지연 수단들의 개수를 선택한다. 즉, 모드 선택 정보가 IS-95를 나타내는 경우에는 22번째까지의 22개의 지연 수단들(420)만 선택하고, 모드 선택 정보가 WCDMA를 나타내는 경우에는 44개의 지연 수단들(410)을 모두 선택한다.
제2 스위칭부(440)는 모드 선택 정보에 따라 복수의 반대역 필터 계수용 메모리들 중 하나를 선택한다. 제1 반대역 필터 계수용 메모리(450)는 IS-95의 스펙에 따른 반대역 필터 계수들을 저장하고, 제2 반대역 필터 계수용 메모리(460)는 WCDMA의 스펙에 따른 반대역 필터 계수들을 저장한다.
구체적으로, 제2 스위칭부(440)는 모드 선택 정보에 따라 제1 및 제2 반대역 필터 계수용 메모리(450, 460) 중 하나를 선택한다. 예를 들어, 공통 4차 보간 필터에서 IS-95의 신호에 대한 필터링을 수행한 경우에 모드 선택 정보는 IS-95를 나타내므로, 제2 스위칭부(440)는 제1 반대역 필터 계수용 메모리(450)를 선택한다. 한편, 공통 4차 보간 필터에서 WCDMA의 신호에 대한 필터링을 수행한 경우에 모드 선택 정보는 WCDMA를 나타내므로, 제2 스위칭부(440)는 제2 반대역 필터 계수용 메모리(460)를 선택한다.
이와 같이, 본 발명의 일 실시예에서 공통 반대역 필터는 복수의 모드들에 대하여 공통 반대역 필터를 사용하고, 단지 각각에 대응되는 반대역 필터 계수용 메모리를 참조함으로써 구현 면적 및 구현 비용을 크게 줄일 수 있다.
한편, 상술한 바와 같이 복수의 모드들의 종류에 따라 반대역 필터의 탭수는 다르므로, 이에 따라 반대역 필터 계수용 메모리에 저장되는 계수들의 개수도 서로 다르다. 상술한 바와 같이, 반대역 필터에서 IS-95는 22개의 탭을 갖고, WCDMA는 44개의 탭을 가지는바, 제1 반대역 필터 계수용 메모리(450)에서 저장하는 계수의 개수는 22개이고, 제2 반대역 필터 계수용 메모리(460)에서 저장하는 계수의 개수는 44개로 서로 다르다.
곱셈기(470)는 지연수단들(410) 각각의 출력과 해당 반대역 필터 계수용 메모리에 저장된 필터 계수들에 대하여 곱셈 연산을 수행한다. 가산기(480)는 곱셈기(470)의 곱셈 연산의 결과를 가산함으로써 반대역 필터에서 필터링된 출력을 제공한다.
도 5는 도 1의 CIC 필터에서 필터링된 신호의 주파수 응답을 나타내는 그래프이다.
도 5를 참조하면, 가로축은 Hz 단위로 나타난 주파수이고, 세로축은 로그 스케일로 나타낸 크기(magnitude)이다. 도 5에 도시된 바와 같이, 통과 대역과 저지 대역의 주파수 응답은 각 모드의 스펙을 만족하지 못한다.
도 6a는 IS-95의 신호에 대한 디지털 다운 컨버터의 로그 스케일의 주파수 응답을 나타내는 그래프이고, 도 6b는 IS-95의 신호에 대한 디지털 다운 컨버터의 선형 스케일의 주파수 응답을 나타내는 그래프이다.
도 6a를 참조하면, 가로축은 Hz 단위로 나타난 주파수이고, 세로축은 로그 스케일로 나타낸 크기이다. 61은 CIC 필터만으로 구현된 디지털 다운 컨버터의 주파수 응답이고, 62는 4차 보간 필터만으로 구현된 디지털 다운 컨버터의 주파수 응답이다. 또한, 63은 CIC 필터와 반대역 필터로 구현된 디지털 다운 컨버터의 주파 수 응답이며, 64는 CIC 필터, 반대역 필터 및 4차 보간 필터로 구현된 디지털 다운 컨버터의 주파수 응답이다.
도 6b를 참조하면, 가로축은 Hz 단위로 나타난 주파수이고, 세로축은 선형 스케일로 나타낸 크기이다. 65는 CIC 필터만으로 구현된 디지털 다운 컨버터의 주파수 응답이고, 66은 CIC 필터와 반대역 필터로 구현된 디지털 다운 컨버터의 주파수 응답이며, 67은 CIC 필터, 반대역 필터 및 4차 보간 필터로 구현된 디지털 다운 컨버터의 주파수 응답이다. 여기서, 점선으로 표시한 부분은 통과대역을 나타낸다.
도 6a 및 6b에 도시된 바와 같이, CIC 필터만으로 구현된 디지털 다운 컨버터는 통과대역에서 원하는 크기보다 낮은 크기를 갖고, 저지 대역에서 원치 않은 크기를 갖는다. CIC 필터와 반대역 필터로 구현된 디지털 다운 컨버터는 저지 대역의 원치 않는 크기를 크게 줄여준다. CIC 필터, 반대역 필터 및 4차 보간 필터로 구현된 디지털 다운 컨버터는 통과대역의 보간과 저지대역의 감쇠를 동시에 만족한다.
도 7a는 WCDMA의 신호에 대한 디지털 다운 컨버터의 로그 스케일의 주파수 응답을 나타내는 그래프이고, 도 7b는 WCDMA의 신호에 대한 디지털 다운 컨버터의 선형 스케일의 주파수 응답을 나타내는 그래프이다.
도 7a를 참조하면, 가로축은 Hz 단위로 나타난 주파수이고, 세로축은 로그 스케일로 나타낸 크기이다. 71은 CIC 필터만으로 구현된 디지털 다운 컨버터의 주파수 응답이고, 72는 4차 보간 필터만으로 구현된 디지털 다운 컨버터의 주파수 응 답이다. 또한, 73은 CIC 필터와 반대역 필터로 구현된 디지털 다운 컨버터의 주파수 응답이며, 74는 CIC 필터, 반대역 필터 및 4차 보간 필터로 구현된 디지털 다운 컨버터의 주파수 응답이다.
도 7b를 참조하면, 가로축은 Hz 단위로 나타난 주파수이고, 세로축은 선형 스케일로 나타낸 크기이다. 75는 CIC 필터만으로 구현된 디지털 다운 컨버터의 주파수 응답이고, 76은 CIC 필터와 반대역 필터로 구현된 디지털 다운 컨버터의 주파수 응답이며, 77은 CIC 필터, 반대역 필터 및 4차 보간 필터로 구현된 디지털 다운 컨버터의 주파수 응답이다. 여기서, 점선으로 표시한 부분은 통과대역을 나타낸다.
도 7a 및 7b에 도시된 바와 같이, CIC 필터만으로 구현된 디지털 다운 컨버터는 통과대역에서 원하는 크기보다 낮은 크기를 갖고, 저지 대역에서 원치 않은 크기를 갖는다. CIC 필터와 반대역 필터로 구현된 디지털 다운 컨버터는 저지 대역의 원치 않는 크기를 크게 줄여준다. CIC 필터, 반대역 필터 및 4차 보간 필터로 구현된 디지털 다운 컨버터는 통과대역의 보간과 저지대역의 감쇠를 동시에 만족한다.
이와 같이, 본 발명의 일 실시예에 따라 공통 CIC 필터, 공통 반대역 필터 및 공통 4차 보간 필터로 구현된 디지털 다운 컨버터는 IS-95와 WCDMA 모두에 대하여 통과대역의 특성을 향상시키고, 저지대역을 감쇠시켜서 주파수 응답을 향상시키는 것을 알 수 있다.
다음 표 1은 다양하게 구현된 디지털 다운 컨버터의 주파수 응답을 비교한 것이다.
구분 통과대역 리플[dB] 저지대역 감쇠[dB]
멀티 모드 디지털 다운 컨버터 IS-95 기존의 FIR -0.1 -40
CIC -0.664 -2.56
CIC+HBF -0.72 -44.3
CIC+HBF+ISOP -0.1382 -41.52
CIC+HBF+IFOP -0.0901 -59.29
WCDMA 기존의 FIR -0.1 -40
CIC -0.718 -1.56
CIC+HBF -0.774 -46.3
CIC+HBF+ISOP -0.1497 -41.27
CIC+HBF+IFOP -0.0914 -59.4
표 1을 참조하면, 본 발명의 일 실시예에 따른 CIC 필터, 반대역 필터 및 4차 보간 필터로 구현된 디지털 다운 컨버터(CIC+HBF+ISOP)는 IS-95 및 WCDMA 모두에서 다른 것들과 비교하여 통과대역 리플은 크게 줄고, 저지대역 감쇠는 크게 증가한 것을 알 수 있다.
도 8은 본 발명의 일 실시예에 따른 다운 컨버팅 방법을 나타내는 흐름도이다.
도 8을 참조하면, 본 실시예에 따른 다운 컨버팅 방법은 도 1에 도시된 다운 컨버터에서 시계열적으로 처리되는 단계들로 구성된다. 따라서, 이하 생략된 내용이라 하더라도 도 1에 도시된 다운 컨버터에 관하여 이상에서 기술된 내용은 본 실시예에 따른 다운 컨버팅 방법에도 적용된다.
810 단계에서, 복수의 모드들 중 하나의 아날로그 신호를 수신하여 디지털 신호로 변환한다.
820 단계에서, 상기 디지털 신호로부터 I(in-phase) 신호와 Q(quadrature-phase) 신호를 생성한다. 여기서, I 신호는 상기 디지털 신호를 제1 주파수와 혼합함으로써 생성하고, Q 신호는 상기 디지털 신호를 제1 주파수와 90도의 위상차를 가지는 제2 주파수와 혼합함으로써 생성할 수 있다.
830 단계에서, 상기 I 신호와 상기 Q 신호를 각각 소정의 주파수 이하의 저대역으로 필터링한다. 여기서, 상기 I 신호와 상기 Q 신호에 대하여 각각 CIC 필터링을 수행할 수 있다.
840 단계에서, 복수의 모드들에 대응되는 복수의 제1 필터 계수용 메모리들을 참조하여 CIC 필터링된 신호의 주파수 특성을 향상시키도록 CIC 필터링된 신호를 필터링한다. 여기서, CIC 필터링된 신호에 대하여 4차 보간 필터링을 수행할 수 있다. 보다 상세하게는, CIC 필터링된 신호를 보간 인수에 따라 단계적으로 지연시키고, 복수의 모드들 중 하나를 나타내는 모드 선택 정보에 따라 복수의 제1 필터 계수용 메모리들 중 하나를 단계적으로 선택하며, 지연된 결과와 선택된 복수의 제1 필터 계수들에 대하여 곱셈 연산을 수행하고, 곱셈 연산의 결과를 순차적으로 가산하여 필터링을 수행할 수 있다.
850 단계에서, 복수의 모드들에 대응되는 복수의 제2 필터 계수용 메모리들을 참조하여 4차 보간 필터링된 신호의 주파수 특성을 향상시키도록 4차 보간 필터링된 신호를 필터링하는 단계를 더 포함할 수 있다. 여기서, 4차 보간 필터링된 신호에 대하여 반대역 필터링을 수행할 수 있다. 보다 상세하게는, 4차 보간 필터링된 신호를 단계적으로 지연시키고, 모드 선택 정보에 따라 지연 결과 중 일부를 선택하며, 모드 선택 정보에 따라 복수의 제2 필터 계수용 메모리들 중 하나를 단계적으로 선택하고, 선택된 지연 결과와 선택된 제2 필터 계수용 메모리에 저장된 복수의 제2 필터 계수들에 대하여 곱셈 연산을 수행하며, 곱셈 연산의 결과를 순차적으로 가산함으로써 필터링을 수행할 수 있다.
이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명이 상기의 실시예에 한정되는 것은 아니며, 이는 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 따라서, 본 발명의 사상은 아래에 기재된 특허청구범위에 의해서만 파악되어야 하고, 이와 균등하거나 또는 등가적인 변형 모두는 본 발명 사상의 범주에 속한다 할 것이다.
또한, 본 발명에 따른 시스템은 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다. 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광데이터 저장장치 등이 있으며, 또한 캐리어 웨이브(예를 들어 인터넷을 통한 전송)의 형태로 구현되는 것도 포함한다. 또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다.
도 1은 본 발명의 일 실시예에 따른 디지털 다운 컨버터를 나타내는 블록도이다.
도 2는 도 1의 보간 필터링부에 이용되는 4차 보간 필터의 두 개의 파라미터의 극영점도를 나타낸다.
도 3은 도 1의 보간 필터링부에 포함된 공통 4차 보간 필터의 구조를 나타내는 개략도이다.
도 4는 도 1의 반대역 필터링부에 포함된 공통 반대역 필터의 구조를 나타내는 개략도이다.
도 5는 도 1의 CIC 필터에서 필터링된 신호의 주파수 응답을 나타내는 그래프이다.
도 6a는 IS-95의 신호에 대한 디지털 다운 컨버터의 로그 스케일의 주파수 응답을 나타내는 그래프이고, 도 6b는 IS-95의 신호에 대한 디지털 다운 컨버터의 선형 스케일의 주파수 응답을 나타내는 그래프이다.
도 7a는 WCDMA의 신호에 대한 디지털 다운 컨버터의 로그 스케일의 주파수 응답을 나타내는 그래프이고, 도 7b는 WCDMA의 신호에 대한 디지털 다운 컨버터의 선형 스케일의 주파수 응답을 나타내는 그래프이다.
도 8은 본 발명의 일 실시예에 따른 다운 컨버팅 방법을 나타내는 흐름도이다.

Claims (25)

  1. 복수의 모드들 중 하나의 디지털 신호를 소정의 주파수 이하의 저대역으로 필터링하는 제1 공통 필터링부; 및
    상기 복수의 모드들에 대응되는 복수의 제2 필터 계수용 메모리들을 참조하여 상기 제1 공통 필터링부에서 필터링된 신호의 주파수 특성을 향상시키도록 상기 제1 공통 필터링부에서 필터링된 신호를 필터링하는 제2 공통 필터링부를 포함하는 것을 특징으로 하는 다운 컨버터.
  2. 제1항에 있어서,
    상기 제2 공통 필터링부는 상기 복수의 모드들 중 하나를 나타내는 모드 선택 정보에 따라 상기 복수의 제2 필터 계수용 메모리들 중 하나를 선택하고, 선택된 제2 필터 계수용 메모리에 저장된 복수의 제2 필터 계수들을 이용하여 상기 제1 공통 필터링부에서 필터링된 신호를 필터링하는 것을 특징으로 하는 다운 컨버터.
  3. 제2항에 있어서,
    상기 제2 공통 필터링부는
    상기 제1 공통 필터링부에서 필터링된 신호를 보간 인수에 따라 단계적으로 지연시키는 복수의 지연 수단들;
    상기 모드 선택 정보에 따라 상기 복수의 제2 필터 계수용 메모리들 중 하나 를 단계적으로 선택하는 스위칭부;
    상기 복수의 지연 수단들의 출력과 상기 스위칭부에 의해 선택된 제2 필터 계수용 메모리에 저장된 상기 복수의 제2 필터 계수들에 대하여 곱셈 연산을 수행하는 곱셈기; 및
    상기 곱셈기의 출력을 순차적으로 가산하는 가산기를 포함하는 것을 특징으로 하는 다운 컨버터.
  4. 제2항에 있어서,
    상기 제1 공통 필터링부는 CIC(cascaded integrator comb) 필터를 포함하고, 상기 제2 공통 필터링부는 4차 보간 필터를 포함하는 것을 특징으로 하는 다운 컨버터.
  5. 제3항에 있어서,
    상기 복수의 제2 필터 계수용 메모리들 각각에 저장된 필터 계수의 개수는 상기 복수의 모드들에 관계없이 동일한 것을 특징으로 하는 다운 컨버터.
  6. 제1항에 있어서,
    상기 복수의 모드들에 대응되는 복수의 제3 필터 계수용 메모리들을 참조하여 상기 제2 공통 필터링부에서 필터링된 신호의 주파수 특성을 향상시키도록 상기 제2 공통 필터링부에서 필터링된 신호를 필터링하는 제3 공통 필터링부를 더 포함 하는 것을 특징으로 하는 다운 컨버터.
  7. 제6항에 있어서,
    상기 제3 공통 필터링부는 상기 복수의 모드들 중 하나를 나타내는 모드 선택 정보에 따라 상기 복수의 제3 필터 계수용 메모리들 중 하나를 선택하고, 선택된 제3 필터 계수용 메모리에 저장된 복수의 제3 필터 계수들을 이용하여 상기 제2 공통 필터링부에서 필터링된 신호를 필터링하는 것을 특징으로 하는 다운 컨버터.
  8. 제6항에 있어서,
    상기 제3 공통 필터링부는
    상기 제2 공통 필터링부에서 필터링된 신호를 단계적으로 지연시키는 복수의 지연 수단들;
    상기 모드 선택 정보에 따라 상기 복수의 지연 수단들 중 일부를 선택하는 제1 스위칭부;
    상기 모드 선택 정보에 따라 상기 복수의 제3 필터 계수용 메모리들 중 하나를 단계적으로 선택하는 제2 스위칭부;
    상기 제1 스위칭부에 의해 선택된 복수의 지연 수단들의 출력과 상기 제2 스위칭부에 의해 선택된 제3 필터 계수용 메모리에 저장된 상기 복수의 제3 필터 계수들에 대하여 곱셈 연산을 수행하는 곱셈기; 및
    상기 곱셈기의 출력을 순차적으로 가산하는 가산기를 포함하는 것을 특징으 로 하는 다운 컨버터.
  9. 제6항에 있어서,
    상기 제1 필터링부는 CIC 필터를 포함하고, 상기 제2 필터링부는 4차 보간 필터를 포함하고, 상기 제3 필터링부는 반대역 필터를 포함하는 것을 특징으로 하는 다운 컨버터.
  10. 제4항 또는 제9항에 있어서,
    상기 4차 보간 필터의 전달 함수는 차수에 따른 제1 내지 제5 필터 계수를 갖고, 상기 제1 및 제5 필터 계수는 서로 동일하고, 제2 및 제4 필터 계수는 서로 동일한 것을 특징으로 하는 다운 컨버터.
  11. 제10항에 있어서,
    상기 4차 보간 필터는 보간 인수 I에 대하여,
    Figure 112008047230783-PAT00007
    인 전달 함수를 갖는 것을 특징으로 하는 다운 컨버터.
  12. 제6항에 있어서,
    상기 복수의 제3 필터 계수용 메모리들 각각에 저장된 필터 계수의 개수는 상기 복수의 모드들에 따라 서로 다른 것을 특징으로 하는 다운 컨버터.
  13. 제1항에 있어서,
    상기 제2 공통 필터링부에서 필터링된 신호를 소정의 데시메이션 인자로 데시메이션하는 데시메이터를 더 포함하는 것을 특징으로 하는 다운 컨버터.
  14. 제6항에 있어서,
    상기 제3 공통 필터링부에서 필터링된 신호를 소정의 데시메이션 인자로 데시메이션하는 데시메이터를 더 포함하는 것을 특징으로 하는 다운 컨버터.
  15. 제1항에 있어서,
    상기 복수의 모드들 중 하나의 아날로그 신호를 수신하여 상기 디지털 신호로 변환하는 아날로그/디지털 컨버터;
    상기 디지털 신호를 제1 주파수와 혼합하여 I(in-phase) 신호를 생성하는 제1 혼합기; 및
    상기 디지털 신호를 상기 제1 주파수와 90도의 위상차를 가지는 제2 주파수와 혼합하여 Q(quadrature-phase) 신호를 생성하는 제2 혼합기를 더 포함하고,
    상기 아날로그/디지털 컨버터, 상기 제1 및 제2 혼합기는 상기 제1 공통 필터링부의 전단에 연결되는 것을 특징으로 하는 다운 컨버터.
  16. 제15항에 있어서,
    상기 제1 공통 필터링부는 제1 공통 CIC 필터 및 제2 공통 CIC 필터를 포함하고, 상기 제1 공통 CIC 필터는 상기 I 신호를 필터링하고, 상기 제2 CIC 공통 필터는 상기 Q 신호를 필터링하는 것을 특징으로 하는 다운 컨버터.
  17. 제16항에 있어서,
    상기 제2 공통 필터링부는 제1 공통 4차 보간 필터 및 제2 공통 4차 보간 필터를 포함하고, 상기 제1 공통 4차 보간 필터는 상기 제1 공통 CIC 필터에서 필터링된 신호를 필터링하고, 상기 제2 공통 4차 보간 필터는 상기 제2 공통 CIC 필터에서 필터링된 신호를 필터링하는 것을 특징으로 하는 다운 컨버터.
  18. 제17항에 있어서,
    상기 복수의 모드들에 대응되는 복수의 제3 필터 계수용 메모리들을 참조하여 상기 제2 공통 필터링부에서 필터링된 신호의 주파수 특성을 향상시키도록 상기 제2 공통 필터링부에서 필터링된 신호를 필터링하는 제3 공통 필터링부를 더 포함하고,
    상기 제3 공통 필터링부는 제1 공통 반대역 필터 및 제2 공통 반대역 필터를 포함하고, 상기 제1 공통 반대역 필터는 상기 제1 공통 4차 보간 필터에서 필터링된 신호를 필터링하고, 상기 제2 공통 반대역 필터는 상기 제2 공통 4차 보간 필터에서 필터링된 신호를 필터링하는 것을 특징으로 하는 다운 컨버터.
  19. (a) 복수의 모드들 중 하나의 디지털 신호를 소정의 주파수 이하의 저대역으로 필터링하는 단계; 및
    (b) 상기 복수의 모드들에 대응되는 복수의 제1 필터 계수용 메모리들을 참조하여 상기 (a) 단계에서 필터링된 신호의 주파수 특성을 향상시키도록 상기 (a) 단계에서 필터링된 신호를 필터링하는 단계를 포함하는 것을 특징으로 하는 다운 컨버팅 방법.
  20. 제19항에 있어서,
    상기 (b) 단계는
    상기 (a) 단계에서 필터링된 신호를 보간 인수에 따라 단계적으로 지연시키는 단계;
    상기 복수의 모드들 중 하나를 나타내는 모드 선택 정보에 따라 상기 복수의 제1 필터 계수용 메모리들 중 하나를 단계적으로 선택하는 단계;
    상기 지연된 결과와 상기 선택된 복수의 제1 필터 계수들에 대하여 곱셈 연산을 수행하는 단계; 및
    상기 곱셈 연산의 결과를 순차적으로 가산하는 단계를 포함하는 것을 특징으로 하는 다운 컨버팅 방법.
  21. 제20항에 있어서,
    (c) 상기 복수의 모드들에 대응되는 복수의 제2 필터 계수용 메모리들을 참조하여 상기 (b) 단계에서 필터링된 신호의 주파수 특성을 향상시키도록 상기 (b) 단계에서 필터링된 신호를 필터링하는 단계를 더 포함하는 것을 특징으로 하는 다운 컨버팅 방법.
  22. 제21항에 있어서,
    상기 (c) 단계는
    상기 (b) 단계에서 필터링된 신호를 단계적으로 지연시키는 단계;
    상기 모드 선택 정보에 따라 상기 지연 결과 중 일부를 선택하는 단계;
    상기 모드 선택 정보에 따라 상기 복수의 제2 필터 계수용 메모리들 중 하나를 단계적으로 선택하는 단계;
    상기 선택된 지연 결과와 상기 선택된 제2 필터 계수용 메모리에 저장된 상기 복수의 제2 필터 계수들에 대하여 곱셈 연산을 수행하는 단계; 및
    상기 곱셈 연산의 결과를 순차적으로 가산하는 단계를 포함하는 것을 특징으로 하는 다운 컨버팅 방법.
  23. 제21항에 있어서,
    상기 (a) 단계는 CIC 필터링을 수행하고, 상기 (b) 단계는 4차 보간 필터링을 수행하고, 상기 (c) 단계는 반대역 필터링을 수행하는 것을 특징으로 하는 다운 컨버팅 방법.
  24. 제19항에 있어서,
    상기 복수의 모드들 중 하나의 아날로그 신호를 수신하여 상기 디지털 신호로 변환하는 단계;
    상기 디지털 신호를 제1 주파수와 혼합하여 I(in-phase) 신호를 생성하는 단계; 및
    상기 디지털 신호를 상기 제1 주파수와 90도의 위상차를 가지는 제2 주파수와 혼합하여 Q(quadrature-phase) 신호를 생성하는 단계를 더 포함하고,
    상기 (a) 단계는 상기 디지털 신호로 변환하는 단계, 상기 I 신호를 생성하는 단계 및 상기 Q 신호를 생성하는 단계를 수행한 후에 수행되는 것을 특징으로 하는 다운 컨버팅 방법.
  25. 제19항 내지 제24항 중 어느 하나의 다운 컨버팅 방법 실행하기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체.
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* Cited by examiner, † Cited by third party
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KR101453949B1 (ko) * 2014-02-24 2014-10-23 엘아이지넥스원 주식회사 다중 모드 수신기를 위한 ddc
KR101453950B1 (ko) * 2014-02-24 2014-11-04 엘아이지넥스원 주식회사 다중 모드 수신기를 위한 ddc의 운영 방법

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