KR101453950B1 - 다중 모드 수신기를 위한 ddc의 운영 방법 - Google Patents

Abstract

본 발명에 의한 다중 모드 수신기를 위한 DDC의 운영 방법이 개시된다. 본 발명에 따른 NCO(Numerically Controlled Oscillator), 제1 디지털 필터, 제1 데시메이션부, 제2 디지털 필터, 및 제2 데시메이션부로 구현된 다중 모드 수신기를 위한 DDC의 운영 방법은 상기 NCO에서 다중 모드에 따라 디지털 데이터를 기저대역 성분과 이미지 성분으로 주파수 변환하여 I(In-phase) 신호, 및 Q(Quadrature-phase) 신호를 출력하는 단계; 상기 제1 디지털 필터에서 상기 NCO로부터 출력된 상기 I 신호와 상기 Q 신호를 입력 받으면, 상기 모드에 따라 기 설정된 제1 필터 계수 값을 기반으로 상기 I 신호와 상기 Q 신호의 기저대역 성분과 이미지 성분 중 상기 이미지 성분을 각각 제거하는 단계; 상기 제1 데시메이션부에서 상기 제1 디지털 필터로부터 출력된 상기 I 신호와 상기 Q 신호의 대역폭을 줄이는 단계; 상기 제2 디지털 필터에서 상기 제1 데시메이션부로부터 출력된 상기 I 신호와 상기 Q 신호를 입력 받으면, 상기 모드에 따라 기 설정된 제2 필터 계수 값을 을 기반으로 상기 I 신호와 상기 Q 신호의 대역폭 내에서 원하는 신호 영역이 아닌 부분의 노이즈 성분을 필터링하는 단계; 및 상기 제2 데시메이션부에서 상기 제2 디지털 필터로부터 출력된 I 신호와 Q 신호의 대역폭을 줄이는 단계를 포함하는 것을 특징으로 한다.

Description

다중 모드 수신기를 위한 DDC의 운영 방법{OPERATING METHOD OF DIGITAL DOWN CONVERTER FOR MULTI-MODE RECEIVER}

본 발명은 다중 모드 수신기에 관한 것으로서, 특히, DDC 내 디지털 필터를 공유하여 모드 별로 디지털 필터 계수를 선택적으로 사용하도록 하는 다중 모드 수신기를 위한 DDC의 운영 방법에 관한 것이다.

다중 모드를 사용하는 수신기의 ADC(Analog-Digital Converter)/DDC(Digital-Digital Converter) 디지털 처리부는 일반적으로 각 모드별 NCO(Numerical Control Oscillator), 디지털 필터, 데시메이션부(decimation)를 FPGA(Field Programmable Gate Array)로 구현한다. FPGA를 선택하는데 있어서 고려되어야 하는 주요 부분은 곱셈기의 개수이며, 그 곱셈기의 개수는 주로 디지털 필터에 의해서 결정된다.

도 1은 일반적인 다중 모드 수신기의 디지털 처리부의 구성을 나타내는 도면이다.

도 1에 도시한 바와 같이, 일반적인 다중 모드 수신기 내 디지털 처리부의 디지털 필터로는 주로 FIR(finite impulse response) 필터가 사용되며, FIR 필터에서는 n 개의 탭 수에 따라 n 개의 곱셈기를 필요로 한다. m 개의 다중 모드 수신기에서는 각 모드 별로 n_k 개 탭 수를 가지는 k 개의 디지털 필터를 사용하게 된다.

예컨대, 각 모드별 k번째 필터 탭 수 n_k가 비슷하다고 가정하면 수신기는 약 m×(n₁ + n₂ + … + n_k) 개의 곱셈기를 가지는 FPGA 디바이스 등급을 선정하여 설계되어야 한다. 즉, 기존의 다중 모드 수신기 설계에서는 시간적으로 한 개의 모드를 사용함에도 불구하고 디지털 처리부의 모든 모드에 대한 NCO, 디지털 필터, 데시메이션부를 각각 설계하였다.

결국 수신기는 다중 모드 개수 m에 비례하여 높은 등급의 FPGA 디바이스 선택을 요구하며, 이는 다중 모드 수신기 설계 시 가격 및 FPGA 복잡도의 제한 요인이 된다.

따라서 이러한 종래 기술의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 DDC 내 디지털 필터를 공유하여 그 디지털 필터에서 각 모드에 따라 디지털 필터 계수를 선택적으로 사용하도록 하는 다중 모드 수신기를 위한 DDC의 운영 방법을 제공하는데 있다.

그러나 본 발명의 목적은 상기에 언급된 사항으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 목적들을 달성하기 위하여, 본 발명의 한 관점에 따른 NCO(Numerically Controlled Oscillator), 제1 디지털 필터, 제1 데시메이션부, 제2 디지털 필터, 및 제2 데시메이션부로 구현된 다중 모드 수신기를 위한 DDC의 운영 방법은 상기 NCO에서 다중 모드에 따라 디지털 데이터를 기저대역 성분과 이미지 성분으로 주파수 변환하여 I(In-phase) 신호, 및 Q(Quadrature-phase) 신호를 출력하는 단계; 상기 제1 디지털 필터에서 상기 NCO로부터 출력된 상기 I 신호와 상기 Q 신호를 입력 받으면, 상기 모드에 따라 기 설정된 제1 필터 계수 값을 기반으로 상기 I 신호와 상기 Q 신호의 기저대역 성분과 이미지 성분 중 상기 이미지 성분을 각각 제거하는 단계; 상기 제1 데시메이션부에서 상기 제1 디지털 필터로부터 출력된 상기 I 신호와 상기 Q 신호의 대역폭을 줄이는 단계; 상기 제2 디지털 필터에서 상기 제1 데시메이션부로부터 출력된 상기 I 신호와 상기 Q 신호를 입력 받으면, 상기 모드에 따라 기 설정된 제2 필터 계수 값을 을 기반으로 상기 I 신호와 상기 Q 신호의 대역폭 내에서 원하는 신호 영역이 아닌 부분의 노이즈 성분을 필터링하는 단계; 및 상기 제2 데시메이션부에서 상기 제2 디지털 필터로부터 출력된 I 신호와 Q 신호의 대역폭을 줄이는 단계를 포함할 수 있다.

바람직하게, 상기 제거하는 단계는 하나의 디지털 필터로 구현된 상기 제1 디지털 필터에서 상기 NCO로부터 출력된 상기 I 신호와 상기 Q 신호를 입력 받으면, 상기 모드에 따라 기 설정된 하나의 제1 필터 계수 값을 선택하고, 선택된 상기 제1 필터 계수 값을 기반으로 상기 I 신호와 상기 Q 신호의 기저대역 성분과 이미지 성분 중 상기 이미지 성분을 각각 제거하는 것을 특징으로 한다.

바람직하게, 상기 제거하는 단계는 다수의 지연기에서 입력된 상기 I 신호와 상기 Q 신호를 지연하는 단계; 다수의 필터계수 선택부에서 신호를 수신하는 모드에 따라 기 설정된 하나의 제1 필터계수 값을 선택하는 단계; 다수의 곱셈기에서 입력된 상기 디지털 신호 또는 지연된 상기 디지털 신호와 기 선택된 하나의 제1 필터계수 값을 곱하는 단계; 및 덧셈기에서 상기 다수의 곱셈기 각각으로부터 곱한 결과로 출력되는 신호를 더하는 단계를 포함하는 것을 특징으로 한다.

바람직하게, 상기 선택하는 단계는 신호를 수신하는 모드별로 기 설정된 제1 필터계수 값을 저장하고, 상기 모드에 따라 기 설정된 하나의 제1 필터계수 값을 선택하는 것을 특징으로 한다.

바람직하게, 상기 필터링하는 단계는 하나의 디지털 필터로 구현된 상기 제2 디지털 필터에서 상기 제1 데시메이션부로부터 출력된 상기 I 신호와 상기 Q 신호를 입력 받으면, 상기 모드에 따라 기 설정된 하나의 제1 필터 계수 값을 선택하고, 선택된 상기 제1 필터 계수 값을 기반으로 상기 I 신호와 상기 Q 신호의 대역폭 내에서 원하는 신호 영역이 아닌 부분의 노이즈 성분을 필터링하는 것을 특징으로 한다.

바람직하게, 상기 필터링하는 단계는 다수의 지연기에서 입력된 상기 I 신호와 상기 Q 신호를 지연하는 단계; 다수의 필터계수 선택부에서 신호를 수신하는 모드에 따라 기 설정된 하나의 제2 필터계수 값을 선택하는 단계; 다수의 곱셈기에서 입력된 상기 디지털 신호 또는 지연된 상기 디지털 신호와 기 선택된 하나의 제2 필터계수 값을 곱하는 단계; 및 덧셈기에서 상기 다수의 곱셈기 각각으로부터 곱한 결과로 출력되는 신호를 더하는 단계를 포함하는 것을 특징으로 한다.

바람직하게, 상기 선택하는 단계는 신호를 수신하는 모드별로 기 설정된 제2 필터계수 값을 저장하고, 상기 모드에 따라 기 설정된 하나의 제2 필터계수 값을 선택하는 것을 특징으로 한다.

바람직하게, 상기 제1 디지털 필터와 상기 제2 디지털 필터는 서로 동일한 디지털 필터 구조를 갖는 FIR(Finite Impulse Response) 필터인 것을 특징으로 한다.

본 발명의 다른 한 관점에 따른 수신 안테나, ADC(Analog Digital Converter), DDC(Digital Down Converter), 신호 처리기로 구현된 다중 모드 수신기의 운영 방법은 상기 ADC에서 상기 수신 안테나를 통해 수신된 아날로그 신호를 디지털 신호로 변환하는 단계; 상기 DDC에서 상기 ADC로부터 변환된 상기 디지털 신호를 하향 변환하는 단계; 및 상기 신호 처리기에서 상기 DDC로부터 하향 변환된 상기 디지털 신호를 신호 처리하는 단계를 포함하되, 상기 DDC는 상기 아날로그 신호를 수신하는 모드에 따라 기 설정된 하나의 필터 계수 값을 선택하여 선택된 상기 필터 계수 값을 기반으로 상기 디지털 신호를 필터링하는 디지털 필터를 포함하는 것을 특징으로 한다.

바람직하게, 상기 하향 변환하는 단계는 다수의 NCO(Numerically Controlled Oscillator)에서 다중 모드에 따라 디지털 데이터를 기저대역 성분과 이미지 성분으로 주파수 변환하여 I(In-phase) 신호, 및 Q(Quadrature-phase) 신호를 출력하는 단계; 제1 디지털 필터에서 상기 NCO로부터 출력된 상기 I 신호와 상기 Q 신호를 입력 받으면, 상기 모드에 따라 기 설정된 제1 필터 계수 값을 기반으로 상기 I 신호와 상기 Q 신호의 기저대역 성분과 이미지 성분 중 상기 이미지 성분을 각각 제거하는 단계; 다수의 제1 데시메이션부에서 상기 제1 디지털 필터로부터 출력된 상기 I 신호와 상기 Q 신호의 대역폭을 줄이는 단계; 제2 디지털 필터에서 상기 제1 데시메이션부로부터 출력된 상기 I 신호와 상기 Q 신호를 입력 받으면, 상기 모드에 따라 기 설정된 제2 필터 계수 값을 을 기반으로 상기 I 신호와 상기 Q 신호의 대역폭 내에서 원하는 신호 영역이 아닌 부분의 노이즈 성분을 필터링하는 단계; 및 다수의 제2 데시메이션부에서 상기 제2 디지털 필터로부터 출력된 I 신호와 Q 신호의 대역폭을 줄이는 단계를 포함하는 것을 특징으로 한다.

이를 통해, 본 발명은 DDC 내 디지털 필터를 공유하여 그 디지털 필터에서 각 모드에 따라 디지털 필터 계수를 선택적으로 사용하도록 함으로써, 다중 모드 수신기 설계 시 곱셈기의 개수를 줄일 수 있는 효과가 있다.

또한 본 발명은 디지털 필터를 공유하기 때문에 기존의 설계 방법에 비해 한정된 FPGA 디바이스 내에서 보다 많은 다중 모드 수신기의 설계가 가능하며, 가격 및 복잡도를 고려하여 효율적인 FPGA 디바이스 선택이 가능할 수 있는 효과가 있다.

도 1은 일반적인 다중 모드 수신기의 디지털 처리부의 구성을 나타내는 도면이다.
도 2는 본 발명의 일 실시예에 따른 다중 모드 수신기의 개략적인 구성을 나타내는 도면이다.
도 3은 본 발명의 일 실시예에 따른 다중 모드 수신기 내 DDC의 상세한 구성을 나타내는 도면이다.
도 4는 본 발명의 일 실시예에 따른 제1 디지털 필터의 구성을 나타내는 도면이다.
도 5는 본 발명의 일 실시예에 따른 다중 모드 수신기를 위한 DDC의 운영 방법을 나타내는 도면이다.

이하에서는, 본 발명의 실시예에 따른 다중 모드 수신기를 위한 DDC의 운영 방법을 첨부한 도면을 참조하여 설명한다. 본 발명에 따른 동작 및 작용을 이해하는 데 필요한 부분을 중심으로 상세히 설명한다.

또한, 본 발명의 구성 요소를 설명하는 데 있어서, 동일한 명칭의 구성 요소에 대하여 도면에 따라 다른 참조부호를 부여할 수도 있으며, 서로 다른 도면임에도 불구하고 동일한 참조부호를 부여할 수도 있다. 그러나, 이와 같은 경우라 하더라도 해당 구성 요소가 실시예에 따라 서로 다른 기능을 갖는다는 것을 의미하거나, 서로 다른 실시예에서 동일한 기능을 갖는다는 것을 의미하는 것은 아니며, 각각의 구성 요소의 기능은 해당 실시예에서의 각각의 구성 요소에 대한 설명에 기초하여 판단하여야 할 것이다.

특히, 본 발명에서는 다중 모드 수신기의 DDC 내 디지털 필터를 공유하여 그 디지털 필터에서 각 모드에 따라 디지털 필터 계수를 선택하여 사용하도록 하는 다중 모드 수신기를 제안한다.

도 2는 본 발명의 일 실시예에 따른 다중 모드 수신기의 개략적인 구성을 나타내는 도면이다.

도 2에 도시한 바와 같이, 본 발명에 따른 다중 모드 수신기는 수신 안테나(100), 저잡음 증폭기(Low Noise Amplifier; LNA)(200), RF-IF(Radio Frequency-Intermediate Frequency) 변환기(300), 신호레벨 변환기(400), ADC(Analog Digital Converter)(500), DDC(Digital Down Converter)(600), 및 신호 처리기(700) 등을 포함하여 구성될 수 있다.

이렇게 구성된 다중 모드 수신기의 동작 원리를 간략히 설명하면 다음과 같다. 이때, 본 발명에 따른 다중 모드 수신기에서 모드별 신호 처리 과정이 모두 동일하기 때문에 하나의 모드에서 이루어지는 신호 처리에 대해서만 설명하기로 한다.

수신 안테나(100)가 RF(Radio Frequency) 신호를 수신하면, LNA(200)는 수신된 RF 신호를 증폭하게 되고 RF-IF 변환기(300)는 LNA(200)로부터 증폭된 RF 신호를 아날로그 IF(Intermediate Frequency) 신호로 하향 변환하게 된다.

신호레벨 변환기(400)는 RF-IF 변환기(300)로부터 하향 변환된 아날로그 IF 신호를 수신기 자체에서 처리 가능한 신호레벨로 변환하게 되고, ADC(500)는 신호레벨 변환기(400)로부터 변환된 아날로그 IF 신호를 디지털 IF 신호로 변환하게 된다.

그리고나서 DDC(600)는 ADC(500)로부터 변환된 디지털 IF 신호를 하향 변환하게 되고, 그 하향 변환된 디지털 IF 신호를 신호 처리기(700)에 출력하게 된다.

이때, DDC(600)는 디지털 필터를 사용하게 되는데, 필터링 단계에서 하나의 디지털 필터를 공유하도록 구현되어 그 디지털 필터에서 각 모드에 따른 디지털 필터 계수를 선택하여 적용할 수 있다. 즉, DDC(600)는 모드에 따라 기 설정된 디지털 필터 계수를 선택하여 적용하게 된다.

또한 본 발명에서는 FPGA를 이용하여 DDC(600)를 구현할 수 있다. 여기서, FPGA는 비메모리 반도체의 일종으로서, 회로 변경이 불가능한 일반 반도체와는 달리 여러 번 회로를 다시 새겨 넣을 수 있는 반도체를 일컫는다. 본 발명은 이러한 특성을 갖는 FPGA를 이용하여 개발자의 선택에 따라 구성요소의 기능을 제어 또는 가변하고자 한다.

도 3은 본 발명의 일 실시예에 따른 다중 모드 수신기 내 DDC의 상세한 구성을 나타내는 도면이다.

도 3에 도시한 바와 같이, 본 발명에 따른 DDC(600)는 NCO(Numerical Control Oscillator)(610), 제1 디지털 필터 (620), 제1 데시메이션부(decimation)(630), 제2 디지털 필터(640), 및 제2 데시메이션부(650) 등을 포함할 수 있다.

NCO(610)는 디지털 데이터를 기저대역 성분과 이미지 성분으로 주파수 변환하여 그 변환한 결과로 I(In-phase) 신호, 및 Q(Quadrature-phase) 신호를 출력할 수 있다.

제1 디지털 필터(620)는 다수의 탭의 필터로 구현되어 NCO(610)에서 출력된 I 신호와 Q 신호의 기저대역 성분과 이미지 성분 중 이미지 성분을 각각 제거할 수 있다.

이때, 제1 디지털 필터(620)는 FIR(Finite Impulse Response) 필터를 사용할 수 있다.

도 3은 본 발명의 일 실시예에 따른 제1 디지털 필터의 구성을 나타내는 도면이다.

도 3에 도시한 바와 같이, 본 발명에 따른 제1 디지털 필터(620)는 필터계수 선택기(621a₀, …,621a_n), 곱셈기(622a₀, …,622a_n), 지연기(623a₁, …, 623a_n), 및 덧셈기(624) 등을 포함할 수 있다.

필터계수 선택기(621a₀, …,621a_n)는 모드에 따라 기 설정된 필터 계수 값 a_0,0, a_{0 ,1}, …, a_{m -1,0}을 저장할 수 있다. 필터계수 선택기(621a₀, …,621a_n)는 입력 신호를 수신하게 되면 해당 모드에 따라 이에 상응하는 하나의 필터계수 값을 선택할 수 있다.

곱셈기(622a₀, …,622a_n)는 입력된 디지털 신호 또는 지연된 디지털 신호와 기 선택된 필터계수를 곱할 수 있다. 예컨대, 곱셈기(622a₀)는 입력된 디지털 신호 x(n)과 기 선택된 필터 계수 a_{0 ,0}을 곱하고, 곱셈기(622a₁)은 지연된 디지털 신호 x(n-1)와 기 선택된 필터 계수 a_{0 , 1}를 곱하며, …, 곱셈기(622a_n)는 지연된 디지털 신호 x(n-k)와 기 선택된 필터 계수 a_{0 ,n-1}을 곱하게 된다.

지연기(623a₁, …, 623a_n)는 입력된 디지털 신호를 지연할 수 있다. 여기서, 지연기(623a₁, …, 623a_n)로는 예컨대, 지연 소자인 D-플립플롭(filp-flop) 등이 사용될 수 있다.

덧셈기(624a_n)는 다수의 곱셈기(622a₀, …,622a_n)로부터 출력된 신호를 더할 수 있다.

다시 설명하면, 디지털 신호 x(n)을 입력 받으면, 입력된 디지털 신호 또는 지연된 디지털 신호와 모드에 따라 선택된 필터 계수를 곱셈기를 통해 곱한 후 덧셈기기를 통해 더해 출력하게 된다.

제1 디지털 필터(620)의 출력 신호 y(n)은 다음의 [수학식 1]과 같이 정의할 수 있다.

[수학식 1]

y(n) = a_{m -1,0} * x(n) + a_{m -1,1} * x(n-1) + … + a_{m -1,n-1} * x(n-k)

여기서, m≥1은 모드를 나타내고, x(n-k), n≥0, k≥0은 입력 신호를 나타낼 수 있다.

이처럼 제1 디지털 필터(620)를 공유하도록 설계하여 그 제1 디지털 필터를 통해 모드에 따른 필터계수를 선택하여 사용하도록 함으로써 곱셈기의 개수를 1/m까지 감소시켜 전체적으로 FPGA의 리소스 활용 측면에서 긍정적 효과를 가져올 수 있다.

제1 데시메이션부(630)는 제1 디지털 필터부(620)로부터 출력된 I 신호와 Q 신호의 대역폭을 기 설정된 비율로 줄임으로써 신호 처리할 데이터의 양을 줄이게 된다.

제2 디지털 필터(640)는 제1 데시메이션부(620)에서 출력된 대역폭 내에서 원하는 신호 영역이 아닌 부분의 노이즈 성분을 필터링함으로써 신호대잡음비(Signal-to-Noise Ratio; SNR)를 높여줄 수 있다.

이때, 제2 디지털 필터(640)는 앞에서 설명한 제1 디지털 필터(620)의 구성 및 그 동작 원리가 동일하기 때문에 이하에서는 이의 상세한 설명을 생략하기로 한다.

제2 데시메이션부(650)는 제2 디지털 필터부(640)로부터 출력된 I 신호와 Q 신호의 대역폭을 기 설정된 비율로 줄임으로써 신호 처리할 데이터의 양을 줄이게 된다.

도 5는 본 발명의 일 실시예에 따른 다중 모드 수신기를 위한 DDC의 운영 방법을 나타내는 도면이다.

도 5에 도시한 바와 같이, 본 발명에 따른 NCO가 다중 모드에 따라 디지털 데이터를 기저대역 성분과 이미지 성분으로 주파수 변환하여 I(In-phase) 신호, 및 Q(Quadrature-phase) 신호를 출력할 수 있다(S510).

다음으로, 제1 디지털 필터가 NCO로부터 출력된 상기 I 신호와 상기 Q 신호를 입력 받으면, 모드에 따라 기 설정된 제1 필터 계수 값을 기반으로 I 신호와 Q 신호의 기저대역 성분과 이미지 성분 중 이미지 성분을 각각 제거할 수 있다(S520).

다음으로, 제1 데시메이션부가 제1 디지털 필터로부터 출력된 I 신호와 Q 신호의 대역폭을 줄일 수 있다(S530).

다음으로, 제2 디지털 필터가 제1 데시메이션부로부터 출력된 I 신호와 Q 신호를 입력 받으면, 모드에 따라 기 설정된 제2 필터 계수 값을 을 기반으로 I 신호와 상기 Q 신호의 대역폭 내에서 원하는 신호 영역이 아닌 부분의 노이즈 성분을 필터링할 수 있다(S540).

다음으로, 제2 데시메이션부가 제2 디지털 필터로부터 출력된 I 신호와 Q 신호의 대역폭을 줄일 수 있다(S550).

이상에서 설명한 실시예들은 그 일 예로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

100: 수신 안테나
200: 저잡음 증폭기
300: RF-IF 변환기
400: 신호레벨 변환기
500: ADC
600: DDC
700: 신호 처리기
610: NCO
620: 제1 디지털 필터
630: 제1 데시메이션부
640: 제2 디지털 필터
650: 제2 데시메이션부

Claims (10)

1. NCO(Numerically Controlled Oscillator), 제1 디지털 필터, 제1 데시메이션부, 제2 디지털 필터, 및 제2 데시메이션부로 구현된 다중 모드 수신기를 위한 DDC의 운영 방법에 있어서,
   상기 NCO가 다중 모드별로 구현되어, 해당 모드에 따라 입력된 디지털 데이터를 기저대역 성분과 이미지 성분으로 주파수 변환하여 I(In-phase) 신호, 및 Q(Quadrature-phase) 신호를 출력하는 단계;
   상기 제1 디지털 필터가 하나의 디지털 필터로 구현되어 다수의 NCO 중 어느 하나로부터 출력된 상기 I 신호와 상기 Q 신호를 입력 받으면, 상기 모드에 따라 기 설정된 제1 필터 계수 값을 기반으로 상기 I 신호와 상기 Q 신호의 기저대역 성분과 이미지 성분 중 상기 이미지 성분을 각각 제거하는 단계;
   상기 제1 데시메이션부가 상기 다중 모드별로 구현되어, 해당 모드에 따라 상기 제1 디지털 필터로부터 출력된 상기 I 신호와 상기 Q 신호의 대역폭을 줄이는 단계;
   상기 제2 디지털 필터가 하나의 디지털 필터로 구현되어 상기 제1 데시메이션부 중 어느 하나로부터 출력된 상기 I 신호와 상기 Q 신호를 입력 받으면, 상기 모드에 따라 기 설정된 제2 필터 계수 값을 기반으로 상기 I 신호와 상기 Q 신호의 대역폭 내에서 원하는 신호 영역이 아닌 부분의 노이즈 성분을 필터링하는 단계; 및
   상기 제2 데시메이션부가 상기 다중 모드별로 구현되어, 해당 모드에 따라 상기 제2 디지털 필터로부터 출력된 I 신호와 Q 신호의 대역폭을 줄이는 단계;
   를 포함하는 것을 특징으로 하는 다중 모드 수신기를 위한 DDC의 운영 방법.
2. 제1 항에 있어서,
   상기 제거하는 단계는,
   하나의 디지털 필터로 구현된 상기 제1 디지털 필터에서 상기 NCO로부터 출력된 상기 I 신호와 상기 Q 신호를 입력 받으면, 상기 모드에 따라 기 설정된 하나의 제1 필터 계수 값을 선택하고,
   선택된 상기 제1 필터 계수 값을 기반으로 상기 I 신호와 상기 Q 신호의 기저대역 성분과 이미지 성분 중 상기 이미지 성분을 각각 제거하는 것을 특징으로 하는 다중 모드 수신기를 위한 DDC의 운영 방법.
3. 제1 항에 있어서,
   상기 제거하는 단계는,
   다수의 지연기에서 입력된 상기 I 신호와 상기 Q 신호를 지연하는 단계;
   다수의 필터계수 선택부에서 신호를 수신하는 모드에 따라 기 설정된 하나의 제1 필터계수 값을 선택하는 단계;
   다수의 곱셈기에서 입력된 상기 디지털 신호 또는 지연된 상기 디지털 신호와 기 선택된 하나의 제1 필터계수 값을 곱하는 단계; 및
   덧셈기에서 상기 다수의 곱셈기 각각으로부터 곱한 결과로 출력되는 신호를 더하는 단계;
   를 포함하는 것을 특징으로 하는 다중 모드 수신기를 위한 DDC의 운영 방법.
4. 제3 항에 있어서,
   상기 선택하는 단계는,
   신호를 수신하는 모드별로 기 설정된 제1 필터계수 값을 저장하고, 상기 모드에 따라 기 설정된 하나의 제1 필터계수 값을 선택하는 것을 특징으로 하는 다중 모드 수신기를 위한 DDC의 운영 방법.
5. 제1 항에 있어서,
   상기 필터링하는 단계는,
   하나의 디지털 필터로 구현된 상기 제2 디지털 필터에서 상기 제1 데시메이션부로부터 출력된 상기 I 신호와 상기 Q 신호를 입력 받으면, 상기 모드에 따라 기 설정된 하나의 제2 필터 계수 값을 선택하고,
   선택된 상기 제2 필터 계수 값을 기반으로 상기 I 신호와 상기 Q 신호의 대역폭 내에서 원하는 신호 영역이 아닌 부분의 노이즈 성분을 필터링하는 것을 특징으로 하는 다중 모드 수신기를 위한 DDC의 운영 방법.
6. 제1 항에 있어서,
   상기 필터링하는 단계는,
   다수의 지연기에서 입력된 상기 I 신호와 상기 Q 신호를 지연하는 단계;
   다수의 필터계수 선택부에서 신호를 수신하는 모드에 따라 기 설정된 하나의 제2 필터계수 값을 선택하는 단계;
   다수의 곱셈기에서 입력된 상기 디지털 신호 또는 지연된 상기 디지털 신호와 기 선택된 하나의 제2 필터계수 값을 곱하는 단계; 및
   덧셈기에서 상기 다수의 곱셈기 각각으로부터 곱한 결과로 출력되는 신호를 더하는 단계;
   를 포함하는 것을 특징으로 하는 다중 모드 수신기를 위한 DDC의 운영 방법.
7. 제6 항에 있어서,
   상기 선택하는 단계는,
   신호를 수신하는 모드별로 기 설정된 제2 필터계수 값을 저장하고, 상기 모드에 따라 기 설정된 하나의 제2 필터계수 값을 선택하는 것을 특징으로 하는 다중 모드 수신기를 위한 DDC의 운영 방법.
8. 제1 항에 있어서,
   상기 제1 디지털 필터와 상기 제2 디지털 필터는 서로 동일한 디지털 필터 구조를 갖는 FIR(Finite Impulse Response) 필터인 것을 특징으로 하는 다중 모드 수신기를 위한 DDC의 운영 방법.
9. 수신 안테나, ADC(Analog Digital Converter), DDC(Digital Down Converter), 신호 처리기로 구현된 다중 모드 수신기의 운영 방법에 있어서,
   상기 ADC에서 상기 수신 안테나를 통해 수신된 아날로그 신호를 디지털 신호로 변환하는 단계;
   상기 DDC에서 상기 ADC로부터 변환된 상기 디지털 신호를 하향 변환하는 단계; 및
   상기 신호 처리기에서 상기 DDC로부터 하향 변환된 상기 디지털 신호를 신호 처리하는 단계;
   를 포함하되, 상기 DDC는 상기 아날로그 신호를 수신하는 모드에 따라 기 설정된 하나의 필터 계수 값을 선택하여 선택된 상기 필터 계수 값을 기반으로 상기 디지털 신호를 필터링하는 디지털 필터를 포함하고,
   상기 하향 변환하는 단계는
   NCO가 다중 모드별로 구현되어, 해당 모드에 따라 입력된 디지털 데이터를 기저대역 성분과 이미지 성분으로 주파수 변환하여 I(In-phase) 신호, 및 Q(Quadrature-phase) 신호를 출력하는 단계;
   제1 디지털 필터가 하나의 디지털 필터로 구현되어 다수의 NCO 중 어느 하나로부터 출력된 상기 I 신호와 상기 Q 신호를 입력 받으면, 상기 모드에 따라 기 설정된 제1 필터 계수 값을 기반으로 상기 I 신호와 상기 Q 신호의 기저대역 성분과 이미지 성분 중 상기 이미지 성분을 각각 제거하는 단계;
   상기 제1 데시메이션부가 상기 다중 모드별로 구현되어, 해당 모드에 따라 상기 제1 디지털 필터로부터 출력된 상기 I 신호와 상기 Q 신호의 대역폭을 줄이는 단계;
   제2 디지털 필터가 하나의 디지털 필터로 구현되어 상기 제1 데시메이션부 중 어느 하나로부터 출력된 상기 I 신호와 상기 Q 신호를 입력 받으면, 상기 모드에 따라 기 설정된 제2 필터 계수 값을 기반으로 상기 I 신호와 상기 Q 신호의 대역폭 내에서 원하는 신호 영역이 아닌 부분의 노이즈 성분을 필터링하는 단계; 및
   상기 제2 데시메이션부가 상기 다중 모드별로 구현되어, 해당 모드에 따라 상기 제2 디지털 필터로부터 출력된 I 신호와 Q 신호의 대역폭을 줄이는 단계를 포함하는 것을 특징으로 하는 다중 모드 수신기의 운영 방법.
   
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