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KR20090023198A - Ⅲ족 질화물 반도체와 그 제조 방법 - Google Patents

Ⅲ족 질화물 반도체와 그 제조 방법 Download PDF

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KR20090023198A
KR20090023198A KR1020080084140A KR20080084140A KR20090023198A KR 20090023198 A KR20090023198 A KR 20090023198A KR 1020080084140 A KR1020080084140 A KR 1020080084140A KR 20080084140 A KR20080084140 A KR 20080084140A KR 20090023198 A KR20090023198 A KR 20090023198A
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group iii
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iii nitride
aln
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다카후미 야오
조명환
류이치 도바
Original Assignee
가부시키가이샤 토호쿠 테크노 아치
도와 일렉트로닉스 가부시키가이샤
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Publication date
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Abstract

III족 질화물 반도체의 제조 방법으로서, 사파이어, SiC, Si 중 어느 하나로 형성되는 기판상에, AlN 단결정층이 0.1㎛ 이상 10㎛ 이하의 두께로 형성된 AlN 템플릿 기판 또는 AlN 단결정 기판상에 금속층을 성막하는 공정과, 상기 금속층을 암모니아 혼합 가스 분위기에서 가열 질화 처리하고, 대략 삼각추 또는 삼각대 형상의 복수의 미세 결정을 가지는 금속 질화물층을 형성하는 공정과, 상기 금속 질화물층 위로 III족 질화물 반도체층을 성막하는 공정을 가진다.
Figure P1020080084140
반도체, III족, 질화물, 사파이어, 성막

Description

Ⅲ족 질화물 반도체와 그 제조 방법{GROUP III NITRIDE SEMICONDUCTOR AND A MANUFACTURING METHOD THEREOF}
본 발명은 전위 밀도가 저감된 III족 질화물 반도체와 그 제조 방법에 관한 것으로, 상세하게는 하지 기판으로부터 분리된 III족 질화물 독립(independent) 기판에 관한 것이다.
III족 질화물 반도체는 발광 디바이스 및 전자 디바이스 등을 제조하기 위한 재료로서 실용화되고 있으며, 이외에도 종래의 반도체를 적용할 수 없었던 영역에서도 주목받고 있다.
이들 디바이스를 제조함에 있어서, 통상적으로 기판 결정상에 III족 질화물 반도체층의 에피텍셜 성장을 행하고 있다. Si나 GaAs 등의 경우, 상기 기판 결정으로서 직경이 크고 결함 밀도가 낮은 웨이퍼가 공업적으로 제조되고 있으며, 격자조정계 디바이스 제조가 행해지고 있다. 그러나, III족 질화물 반도체의 경우, 양질이며, 저렴한 호모 에피텍셜용 기판이 존재하지 않기 때문에, 보통 사파이어 기판 등과 같이 격자 정수나 열팽창 계수 등이 상이한 이종 기판을 대신 사용하고 있는 것이 현실이다. 이를 위하여, 사파이어 기판상에 성장시킨 III족 질화물 반도 체 결정에는 통상적으로 109 내지 1010/cm2 정도의 전위 밀도가 도입된다.
청색 LED(Light Emitting Diode)의 경우, 특이하게도 상기 고전위 밀도의 상황하에서도 고효율 발광이 실현되지만, 이는 발광층 중의 In의 조성 변동(fluctuation)에 의한 것으로 밝혀졌다. 그러나, 차세대 DVD용 광원으로서 이용되는 발광 파장 405nm의 청자(靑紫) 레이저에 있어서는 상기 LED에 비해 현격한 차이가 나는 높은 전류 주입 밀도로 동작시키기 때문에, 발광 스트라이프 중에 존재하는 비발광 중심이 되는 전위가 증가되어, 발광 효율이 급속히 저하되는 수명 단축 문제가 있다. 또한, 자외 영역의 발광 소자에 있어서는 혼합 결정 조성의 형편상 In의 첨가량에 제한이 있으며, 단파장 소자일수록 비발광 중심이 되는 전위에 의한 효율·수명 저하의 문제가 발생한다. 게다가, 바이폴라(bipolar)형 전자 디바이스 소자에 있어서도 전위의 존재에 의해 누설 전류(leak current)의 증가나 소자 특성의 열화 등이 문제시되고 있다. 따라서, 전위 밀도의 저감이 큰 과제가 되고 있다(다카하시기요시 감수, 하세가와후미오·요시카와아키히코 편저 "와이드갭 반도체 광·전자 디바이스" 森北出版 (2006년 3월)).
한편, 상기 각종 디바이스의 특성 향상, 예를 들면 고출력화를 위해서는 방열성 등을 향상시킬 필요가 있다. 특히, 조명 용도나 자동차 헤드라이트 용도의 LED나 고주파·하이파워 디바이스에 있어서는 현재 중요하게 검토되고 있다. 즉, 동작부에서의 효율을 향상시켜 발열량을 저감하면, 이에 따라서 생성된 열을 효율적으로 방산시킬 필요가 있다. 전자(前者)에 대해서는 결정 결함의 저감이나 소자 구조의 적정화, 후자에 대해서는 마찬가지로 소자 구조의 적정화나 하지 기판의 연삭에 의한 박편화, 저열전도율의 기판으로부터 결정층을 분리하여 고열전도율의 기판으로 변화시키거나, 또는 열전도율이 높은 기판을 이용하는 등의 대책이 있다.
대표적인 반도체용 기판 재료의 실온 근처에서의 열전도율은, 150W/mK(Si), 50W/mK(GaAs), 42W/mK(사파이어), 450W/mK(SiC)이며, 보통 III족 질화물 반도체로서 이용하는 사파이어 기판은 열전도율이 낮기 때문에, 상기 대책으로서 레이저 리프트오프(lift-off)법으로 사파이어 기판에서 성장한 결정층을 분리하는 방법이 제안되어 있다. 또한, 열전도율이 양호한 GaN(230W/mK)이나 AlN(330W/mK)을 기판으로서 이용할 수 있으면 결정 결함의 저감 효과와 동시에 방열면에서도 유리할 것으로 기대되지만, 현재는 양질이면서, 저렴한 기판이 존재하지 않는다는 문제가 있다(W. S. Wong 등 "Damage-free separation of GaN thin films from sapphire substrates" Appl. Phys. Lett. 72(1998) P. 599, "IMEC improves GaN HEMTs" Compound Semiconductor, October(2005) P. 16).
사파이어 기판상에 성장하는 III족 질화물 반도체 결정의 전위 밀도의 저감에 대해서는, III족 질화물 버퍼(buffer)층의 개량, ELO(Epitaxial Lateral Overgrowth)라 지칭되는 절연막상의 횡방향 성장에 의한 하지 기판으로부터의 관통 전위의 전파 억제, PENDEO 에피텍시법이라 지칭되는 요철 가공 기판의 볼록부 상면에 III족 질화물 종류의 층을 배치하고, 그 측면으로부터 중공(中空)을 횡방향으로 성장시킴으로써, 하지 기판으로부터의 관통 전위의 전파 억제 등이 제안되어 있다. 성장 막 두께에 따라서도 상이하지만, 이들 방법에 의해 전위 밀도를 1∼2 정도 저 하시킬 수 있다. 또한, GaN에서는 결정층의 진행과 함께 전위끼리의 반응에 의해 전위의 소멸이 일어나 전위 밀도가 저하되므로, 고속 에피텍시가 가능한 HVPE(Hidride Vapor Phase Epitaxy)법으로 저전위 밀도의 두꺼운 막 결정의 개발이 행해지고 있다. 수백 ㎛ 내지 1mm 정도의 두께까지 성장하면 전위 밀도가 107 내지 106/cm2 자리 수까지 저감될 수 있으므로, 특히 독립 기판이나 템플릿 기판 용도를 목적으로 하여 개발 및 제조가 행해지고 있다. 단, 독립 기판을 얻기 위해서는 상기에 나타낸 레이저 리프트오프법, 즉 사파이어 기판 이면측으로부터 계면의 GaN을 248nm의 엑시머 레이저의 나노초 펄스 조사에 의해 GaN을 분해하여 기판과 분리시킨다. 이 경우, 전체 면을 완전히 박리할 수 없거나, 크랙이 발생하는 등 수율면에서의 문제도 많기 때문에 비용 증대 요인이 된다(天野 등 "사파이어 기판상 III족 질화물 반도체 성장에 있어서의 저온 퇴적층의 효과와 기구" 응용물리 68(1999) P. 768, A. Sakai 등 "Defect structure in selectively grown GaN films with low threading dislocation density" Appl. Phys. Lett. 71(1997) P. 2259, K. Linthicum 등 "Pendeoepitaxy of gallium nitride thin films" Appl. Phys. Lett. 75(1999) P. 196, S. K. Mathis 등 "Modeling of threading dislocation in growing GaN layer" J. Crystal Growth 231(2001) P. 371)).
본 발명자들은 사파이어 기판상에 특정한 금속종의 금속 질화물 버퍼층을 소정의 조건에서 형성할 경우 그 위에 성장한 GaN 단결정층의 결정성이, 종래의 AlN 또는 GaN 저온 버퍼층을 이용한 사파이어 기판상의 GaN의 결정성에 비하여 동등 또는 양호한 결정성을 가지며, 금속 질화물 버퍼층을 선택적으로 화학 에칭하여 하지 사파이어 기판과 성장층을 분리하여, 독립 기판 또는 개별 반도체 칩을 제조할 수 있는 기술을 제안한다. 사파이어(0001) 기판상에, 금속 Cr층을 10nm 내지 40nm 성막하고, 암모니아 함유 가스 분위기에서 1040℃ 이상의 온도에서 질화하거나, 또는 MOCVD법으로 CrN을 형성하고, 그 위에 HVPE법으로 GaN을 성장시킬 경우, C축의 변동(Tilt)의 지표가 되는 XRD (X-Ray Diffraction)의 (0002) 회절의 반가폭(FWHM: Full Width at Half Maximum)은 240초 내지 560초 정도, 또한 C면의 면내 회전 변동(Twist)의 지표가 되는 (10-11) 또는 (11-20) 회절에서의 반가폭은 370초 내지 650초 정도의 범위인 것이 얻어진다. 성장 후의 CrN 버퍼층은, 예를 들면 과염소산과 질산2세륨암모늄의 혼합액으로 선택적으로 에칭 가능하므로, 독립 기판 또는 개별 반도체 칩을 사파이어 기판으로부터 분리하는 것, 즉 케미컬 리프트오프가 가능하다.
상기와 같이, 사파이어 기판상에 선택 에칭이 가능하고, III족 질화물 반도체 결정의 성장에 제공할 수 있는 방법을 발견하였지만, 결정 결함을 더 저감하고, 선택 에칭에 의한 하지 기판과 성장층의 분리와 관련된 시간 단축은 여전히 과제로 남아 있다. 즉, 결정 결함에 관해서는 소자 특성이나 수명 등의 신뢰성을 더 향상시켜야 되며, 계속적으로 전위 밀도를 낮출 필요가 있다. 사파이어 기판상의 금속 질화물 버퍼층이 CrN인 경우, 금속 Cr의 막 두께가 15 내지 30nm인 경우에 결정성과 관련된 최적값이 있으며, 45nm 정도까지는 GaN의 단결정층을 얻을 수 있으며, 50nm를 초과하면 질화 처리 후의 CrN층의 결정성이 대폭 저하되고, 그 위에 성장한 GaN은 모자이크상 내지 다결정화된다.
케미컬 리프트오프의 소요 시간은 CrN 막 두께가 두꺼운 것이 유리하지만, 결정성 확보와는 상충 관계(trade-off)이며, 특히 독립 기판의 대면적화에 있어서는 개선해야 할 과제이다. 에칭 속도는, 액 조성이나 액체 온도, 교반 조건 등에 영향을 받기 때문에 일괄하여 수치로 표기하기 어렵지만, Cr 성막 두께가 20nm일 경우, 300㎛2의 칩에서는 10∼15분 정도, 2인치 직경의 독립 기판을 케미컬 리프트오프할 경우에는 수십 시간이 필요하다. 전자는 프로세스 시간으로서 허용할 수 있는 범위라 생각되지만, 후자는 개선될 필요가 있다. 대면적화의 경우에는, 성막하는 Cr 막 두께의 면내 분포가 커지는 경향이 있기 때문에, 부분적인 피트(pit) 발생이나 다결정화를 피하기 위하여, 프로세스 손실을 고려하여 Cr 두께 조건을 안전한 쪽으로(적정 조건의 중심 내지 약간 얇도록) 설정해야 하는 문제가 있으며, 보다 두꺼운 금속 질화물 버퍼층에 있어서도 결정성을 유지 향상시켜야 하는 것도 과제이다. 청색 LED와 같이, In의 조성 변동에 의하여, 전위에 의한 발광 효율의 저하를 대폭 방지할 수 있는 용도에 대해서는, 결정성이 악화되지 않으면 오히려 전위 밀도보다 박리성을 가장 중요시할 경우도 있지만, 사파이어 기판상에서는 Cr층이 두꺼울 경우 GaN층이 다결정화되는 큰 과제가 있다.
본 발명의 목적은, III족 질화물 반도체의 전위 밀도를 더욱 저감하는 것과 동시에 특히 독립 기판 제조시의 케미컬 리프트오프 소요 시간의 대폭적인 단축이 가능한 방법을 제공하는 것이다.
본 발명에 의하면, 사파이어, SiC, Si 중 어느 하나로 형성되는 기판상에, AlN 단결정층이 0.1㎛∼10㎛의 두께로 형성된 AlN 템플릿 기판 또는 AlN 단결정 기판상에 금속층을 성막하는 공정과, 상기 금속층을 암모니아 혼합 가스 분위기에서 가열 질화 처리하고, 대략 삼각추 또는 삼각대 형상의 복수의 미세 결정을 가지는 금속 질화물층을 형성하는 공정과, 상기 금속 질화물층상에 III족 질화물 반도체층을 성막하는 공정을 가지는 것을 특징으로 하는 III족 질화물 반도체의 제조 방법이 제공된다.
이 제조 방법에 있어서, 상기 금속 질화물층을 화학 에칭에 의해 용해시켜 제거하고, 상기 템플릿 기판 또는 AlN 단결정 기판과, 상기 III족 질화물층을 분리함으로써, III족 질화물 반도체의 독립 기판 또는 반도체 소자를 형성하는 공정을 추가로 가질 수도 있다. 또한, 상기 AlN 템플릿 기판 또는 상기 AlN 단결정 기판의 (0002) X선 록킹 커브(rocking curve)의 반가폭이 200초 이하, (11-20)의 반가폭이 2500초 이하일 수도 있다. 또한, 상기 금속층은 Cr, V, Zr, Nb, Ti로부터 선택된 적어도 1종류 이상을 포함하는, 단층막·다층막·합금막 중 어느 하나일 수도 있다. 또한, 상기 암모니아 혼합 가스 분위기에서의 가열 질화 온도가 900∼1200℃의 범위이고, 질화 시간이 1분∼90분일 수도 있다. 또한, 상기 가열 질화 처리 전의 금속층의 평균 두께가 4∼300nm의 범위일 수도 있다.
또한, 본 발명에 의하면, 금속 질화물층상에 성막된 III족 질화물 반도체층으로 형성되는 III족 질화물 반도체로서, 상기 금속 질화물층이 대략 삼각추 또는 삼각대 형상의 복수의 미세 결정을 가지는 금속 질화물층이며, 상기 금속 질화물층은 사파이어, SiC, Si 중 어느 하나로 형성되는 기판상에, AlN 단결정층이 0.1㎛∼10㎛의 두께로 형성된 AlN 템플릿 기판 또는 AlN 단결정 기판상에 성막된 금속층을, 암모니아 혼합 가스 분위기에서 가열 질화 처리함으로써 형성되는 것을 특징으로 하는 III족 질화물 반도체가 제공된다.
이 III족 질화물 반도체에 있어서, 상기 AlN 템플릿 기판 또는 AlN 단결정 기판의 (0002) X선 록킹 커브의 반가폭이 200초 이하, (11-20)의 반가폭이 2500초 이하일 수도 있다. 또한, 상기 금속 질화물은 Cr, V, Zr, Nb, Ti로부터 선택되는 적어도 1종류 이상을 포함할 수도 있다. 또한, 상기 금속 질화물층의 평균 두께가 6∼450nm의 범위일 수도 있다.
또한, 본 발명에 의하면, 상기 III족 질화물 반도체에 있어서 상기 금속 질화물층을 화학 에칭에 의해 용해시켜 제거한 III족 질화물 독립 기판이며, (000-1)N(질소) 극성면에 대략 삼각추 또는 삼각대 형상의 피트(pit) 또는 요부(凹部)를 가지는 것을 특징으로 하는 III족 질화물 독립 기판이 제공된다.
또한, 본 발명에 의하면, 상기 III족 질화물 반도체에 있어서, 상기 금속 질 화물층을 화학 에칭에 의해 용해시켜 제거한 면인 (000-1)N(질소) 극성면에, 대략 삼각추 또는 삼각대 형상의 피트 또는 요부를 가지는 것을 특징으로 하는 III족 질화물 반도체 소자가 제공된다. III족 질화물 반도체 소자로서, 예를 들면 발광 소자 등을 예시할 수 있다.
본 발명자들은, 사파이어 기판상에 금속 질화물층을 형성하고, 케미컬 리프트오프 가능한 III족 질화물 반도체를 얻는 방법을 발견하였다. 본 발명자들이 상기 방법을 AlN상에 응용시킨 결과 예상을 뛰어 넘는 결과가 얻어졌다.
금속이 Cr인 경우를 예를 들어서 기술하면,
(1) 사파이어(0001) 기판상의 Cr을 질화하여 CrN으로 할 경우에 비해, AlN(0001)상의 Cr을 질화하여 CrN으로 할 경우에는 CrN 자체의 결정성이 특히 향상되었다. 일례로서 초기의 Cr 막 두께가 20nm, 질화 온도 1080℃, 질화 시간 30분인 경우를 도 1에 비교하여 나타낸다. XRD의 Cr (111) 회절의 반가폭은 사파이어 기판상(도 1-a)의 4,059sec으로부터 AlN상(도 1-b)에서는 347sec으로 1자리 이상 반가폭을 저감할 수 있다.
(2) Cr을 질화하고, 또한 원자 배열의 재배열에 의해 CrN의 결정성을 소정 수준 이상으로 하는데 필요한 처리 시간은, 사파이어(0001) 기판상에 대하여, AlN(0001)상에서는 대단히 단시간이 소요된다. 일례로서, 질화 처리 시간을 3분으로 한 것 이외에는 상기와 동일한 조건으로 처리할 경우의 AlN(0001)상의 XRD의 Cr (111) 회절(도 1-c) 결과를 나타내지만, 반가폭은 624sec로서 질화 처리 시간의 1/10일지라도, 사파이어 기판상보다 결정성이 양호하다. 이론적인 이유는 명확하지 않지만, 하지 기판으로부터의 고체상 에피텍셜 성장(원자 재배열)으로의 구동력(영향력)이 AlN(0001)면이 큰 것을 나타내는 것으로 생각된다.
(3) 사파이어(0001) 기판상에서는, Cr 막 두께가 50nm 이상이 되면 질화 후의 CrN의 결정성이 HVPE법에서의 GaN 단결정 성장에 필요한 결정성에 이르지 않고, 모자이크상 내지 다결정이 된다. 그러나, AlN(0001)면상에서는 Cr 막 두께를 300nm 정도까지 두껍게 해도, GaN의 단결정 성장이 가능함을 알 수 있다. 이는, 상기와 같이 CrN 고체상 에피텍셜 성장으로의 구동력이 사파이어 기판에 비해 큰 것과 관련이 있는 것으로 생각된다. Cr 막 두께, 즉 질화 후의 CrN 막 두께를 두껍게 할 수 있으므로, 케미컬 리프트오프의 에칭 시간을 대폭 단축할 수 있다.
(4) AlN(0001)상의 Cr 막 두께 및 질화 조건을 적정화함으로써, 그 위에 HVPE법으로 성장한 GaN 결정의 XRD 반가폭은, C축의 변동의 지표인 (0002) 회절의 반가폭으로 150sec 이하, C 면내의 회전 변동의 지표인 (11-20) 회절의 반가폭으로 250sec 이하라는 양호한 결정성을 얻을 수 있었다. 이들은 사파이어(0001) 기판상의 CrN 버퍼층상에 동일한 조건으로 성장한 GaN에 있어서의 XRD 반가폭의 1/3 정도까지 낮다. 또한, HVPE법에서 AlN(0001)상에 직접 GaN층을 성장시킬 경우에 비하여 Cr 막 두께를 300nm 정도까지 두껍게 해도 XRD (11-20) 회절의 반가폭을 낮출 수 있다.
AlN 템플릿 또는 AlN 단결정 기판을 이용하고, 저전위 밀도의 III족 질화물 반도체가 대량 생산 가능하며, 케미컬 리프트오프가 가능한 제조 방법에 의해, 저 전위 밀도인 III족 질화물 반도체의 독립 기판, 반도체 소자를 얻을 수 있다.
이하, 본 발명의 실시예를 도면을 참조하여 설명한다. 한편, 본 명세서 및 도면에 있어서, 실질적으로 동일한 기능 구성을 가지는 구성 요소에 대해서는 동일한 부호를 부여하고, 중복 설명을 생략한다.
금속 질화물을 III족 질화물 반도체층 형성을 위한 버퍼층으로서 이용할 경우의 제조 공정을 간단히 나타내고, 이어서 최적 실시예를 설명한다. 한편, 여기에서 반도체은 단층 또는 적층된 상태를 포함한다.
우선, 성장용 하지 기판상에 소정의 금속을 스퍼터링법이나 진공 증착법 등에 의해 소정 두께로 금속층을 성막한다. 이어서, III족 질화물 반도체 성장 장치, 예를 들면 HVPE 성장 장치에 도입하여 고순도 수소 또는 질소 가스 분위기 중에서 승온을 개시한다. 소정의 온도, 즉 이용되는 금속의 질화 반응이 발생하기 시작하는 온도 근처에서 질소수소화물, 예를 들면 암모니아 가스나 히드라진 가스의 공급을 시작하고, 질화 처리 온도까지 더욱 승온하고, 그 온도에서 소정 시간 질화 처리를 실시하여 III족 질화물 반도체층을 성막하기 위한 금속 질화물 버퍼층으로 전화시킨다. 통상 사파이어 기판, SiC 기판, Si 기판상에 III족 질화물 반도체층을 성막할 경우에는, III족 질화물 반도체의 저온 버퍼층을 형성하지만, 본 방식에서는 그럴 필요가 없다.
이어서, III족 질화물 반도체의 성장 온도로 조정하고, III족 원료 가스의 공급을 개시하여 성막을 시작한다. 성장하는 층 구조에 따라서 성장 도중에 성막 온도나 공급 가스 종류·유량비 등을 적절하게 변경하고, 원하는 성막이 종료한 단계에서 냉각을 개시한다. 냉각 도중의 소정 온도에 이르면, 암모니아 가스나 히드라진 가스의 공급을 정지하고, 고순도 수소 또는 질소 가스 분위기 중에서 냉각을 실시하여 성장 공정을 종료한다.
III족 질화물 반도체, 및 III족 질화물 반도체의 독립 기판 또는 반도체 소자의 제조의 일례로서, 사파이어 기판(Al2O3)상에, 제1 층으로서 AlN 단결정층을 형성하였다(이후, AlN 템플릿이라 지칭함). 상기 사파이어 기판의 이외에도, SiC 기판, Si 기판 등, 원하는 반도체에 따라서 적용 가능한 기판을 이용할 수 있다. 또한, AlN 단결정 기판을 이용할 수도 있다. 또, AlN 이외에도 III족 질화물 반도체와의 사이의 격자 부정합의 비율이 작은 층으로서, AlGaN, GaN을 선택할 수도 있다. 본 실시예에서는, 사파이어(0001) 면상에 MOCVD법에 의해 AlN 단결정층을 약 1㎛ 성막한 템플릿 기판을 이용하였다. AlN 템플릿의 XRD의 반가폭은 (0002) 회절에서는 약 100sec, (11-20) 회절의 반가폭은 약 1200sec 내지 1400sec인 것을 이용하였다.
소정의 금속층으로서는, 암모니아 가스·히드라진 가스 등의 질소수소화물에 의해 질화된 단계에서, III족 질화물 반도체층을 성장시키기 위한 버퍼층으로서의 조건을 충족시키는 것일 필요가 있다. 구체적으로는 질화된 단계에서, 하지층 또는 하지 기판 면에 수직 방향으로 랜덤이 아니라 소정의 방향으로 정렬된 상태인 것, 또는 하지층 또는 하지 기판의 면내에 대하여 뒤틀림이 없는 상황인 것이 필요 하다. 즉, 하지에 수직 방향으로 단지 배향된 것만으로는 의미가 없고, 면내의 도메인 회전 변동도 억제된 것이라야 한다. AlN(0001) c 면상에 있어서는 금속 질화물이 염화나트륨형 또는 육방 결정 구조가 되고, 하지에 수직 방향인 전자에서는 <111> 방향, 후자에서는 <0001> 방향이 되는 동시에, 하지의 면내에 대하여 전자는 삼각형의 저변이, 후자는 후자의 a축이 AlN(0001) 면내의 a축 방향으로 평행이 될 필요가 있다. 바람직하게는 원자 간격이 AlN(0001) 면내의 a축 격자 정수에 근접하는 것이 좋고, 또한 III족 질화물 반도체의 성장 온도에 있어서 내열성이 있고, 상호 확산이나 합금화 등이 잘 발생하지 않으며, 열팽창 계수도 근접한 것이 바람직하다. 이상은 III족 질화물 반도체 결정의 결정성을 향상시키기 위하여 필요한 요건이다.
또한, 하지층 또는 하지 기판과 III족 질화물 반도체층을 케미컬 리프트오프법에 의해 분리할 경우에는, III족 질화물 반도체층 및 전사용에 사용하는 접합 금속 또는 합금에는 손상을 주지 않고, 버퍼층인 금속 질화물층만을 선택적으로 화학 에칭하는 약액의 존재 여부도 중요한 선정 요건이다.
이를 만족시키는 금속은 Cr, V, Zr, Nb, Ti이며, 이들 중에서 적어도 1종류 이상을 선택하여, 단층, 다층막, 합금 등의 형태로 이용한다. 한편, 이들 금속은 질화 처리 후 염화나트륨형 결정 구조가 된다. CrN은 과염소산 또는 질산과 질산2세륨암모늄 용액이 III족 질화물 반도체 및 Au-Sn 합금 땜납을 손상시키지 않고 선택적으로 에칭할 수 있다. VN, ZnN, NbN에 대해서는 플루오르화수소산과 질산의 혼합액, TiN에 대해서는 플루오르화수소산계의 에칭액이 각각 사용 가능하다.
AlN 템플릿 기판 또는 AlN 단결정 기판에의 금속층의 성막 방법으로서는, 스퍼터링법 또는 진공 증착법 등을 이용한다. 성막시의 기판 온도는 바람직하게는 50℃ 이상보다 고온으로 하는 것이 금속막의 배향성의 향상면에서 바람직하지만, 냉각 시간이 길어져서 생산성이 저하되므로 상한은 800℃ 정도이다. 금속층은 소정의 평균 두께, 즉 4nm∼300nm의 범위에서 성막한다. 더욱 바람직하게는 30nm∼200nm인데, 케미컬 리프트오프의 생산성이 높기 때문이다.
평균 막 두께가 4nm 미만이면, 질화 처리 후에 하지의 AlN 표면의 노출 비율이 높고, III족 질화물 반도체층의 성장 시작시에 AlN 하지와 금속 질화물 미세 결정의 양자로부터 성장이 개시되어 결정성의 향상 효과가 적어지며, III족 질화물 반도체층과 AlN 하지층의 직접 접촉 비율이 늘어나고, 이후에 케미컬 리프트오프를 실시할 경우에 에칭액이 침투하기 어렵고, 분리가 곤란해지기 때문이다. 또한, 300nm를 초과하면 질화 처리 시간이 길어지고, 생산성이 현저하게 저하되며, AlN 하지로부터의 고체상 에피텍셜 성장의 구동력이 저하되므로 금속 질화물층의 결정성이 충분하지 않고, 그 위에 형성되는 III족 질화물 반도체층의 결정성도 충분하지 않기 때문이다. 한편, 이 점에 대해서는 질화 처리 조건과도 밀접한 관련이 있으므로, 별도로 설명한다.
상기 금속층을 성막한 후, III족 질화물 반도체층의 성장 장치에 도입하고 고순도 수소 또는 질소 또는 He, Ar 가스의 단체 또는 혼합 가스 분위기 중에서 승온하고, 금속층이 질화를 시작하는 온도보다 약간 낮은 온도로부터, 예를 들면 고순도 암모니아 가스의 공급을 시작한다. 암모니아 가스는 상기 가스를 캐리어 가 스로서 혼합 가스의 상태에서 공급한다. 질화 처리의 최고 온도를 질화 온도, 그 온도에서의 유지 시간을 질화 시간이라 정의한다.
온도가 낮을 경우, 질화 반응이 늦기 때문에, 처리 시간을 길게 할 필요가 있고, 고온의 경우에는, 시간을 짧게 하는 것 이외에도 하지층으로부터의 고체상 에피텍셜 성장의 구동력에 의해, 원자의 재배열에 의해 금속 질화물 버퍼로서 결정 구조, 배향, 면내의 도메인 회전 변동이 억제된 상태를 제어할 필요가 있다. HVPE법을 예로 들면, 반응관 직경이 약 φ80mm인 경우 암모니아 가스의 유량은 1000sccm 정도로 실시한다. 금속이 Cr인 경우, 질화 온도 약 600℃의 온도에서 공급을 시작한다. 노의 승온 속도는 약 30℃/분이며, 질화 온도는 900℃ 이상 1200℃ 이하의 온도, 질화 시간은 1분 이상 90분 이하가 바람직하다. 질화 시간은 금속의 막 두께가 얇을 경우에는 단시간, 두꺼울 경우에는 약간 길게 적절한 범위 내에서 조정할 수 있다.
도 2는 사파이어 기판상에 Cr을 20nm 성막한 단계의 X선 회절 결과를 나타낸 것이지만(도 2-a), 성막한 단계에서는 Cr 표면이 <110> 방향이며, 이 상태에 III족 질화물 반도체층을 성장시켜도, 전술한 요건을 만족시키지 않으면 단결정막은 얻어지지 않는다. 이어서, 질화 온도 1080℃에서 3분의 질화 처리한 후의 X선 회절 결과를 도 2-b에 나타낸다. 질화 처리에 의한 원자의 재배열로 CrN 표면이 <111> 방향이 되어서 처음으로 III족 질화물 반도체층의 단결정이 얻어지는 상황이다. 단, 이 경우 질화가 불충분하여 Cr의 <110> 상태가 잔류함을 알 수 있다.
한편, AlN(0001) 템플릿 기판상에 상기와 동일한 두께의 Cr을 성막 후, 동일 조건의 질화 처리를 행하고, 그 위에 GaN을 성장시킨 시료의 X선 회절 결과를 도 2-c에 나타낸다. 이 경우, CrN(111) 피크만이 관측되고 Cr(110) 피크는 관측되지 않으며, 질화 전 및 질화 후의 원자 재배열이 AlN(0001)상의 경우가 사파이어 기판상의 경우에 비하여 빨리 진행됨을 알 수 있다. 또한, AlN 템플릿 기판에 200nm의 Cr을 성막하고 1080℃에서 30분 질화 처리를 실시한 후, 이어서 GaN을 성장시킨 시료의 X선 회절 결과를 도 2-d에 나타낸다. 이 경우, Cr층의 층 두께가 상기에 비해 두꺼우므로 Cr 메탈의 상태로 잔류함을 알 수 있다.
이상과 같이, 금속층의 두께에 따라서 질화 처리 시간을 설정하지만, AlN(0001) 템플릿 기판에 성막하는 Cr의 평균 층 두께를 4nm 내지 300nm의 범위, 질화 처리 시간을 3분 내지 120분의 범위에서 변화시킨 질화 처리 단계의 시료를 준비하였다. 한편, 질화 온도는 1080℃의 경우이다. 시료 표면의 SEM 관찰 결과를 도 3에 나타낸다. Cr층을 이 온도 조건에서 시간을 변경하여 질화 처리했을 경우, 초기의 Cr의 층 두께 및 처리 시간에 의해 Cr 질화물의 결정 형태가 변화되는 것을 알 수 있다. 층이 얇을 경우에는 삼각추 형상의 미세 결정이 형성됨을 알 수 있다. 또한, 삼각추의 저변의 방향이 일치하는 것도 확인할 수 있고, 또한 저변이 AlN(0001)의 3개의 a축 방향과 평행하다.
막 두께가 두껍고, 질화 시간이 짧을 경우, 예를 들면 평균 막 두께가 200nm이고 3분의 질화 시간인 경우에는, 질화 및 원자의 재배열이 막 개시된 단계이며 부정형인 상황임을 알 수 있다. 층이 두꺼운 경우, 질화 시간을 길게 하면 저변의 방향이 AlN(0001)의 3개의 a축 방향으로 평행하게 정렬된 삼각대 형상이 형성되지 만, 과도하게 질화 처리하면, 예를 들면 120분의 질화 처리시에는 표면 마이그레이션에 의해 응집·비대화하는 동시에 삼각대 형상이 부정형이 된다. 한편, 초기 Cr 평균 층 두께가 4nm인 경우의 SEM상은 미세 결정 입자의 사이즈가 미세하기 때문에, 상태를 알 수 있도록 확대되어 있다. 더욱 상세하게는, 도 4에 초기 Cr층 평균 층 두께가 4nm인 경우의 질화 시간에 의한 형상 변화를, 도 5에 Cr층 평균 층 두께가 20nm인 경우의 변화를 나타낸다.
양쪽 Cr 평균 층 두께에서도 단시간에 삼각추 형상의 CrN(111) 미세 결정이 형성되지만, 질화 처리 시간이 30분을 경과하면, 그동안의 표면 마이그레이션에 의해, 응집되어 비대화되거나, 삼각추 형상이 붕괴됨을 알 수 있다. 또한, 120분까지 질화 처리를 계속하면, 다시 삼각형의 미세 결정 구조가 형성됨을 알 수 있다. 단, 이는 도 5에서 알 수 있듯이 사다리꼴형이고, 단시간에 형성된 미세 결정과는 상이한 것이다. 에너지 분산형 EPMA 분석 결과, 삼각대 미세 결정은 그 표면이 CrN이고, 토대부는 Al 조성이 풍부한 AlCrN 혼합 결정인 것으로 밝혀졌다(질산2세륨암모늄계 에칭액에 토대부가 용해되지 않는 것도 확인됨).
도 6은 Cr 평균 층 두께가 100nm인 경우, 도 7은 Cr 평균 층 두께가 200nm인 경우를 나타내지만, 이 경우의 삼각대 형상의 것도 CrN이며, 질산2세륨암모늄계 에칭액으로 용해할 수 있다.
이상과 같이 삼각추 형상 또는 삼각대 형상이 얻어지고, 그 저변의 방향이 AlN(0001)의 3개의 a축과 평행이 되고, 또한 부정형화를 피하기 위한 질화 조건은 금속층의 두께에 따라 적절하게 조건 설정할 수 있다. 한편, 본 발명에 의한 질화 후의 금속 질화물은, 여기에 나타낸 바와 같이 요철을 가지는 삼차원적인 구조이므로, 층 두께는 단면의 요철의 적분 면적을 측정 거리로 나누어서 구한 평균 층 두께로 정의한다.
이어서, III족 질화물 반도체층의 성장에 대하여 설명한다. 전술한 금속층의 질화 처리를 행하고, AlN(0001) 템플릿 기판 표면에 복수의 대략 삼각추 또는 삼각대 형상의 미세 결정을 형성한 후, 예를 들면 GaN의 성장에서는 제1층째의 성장을 실시하기 위하여, HVPE법의 예에서는 기판 온도를 900℃까지 낮춘다. 이 경우, 캐리어 가스의 유량은 V/III 비나 성장 속도 설정 때문에 적절하게 조건을 변경한다. 성장 시작 준비가 정리되면, 850℃로 가열한 금속 Ga의 상류측에서 캐리어 가스를, 반대로는 염화수소를 유실시키기 시작하고, GaCl 함유 원료 가스를 생성한다. 생성된 GaCl 함유 원료 가스를 기판 근처에서 암모니아 혼합 가스와 혼합하고, 금속 질화물 버퍼층 위로 공급하고, GaN의 결정 성장을 개시시킨다. 표준적으로는 900℃까지 온도 하강 후 15분 경과한 시점에서 성장을 시작한다. 이때, 염화수소의 유량은 80sccm으로 하고, 예를 들면 5분간의 성장을 실시한다. 일단 염화수소의 공급을 정지하면 성장을 중단시킬 수 있다.
이어서, 제2층째의 성장 조건인 1050℃까지 기판 온도를 상승시키고, 가스 유량, 기타의 조건을 설정하고, 상기와 동일한 염화수소의 공급을, 예를 들면 40sccm의 유량으로 행함으로써 제2층째의 GaN층을 성장시켰다. 원하는 성장 두께가 된 단계에서 염화수소의 공급을 정지하고, 냉각을 시작한다. 암모니아 가스의 공급은 기판 온도가 600℃ 이하가 된 단계에서 정지하고, 질소 분위기에서 냉각을 실시한다. 꺼낼 수 있는 온도까지 냉각한 후, 기판을 장치로부터 꺼내어 성장을 종료시킨다.
2인치 직경의 AlN(0001) 템플릿 기판상의 Cr층의 두께를 4nm 내지 300nm의 범위, 질화 시간을 1분 내지 120분의 범위에서 CrN의 구조 형태를 변화시킨 버퍼층상에, 상기 제조 조건으로 GaN층을 성장시켰다. GaN의 성장 막 두께는 13㎛ 내지 15㎛으로 하였다. 성장 후의 결정은 c축 방향의 변동의 지표인 (0002) X선 회절의 반가폭, c면 면내의 회전 변동(트위스트)의 지표인 (11-20) 회절의 반가폭으로 평가하였다. (0002) 회절의 결과를 도 8-a에, (11-20) 회절의 결과를 도 8-b에 나타낸다. 한편, Cr층 두께가 0인 경우는, AlN(0001) 템플릿 상에 Cr층을 성막하지 않고 직접 GaN층을 성장시킨 것이다.
우선, (0002) 회절의 결과로부터 확인할 수 있지만, Cr 평균 막 두께가 약 100nm까지의 두께에서는 반가폭은 완만하게 증가하지만, 100nm를 초과하면 반가폭의 증가 경향이 현저해짐을 알 수 있다. 100nm를 초과하는 영역에서는 질화 시간이 짧으면 그 경향이 현저해진다. 이는, 도 2에서도 나타낸 바와 같이 금속층의 질화가 충분하지 않고, CrN(111)뿐만 아니라 Cr(110)이 잔류하기 때문인 것으로 해석된다. Cr층의 평균 층이 두꺼울 경우, (0002) 회절의 반가폭 저감하기 위해서는 질화 시간을 길게 설정할 필요가 있다.
이어서, (11-20) 회절의 경우는 Cr 평균 층 두께가 50nm 이하이며 단시간의 질화 처리의 경우에 반가폭이 대폭 낮아질 수 있다. 삼각추 형상의 복수의 CrN 미세 결정상에 GaN을 성장시킬 경우, 성장 시작시에 이들 미세 결정의 파셋(facet)면 (삼각추의 면)으로부터의 가로 방향으로 성장되기 때문에, CrN 미세 결정으로의 관통 전위가 GaN 결정으로 전파되기 어려워서 반가폭(전위 밀도와 일치함)을 저감할 수 있다. Cr평균 층 두께가 100nm를 초과할 경우, 단시간의 질화 처리에서는 반가폭이 크고, 중간에서 최소값이 되며, 반대로 장시간의 질화 처리로도 반가폭이 커지지만, 이는 상기 도 6, 도 7에서 나타낸 질화 처리 시간의 진행에 따른 CrN의 형상·형태 변화에 따라서 설명할 수 있다.
도 9는 AlN(0001) 템플릿 기판에 직접 GaN층을 HVPE법으로 성장시켰을 경우와, AlN(0001) 템플릿 기판상에 20nm의 Cr층을 성막하고 질화 시간 3분으로 한 CrN 버퍼층상에 동일하게 GaN층을 성장시킨 시료의 단면 TEM상의 비교이다. 직접 GaN을 성장시켰을 경우, AlN으로부터 및 계면에서 발생한 전위가 GaN층으로 전파되는 것을 알 수 있다. 한편, CrN 버퍼층상에 성장한 GaN층에는 AlN 중의 관통 전위는 대부분 전파되지 않고 차폐된 것을 알 수 있다. AlN 템플릿 기판의 XRD 반가폭은 (0002) 회절에서 100sec 정도, (11-20) 회절에서 1200sec 내지 1400sec이며, 도 8에 나타낸 바와 같이 직접 GaN층을 성장시켰을 경우 GaN층의 XRD 반가폭은 (0002) 회절에서 129sec, (11-20) 회절에서 1364sec이기 때문에, 거의 동일한 수치(전위 밀도)이다. 한편, CrN 버퍼층상의 GaN층의 XRD 반가폭은 (0002) 회절에서 139sec, (11-20) 회절에서 230sec이며, 특히 면내 트위스트 저감에 엄청난 효과가 있는 것을 알 수 있다.
또한, Cr층의 평균 층 두께가 4∼300nm의 어느 것일지라도, 각 층 두께에 대응하여 적정한 질화 처리 조건을 선택하면 직접 GaN층을 성장시킬 경우에 비해 (11-20) 회절의 반가폭의 값을 낮출 수 있음을 도 8-b로부터 알 수 있다. 청색 LED 용도 등에서는, 전위가 발광 효율 저하에 악영향을 끼치지 않을 수도 있으므로, 생산성 향상을 위하여 케미컬 리프트오프성을 중시하여 최대한의 Cr층 두께로 할 수도 있다. Cr층의 평균 두께의 허용 범위는 사파이어 기판상의 경우에 비하여 약 7배로도 확장시킬 수 있다.
상술한 바와 같이, Cr층의 평균 두께나 질화 시간에 의한 CrN의 형태 변화, 및 GaN층 성장 조건이 파악되었으므로, 이용되는 AlN(0001) 템플릿의 결정성이 GaN층의 결정성에 주는 영향을 조사하였다. 비교를 위하여, 이용된 AlN 템플릿은 모두 사파이어(0001) 면상에 성장한 것으로, AlN층의 두께는 0.1 내지 12.5㎛의 범위이고, AlN층의 XRD 반가폭은 (0002) 회절에서 50sec 내지 280sec의 범위, (11-20) 회절에서는 550초 내지 2850sec의 범위였다. AlN(0001) 템플릿상에 스퍼터링법에 의해 Cr층을 평균 층 두께 35nm로 성막하고, HVPE 장치에 도입 후, 질화 처리 시간을 5분으로 한 것 이외에는 전술한 바와 동일한 조건으로 GaN층을 12 내지 14㎛ 성장시켰다.
도 10에, 이용된 AlN 템플릿의 XRD 반가폭과 성장한 GaN층의 XRD 반가폭의 관계를 나타낸다. 우선, c축의 변동의 지표인 (0002) 회절에서는, 도 10-a와 같이 이용된 AlN층의 반가폭에 거의 비례하였다(20∼50sec 정도 반가폭이 증가). 따라서, c축의 변동을 저감하기 위해서는, XRD 반가폭이 좁은 AlN을 이용하는 것이 바람직하다. 이어서, 면내의 도메인 회전의 지표인 (11-20) 회절의 반가폭에서는, 먼저 나타낸 삼각추 형상의 CrN의 관통 전위의 억제 효과에 의해 GaN 층의 반가폭 은 대폭 저감되지만, 이용된 AlN의 반가폭이 2500sec를 초과하면 억제 효과가 감소됨을 알 수 있다.
이상과 같이, 결정성이 양호한 GaN층을 성장시키기 위하여 이용하는 AlN(0001) 템플릿 기판 또는 단결정의 XRD 반가폭은 200sec 이하, (0002) 회절, (11-20) 회절의 반가폭은 각각 2500sec 이하인 것이 바람직하다.
또한, 도 11에 AlN층의 단면 TEM사진을 나타내지만, 사파이어 기판상의 AlN층의 두께가 0.1㎛ 미만인 경우, AlN 성장 계면에서 생성된 다량의 전위가, 전위끼리의 반응에 의한 전위 소멸 현상 중에 있으므로, CrN 버퍼층의 도입 효과가 감소되므로 0.1㎛ 이상의 AlN층인 것이 바람직하다. 또한, 템플릿의 경우의 AlN층의 두께가 10㎛를 초과할 경우는 템플릿 제조의 생산성이 현저하게 저하되므로, 10㎛ 이하가 바람직하다.
마지막으로, 상기 단락에서 설명한 시료의 케미컬 리프트오프성에 대하여 설명한다. Cr층을 도입하지 않고 직접 GaN을 성장시켰을 경우에는 당연히 에칭되지 않지만, Cr층이 얇을 경우에는 금속의 질화는 단시간되고, 또한 고체상 에피텍셜 성장에서의 삼각추 형상의 형성도 단시간에 종료되며, 또한 각각의 삼각추의 사이즈도 작다. 그러나, 과도한 질화를 계속하면 표면 마이그레이션에 의해 결정 입자의 비대화가 밸생한다. 비대화되기 위해서는 주위의 미세 결정이 원자를 공급해야 하므로, 그 부분의 AlN 표면이 노출된다. 따라서, CrN의 미세 결정의 파세트면에서 GaN의 성장이 가로 방향으로 성장할지라도, 직접 AlN 표면과 GaN층이 접촉하므로 양자가 부착되어서, 에칭액의 주변 침투가 현저하게 저해되어서, 에칭에 의한 분리에 시간이 소요되거나, 경우에 따라서는 에칭에 의한 분리가 불가능해진다. 따라서, AlN의 노출 비율은 소정의 면적비 이하인 것이 바람직하지만, 노출부의 상태가 변화되면, 즉 각각의 노출부의 크기나 연속·불연속 상황이나 간격 등의 요인은 통틀어서 수치화하기 곤란하다. Cr층의 평균 막 두께와 1080℃의 질화 온도에 있어서의 질화 처리 시간을 변경하고, 그 위에 GaN층을 성장시킨 샘플에 대하여, 케미컬 에칭에 의해 GaN층과 AlN 템플릿 기판이 분리 가능한 영역을 도 3의 사선 그물상 영역으로 나타내었다. 또한, 결정성이 양호한 영역을 회색 영역으로 나타내었다. 이는, 질화 온도가 1080℃인 경우이며, 각각의 층 두께나 금속 종류에 따라서 질화 온도나 질화 처리 시간을 청구항의 범위에서 조정하면, 더 얇은 막 두께에 있어서도 에칭에 의한 분리가 가능하고, 반대로 두꺼운 금속층일지라도 결정성의 향상을 도모할 수 있다. 이에 대해서는, 후술하는 실시예에서 설명한다.
이상, 사파이어 기판상의 AlN(0001)상의 Cr에 관한 결과를 설명했지만, 금속층이 템플릿 기판 또는 기판상에 성막된 단계에서 면심 입방의 (110) 배향을 나타내고, 질화 처리를 실시함으로써 염화나트륨형 구조로 전화되어 (111) 배향이 행해지는 V, Nb, 성막 단계에서 육방 최밀 충전 구조로부터 질화 처리에 의해 염화나트륨형 구조로 전화되어 (111) 배향되는 Zr, Ti도 Cr과 동일한 효과를 나타낸다.
이상, 실시예에 있어서 구체예를 나타내면서 본 발명을 상세하게 설명했지만, 본 발명은 상기 발명의 실시예에 한정되는 것이 아니며, 본 발명의 범주를 벗어나지 않는 범위에서 일체의 변경이나 변형이 가능하다.
실시예
이하, 상기에서 설명한 III족 질화물 반도체층 및 III족 질화물 반도체의 독립 기판 또는 반도체 소자와 그 제조 방법에 관한 실시예에 대하여 설명한다.
(실시예 1)
사파이어 기판상의 AlN(0001) 템플릿의 XRD (0002) 회절의 반가폭이 약 100sec, (11-20) 회절의 반가폭이 약 1200sec 내지 1400sec인 것을 이용하였다. AlN층의 두께는 1.0㎛였다. AlN(0001) 면상에 Cr층을 평균 층 두께 35nm 성막한 후, HVPE 장치에 도입하여 질화 처리 온도가 1095℃, 질화 시간이 1분으로 CrN층을 형성한 후, GaN층을 12㎛ 성장시켰다. 얻어진 결정의 XRD (0002) 회절의 반가폭은 121sec, (11-20) 회절의 반가폭은 210sec로 결정성은 대단히 양호하였다. 300㎛2에 스크라이브(scribe)선을 형성하고, 80℃의 질산2세륨암모늄계 에칭액으로 CrN층을 에칭한 결과, 약 8분 후 에칭이 완료되어 GaN층을 분리할 수 있었다. GaN층의 (000-1)N(질소) 면에는 변의 길이가 약 20nm 내지 약 400nm 사이즈의 역삼각추형을 주체로 하는 피트가 관찰되었다.
(실시예 2)
실시예 1에 대하여, Cr층의 평균 막 두께를 50nm, 질화 온도를 1110℃로 한 것 이외의 다른 조건을 동일하게 하여 GaN층을 성장시켰다. 얻어진 결정의 XRD (0002) 회절의 반가폭은 128sec, (11-20) 회절의 반가폭은 250sec로서, 도 8에 나타낸 1080℃에서의 Cr층의 평균 막 두께 50nm의 결정성에 비하여 결정성이 개선되어 대단히 양호하였다. 300㎛2에 스크라이브선을 형성하고, 80℃의 질산2세륨암모 늄계 에칭액으로 CrN층을 에칭한 결과, 약 5분 후 에칭이 완료되어 GaN층을 분리할 수 있었다. GaN층의 (000-1)N(질소) 면에는 변의 길이가 약 30nm 내지 약 500nm의 역삼각추형을 주체로 하는 피트가 관측되었다.
(실시예 3)
실시예 1에 대하여, Cr층의 평균 막 두께를 100nm, 질화 시간을 4분으로 한 것 이외의 조건을 동일하게 하여 GaN층을 성장시켰다. 얻어진 결정의 XRD (0002) 회절의 반가폭은 162sec, (11-20) 회절의 반가폭은 420sec로 도 8에 나타낸 1080℃에서의 Cr층의 평균 막 두께 100nm의 결정성에 비하여 결정성이 개선되어 대단히 양호하였다. 300㎛2에 스크라이브선을 형성하고, 80℃의 질산2세륨암모늄계 에칭액으로 CrN층을 에칭한 결과, 약 3분 후 에칭이 완료되어 GaN층을 분리할 수 있었다. GaN층의 (000-1)N(질소) 면에는 변의 길이가 약 30nm 내지 약 500nm의 역삼각추형 피트를 주체로 역삼각대 형상의 요부가 관측되었다.
(실시예 4)
실시예 1에 대하여, Cr층의 평균 막 두께를 150nm, 질화 시간을 7분, GaN층의 성장 두께를 530㎛으로 한 것 이외의 다른 조건을 동일하게 하여 GaN층을 성장시켰다. 얻어진 2인치 직경의 기판을 80℃의 질산2세륨암모늄계 에칭액에 의해 기판 측면으로부터 CrN층의 선택 에칭을 실시한 결과, 8시간 후 에칭이 완료되고, 크랙이 없는 2인치 직경의 GaN 독립 기판을 얻을 수 있었다. 사파이어 기판이 제거된 상태에서의 GaN층의 XRD (0002) 회절의 반가폭은 73sec, (11-20) 회절의 반가폭 은 82sec로, 대단히 양호한 결정성을 나타내었다. 또한, GaN층의 (000-1)N(질소) 면은 변의 길이가 약 50nm 내지 약 700nm의 역삼각추형 피트 또는 역삼각대 형상의 요부가 생성되었다.
(실시예 5)
실시예 3에 대하여, GaN층의 성장 막 두께를 165㎛으로 한 것 이외의 조건을 동일하게 하여 GaN층을 성장시켰다. 얻어진 GaN층의 XRD (0002) 회절의 반가폭은 94sec, (11-20) 회절의 반가폭은 98sec로 대단히 양호하였다. 또한, GaN층상에 MOCVD법에 의해 InGaN계 LED 구조를 상정한 희생 에피텍셜 성장을 행하였다. GaN 버퍼층을 포함한 적층부의 두께는 약 5㎛였다. 박리성만을 확인하는 시험이었기 때문에, 디바이스 전극 가공은 행하지 않았지만, 80℃의 질산2세륨암모늄계 에칭 액으로 2인치 기판의 측면으로부터 CrN층을 에칭한 결과, 약 11시간 후 GaN층을 크랙 없이 분리할 수 있었다. GaN층의 (000-1)N(질소) 면에는 변의 길이가 약 30nm 내지 약 600nm의 역삼각추형 피트를 주체로 역삼각대 형상의 요부가 관측되었다.
(비교예 1)
실시예 1에 대하여, AlN 템플릿상에 Cr을 성막하지 않고, 질화 처리 공정 없이 직접 III족 질화물(예를 들면, GaN)을 성장시켰다. GaN 성장 시작으로부터의 조건은 실시예 1과 동일하다. 얻어진 GaN층의 결정성을 XRD (0002) 및 (11-20) 회절의 반가폭으로 평가한 결과, (0002) 회절에서 129sec, (11-20) 회절에서는 1364se였다. 이것에 의해, 실시예 1∼5는 모두 (11-20) 회절의 반가폭이 대폭 저감되어 결정성이 개선되었음을 알 수 있다. 또한, CrN층이 없으므로, 케미컬 에칭 에 의한 GaN층의 분리가 불가능하다.
(비교예 2)
사파이어(0001) 기판상에 Cr을 스퍼터링법으로 성막하여 질화 온도 1080℃에서 30분의 질화 처리를 행한 후, GaN 성장을 행하였다. 초기의 Cr 평균 층 두께는 10∼40nm가 바람직하고, 10nm 미만에서는 결정성의 악화가 나타나며, 50nm 이상에서는 CrN층 및 그 위에 성장시키는 GaN은 도 12에 도시한 바와 같이 모자이크형 또는 다결정화되었다(본 발명자가 포함된 특원 2006-272321로부터). 따라서, 본원의 실시 범위에 비하여, 삼각추 형상의 CrN이 바람직하게 형성되는 두께 범위가 좁고, 필요한 질화 시간도 길다. (0002) 회절의 반가폭은 240sec 내지 560sec 정도, 또한 (10-11) 또는 (11-20) 회절에서의 반가폭은 370sec 내지 650sec정도의 범위이고, 최선의 것이라도 실시예의 약 2 내지 4배의 반가폭이다. 단결정막이 얻어지는 Cr층의 상한 막 두께도 본원에 비해 1/7 정도이며, 결정성 향상이나 대직경화, 양산화 요구를 충족시키기에 문제가 있다.
실시예 1∼5 및 비교예 1로부터 명확한 바와 같이, AlN상에 CrN층을 개재시킴으로써, 모든 실시예에 있어서 (11-20) 회절의 반가폭이 대폭 저감되어, 결정성이 개선됨을 알 수 있다. 또한, 애초에 금속 질화물층이 없을 경우, 선택 화학 에칭을 원칙적으로 할 수 없으며, GaN층의 분리가 불가능하다. 또한, 비교예 2와 실시예로부터 명확한 바와 같이, 사파이어상에 비해 AlN상의 Cr층은 질화 후 결정성이 양호하여, 단결정막을 성장시킬 수 있는 상한도 7배 정도 두꺼워진다. 그러므로, 결정 결함의 저감과 케미컬 에칭에 의한 III족 질화물층의 분리를 용이하게 행 할 수 있다.
도 1(a)는 사파이어 기판상의 Cr(20nm)을 1080℃에서 30분 질화 처리한 후의 시료의 XRD의 CrN(111) 회절 패턴을 나타내는 그래프이다. 도 1(b)는 AlN 템플릿상의 Cr(20nm)을 1080℃에서 30분 질화 처리한 후의 시료의 XRD의 CrN(111) 회절 패턴을 나타내는 그래프이다. 도 1(c)는 AlN 템플릿상의 Cr(20nm)을 1080℃에서 3분 질화 처리한 후의 시료의 XRD의 CrN(111) 회절 패턴을 나타내는 그래프이다.
도 2(a)는 사파이어(0001) 기판상에 Cr을 20nm 성막한 시료의 XRD 패턴을 나타내는 그래프이다. 도 2(b)는 상기 시료를 1080℃에서 3분 질화 처리한 후의 XRD 패턴을 나타내는 그래프이다. 도 2(c)는 AlN(0001)상에 Cr 막 두께 20nm 성막, 1080℃에서 3분의 질화 처리 후, GaN을 성장시킨 시료의 XRD 패턴을 나타내는 그래프이다. 도 2(d)는 AlN(0001)상에 Cr 막 두께 200nm 성막, 1080℃에서 30분의 질화 처리 후, GaN을 성장시킨 시료의 XRD 패턴을 나타내는 그래프이다.
도 3은 AlN(0001)상의 Cr층 평균 두께와 질화 온도 1080℃에서 질화 시간을 변경한 경우의 CrN 미세 결정의 형태를 나타낸 SEM 관찰 결과의 설명도이다.
도 4는 AlN(0001)상의 Cr층 평균 막 두께 4nm의 것을 1080℃에서 질화할 경우의 질화 시간에 따른 형태 변화이며, 미세 결정의 형상(삼각추 형상)과 AlN 격자에 대한 배열 관계의 설명도이다.
도 5는 AlN(0001)상의 Cr층 평균 막 두께 20nm의 것을 1080℃에서 질화할 경우의 질화 시간에 따른 형태 변화의 설명도이다.
도 6은 AlN(0001)상의 Cr층 평균 막 두께 100nm의 것을 1080℃에서 질화할 경우의 질화 시간에 따른 형태 변화와, 미세 결정의 형상(삼각대 형상)과 AlN 격자에 대한 배열 관계의 설명도이다.
도 7은 AlN(0001)상의 Cr층 평균 막 두께 200nm의 것을 1080℃에서 질화할 경우의 질화 시간에 따른 형태 변화의 설명도이다.
도 8(a)는 Cr층의 평균 막 두께와 GaN의 XRD (0002) 회절 반가폭의 관계의 질화 처리 시간 의존성을 나타내는 그래프이다. 도 8(b)는 Cr층의 평균 막 두께와 GaN의 XRD (11-20) 회절 반가폭의 관계의 질화 처리 시간 의존성을 나타내는 그래프이다.
도 9(A)는 AlN(0001)상에 직접 GaN층을 성장시켰을 경우의 단면 TEM에 의한 전위의 관찰 결과의 설명도이다. (a), (b), (c)는 측정 방향(g값)을 변경하여 관찰한 결과이다. 도 9(B)는 AlN(0001)상에 Cr층을 성막하고 질화 처리하여 CrN으로 하고, 그 위에 GaN층을 성장시켰을 경우의 단면 TEM에 의한 전위의 관찰 결과의 설명도이다. (d), (e), (f)는 측정 방향(g값)을 변경하여 관찰한 결과이다.
도 10(a)는 AlN(0002) 회절의 반가폭과 GaN(0002) 반가폭의 관계를 나타내는 그래프이다. 도 10(b)는 AlN( 11-20) 회절의 반가폭과 GaN(11-20) 반가폭의 관계를 나타내는 그래프이다.
도 11은 사파이어 기판상의 AlN층의 단면 TEM 사진이다.
도 12는 GaN 결정의 XRD 반가폭과 사파이어(0001) 기판상의 Cr층의 평균 두께 의존성을 나타내는 그래프이다.

Claims (12)

  1. 사파이어, SiC, Si 중 어느 하나로 형성된 기판상에, AlN 단결정층이 0.1㎛∼10㎛의 두께로 형성된 AlN 템플릿 기판 또는 AlN 단결정 기판상에 금속층을 성막하는 공정과,
    상기 금속층을 암모니아 혼합 가스 분위기에서 가열 질화 처리하고, 대략 삼각추 또는 삼각대 형상의 복수의 미세 결정을 가지는 금속 질화물층을 형성하는 공정과,
    상기 금속 질화물층상에 III족 질화물 반도체층을 성막하는 공정
    을 포함하는 III족 질화물 반도체의 제조 방법.
  2. 제1항에 있어서,
    상기 금속 질화물층을 화학 에칭에 의해 용해시켜 제거하고, 상기 템플릿 기판 또는 AlN 단결정 기판과, 상기 III족 질화물층을 분리함으로써, III족 질화물 반도체의 독립(independent) 기판 또는 반도체 소자를 형성하는 공정을 추가로 포함하는, III족 질화물 반도체의 제조 방법.
  3. 제1항에 있어서,
    상기 AlN 템플릿 기판 또는 상기 AlN 단결정 기판의 (0002) X선 록킹 커브(rocking curve)의 반가폭이 200초 이하, (11-20)의 반가폭이 2500초 이하인, III족 질화물 반도체의 제조 방법.
  4. 제1항에 있어서,
    상기 금속층은 Cr, V, Zr, Nb, Ti로부터 선택된 적어도 1종류 이상을 포함하는, 단층막·다층막·합금막 중 어느 하나인, III족 질화물 반도체의 제조 방법.
  5. 제1항에 있어서,
    상기 암모니아 혼합 가스 분위기에서의 가열 질화 온도가 900∼1200℃의 범위이고, 질화 시간이 1분∼90분인, III족 질화물 반도체의 제조 방법.
  6. 제1항에 있어서,
    상기 가열 질화 처리 전의 금속층의 평균 두께가 4∼300nm의 범위인, III족 질화물 반도체의 제조 방법.
  7. 금속 질화물층 위에 성막된 III족 질화물 반도체층으로 형성된 III족 질화물 반도체로서,
    상기 금속 질화물층은 대략 삼각추 또는 삼각대 형상의 복수의 미세 결정을 가지는 금속 질화물층이며,
    상기 금속 질화물층은 사파이어, SiC, Si 중 어느 하나로 형성된 기판상에, AlN 단결정층이 0.1㎛∼10㎛의 두께로 형성된 AlN 템플릿 기판 또는 AlN 단결정 기 판상에 성막된 금속층을, 암모니아 혼합 가스 분위기에서 가열 질화 처리함으로써 형성되는, III족 질화물 반도체.
  8. 제7항에 있어서,
    상기 AlN 템플릿 기판 또는 AlN 단결정 기판의 (0002) X선 록킹 커브의 반가폭이 200초 이하, (11-20)의 반가폭이 2500초 이하인, III족 질화물 반도체.
  9. 제7항에 있어서,
    상기 금속 질화물은 Cr, V, Zr, Nb, Ti로부터 선택된 적어도 1종류 이상을 포함하는, III족 질화물 반도체.
  10. 제7항에 있어서,
    상기 금속 질화물층의 평균 두께가 6∼450nm의 범위인, III족 질화물 반도체.
  11. III족 질화물 독립 기판으로서,
    제7항에 기재된 III족 질화물 반도체에서, 상기 금속 질화물층을 화학 에칭에 의해 용해시켜 제거한 것이며.
    (000-1)N(질소) 극성면에 대략 삼각추 또는 삼각대 형상의 피트(pit) 또는 요부(凹部)를 가진, III족 질화물 독립 기판.
  12. III족 질화물 반도체 소자로서,
    제7항에 기재된 III족 질화물 반도체에서, 상기 금속 질화물층을 화학 에칭에 의해 용해시켜 제거한 면인 (000-1)N(질소) 극성면에 대략 삼각추 또는 삼각대 형상 피트 또는 요부를 가진, III족 질화물 반도체 소자.
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