[go: up one dir, main page]

KR20080090697A - 평판 디스플레이용 박막 트랜지스터 및 그 제조방법 - Google Patents

평판 디스플레이용 박막 트랜지스터 및 그 제조방법 Download PDF

Info

Publication number
KR20080090697A
KR20080090697A KR1020070033840A KR20070033840A KR20080090697A KR 20080090697 A KR20080090697 A KR 20080090697A KR 1020070033840 A KR1020070033840 A KR 1020070033840A KR 20070033840 A KR20070033840 A KR 20070033840A KR 20080090697 A KR20080090697 A KR 20080090697A
Authority
KR
South Korea
Prior art keywords
thin film
semiconductor layer
film transistor
flat panel
doped region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
KR1020070033840A
Other languages
English (en)
Other versions
KR100873702B1 (ko
Inventor
김종윤
Original Assignee
삼성에스디아이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성에스디아이 주식회사 filed Critical 삼성에스디아이 주식회사
Priority to KR1020070033840A priority Critical patent/KR100873702B1/ko
Priority to US11/949,953 priority patent/US7622739B2/en
Publication of KR20080090697A publication Critical patent/KR20080090697A/ko
Application granted granted Critical
Publication of KR100873702B1 publication Critical patent/KR100873702B1/ko
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6733—Multi-gate TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile

Landscapes

  • Thin Film Transistor (AREA)

Abstract

본 발명의 일 실시예에 따른 평판 디스플레이용 박막 트랜지스터는 절연막이 증착된 기판, 상기 절연막 상에 폭과 길이를 가진 층으로서, U자 형상의 도핑 영역과 상기 도핑 영역 사이에 채널 영역이 형성된 반도체층, 상기 반도체층 상에 형성된 게이트 절연층, 상기 게이트 절연층 상에 상기 도핑 영역을 가로지르도록 형성된 게이트 전극 및 상기 게이트 전극의 일부로서, 상기 채널 영역에 대향하여 상기 게이트 절연층 상에 형성되는 돌출부를 포함한다.
단락, 반도체층, 도핑 영역, 콘택트 홀, 게이트 전극

Description

평판 디스플레이용 박막 트랜지스터 및 그 제조방법{Thin Film Transistor for flat panel display and method for fabricating the same}
도 1a는 종래 기술에 따른 박막 트랜지스터의 평면도이다.
도 1b는 도1a의 A-A' 라인에 따른 단면도이다.
도 2는 종래 기술에 따른 단락이 발생한 박막 트랜지스터의 평면도이다.
도 3a는 본 발명의 일 실시예에 따른 평판 디스플레이용 박막 트랜지스터의 평면도이다.
도 3b는 도 3a의 H-H' 라인에 따른 단면도이다.
도 3c는 본 발명의 일 실시예에 따른 평판 디스플레이용 박막 트랜지스터에서 단락이 발생한 경우를 나타내는 평면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체층 200 : 도핑 영역
300 : 게이트 전극 400 : 돌출부
500 : 절연층
본 발명은 박막 트랜지스터에 관한 것으로, 도핑 영역을 U자 형으로 형성하는 경우에 U자형 도핑 영역의 각각의 말단부에 형성되는 콘택트 홀(Contact Hole)이 단락될 수 있는데, 이러한 단락이 발생한 경우에도 온/오프(on/off) 스위칭(switching)이 가능한 평판 디스플레이용 박막 트랜지스터 및 그 제조방법에 관한 것이다.
박막 트랜지스터는 액티브 매트릭스 유기전계발광표시장치(Active Matrix Organic Light Emitting Diode, AMOLED)나 액티브 매트릭스 액정표시장치(Active Matrix Liquid Crystal Display, AMLCD)와 같은 평판표시장치에서, 온/오프(on/off) 스위칭 소자로 널리 활용되고 있다. 박막트랜지스터의 재료로서는 주로 다결정 실리콘 박막(Polycrystalline Silicon Thin Film)이나, 비정질 실리콘 박막(Amorphous Silicon Thin Film) 등이 많이 사용되고 있으며, 최근에는 레이저를 이용한 결정화 방법이 널리 이용되면서 전류 구동능력의 우수성 및 빠른 동작속도를 가지는 다결정 실리콘 박막에 대한 관심이 보다 증가하고 있다.
다결정 실리콘 박막은 이동도(mobility)가 비정질 실리콘에 비해 우수하여, 구동회로를 기판 상에 집적하여 형성하는 것이 가능하고, 또한 비정질 실리콘을 사용하는 평판 디스플레이에 비하여 고해상도의 구현이 가능하므로 최근 각광받고 있는 AMOLED나 AMLCD 등과 같은 고품위 평판 디스플레이에 채용되는 추세에 있다.
도 1a는 종래 기술에 따른 박막 트랜지스터의 평면도이고, 도 1b는 도 1a의 A-A' 라인에 따른 단면도이다.
종래 기술에 따른 박막 트랜지스터는 반도체층(10), 도핑 영역(20), 게이트 전극(30), 게이트 절연층(40)을 포함한다.
반도체층(10)에는 비정질 실리콘 또는 다결정 폴리 실리콘이 사용된다. 반도체층(10)은 통상 일정한 폭과 길이를 가진 층으로 형성되는데, 불순물 도핑을 통해서 도핑 영역(20)이 형성된다.
게이트 절연층(40)은 게이트 전극(30)을 반도체층(10)과 절연시키는 층으로서 통상 SiNx 또는 SiO2 등의 재료가 사용된다. 게이트 절연층(40)은 반도체층(10) 위에 형성되고, 이러한 게이트 절연층(40) 위에는 게이트 전극(30)이 형성된다. 이러한 게이트 전극(30)은 전압을 공급하는 것을 목적으로 하며, Mo 또는 MoW 등이 많이 사용된다.
도핑 영역(20)의 각각의 말단부(21)에 콘택트 홀이 형성되는데, 각각의 콘택트 홀에는 소스 및 드레인 전극이 형성된다. 소스 및 드레인 전극 사이에 대응하는 액티브층은 박막 트랜지스터의 채널 영역이 된다.
도 2는 종래 기술에 따른 단락이 발생한 박막 트랜지스터의 평면도이다.
현재 디스플레이 제품들은 고해상도의 화상을 제공하기 위하여 집적도가 고도화되고 있다. 이에 따라 박막 트랜지스터를 최소화하기 위하여, 반도체층(10)의 크기를 되도록이면 작게 형성하는데, 콘택트 홀이 형성될 도핑 영역(20)의 말단부(21)는 다른 도핑 영역(20)에 비해 폭이 넓게 형성되여야 한다.
통상적으로 비정질 실리콘의 증착 과정 또는 비정질 실리콘을 레이저로 결정화하는 과정을 통하여 반도체층(10)을 형성하고 불순물을 도핑하는데, 각각의 도핑 영역(20)의 말단부(21) 폭이 다른 도핑 영역(20)의 폭보다 넓으므로, 불순물 도핑 과정에서 도핑 영역(20) 각각의 말단부(21)를 연결하는 연결 영역(50)이 도핑될 가능성이 높다.
이와 같이 연결 영역(50)이 도핑되게 되면 콘택트 홀이 단락되게 되어, 박막 트랜지스터를 거치지 않고 전류가 항상 흐르게 되고, 그 결과 박막 트랜지스터가 온/오프 스위칭 기능을 수행할 수 없게 된다. 이에 따라 단락된 박막 트랜지스터가 존재하는 영역의 화소가 제대로 작동하지 않게 되어, 명점, 암점 및 군집불량 등의 점등불량이 발생하는 문제점이 있었다.
본 발명은 상기한 문제점을 개선하기 위한 것으로, U자형으로 도핑 영역이 형성된 평판 디스플레이용 박막 트랜지스터에서 게이트 전극에 돌출부를 형성하여, 콘택트 홀이 단락된 경우에도 전압차를 유지시켜 박막 트랜지스터의 스위칭 기능을 가능하도록 함으로써, 디스플레이의 점등불량을 방지하는 데 그 목적이 있다.
본 발명의 목적들은 이상에서 언급한 목적들로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 바와 같은 목적을 달성하기 위한 평판 디스플레이용 박막 트랜지스터는 절연막이 증착된 기판, 상기 절연막 상에 폭과 길이를 가진 층으로서, U자 형상의 도핑 영역과 상기 도핑 영역 사이에 채널 영역이 형성된 반도체층, 상기 반도체 층 상에 형성된 게이트 절연층, 상기 게이트 절연층 상에 상기 도핑 영역을 가로지르도록 형성된 게이트 전극 및 상기 게이트 전극의 일부로서, 상기 채널 영역에 대향하여 상기 게이트 절연층 상에 형성되는 돌출부를 포함한다.
또한 평판 디스플레이용 박막 트랜지스터의 제조방법은 기판 위에 절연막을 증착하는 단계, 상기 절연막 상에 폭과 길이를 가진 층으로서, U자 형상의 도핑 영역과 상기 도핑 영역 사이에 채널 영역이 존재하는 반도체층을 형성하는 단계, 상기 반도체층 상에 게이트 절연층을 형성하는 단계, 상기 게이트 절연층 상에 상기 도핑 영역을 가로지르도록 게이트 전극을 형성하는 단계 및 상기 게이트 전극의 일부로서, 상기 채널 영역에 대향하여 상기 게이트 절연층 상에 돌출부를 형성하는 단계를 포함한다.
이하에서는 먼저 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.
도 3a는 본 발명의 일 실시예에 따른 평판 디스플레이용 박막 트랜지스터의 평면도이고, 도 3b는 도 3a의 H-H' 라인에 따른 단면도이다.
본 발명의 일 실시예에 따르는 평판 디스플레이용 박막 트랜지스터는 반도체층(100), 도핑 영역(200), 게이트 전극(300) 및 돌출부(400)를 포함한다.
반도체층(100)은 기판 위에 약 수백 nm의 통상 SiO2 또는 SiNx를 절연막으로 증착시킨 절연막 상에 형성된다. 절연막은 추후 박막 트랜지스터의 제조 공정시에 글래스 기판 내에 포함되어 있는 불순물이 반도체층(100)을 오염시키는 것을 방지 한다.
반도체층(100)에는 비정질 실리콘 또는 다결정 폴리 실리콘이 사용된다. 비정질 실리콘이란 배위수(coordination number), 결합각 및 결합 길이 등이 결정질 실리콘과 비슷하지만 끊어진 결합(dangling-bond) 등의 존재로 소규모 원자규모(short range)로는 규칙성이 존재하나 대규모 원자규모(long range)에서는 규칙성이 존재하지 않는 실리콘을 말한다.
이러한 비정질 실리콘의 규칙성 없는 무질서한 구조에 기인하여, 비정질 실리콘에는 결정질 실리콘에서는 존재할 수 없는 에너지 밴드 갭(band gap)의 금지 영역(forbidden gap)에 수많은 결함상태(defect state)가 형성된다. 비정질 실리콘의 전기광학적인 특성은 금지영역에 존재하는 결함상태의 에너지 분포에 민감하게 의존하며, 결함밀도를 조절함으로써 스위치 소자로 사용이 가능한 수준의 반도체 특성을 갖게 할 수 있다.
비정질 실리콘은 소자제작이 용이하고 소자 특성은 낮지만 균일한 특성을 보이므로, 현재 대형 평판 디스플레이에서 비정질 실리콘을 이용하여 반도체층(100)을 형성한다.
다결정 실리콘은 비정질 실리콘에 비교하여 볼 때, 비정질 실리콘이 가질 수 없는 높은 이동도와 소자 특성을 보이므로, 구동회로를 내장할 수 있고, 고해상도의 영상을 제공할 수 있다는 장점이 있다.
다결정 실리콘으로 반도체층(100)을 형성하기 위하여, 우선 절연막이 증착된 기판에 비정질 실리콘을 증착시킨다. 그 후 엑시머 레이저 등을 조사하여, 비정질 실리콘을 다결정 실리콘으로 결정화시키는 과정을 거친다.
도핑 영역(200)은 통상 일정한 폭과 길이를 가진 층으로 형성된 반도체층(100)에 불순물을 도핑하여 형성한다. 반도체층(100)이 P형인 경우 N형 불순물로 도핑 영역(200)이 도핑되고, 반도체층(100)이 N형인 경우 P형 불순물로 도핑 영역(200)이 도핑되는데, N형 불순물이 도핑된 경우를 NMOS라 하며 P형 불순물로 도핑된 경우를 PMOS라고 한다.
도핑 영역(200)의 각각의 말단부(210)에 콘택트 홀이 형성되는데, 각각의 콘택트 홀에는 소스 및 드레인 전극이 형성된다. 소스 및 드레인 전극 사이에 대응하는 액티브층은 박막 트랜지스터의 채널 영역이 된다.
게이트 전극(300)은 게이트 절연층(500)위에 형성되며, 전압을 공급하는 것을 목적으로 한다. 이러한 게이트 전극(300)을 형성하는 재료로는 Mo 또는 MoW 등의 금속이 많이 사용된다.
게이트 전극(300)의 전압을 변경시킴으로써, 온/오프 스위칭을 하는데 PMOS의 경우 게이트 전압이 양(+)이면 오프 상태가 되고, 음(-)이면 온 상태가 된다. 역으로 NMOS의 경우 게이트 전압이 양(+)이면 온 상태가 되고, 음(-)이면 오프 상태가 된다.
돌출부(400)는 게이트 전극(300)의 일부이며, 도 3a에서 보여지는 바와 같이 도핑 영역(200) 사이에서 도핑 영역(200)과 중첩되지 않도록 형성된다. 이러한 돌출부(400)는 게이트 전극(300)의 일부이므로, 게이트 전극(300)과 동일한 소재의 금속으로 형성되며, 또한 게이트 전극(300)의 전압과 동일한 전압을 공급한다. 이 러한 돌출부(400)에 관하여는 후술하기로 한다.
게이트 절연층(500)은 게이트 전극(300)을 반도체층(100)과 절연시키는 층으로서 통상 SiNx 또는 SiO2 등의 재료가 사용된다. 게이트 절연층(500)은 반도체층(100) 위에 형성되며, 게이트 전극(300)을 형성하는 금속이 반도체층(100)으로 확산되는 것을 방지한다.
도 3c는 본 발명의 일 실시예에 따른 평판 디스플레이용 박막 트랜지스터에서 단락이 발생한 경우를 나타내는 평면도이다.
현재 디스플레이 제품들은 고해상도의 화상을 제공하기 위하여 집적도가 고도화되고 있다. 이에 따라 단위면적당 보다 많은 화소를 형성하기 위하여 박막 트랜지스터의 크기를 계속적으로 줄이려는 시도가 계속 되고 있다. 그 결과 박막 트랜지스터를 제작함에 있어서, 반도체층(100)의 크기를 되도록이면 작게 형성하게 되는데, 콘택트 홀이 형성될 도핑 영역(200) 각각의 말단부(210)는 콘택트 홀이 형성되어 소스 및 드레인 전극과 연결되어야 하므로 다른 도핑 영역(200)에 비해 폭이 넓게 형성하여야 한다.
통상적으로 비정질 실리콘의 증착 과정 또는 증착된 비정질 실리콘을 레이저로 결정화하는 과정을 통하여 반도체층(100)을 형성하고, 불순물을 도핑하는데, 각각의 도핑 영역(200)의 말단부(210)의 폭이 다른 도핑 영역(200)보다 넓으므로, 도핑 영역(200) 형성 과정에서 양 말단부(210)를 연결하는 연결 영역(600)이 도핑될 가능성이 높다.
이와 같이 연결 영역이(600)이 도핑되게 되면, 각각의 말단부(210)에 형성되는 콘택트 홀이 단락되게 되어, 박막 트랜지스터가 온/오프 스위칭 기능을 수행할 수 없게 된다.
본 발명의 일 실시예에 따른 평판 디스플레이용 박막 트랜지스터에서는 돌출부(400)가 형성되어 있는데, 이러한 돌출부(400)는 앞서 설명한 바와 같이 게이트 전극(300)의 일부에 해당하며, 도핑 영역(200) 사이에 형성되어 있다.
도핑 영역(200)이 P형 불순물로 도핑되어 있는 PMOS를 가정하면, 도 3c와 같이 도핑 영역(200)의 각각의 말단부(210)에 존재하는 콘택트 홀이 단락된 경우에도 오프 상태일 때는 게이트 전압이 양(+)의 전압을 갖는다. 그에 따라 돌출부(400)의 전압도 양(+)의 전압을 가지므로 두 콘택트 홀이 단락되었다고 하더라도, 정상적인 PMOS처럼 채널에 전류가 흐르지 않게 되므로 온/오프 스위칭이 가능하게 된다. 따라서 단락된 박막 트랜지스터가 존재하더라도 제대로 작동하게 되어, 명점, 암점 및 군집불량 등 점등불량의 발생을 방지할 수 있다.
이하에서는 도 3a 및 도 3b를 참조하여, 본 발명의 일실시예에 따른 박막트랜지스터의 제조 방법을 서술하기로 한다.
먼저, 기판 위에 절연막을 증착한다. 그 후, 절연막이 증착된 기판 상에 비정질 실리콘을 플라즈마 화학기상 증착법 또는 저온 화학기상 증착법 등을 통하여 증착하여 반도체층(100)으로 패턴화한다. 여기서 절연막은 도 3a의 설명에서 서술한 바와 같다.
반도체층(100)을 다결정 실리콘으로 형성하는 경우에는 절연막이 증착된 기 판 상에 플라즈마 화학기상 증착법 또는 저온 화학기상 증착법 등을 통하여 증착된 비정질 실리콘을 레이저 또는 열로 어닐링(Anealing)을 하여 결정화한 후 반도체층(100)을 패턴화한다. 이 때, 반도체층(100)을 패턴화하는 데 있어서, 도핑 영역(200)을 U자 형상으로 패턴화한다.
그 후에 반도체층(100) 상에 게이트 절연층(500)을 증착하고, 연속하여 게이트 전극(300)으로 사용될 Mo 및 MoW 등의 금속 박막을 증착한 후 게이트 전극(300)과 게이트 전극(300)의 일부이며 도핑 영역(200) 사이에 도핑 영역(200)과 중첩되지 않는 돌출부(400)를 게이트 전극(300)과 함께 패턴화한다.
다음으로, 반도체층(100)의 도핑 영역(200)에 불순물을 도핑한다. 반도체층(100)이 P형인 경우 N형 불순물로 도핑 영역(200)이 도핑되고, 반도체층(100)이 N형인 경우 P형 불순물로 도핑 영역(200)이 도핑되는데, N형 불순물이 도핑된 경우를 NMOS라 하며 P형 불순물로 도핑된 경우를 PMOS라고 한다.
그 후, 박막 트랜지스터 중간 구조체 전 영역에 층간 절연층을 증착하고, 소스 및 드레인 영역의 일구간이 노출되도록 콘택트 홀을 형성하며, 금속 배선을 증착하여 소스 및 드레인 전극을 형성하여 박막 트랜지스터를 완성한다.
이와 같이 본 발명에 의하면, 평판 디스플레이용 박막 트랜지스터에서 도핑 영역을 U자형으로 형성하는 경우에 U자형 도핑 영역 각각의 말단부에 형성되는 콘택트 홀(Contact Hole)이 단락될 수 있는데, 게이트 전극의 일부인 돌출부를 형성함으로써 이러한 단락이 발생한 경우에도 온/오프 스위칭이 가능하게 된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구의 범위에 의하여 정하여져야만 한다.

Claims (10)

  1. 절연막이 증착된 기판;
    상기 절연막 상에 폭과 길이를 가진 층으로서, U자 형상의 도핑 영역과 상기 도핑 영역 사이에 채널 영역이 형성된 반도체층;
    상기 반도체층 상에 형성된 게이트 절연층;
    상기 게이트 절연층 상에 상기 도핑 영역을 가로지르도록 형성된 게이트 전극; 및
    상기 게이트 전극의 일부로서, 상기 채널 영역에 대향하여 상기 게이트 절연층 상에 형성되는 돌출부를 포함하는 평면 디스플레이용 박막 트랜지스터
  2. 제 1 항에 있어서,
    상기 절연막은 SiO2 또는 SiNx인 평면 디스플레이용 박막 트랜지스터
  3. 제 1 항에 있어서,
    상기 반도체층은 비정질 실리콘 또는 다결정 실리콘으로 형성된 평면 디스플레이용 박막 트랜지스터
  4. 제 1 항에 있어서,
    상기 절연층은 SiO2 또는 SiNx인 평면 디스플레이용 박막 트랜지스터
  5. 제 1 항에 있어서,
    상기 게이트 전극은 Mo 또는 MoW인 평면 디스플레이용 박막 트랜지스터
  6. 기판 위에 절연막을 증착하는 단계;
    상기 절연막 상에 폭과 길이를 가진 층으로서, U자 형상의 도핑 영역과 상기 도핑 영역 사이에 채널 영역이 존재하는 반도체층을 형성하는 단계;
    상기 반도체층 상에 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층 상에 상기 도핑 영역을 가로지르도록 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극의 일부로서, 상기 채널 영역에 대향하여 상기 게이트 절연층 상에 돌출부를 형성하는 단계를 포함하는 평면 디스플레이용 박막 트랜지스터의 제조방법
  7. 제 6 항에 있어서,
    상기 절연막은 SiO2 또는 SiNx인 평면 디스플레이용 박막 트랜지스터
  8. 제 6 항에 있어서,
    상기 반도체층은 비정질 실리콘 또는 다결정 실리콘으로 형성된 평면 디스플레이용 박막 트랜지스터
  9. 제 6 항에 있어서,
    상기 절연층은 SiO2 또는 SiNx인 평면 디스플레이용 박막 트랜지스터
  10. 제 6 항에 있어서,
    상기 게이트 전극은 Mo 또는 MoW인 평면 디스플레이용 박막 트랜지스터
KR1020070033840A 2007-04-05 2007-04-05 평판 디스플레이용 박막 트랜지스터 및 그 제조방법 Expired - Fee Related KR100873702B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020070033840A KR100873702B1 (ko) 2007-04-05 2007-04-05 평판 디스플레이용 박막 트랜지스터 및 그 제조방법
US11/949,953 US7622739B2 (en) 2007-04-05 2007-12-04 Thin film transistor for flat panel display and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070033840A KR100873702B1 (ko) 2007-04-05 2007-04-05 평판 디스플레이용 박막 트랜지스터 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20080090697A true KR20080090697A (ko) 2008-10-09
KR100873702B1 KR100873702B1 (ko) 2008-12-12

Family

ID=39826169

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070033840A Expired - Fee Related KR100873702B1 (ko) 2007-04-05 2007-04-05 평판 디스플레이용 박막 트랜지스터 및 그 제조방법

Country Status (2)

Country Link
US (1) US7622739B2 (ko)
KR (1) KR100873702B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102013893B1 (ko) 2012-08-20 2019-08-26 삼성디스플레이 주식회사 평판표시장치 및 그의 제조방법
CN109873037A (zh) * 2019-03-20 2019-06-11 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、显示装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07263536A (ja) 1994-03-18 1995-10-13 Fujitsu Ltd 半導体装置
CN1161646C (zh) * 1994-06-02 2004-08-11 株式会社半导体能源研究所 有源矩阵显示器和电光元件
JP3520401B2 (ja) 1996-09-17 2004-04-19 セイコーエプソン株式会社 液晶パネル用基板およびそれを用いた液晶パネル並びに投射型表示装置
KR100274546B1 (ko) * 1998-08-21 2000-12-15 윤종용 박막 트랜지스터 및 그 제조 방법
JP2001196594A (ja) * 1999-08-31 2001-07-19 Fujitsu Ltd 薄膜トランジスタ、液晶表示用基板及びその製造方法
KR20030002051A (ko) 2001-06-30 2003-01-08 주식회사 하이닉스반도체 콘택홀 형성 방법
JP2004165241A (ja) * 2002-11-11 2004-06-10 Sanyo Electric Co Ltd 半導体装置及びその製造方法
TWI230462B (en) * 2003-09-15 2005-04-01 Toppoly Optoelectronics Corp Thin film transistor structure with self-aligned intra-gate
JP2005157220A (ja) 2003-11-28 2005-06-16 Seiko Epson Corp 電気光学装置および電子機器
KR20050070909A (ko) 2003-12-31 2005-07-07 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이 기판

Also Published As

Publication number Publication date
US7622739B2 (en) 2009-11-24
US20080246034A1 (en) 2008-10-09
KR100873702B1 (ko) 2008-12-12

Similar Documents

Publication Publication Date Title
JP4577114B2 (ja) 薄膜トランジスタの製造方法および表示装置の製造方法
US9070718B2 (en) Thin film transistor having semiconductor with different crystallinities and manufacturing method thereof
US6452213B1 (en) Semiconductor device having first, second and third non-crystalline films sequentially formed on insulating base with second film having thermal conductivity not lower than that of first film and not higher than that of third film, and method of manufacturing the same
US20070228469A1 (en) Thin-film transistor formed on insulating substrate
KR20010078219A (ko) 박막 반도체 장치 및 표시 장치와 그 제조 방법
EP2096673B1 (en) Method of manufacturing display device
KR100946560B1 (ko) 박막트랜지스터의 제조방법
CN100474085C (zh) 薄膜晶体管阵列面板
KR100873702B1 (ko) 평판 디스플레이용 박막 트랜지스터 및 그 제조방법
JP2005317851A (ja) 薄膜トランジスタおよびその製造方法
TWI545774B (zh) 薄膜電晶體及含有該薄膜電晶體之平板顯示裝置
JP4361769B2 (ja) Ｌｄｄ／オフセット構造を具備している薄膜トランジスター
KR20100030995A (ko) 박막 트랜지스터 및 그 제조 방법
JP4430130B2 (ja) 半導体装置
US8729553B2 (en) Thin film transistor including catalyst layer, method of fabricating the same, and organic light emitting diode display device having the TFT
US6004836A (en) Method for fabricating a film transistor
KR101483629B1 (ko) 박막 트랜지스터 및 그 제조방법
US7776669B2 (en) Thin film transistor and method of fabricating the same
KR100488063B1 (ko) 박막 트랜지스터 및 그 제조방법
KR20070095043A (ko) 표시 장치의 제조 방법
US11562903B2 (en) Method of fabricating thin, crystalline silicon film and thin film transistors
KR100857700B1 (ko) 평판 디스플레이용 박막 트랜지스터 및 그 제조방법
US11791159B2 (en) Method of fabricating thin, crystalline silicon film and thin film transistors
JP3845569B2 (ja) 薄膜半導体装置及びその製造方法並びに当該装置を備える電子デバイス
KR20060021188A (ko) 다결정 박막 트랜지스터 및 이의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

AMND Amendment
P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

E601 Decision to refuse application
PE0601 Decision on rejection of patent

St.27 status event code: N-2-6-B10-B15-exm-PE0601

AMND Amendment
J201 Request for trial against refusal decision
P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

PJ0201 Trial against decision of rejection

St.27 status event code: A-3-3-V10-V11-apl-PJ0201

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

PB0901 Examination by re-examination before a trial

St.27 status event code: A-6-3-E10-E12-rex-PB0901

B701 Decision to grant
PB0701 Decision of registration after re-examination before a trial

St.27 status event code: A-3-4-F10-F13-rex-PB0701

N231 Notification of change of applicant
PN2301 Change of applicant

St.27 status event code: A-3-3-R10-R13-asn-PN2301

St.27 status event code: A-3-3-R10-R11-asn-PN2301

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U11-oth-PR1002

Fee payment year number: 1

PG1601 Publication of registration

St.27 status event code: A-4-4-Q10-Q13-nap-PG1601

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 4

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R11-asn-PN2301

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R14-asn-PN2301

FPAY Annual fee payment

Payment date: 20121130

Year of fee payment: 5

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 5

FPAY Annual fee payment

Payment date: 20131129

Year of fee payment: 6

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 6

FPAY Annual fee payment

Payment date: 20141128

Year of fee payment: 7

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 7

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 8

L13-X000 Limitation or reissue of ip right requested

St.27 status event code: A-2-3-L10-L13-lim-X000

U15-X000 Partial renewal or maintenance fee paid modifying the ip right scope

St.27 status event code: A-4-4-U10-U15-oth-X000

PC1903 Unpaid annual fee

St.27 status event code: A-4-4-U10-U13-oth-PC1903

Not in force date: 20161206

Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

PC1903 Unpaid annual fee

St.27 status event code: N-4-6-H10-H13-oth-PC1903

Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

Not in force date: 20161206

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000