KR20080090664A - 포스트 패키지 리페어 제어회로를 구비하는 반도체메모리장치 및 포스트 패키지 리페어 방법 - Google Patents
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Abstract
포스트 패키지 리페어 제어회로를 구비하는 반도체 메모리장치 및 포스트 패키지 리페어 방법이 개시된다. 상기 반도체 메모리장치 및 포스트 패키지 리페어 방법에서는, 포스트 패키지 리페어 모드시, 제1메모리 뱅크에 대한 페일(fail) 비트 정보를 저장하는 패일 비트 맵 메모리로서 제2메모리 뱅크가 사용되고 상기 제2메모리 뱅크에 대한 페일 비트 정보를 저장하는 패일 비트 맵 메모리로서 상기 제1메모리 뱅크가 사용되는 것을 특징으로 한다. 따라서 포스트 패키지 리페어시 페일 비트 맵 메모리가 장착된 고가의 테스트 장비를 필요로 하지 않으며 또한 일반적인 양산 테스트 장비로 양산 패키지 테스트를 진행하면서 포스트 패키지 리페어가 연속적으로 함께 진행될 수 있다. 따라서 생산 비용을 감소시킬 수 있는 장점이 있다.
Description
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 제1실시예에 따른 반도체 메모리장치를 나타내는 블록도이다.
도 2 및 도 3은 도 1에 도시된 본 발명의 제1실시예에 따른 반도체 메모리장치에서 포스트 패키지 리페어 모드시의 동작을 나타내는 타이밍도들이다.
도 4는 본 발명의 제2실시예에 따른 반도체 메모리장치를 나타내는 블록도이다.
도 5 및 도 6은 도 4에 도시된 본 발명의 제2실시예에 따른 반도체 메모리장치에서 포스트 패키지 리페어 모드시의 동작을 나타내는 타이밍도들이다.
본 발명은 반도체 메모리장치에 관한 것으로, 특히 포스트 패키지 리페어 제 어회로를 구비하는 반도체 메모리장치 및 포스트 패키지 리페어 방법에 관한 것이다.
반도체 메모리장치에 대한 종래의 포스트 패키지 리페어 방법에서는, 먼저 양산 패키지 테스트를 진행한 후 페일된 패키지 메모리 제품들을 취합한다. 다음에 저장장치, 즉 페일 비트 맵 메모리(Fail Bit Map Memory)가 장착된 고가의 테스트 장비를 사용하여 페일된 패키지 메모리 제품들을 다시 테스트(Retest)하여 페일된 패키지 메모리 제품들 내의 메모리셀들에 대한 페일(fail) 비트 정보를 상기 저장장치, 즉 페일 비트 맵 메모리(Fail Bit Map Memory)에 저장한다. 다음에 페일 비트 맵 메모리에 저장되어 있는 페일 비트 정보를 독출하여 페일 비트 정보에 대응하는 페일 메모리셀들을 리페어한다. 페일 메모리셀들을 리페어하는 기술의 일예가 미국특허 번호 6,788,596 B2에 개시되어 있다.
이와 같은 종래의 포스트 패키지 리페어 방법은 저장장치, 즉 페일 비트 맵 메모리(Fail Bit Map Memory)가 장착된 고가의 테스트 장비를 필요로 하며 또한 양산 패키지 테스트를 진행한 후 페일 비트 맵 메모리가 장착된 고가의 테스트 장비로 다시 테스트한 후 리페어를 진행하게 되므로 시간이 많이 소요된다. 따라서 상기와 같은 종래의 포스트 패키지 리페어 방법은 포스트 패키지 리페어를 진행하여 얻는 이익보다 페일 비트 맵 메모리가 장착된 고가의 테스트 장비에 대한 투자를 필요로 하고 생산 비용을 증가시키는 단점이 있다.
따라서 본 발명이 이루고자하는 기술적 과제는, 포스트 패키지 리페어시 페 일 비트 맵 메모리가 장착된 고가의 테스트 장비를 필요로 하지 않고 생산 비용을 감소시킬 수 있는 반도체 메모리장치를 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는 포스트 패키지 리페어시 페일 비트 맵 메모리가 장착된 고가의 테스트 장비를 필요로 하지 않고 생산 비용을 감소시킬 수 있는 포스트 패키지 리페어 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일실시예에 따른 반도체 메모리장치는, 제1메모리 뱅크, 제2메모리 뱅크, 및 포스트 패키지 리페어 제어회로를 구비하는 것을 특징으로 한다.
상기 포스트 패키지 리페어 제어회로는, 포스트 패키지 리페어(post package repair) 모드시, 상기 제1메모리 뱅크에서 독출되는 데이터와 외부에서 인가되는 데이터를 비교하여 그 비교결과 데이터가 상기 제2메모리 뱅크에 저장되도록 상기 비교결과 데이터를 상기 제2메모리 뱅크로 제공하고, 상기 제2메모리 뱅크에서 독출되는 상기 비교결과 데이터중 페일 비트(fail bit)를 나타내는 비정상 데이터가 있는 지를 판단하여 그 판단결과에 따라 상기 제1메모리 뱅크 내의 페일 메모리셀들이 리페어되도록 제어한다.
상기 본 발명의 일실시예에 따른 반도체 메모리장치에서는, 포스트 패키지 리페어 모드시, 상기 제1메모리 뱅크에 대한 페일(fail) 비트 정보를 저장하는 패일 비트 맵 메모리로서 상기 제2메모리 뱅크가 사용되고 상기 제2메모리 뱅크에 대한 페일 비트 정보를 저장하는 패일 비트 맵 메모리로서 상기 제1메모리 뱅크가 사 용된다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 메모리장치는 DDP(Dual Die Package) 메모리장치이며, 제1메모리 칩, 제2메모리 칩, 및 포스트 패키지 리페어 제어회로를 구비하는 것을 특징으로 한다.
상기 포스트 패키지 리페어 제어회로는, 포스트 패키지 리페어 모드시, 상기 제1메모리 칩에서 독출되는 데이터와 외부에서 인가되는 데이터를 비교하여 그 비교결과 데이터가 상기 제2메모리 칩에 저장되도록 상기 비교결과 데이터를 상기 제2메모리 칩으로 제공하고, 상기 제2메모리 칩에서 독출되는 상기 비교결과 데이터중 페일 비트(fail bit)를 나타내는 비정상 데이터가 있는 지를 판단하여 그 판단결과에 따라 상기 제1메모리 칩 내의 페일 메모리셀들이 리페어되도록 제어한다.
상기 본 발명의 다른 실시예에 따른 반도체 메모리장치에서는, 포스트 패키지 리페어 모드시, 상기 제1메모리 칩에 대한 페일(fail) 비트 정보를 저장하는 패일 비트 맵 메모리로서 상기 제2메모리 칩이 사용되고 상기 제2메모리 칩에 대한 페일 비트 정보를 저장하는 패일 비트 맵 메모리로서 상기 제1메모리 칩이 사용된다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일실시예에 따른 포스트 패키지 리페어 방법은, 제1메모리 뱅크 및 제2메모리 뱅크를 구비하는 반도체 메모리장치에 대한 포스트 패키지 리페어 방법에 있어서, 상기 제1메모리 뱅크에 제1데이터를 기입한 후 독출하는 단계; 상기 제1데이터와 동일한 제1비교 데이터를 인가하는 단계; 상기 제1메모리 뱅크에서 독출되는 데이터와 상기 제1비교 데이터를 비 교하는 단계; 상기 제1메모리 뱅크에 대한 페일(fail) 비트 정보를 포함하는 제1비교결과 데이터를 상기 제2메모리 뱅크에 저장시키는 단계; 상기 제2메모리 뱅크에 저장된 상기 제1비교결과 데이터를 독출하는 단계; 상기 제2메모리 뱅크에서 독출되는 상기 제1비교결과 데이터중 페일 비트(fail bit) 정보를 나타내는 비정상 데이터가 있는 지를 판단하는 단계; 및 판단결과 페일 비트(fail bit) 정보를 나타내는 비정상 데이터가 있는 경우, 상기 비정상 데이터에 대응하는 상기 제1메모리 뱅크 내의 페일 메모리셀들을 리페어하는 단계를 구비하는 것을 특징으로 한다.
상기 포스트 패키지 리페어는 상기 반도체 메모리장치에 대한 양산 패키지 테스트를 진행하면서 연속적으로 함께 진행된다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 포스트 패키지 리페어 방법은, 제1메모리 칩 및 제2메모리 칩을 구비하는 DDP(Dual Die Package) 메모리장치에 대한 포스트 패키지 리페어 방법에 있어서, 상기 제1메모리 칩에 제1데이터를 기입한 후 독출하는 단계; 상기 제1메모리 칩에서 독출되는 데이터와 상기 제1데이터와 동일한 제1비교 데이터를 비교하는 단계; 상기 제1메모리 칩에 대한 페일(fail) 비트 정보를 포함하는 제1비교결과 데이터를 상기 제2메모리 칩에 저장시키는 단계; 상기 제2메모리 칩에 저장된 상기 제1비교결과 데이터를 독출하는 단계; 상기 제2메모리 칩에서 독출되는 상기 제1비교결과 데이터중 페일 비트(fail bit) 정보를 나타내는 비정상 데이터가 있는 지를 판단하는 단계; 및 판단결과 페일 비트(fail bit) 정보를 나타내는 비정상 데이터가 있는 경우, 상기 비정상 데이터에 대응하는 상기 제1메모리 칩 내의 페일 메모리셀들을 리페어하는 단계 를 구비하는 것을 특징으로 한다.
상기 포스트 패키지 리페어는 상기 DDP 메모리장치에 대한 양산 패키지 테스트를 진행하면서 연속적으로 함께 진행된다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 제1실시예에 따른 반도체 메모리장치를 나타내는 블록도이다.
도 1을 참조하면, 본 발명의 제1실시예에 따른 반도체 메모리장치는, 제1메모리 뱅크(11), 제2메모리 뱅크(13), 제1포스트 패키지 리페어 제어회로(15), 및 제2포스트 패키지 리페어 제어회로(17)를 구비한다.
제1메모리 뱅크(11) 및 제2메모리 뱅크(13)는 DRAM으로서 각각 정상(normal) 메모리셀들과 리페어를 위한 리던던시(redundancy) 메모리셀들을 포함한다. 본 발명의 제1실시예에 따른 메모리장치에서는 포스트 패키지 리페어(post package repair) 모드시, 제1메모리 뱅크(11)에 대한 페일(fail) 비트 정보를 저장하는 패일 비트 맵 메모리로서 제2메모리 뱅크(13)가 사용되고 제2메모리 뱅크(13)에 대한 페일 비트 정보를 저장하는 패일 비트 맵 메모리로서 제1메모리 뱅크(11)가 사용되 도록 구성된다. 한편 도 1에는 일예로서 두개의 메모리 뱅크가 도시되었으나 두개 이상의 메모리 뱅크가 포함될 수 있음은 자명하다.
제1포스트 패키지 리페어 제어회로(15)는, 제1메모리 뱅크(11)에 대한 패일 비트 맵 메모리로서 제2메모리 뱅크(13)를 사용하여 제1메모리 뱅크(11)를 리페어하기 위한 것이다. 제1포스트 패키지 리페어 제어회로(15)는 제1리페어 제어회로(151), 제1비교회로(153), 및 제1어드레스 및 명령 발생기(155)를 포함하여 구성된다.
제1비교회로(153)는 포스트 패키지 리페어(post package repair) 모드시 제1제어신호(MRS1)에 응답하여, 제1메모리 뱅크(11)에서 독출되는 독출 데이터(RDATA1)와 외부에서 인가되는 외부 데이터(ODATA1)를 비교하여 비교결과인 비교결과 데이터(CDATA1)를 제2메모리 뱅크(13)로 제공한다. 독출 데이터(RDATA1)는 외부에서 인가되는 어드레스(ADD1) 및 독출명령(READ1)에 응답하여 제1메모리 뱅크(11)에서 독출된다. 독출 데이터(RDATA1)는 제1메모리 뱅크(11)를 테스트하기 위해 소정의 데이터가 제1메모리 뱅크(11)에 미리 기입된 후 다시 독출되는 데이터이고, 외부 데이터(ODATA1)는 상기 소정의 데이터와 동일한 데이터이다.
제1어드레스 및 명령 발생기(155)는 포스트 패키지 리페어 모드시, 외부에서 인가되는 제1메모리 뱅크(11)에 대한 어드레스(ADD1) 및 독출명령(READ1)을 수신하여 제2메모리 뱅크(13)에 대한 어드레스(ADD2) 및 기입명령(WRITE1)을 내부에서 자동으로 생성한다. 따라서 비교결과 데이터(CDATA1)는 내부에서 자동 생성된 어드레스(ADD2) 및 기입명령(WRITE1)에 응답하여 제2메모리 뱅크(13)에 저장된다.
제1리페어 제어회로(151)는 포스트 패키지 리페어 모드시 제2제어신호(MRS2)에 응답하여, 제2메모리 뱅크(13)에서 독출되는 데이터(CDATA2), 즉 제2메모리 뱅크(13)에 저장되어 있는 비교결과 데이터(CDATA1)중 페일 비트(fail bit)를 나타내는 비정상 데이터가 있는 지를 판단하여 그 판단결과에 따라 제1메모리 뱅크(11) 내의 페일 메모리셀들이 리페어되도록 제어한다.
데이터(CDATA2)는 외부에서 인가되는 제2메모리 뱅크(13)에 대한 어드레스(미도시) 및 독출명령(미도시)에 응답하여 제2메모리 뱅크(13)에서 독출된다. 이때 제1어드레스 및 명령 발생기(155)는 상기 외부에서 인가되는 제2메모리 뱅크(13)에 대한 어드레스(미도시)를 수신하여 제1메모리 뱅크(11)에 대한 어드레스(미도시)를 내부에서 자동으로 생성한다. 이 자동 생성된 제1메모리 뱅크(11)에 대한 어드레스(미도시)는 제1메모리 뱅크(11) 내의 페일 메모리셀들을 리페어하기 위해 제1메모리 뱅크(11)를 액세스할 때 사용된다.
제2포스트 패키지 리페어 제어회로(17)는, 제2메모리 뱅크(13)에 대한 패일 비트 맵 메모리로서 제1메모리 뱅크(11)를 사용하여 제2메모리 뱅크(13)를 리페어하기 위한 것이다. 제2포스트 패키지 리페어 제어회로(17)는 제2리페어 제어회로(171), 제2비교회로(173), 및 제2어드레스 및 명령 발생기(175)를 포함하여 구성된다.
제2비교회로(173)는 포스트 패키지 리페어(post package repair) 모드시 제3제어신호(MRS3)에 응답하여, 제2메모리 뱅크(13)에서 독출되는 독출 데이터(RDATA2)와 외부에서 인가되는 외부 데이터(ODATA2)를 비교하여 비교결과인 비교 결과 데이터(CDATA3)를 제1메모리 뱅크(11)로 제공한다. 독출 데이터(RDATA2)는 외부에서 인가되는 어드레스(ADD3) 및 독출명령(READ2)에 응답하여 제2메모리 뱅크(13)에서 독출된다. 독출 데이터(RDATA2)는 제2메모리 뱅크(13)를 테스트하기 위해 소정의 데이터가 제2메모리 뱅크(13)에 미리 기입된 후 다시 독출되는 데이터이고, 외부 데이터(ODATA2)는 상기 소정의 데이터와 동일한 데이터이다.
제2어드레스 및 명령 발생기(175)는 포스트 패키지 리페어 모드시, 외부에서 인가되는 제2메모리 뱅크(13)에 대한 어드레스(ADD3) 및 독출명령(READ2)을 수신하여 제1메모리 뱅크(11)에 대한 어드레스(ADD4) 및 기입명령(WRITE2)을 내부에서 자동으로 생성한다. 따라서 비교결과 데이터(CDATA3)는 내부에서 자동 생성된 어드레스(ADD4) 및 기입명령(WRITE2)에 응답하여 제1메모리 뱅크(11)에 저장된다.
제2리페어 제어회로(171)는 포스트 패키지 리페어 모드시 제4제어신호(MRS4)에 응답하여, 제1메모리 뱅크(11)에서 독출되는 데이터(CDATA4), 즉 제1메모리 뱅크(11)에 저장되어 있는 비교결과 데이터(CDATA3)중 페일 비트(fail bit)를 나타내는 비정상 데이터가 있는 지를 판단하여 그 판단결과에 따라 제2메모리 뱅크(13) 내의 페일 메모리셀들이 리페어되도록 제어한다.
데이터(CDATA4)는 외부에서 인가되는 제1메모리 뱅크(11)에 대한 어드레스(미도시) 및 독출명령(미도시)에 응답하여 제1메모리 뱅크(11)에서 독출된다. 이때 제2어드레스 및 명령 발생기(175)는 상기 외부에서 인가되는 제1메모리 뱅크(11)에 대한 어드레스(미도시)를 수신하여 제2메모리 뱅크(13)에 대한 어드레스(미도시)를 내부에서 자동으로 생성한다. 이 자동 생성된 제2메모리 뱅크(13)에 대한 어드레스(미도시)는 제2메모리 뱅크(13) 내의 페일 메모리셀들을 리페어하기 위해 제2메모리 뱅크(13)를 액세스할 때 사용된다.
상기 제1 내지 제4제어신호(MRS1-MRS4)는 반도체 메모리장치 내의 모드 레지스터 셋트(Mode Register Set, MRS)의 출력신호로서 반도체 메모리장치의 외부에서 조절될 수 있다.
도 2 및 도 3은 도 1에 도시된 본 발명의 제1실시예에 따른 반도체 메모리장치에서 포스트 패키지 리페어 모드시의 동작을 나타내는 타이밍도들이다. 도 2는 포스트 패키지 리페어 모드시 제1메모리 뱅크(11)에서 독출되는 독출 데이터(RDATA1)와 외부에서 인가되는 외부 데이터(ODATA1)를 비교하여 비교결과 데이터(CDATA1)를 제2메모리 뱅크(13)에 기입하는 동작을 나타내는 타이밍도이다. 도 3은 포스트 패키지 리페어 모드시 제2메모리 뱅크(13)에서 독출되는 데이터(CDATA2)중 페일 비트(fail bit)를 나타내는 비정상 데이터가 있는 지를 판단하여 그 판단결과에 따라 제1메모리 뱅크(11) 내의 페일 메모리셀들을 리페어하는 동작을 나타내는 타이밍도이다.
이하 도 2 및 도 3에 도시된 타이밍도들을 참조하여 도 1에 도시된 본 발명의 제1실시예에 따른 반도체 메모리장치에 대한 포스트 패키지 리페어 방법, 즉 본 발명의 제1실시예에 따른 포스트 패키지 리페어 방법이 설명된다.
먼저 제1메모리 뱅크(11)를 테스트하기 위해 소정의 데이터를 제1메모리 뱅크(11)에 미리 기입한다. 다음에 도 2를 참조하면, 제1메모리 뱅크(11)를 활성화(ACT1)시킨 다음에 소정의 클럭(CLK) 싸이클 후에 외부에서 제1메모리 뱅크(11) 에 대한 어드레스(ADD1) 및 독출명령(READ1)을 인가하여 제1메모리 뱅크(11)에서 데이터(RDATA1)을 독출한다.
다음에 상기 소정의 데이터와 동일한 비교 데이터(ODATA1)를 외부에서 인가하여 제1비교회로(153)에 의해 상기 비교 데이터(ODATA1)와 제1메모리 뱅크(11)에서 독출된 데이터(RDATA1)를 비교하여 비교결과 데이터(CDATA1)를 발생한다. 비교결과 데이터(CDATA1)는 제1메모리 뱅크(11)에 대한 페일(fail) 비트 정보를 포함한다.
예컨대, 외부에서 인가되는 비교 데이터(ODATA1)와 제1메모리 뱅크(11) 내의 소정의 메모리셀에서 독출된 데이터(RDATA1)가 동일한 경우에는 비교결과 데이터(CDATA1)가 논리 "1"이 되어 상기 메모리셀이 페일되지 않았다는 것을 나타낸다. 반대로, 외부에서 인가되는 비교 데이터(ODATA1)와 제1메모리 뱅크(11) 내의 소정의 메모리셀에서 독출된 데이터(RDATA1)가 다른 경우에는 비교결과 데이터(CDATA1)가 논리 "0"이 되어 상기 메모리셀이 페일되었다는 것을 나타낸다.
다음에 제2메모리 뱅크(13)를 활성화(ACT2)시킨 다음에 제1어드레스 및 명령 발생기(155)에 의해 제2메모리 뱅크(13)에 대한 어드레스(ADD2) 및 기입명령(WRITE1)을 내부에서 자동으로 생성하고, 자동 생성된 어드레스(ADD2) 및 기입명령(WRITE1)에 응답하여 비교결과 데이터(CDATA1)를 제2메모리 뱅크(13)에 저장시킨다.
다음에 도 3을 참조하면, 다시 제2메모리 뱅크(13)를 활성화(ACT3)시킨 다음에 소정의 클럭(CLK) 싸이클 후에 외부에서 제2메모리 뱅크(13)에 대한 어드레스 (미도시) 및 독출명령(READ2)을 인가하여 제2메모리 뱅크(13)에서 데이터(CDATA2), 즉 제2메모리 뱅크(13)에 저장되어 있는 비교결과 데이터(CDATA1)를 독출한다.
다음에 데이터(CDATA2), 즉 제2메모리 뱅크(13)에 저장되어 있는 비교결과 데이터(CDATA1)중 페일 비트(fail bit) 정보를 나타내는 비정상 데이터가 있는 지를 판단한다. 판단결과 페일 비트(fail bit) 정보를 나타내는 비정상 데이터가 있는 경우, 전기적 퓨즈 컷팅(electrical fuse cutting)에 의해 상기 비정상 데이터에 대응하는 제1메모리 뱅크(11) 내의 페일 메모리셀들을 리페어한다. 전기적 퓨즈 컷팅(electrical fuse cutting)에 의한 리페어는 당업자에게 자명한 것이므로 여기에서 상세한 설명은 생략된다.
그리고, 이상에서 설명한 동일한 방법에 의해 제2포스트 패키지 리페어 제어회로(17)를 이용하여 제2메모리 뱅크(13) 내의 페일 메모리셀들을 리페어한다.
상술한 바와 같이 본 발명의 제1실시예에 따른 반도체 메모리장치 및 본 발명의 제1실시예에 따른 포스트 패키지 리페어 방법에서는, 포스트 패키지 리페어(post package repair) 모드시, 제1메모리 뱅크(11)에 대한 페일(fail) 비트 정보를 저장하는 패일 비트 맵 메모리로서 제2메모리 뱅크(13)가 사용되고 제2메모리 뱅크(13)에 대한 페일 비트 정보를 저장하는 패일 비트 맵 메모리로서 제1메모리 뱅크(11)가 사용된다. 따라서 포스트 패키지 리페어시 페일 비트 맵 메모리가 장착된 고가의 테스트 장비를 필요로 하지 않으며, 일반적인 양산 테스트 장비로 양산 패키지 테스트를 진행하면서 포스트 패키지 리페어가 연속적으로 함께 진행될 수 있다.
도 4는 본 발명의 제2실시예에 따른 반도체 메모리장치를 나타내는 블록도이다.
도 4를 참조하면, 본 발명의 제2실시예에 따른 반도체 메모리장치는 제1메모리 칩(41), 제2메모리 칩(43), 제1포스트 패키지 리페어 제어회로(45), 및 제2포스트 패키지 리페어 제어회로(47)를 구비한다.
본 발명의 제2실시예에 따른 반도체 메모리장치는 DDP(Dual Die Package) 메모리장치로서, 제1메모리 칩(41) 및 제2메모리 칩(43)이 하나의 패키지에 함께 패키징된다. 그러나 필요에 따라 제1메모리 칩(41) 및 제2메모리 칩(43)이 독립적으로 패키징될 수도 있다.
본 발명의 제2실시예에 따른 메모리장치에서는 포스트 패키지 리페어 모드시, 제1메모리 칩(41)에 대한 페일(fail) 비트 정보를 저장하는 패일 비트 맵 메모리로서 제2메모리 칩(43)이 사용되고 제2메모리 칩(43)에 대한 페일 비트 정보를 저장하는 패일 비트 맵 메모리로서 제1메모리 칩(41)이 사용된다. 한편 도 4에는 일예로서 두개의 메모리 칩이 도시되었으나 두개 이상의 메모리 칩이 포함될 수 있음은 자명하다.
제1포스트 패키지 리페어 제어회로(45)는, 제1메모리 칩(41)에 대한 패일 비트 맵 메모리로서 제2메모리 칩(43)을 사용하여 제1메모리 칩(41)을 리페어하기 위한 것이며, 도 1에 도시된 제1포스트 패키지 리페어 제어회로(15)와 동일한 기능을 수행한다. 제1포스트 패키지 리페어 제어회로(45)는 제1리페어 제어회로(451), 제1비교회로(453), 및 제1어드레스 및 명령 발생기(455)를 포함하여 구성된다. 제1 리페어 제어회로(451), 제1비교회로(453), 및 제1어드레스 및 명령 발생기(455)는 각각 도 1에 도시된 제1리페어 제어회로(151), 제1비교회로(153), 및 제1어드레스 및 명령 발생기(155)와 동일하므로 여기에서 상세한 동작 설명은 생략된다.
제2포스트 패키지 리페어 제어회로(47)는, 제2메모리 칩(43)에 대한 패일 비트 맵 메모리로서 제1메모리 칩(41)을 사용하여 제2메모리 칩(43)을 리페어하기 위한 것이며, 도 1에 도시된 제2포스트 패키지 리페어 제어회로(45)와 동일한 기능을 수행한다. 제2포스트 패키지 리페어 제어회로(47)는 제2리페어 제어회로(471), 제2비교회로(473), 및 제2어드레스 및 명령 발생기(475)를 포함하여 구성된다. 제2리페어 제어회로(471), 제2비교회로(473), 및 제2어드레스 및 명령 발생기(475)는 각각 도 1에 도시된 제2리페어 제어회로(171), 제2비교회로(173), 및 제2어드레스 및 명령 발생기(175)와 동일하므로 여기에서 상세한 동작 설명은 생략된다.
도 5 및 도 6은 도 4에 도시된 본 발명의 제2실시예에 따른 반도체 메모리장치에서 포스트 패키지 리페어 모드시의 동작을 나타내는 타이밍도들이다. 도 5는 포스트 패키지 리페어 모드시 제1메모리 칩(41)에서 독출되는 독출 데이터(RDATA1)와 외부에서 인가되는 외부 데이터(ODATA1)를 비교하여 비교결과 데이터(CDATA1)를 제2메모리 칩(43)에 기입하는 동작을 나타내는 타이밍도이다. 도 6은 포스트 패키지 리페어 모드시 제2메모리 칩(43)에서 독출되는 데이터(CDATA2)중 페일 비트(fail bit)를 나타내는 비정상 데이터가 있는 지를 판단하여 그 판단결과에 따라 제1메모리 칩(41) 내의 페일 메모리셀들을 리페어하는 동작을 나타내는 타이밍도이다.
이하 도 5 및 도 6에 도시된 타이밍도들을 참조하여 도 4에 도시된 본 발명의 제2실시예에 따른 메모리장치에 대한 포스트 패키지 리페어 방법, 즉 본 발명의 제2실시예에 따른 포스트 패키지 리페어 방법이 설명된다.
먼저 제1메모리 칩(41)를 테스트하기 위해 소정의 데이터를 제1메모리 칩(41)에 미리 기입한다. 다음에 도 5를 참조하면, 제1메모리 칩(41)를 활성화(ACT1)시킨 다음에 소정의 클럭(CLK) 싸이클 후에 외부에서 제1메모리 칩(41)에 대한 어드레스(ADD1) 및 독출명령(READ1)을 인가하여 제1메모리 칩(41)에서 데이터(RDATA1)을 독출한다.
다음에 상기 소정의 데이터와 동일한 비교 데이터(ODATA1)를 외부에서 인가하여 제1비교회로(453)에 의해 상기 비교 데이터(ODATA1)와 제1메모리 칩(41)에서 독출된 데이터(RDATA1)를 비교하여 비교결과 데이터(CDATA1)를 발생한다. 비교결과 데이터(CDATA1)는 제1메모리 칩(41)에 대한 페일(fail) 비트 정보를 포함한다.
예컨대, 외부에서 인가되는 비교 데이터(ODATA1)와 제1메모리 칩(41) 내의 소정의 메모리셀에서 독출된 데이터(RDATA1)가 동일한 경우에는 비교결과 데이터(CDATA1)가 논리 "1"이 되어 상기 메모리셀이 페일되지 않았다는 것을 나타낸다. 반대로, 외부에서 인가되는 비교 데이터(ODATA1)와 제1메모리 칩(41) 내의 소정의 메모리셀에서 독출된 데이터(RDATA1)가 다른 경우에는 비교결과 데이터(CDATA1)가 논리 "0"이 되어 상기 메모리셀이 페일되었다는 것을 나타낸다.
다음에 제2메모리 칩(43)를 활성화(ACT2)시킨 다음에 제1어드레스 및 명령 발생기(455)에 의해 제2메모리 칩(43)에 대한 어드레스(ADD2) 및 기입명령(WRITE1) 을 자동으로 생성하고, 자동 생성된 어드레스(ADD2) 및 기입명령(WRITE1)에 응답하여 비교결과 데이터(CDATA1)를 제2메모리 칩(43)에 저장시킨다.
다음에 도 6을 참조하면, 다시 제2메모리 칩(43)을 활성화(ACT3)시킨 다음에 소정의 클럭(CLK) 싸이클 후에 외부에서 제2메모리 칩(43)에 대한 어드레스(미도시) 및 독출명령(READ2)을 인가하여 제2메모리 칩(43)에서 데이터(CDATA2), 즉 제2메모리 칩(43)에 저장되어 있는 비교결과 데이터(CDATA1)를 독출한다.
다음에 데이터(CDATA2), 즉 제2메모리 칩(43)에 저장되어 있는 비교결과 데이터(CDATA1)중 페일 비트(fail bit) 정보를 나타내는 비정상 데이터가 있는 지를 판단한다. 판단결과 페일 비트(fail bit) 정보를 나타내는 비정상 데이터가 있는 경우, 전기적 퓨즈 컷팅(electrical fuse cutting)에 의해 상기 비정상 데이터에 대응하는 제1메모리 칩(41) 내의 페일 메모리셀들을 리페어한다.
그리고, 이상에서 설명한 동일한 방법에 의해 제2포스트 패키지 리페어 제어회로(47)를 이용하여 제2메모리 칩(43) 내의 페일 메모리셀들을 리페어한다.
상술한 바와 같이 본 발명의 제2실시예에 따른 반도체 메모리장치 및 본 발명의 제2실시예에 따른 포스트 패키지 리페어 방법에서는, 포스트 패키지 리페어 모드시, 제1메모리 칩(41)에 대한 페일(fail) 비트 정보를 저장하는 패일 비트 맵 메모리로서 제2메모리 칩(43)이 사용되고 제2메모리 칩(43)에 대한 페일 비트 정보를 저장하는 패일 비트 맵 메모리로서 제1메모리 칩(41)이 사용된다. 따라서 포스트 패키지 리페어시 페일 비트 맵 메모리가 장착된 고가의 테스트 장비를 필요로 하지 않으며, 일반적인 양산 테스트 장비로 양산 패키지 테스트를 진행하면서 포스 트 패키지 리페어가 연속적으로 함께 진행될 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 반도체 메모리장치 및 포스트 패키지 리페어 방법은 포스트 패키지 리페어시 페일 비트 맵 메모리가 장착된 고가의 테스트 장비를 필요로 하지 않는다. 그리고 일반적인 양산 테스트 장비로 본 발명에 따른 반도체 메모리장치에 대한 양산 패키지 테스트를 진행하면서 포스트 패키지 리페어가 연속적으로 함께 진행될 수 있다. 따라서 생산 비용을 감소시킬 수 있는 장점이 있다.
Claims (24)
- 제1메모리 뱅크;제2메모리 뱅크; 및포스트 패키지 리페어(post package repair) 모드시, 상기 제1메모리 뱅크에서 독출되는 데이터와 외부에서 인가되는 데이터를 비교하여 그 비교결과 데이터가 상기 제2메모리 뱅크에 저장되도록 상기 비교결과 데이터를 상기 제2메모리 뱅크로 제공하고, 상기 제2메모리 뱅크에서 독출되는 상기 비교결과 데이터중 페일 비트(fail bit)를 나타내는 비정상 데이터가 있는 지를 판단하여 그 판단결과에 따라 상기 제1메모리 뱅크 내의 페일 메모리셀들이 리페어되도록 제어하는 포스트 패키지 리페어 제어회로를 구비하는 것을 특징으로 하는 반도체 메모리장치.
- 제1항에 있어서, 상기 포스트 패키지 리페어 제어회로는,상기 포스트 패키지 리페어 모드의 제1제어신호에 응답하여, 상기 제1메모리 뱅크에서 독출되는 데이터와 상기 외부에서 인가되는 데이터를 비교하여 그 비교결과 데이터를 상기 제2메모리 뱅크로 제공하는 비교회로; 및상기 포스트 패키지 리페어 모드의 제2제어신호에 응답하여, 상기 제2메모리 뱅크에서 독출되는 상기 비교결과 데이터중 페일 비트(fail bit)를 나타내는 비정상 데이터가 있는 지를 판단하여 그 판단결과에 따라 상기 제1메모리 뱅크 내의 페일 메모리셀들이 리페어되도록 제어하는 리페어 제어회로를 구비하는 것을 특징으 로 하는 반도체 메모리장치.
- 제2항에 있어서, 상기 포스트 패키지 리페어 제어회로는,상기 포스트 패키지 리페어 모드시, 외부에서 인가되는 상기 제1메모리 뱅크에 대한 어드레스 및 독출명령을 수신하여 상기 제2메모리 뱅크에 대한 어드레스 및 기입명령을 자동으로 생성하는 어드레스 및 명령 발생기를 더 구비하고,상기 비교결과 데이터는 상기 제2메모리 뱅크에 대한 어드레스 및 기입명령에 응답하여 상기 제2메모리 뱅크에 저장되는 것을 특징으로 하는 반도체 메모리장치.
- 제1메모리 뱅크;제2메모리 뱅크;포스트 패키지 리페어(post package repair) 모드시, 상기 제1메모리 뱅크에서 독출되는 제1독출 데이터와 외부에서 인가되는 제1외부 데이터를 비교하여 비교결과인 제1비교결과 데이터가 상기 제2메모리 뱅크에 저장되도록 상기 제1비교결과 데이터를 상기 제2메모리 뱅크로 제공하고, 상기 제2메모리 뱅크에서 독출되는 상기 제1비교결과 데이터중 페일 비트(fail bit)를 나타내는 비정상 데이터가 있는 지를 판단하여 그 판단결과에 따라 상기 제1메모리 뱅크 내의 페일 메모리셀들이 리페어되도록 제어하는 제1포스트 패키지 리페어 제어회로 ; 및상기 포스트 패키지 리페어(post package repair) 모드시, 상기 제2메모리 뱅크에서 독출되는 제2독출 데이터와 외부에서 인가되는 제2외부 데이터를 비교하여 비교결과인 제2비교결과 데이터가 상기 제1메모리 뱅크에 저장되도록 상기 제2비교결과 데이터를 상기 제1메모리 뱅크로 제공하고, 상기 제1메모리 뱅크에서 독출되는 상기 제2비교결과 데이터중 페일 비트(fail bit)를 나타내는 비정상 데이터가 있는 지를 판단하여 그 판단결과에 따라 상기 제2메모리 뱅크 내의 페일 메모리셀들이 리페어되도록 제어하는 제2포스트 패키지 리페어 제어회로를 구비하는 것을 특징으로 하는 반도체 메모리장치.
- 제4항에 있어서, 상기 제1포스트 패키지 리페어 제어회로는,상기 포스트 패키지 리페어 모드의 제1제어신호에 응답하여, 상기 제1독출 데이터와 상기 제1외부 데이터를 비교하여 비교결과인 상기 제1비교결과 데이터를 상기 제2메모리 뱅크로 제공하는 제1비교회로; 및상기 포스트 패키지 리페어 모드의 제2제어신호에 응답하여, 상기 제2메모리 뱅크에서 독출되는 상기 제1비교결과 데이터중 페일 비트(fail bit)를 나타내는 비정상 데이터가 있는 지를 판단하여 그 판단결과에 따라 상기 제1메모리 뱅크 내의 페일 메모리셀들이 리페어되도록 제어하는 제1리페어 제어회로를 구비하는 것을 특징으로 하는 반도체 메모리장치.
- 제5항에 있어서, 상기 제1포스트 패키지 리페어 제어회로는,상기 포스트 패키지 리페어 모드시, 외부에서 인가되는 상기 제1메모리 뱅크 에 대한 제1어드레스 및 제1독출명령을 수신하여 상기 제2메모리 뱅크에 대한 제2어드레스 및 제1기입명령을 자동으로 생성하는 제1어드레스 및 명령 발생기를 더 구비하고,상기 제1비교결과 데이터는 상기 제2어드레스 및 상기 제1기입명령에 응답하여 상기 제2메모리 뱅크에 저장되는 것을 특징으로 하는 반도체 메모리장치.
- 제4항에 있어서, 상기 제2포스트 패키지 리페어 제어회로는,상기 포스트 패키지 리페어 모드의 제3제어신호에 응답하여, 상기 제2독출 데이터와 상기 제2외부 데이터를 비교하여 비교결과인 상기 제2비교결과 데이터를 상기 제1메모리 뱅크로 제공하는 제2비교회로; 및상기 포스트 패키지 리페어 모드의 제4제어신호에 응답하여, 상기 제1메모리 뱅크에서 독출되는 상기 제2비교결과 데이터중 페일 비트(fail bit)를 나타내는 비정상 데이터가 있는 지를 판단하여 그 판단결과에 따라 상기 제2메모리 뱅크 내의 페일 메모리셀들이 리페어되도록 제어하는 제2리페어 제어회로를 구비하는 것을 특징으로 하는 반도체 메모리장치.
- 제7항에 있어서, 상기 제2포스트 패키지 리페어 제어회로는,상기 포스트 패키지 리페어 모드시, 외부에서 인가되는 상기 제2메모리 뱅크에 대한 제1어드레스 및 제1독출명령을 수신하여 상기 제1메모리 뱅크에 대한 제2어드레스 및 제1기입명령을 자동으로 생성하는 제2어드레스 및 명령 발생기를 더 구비하고,상기 제2비교결과 데이터는 상기 제2어드레스 및 상기 제1기입명령에 응답하여 상기 제1메모리 뱅크에 저장되는 것을 특징으로 하는 반도체 메모리장치.
- 제1메모리 뱅크; 및제2메모리 뱅크를 구비하고,포스트 패키지 리페어 모드시, 상기 제1메모리 뱅크에 대한 페일(fail) 비트 정보를 저장하는 패일 비트 맵 메모리로서 상기 제2메모리 뱅크가 사용되고 상기 제2메모리 뱅크에 대한 페일 비트 정보를 저장하는 패일 비트 맵 메모리로서 상기 제1메모리 뱅크가 사용되는 것을 특징으로 하는 반도체 메모리장치.
- 제1메모리 칩;제2메모리 칩; 및포스트 패키지 리페어 모드시, 상기 제1메모리 칩에서 독출되는 데이터와 외부에서 인가되는 데이터를 비교하여 그 비교결과 데이터가 상기 제2메모리 칩에 저장되도록 상기 비교결과 데이터를 상기 제2메모리 칩으로 제공하고, 상기 제2메모리 칩에서 독출되는 상기 비교결과 데이터중 페일 비트(fail bit)를 나타내는 비정상 데이터가 있는 지를 판단하여 그 판단결과에 따라 상기 제1메모리 칩 내의 페일 메모리셀들이 리페어되도록 제어하는 포스트 패키지 리페어 제어회로를 구비하는 것을 특징으로 하는 DDP(Dual Die Package) 메모리장치.
- 제10항에 있어서, 상기 포스트 패키지 리페어 제어회로는,상기 포스트 패키지 리페어 모드의 제1제어신호에 응답하여, 상기 제1메모리 칩에서 독출되는 데이터와 상기 외부에서 인가되는 데이터를 비교하여 그 비교결과 데이터를 상기 제2메모리 칩으로 제공하는 비교회로; 및상기 포스트 패키지 리페어 모드의 제2제어신호에 응답하여, 상기 제2메모리 칩에서 독출되는 상기 비교결과 데이터중 페일 비트(fail bit)를 나타내는 비정상 데이터가 있는 지를 판단하여 그 판단결과에 따라 상기 제1메모리 칩 내의 페일 메모리셀들이 리페어되도록 제어하는 리페어 제어회로를 구비하는 것을 특징으로 하는 DDP 메모리장치.
- 제11항에 있어서, 상기 포스트 패키지 리페어 제어회로는,상기 포스트 패키지 리페어 모드시, 외부에서 인가되는 상기 제1메모리 칩에 대한 어드레스 및 독출명령을 수신하여 상기 제2메모리 칩에 대한 어드레스 및 기입명령을 자동으로 생성하는 어드레스 및 명령 발생기를 더 구비하고,상기 비교결과 데이터는 상기 제2메모리 칩에 대한 어드레스 및 기입명령에 응답하여 상기 제2메모리 칩에 저장되는 것을 특징으로 하는 DDP 메모리장치.
- 제1메모리 칩;제2메모리 칩;포스트 패키지 리페어(post package repair) 모드시, 상기 제1메모리 칩에서 독출되는 제1독출 데이터와 외부에서 인가되는 제1외부 데이터를 비교하여 비교결과인 제1비교결과 데이터가 상기 제2메모리 칩에 저장되도록 상기 제1비교결과 데이터를 상기 제2메모리 칩으로 제공하고, 상기 제2메모리 칩에서 독출되는 상기 제1비교결과 데이터중 페일 비트(fail bit)를 나타내는 비정상 데이터가 있는 지를 판단하여 그 판단결과에 따라 상기 제1메모리 칩 내의 페일 메모리셀들이 리페어되도록 제어하는 제1포스트 패키지 리페어 제어회로; 및상기 포스트 패키지 리페어(post package repair) 모드시, 상기 제2메모리 칩에서 독출되는 제2독출 데이터와 외부에서 인가되는 제2외부 데이터를 비교하여 비교결과인 제2비교결과 데이터가 상기 제1메모리 칩에 저장되도록 상기 제2비교결과 데이터를 상기 제1메모리 칩으로 제공하고, 상기 제1메모리 칩에서 독출되는 상기 제2비교결과 데이터중 페일 비트(fail bit)를 나타내는 비정상 데이터가 있는 지를 판단하여 그 판단결과에 따라 상기 제2메모리 칩 내의 페일 메모리셀들이 리페어되도록 제어하는 제2포스트 패키지 리페어 제어회로를 구비하는 것을 특징으로 하는 DDP 메모리장치.
- 제13항에 있어서, 상기 제1포스트 패키지 리페어 제어회로는,상기 포스트 패키지 리페어 모드의 제1제어신호에 응답하여, 상기 제1독출 데이터와 상기 제1외부 데이터를 비교하여 비교결과인 상기 제1비교결과 데이터를 상기 제2메모리 칩으로 제공하는 제1비교회로; 및상기 포스트 패키지 리페어 모드의 제2제어신호에 응답하여, 상기 제2메모리 칩에서 독출되는 상기 제1비교결과 데이터중 페일 비트(fail bit)를 나타내는 비정상 데이터가 있는 지를 판단하여 그 판단결과에 따라 상기 제1메모리 칩 내의 페일 메모리셀들이 리페어되도록 제어하는 제1리페어 제어회로를 구비하는 것을 특징으로 하는 DDP 메모리장치.
- 제14항에 있어서, 상기 제1포스트 패키지 리페어 제어회로는,상기 포스트 패키지 리페어 모드시, 외부에서 인가되는 상기 제1메모리 칩에 대한 제1어드레스 및 제1독출명령을 수신하여 상기 제2메모리 칩에 대한 제2어드레스 및 제1기입명령을 자동으로 생성하는 제1어드레스 및 명령 발생기를 더 구비하고,상기 제1비교결과 데이터는 상기 제2어드레스 및 상기 제1기입명령에 응답하여 상기 제2메모리 칩에 저장되는 것을 특징으로 하는 DDP 메모리장치.
- 제13항에 있어서, 상기 제2포스트 패키지 리페어 제어회로는,상기 포스트 패키지 리페어 모드의 제3제어신호에 응답하여, 상기 제2독출 데이터와 상기 제2외부 데이터를 비교하여 비교결과인 상기 제2비교결과 데이터를 상기 제1메모리 칩으로 제공하는 제2비교회로; 및상기 포스트 패키지 리페어 모드의 제4제어신호에 응답하여, 상기 제1메모리 칩에서 독출되는 상기 제2비교결과 데이터중 페일 비트(fail bit)를 나타내는 비정 상 데이터가 있는 지를 판단하여 그 판단결과에 따라 상기 제2메모리 칩 내의 페일 메모리셀들이 리페어되도록 제어하는 제2리페어 제어회로를 구비하는 것을 특징으로 하는 DDP 메모리장치.
- 제16항에 있어서, 상기 제2포스트 패키지 리페어 제어회로는,상기 포스트 패키지 리페어 모드시, 외부에서 인가되는 상기 제2메모리 칩에 대한 제1어드레스 및 제1독출명령을 수신하여 상기 제1메모리 칩에 대한 제2어드레스 및 제1기입명령을 자동으로 생성하는 제2어드레스 및 명령 발생기를 더 구비하고,상기 제2비교결과 데이터는 상기 제2어드레스 및 상기 제1기입명령에 응답하여 상기 제1메모리 칩에 저장되는 것을 특징으로 하는 DDP 메모리장치.
- 제1메모리 칩; 및제2메모리 칩을 구비하고,포스트 패키지 리페어 모드시, 상기 제1메모리 칩에 대한 페일(fail) 비트 정보를 저장하는 패일 비트 맵 메모리로서 상기 제2메모리 칩이 사용되고 상기 제2메모리 칩에 대한 페일 비트 정보를 저장하는 패일 비트 맵 메모리로서 상기 제1메모리 칩이 사용되는 것을 특징으로 하는 DDP 메모리장치.
- 제1메모리 뱅크 및 제2메모리 뱅크를 구비하는 반도체 메모리장치에 대한 포 스트 패키지 리페어 방법에 있어서,상기 제1메모리 뱅크에 제1데이터를 기입한 후 독출하는 단계;상기 제1데이터와 동일한 제1비교 데이터를 인가하는 단계;상기 제1메모리 뱅크에서 독출되는 데이터와 상기 제1비교 데이터를 비교하는 단계;상기 제1메모리 뱅크에 대한 페일(fail) 비트 정보를 포함하는 제1비교결과 데이터를 상기 제2메모리 뱅크에 저장시키는 단계;상기 제2메모리 뱅크에 저장된 상기 제1비교결과 데이터를 독출하는 단계;상기 제2메모리 뱅크에서 독출되는 상기 제1비교결과 데이터중 페일 비트(fail bit) 정보를 나타내는 비정상 데이터가 있는 지를 판단하는 단계; 및판단결과 페일 비트(fail bit) 정보를 나타내는 비정상 데이터가 있는 경우, 상기 비정상 데이터에 대응하는 상기 제1메모리 뱅크 내의 페일 메모리셀들을 리페어하는 단계를 구비하는 것을 특징으로 하는 포스트 패키지 리페어 방법.
- 제19항에 있어서,상기 제2메모리 뱅크에 제2데이터를 기입한 후 독출하는 단계;상기 제2데이터와 동일한 제2비교 데이터를 인가하는 단계;상기 제2메모리 뱅크에서 독출되는 데이터와 상기 제2비교 데이터를 비교하는 단계;상기 제2메모리 뱅크에 대한 페일(fail) 비트 정보를 포함하는 제2비교결과 데이터를 상기 제1메모리 뱅크에 저장시키는 단계;상기 제1메모리 뱅크에 저장된 제2비교결과 데이터를 독출하는 단계;상기 제1메모리 뱅크에서 독출되는 제2비교결과 데이터중 페일 비트(fail bit) 정보를 나타내는 비정상 데이터가 있는 지를 판단하는 단계; 및판단결과 페일 비트(fail bit) 정보를 나타내는 비정상 데이터가 있는 경우, 상기 비정상 데이터에 대응하는 상기 제2메모리 뱅크 내의 페일 메모리셀들을 리페어하는 단계를 더 구비하는 것을 특징으로 하는 포스트 패키지 리페어 방법.
- 제19항에 있어서, 상기 포스트 패키지 리페어는 상기 반도체 메모리장치에 대한 양산 패키지 테스트를 진행하면서 연속적으로 함께 진행되는 것을 특징으로 하는 포스트 패키지 리페어 방법.
- 제1메모리 칩 및 제2메모리 칩을 구비하는 DDP(Dual Die Package) 메모리장치에 대한 포스트 패키지 리페어 방법에 있어서,상기 제1메모리 칩에 제1데이터를 기입한 후 독출하는 단계;상기 제1메모리 칩에서 독출되는 데이터와 상기 제1데이터와 동일한 제1비교 데이터를 비교하는 단계;상기 제1메모리 칩에 대한 페일(fail) 비트 정보를 포함하는 제1비교결과 데이터를 상기 제2메모리 칩에 저장시키는 단계;상기 제2메모리 칩에 저장된 상기 제1비교결과 데이터를 독출하는 단계;상기 제2메모리 칩에서 독출되는 상기 제1비교결과 데이터중 페일 비트(fail bit) 정보를 나타내는 비정상 데이터가 있는 지를 판단하는 단계; 및판단결과 페일 비트(fail bit) 정보를 나타내는 비정상 데이터가 있는 경우, 상기 비정상 데이터에 대응하는 상기 제1메모리 칩 내의 페일 메모리셀들을 리페어하는 단계를 구비하는 것을 특징으로 하는 포스트 패키지 리페어 방법.
- 제22항에 있어서,상기 제2메모리 칩에 제2데이터를 기입한 후 독출하는 단계;상기 제2메모리 칩에서 독출되는 데이터와 상기 제2데이터와 동일한 제2비교 데이터를 비교하는 단계;상기 제2메모리 칩에 대한 페일(fail) 비트 정보를 포함하는 제2비교결과 데이터를 상기 제1메모리 칩에 저장시키는 단계;상기 제1메모리 칩에 저장된 제2비교결과 데이터를 독출하는 단계;상기 제1메모리 칩에서 독출되는 제2비교결과 데이터중 페일 비트(fail bit) 정보를 나타내는 비정상 데이터가 있는 지를 판단하는 단계; 및판단결과 페일 비트(fail bit) 정보를 나타내는 비정상 데이터가 있는 경우, 상기 비정상 데이터에 대응하는 상기 제2메모리 칩 내의 페일 메모리셀들을 리페어하는 단계를 더 구비하는 것을 특징으로 하는 포스트 패키지 리페어 방법.
- 제22항에 있어서, 상기 포스트 패키지 리페어는 상기 DDP 메모리장치에 대한 양산 패키지 테스트를 진행하면서 연속적으로 함께 진행되는 것을 특징으로 하는 포스트 패키지 리페어 방법.
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