KR20080062584A - 적층 반도체 패키지 및 그의 제조 방법 - Google Patents
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Abstract
적층 반도체 패캐지 및 적층 반도체 패키지의 제조 방법이 개시되어 있다. 적층 반도체 패키지는 상부면으로부터 하부면까지 관통하여 형성된 제 1범프들을 구비한 베이스 반도체 칩, 베이스 반도체 칩의 상부에 적층되고, 제 1범프들과 대응하여 상부면으로부터 하부면까지 관통하여 형성되며 제 1범프들과 연결되는 제 2범프들을 구비한 1개 이상의 적층 반도체 칩, 적층 반도체 칩이 적층된 베이스 반도체 칩이 부착되고, 베이스 반도체 칩의 하부면으로 적층 반도체 칩의 상부면까지 감싸며, 제 2범프들과 전기적으로 연결되는 연성의 칩 실장부, 베이스 및 적층 반도체 칩을 포함한 칩 실장부의 내부에 채워져 베이스 및 적층 반도체 칩을 감싸 보호하는 봉지부를 포함한다.
Description
도 1은 본 발명에 의한 적층 반도체 패키지의 단면도.
도 2a는 본 발명에 의한 칩 실장부를 도시한 사시도.
도 2b는 도 2a의 제 1기판을 I-I'선으로 절단한 단면도.
도 3a 및 도 3b는 본 발명에 의한 베이스 및 적층 반도체 칩의 범프를 설명하기 위한 단면도.
도 4는 도 2a에 도시된 칩 실장부에 베이스 반도체 칩을 실장하는 것을 설명하기 위한 단면도.
도 5는 도 4에 도시된 베이스 반도체 칩의 상부면에 제 1스터드 범프 및 지지용 범프를 형성하는 것을 설명하기 위한 단면도.
도 6는 도 5에 도시된 베이스 반도체 칩의 상부면에 적층 반도체 칩이 적층된 상태를 나타낸 도면.
도 7은 본 발명에 의한 칩 실장부로 베이스 및 적층 반도체 칩의 육면을 감싼 상태를 나타낸 단면도.
도 8은 칩 실장부에 본딩용 범프, 볼 랜드 및 연결용 비아를 형성하고, 칩 실장부와 적층 반도체 칩을 도통시키는 과정을 설명하기 위한 단면도.
도 9는 도 8에 도시된 칩 실장부의 내부에 봉지부를 형성한 상태를 나타낸 단면도.
본 발명은 적층 반도체 패키지에 관한 것이다. 보다 구체적으로, 본 발명은 하나의 패키지 내에 복수개의 반도체 칩을 적층시키고, 적층된 반도체 칩들의 범프들을 직접 접속시킴으로써, 메모리 용량을 배가시킴과 아울러 두께를 박형화시키고, 전기적 특성을 향상시킨 적층 반도체 패키지에 관한 것이다.
최근 반도체 장치의 고집적화, 메모리 용량의 증가, 다기능화 및 고밀도 실장의 요구등이 가속화되는 추세에 따라 반도체 패키지의 중요성이 증가되고 있다.
상술한 요구를 만족시키는 방법 중 하나는 여러개의 반도체 칩 또는 반도체 패키지를 적층하여 하나의 제품을 만드는 것이다. 이러한 적층형 반도체 소자는 패키징된 반도체 소자를 여러개 적층한 패키지 적층형 소자 및 패키징되지 않은 개별 반도체 칩을 여러개 적층하여 패키징한 칩 적층형 소자로 구분된다.
먼저, 패키지 적층형 소자는 보통 2개에서 많게는 8개의 패키지 소자를 수직방향으로 쌓아 형성하는 것으로, 일반적으로 TSOP(Thin Small Outline Package) 타입을 패키지 적층형 소자로 사용한다. 이는 적층된 패키지 소자들 간의 전기적 연결이 쉽고, 자동화공정에 유리하며, 각 패키지의 두께가 얇기 때문이다.
그러나, 종래의 TSOP 타입의 패키지를 2개이상 적층시켜 패키지 적층형 소자 를 형성할 경우 각각의 TSOP 타입의 패키지 소자를 제조하는 공정 및 각각의 TSOP 타입의 패키지 소자들을 수직으로 적층시키는 공정이 반드시 수반되기 때문에 패키지 적층형 소자를 제조하는데 소요되는 시간이 길고, 제조 공정도 복잡하다. 이로 인해, 제품의 수율이 저하되고, 제조 원가는 상승되는 문제점이 있다.
또한, 일정 두께로 규격화된 낱개의 TSOP 타입의 패키지 소자를 2개 내지 8개 정도 적층시켜 패키지 적층형 소자를 형성할 경우 패키지 적층형 소자의 두께가 두꺼워져 최근 박형화를 추구하는 전자기기를 얇게 만드는데 제약요소로 작용하는 문제점이 있다.
또한, 낱개의 TSOP 타입의 패키지 소자를 2개 내지 8개 정도 적층시킬 경우 가장 하부에 위치한 반도체 패키지 소자에서부터 가장 상부에 적층된 반도체 패키지 소자 쪽으로 갈수록 전기적 연결 길이가 길어져 패키지 적층형 소자의 전기적 특성이 저하되는 문제점이 발생된다.
한편, 칩 적층형 소자는 볼 랜드, 회로패턴 및 접속패드들이 인쇄된 베이스 기판 상에 제 1반도체 칩을 부착하고, 도전성 와이어를 이용하여 제 1반도체 칩에 배열된 본딩패드 및 베이스 기판에 인쇄된 접속패드들을 상호 연결시킨다. 이후, 제 1반도체 칩의 상부면에 제 2반도체 칩을 적층시키고, 도전성 와이어를 이용하여 제 2반도체 칩에 배열된 본딩패드들 및 베이스 기판에 형성된 접속패드들을 연결시킨다. 그러면, 접속패드들 및 각각의 도전성 와이어에 의해 제 1 및 제 2반도체 칩은 전기적으로 연결된다. 상술한 방법에 의해 제 2반도체 칩의 상부에 적어도 1개이상의 반도체 칩을 더 적층시킬 수 있다.
이와 같이 베이스 기판의 상부면에 적어도 2개 이상의 반도체 칩이 적층되면 적층된 반도체 칩 및 도전성 와이어를 포함한 베이스 기판의 상부면을 몰딩 수지로 감싼다. 마지막으로, 베이스 기판의 하부에 형성되며 접속패드들과 전기적으로 연결되는 볼 랜드에 외부 접속 단자로 사용되는 솔더 볼을 접속시켜 칩 적층형 반도체 소자를 형성한다.
상술한 칩 적층형 소자는 패키지 적층형 소자에 비해 두께가 얇고, 전기적 연결 길이가 짧아 전기적 특성이 우수하다는 장점이 있지만, 각 반도체 칩의 본딩패드 및 베이스 기판의 접속 패드들이 도전성 와이어로 전부 연결되기 때문에 반도체 칩이 적층되는 위치 및 본딩패드들의 위치에 따라서 전기신호 전달의 시간 차가 발생되어 고속 응답속도의 대응이 어려운 문제점이 있다.
또한, 각각의 반도체 칩을 적층시킬 때마다 베이스 기판 및 반도체 칩, 그리고, 반도체 칩들을 상호 부착시키는 다이 어태치 공정이 진행되어야 하고, 도전성 와이어를 이용하여 각각의 반도체 칩 및 베이스 기판을 전기적으로 연결시키는 와이어 본딩 공정이 진행되어야 하기 때문에 칩 적층형 소자를 제조하는데 소요되는 시간이 길고, 제조 공정도 복잡하다. 이로 인해, 제품의 수율이 저하되고, 제조 원가는 상승되는 문제점이 있다.
또한, 베이스 기판의 하부면에 형성된 볼 랜드에 외부 접속 단자로 사용되는 솔더 볼을 접속시킬 때 볼 랜드와 솔더 볼은 서로 다른 물질로 형성되기 때문에 솔더 볼이 볼 랜드에 완전히 접속되지 않거나 경계면에서 크랙이 발생되는 접속 불량이 발생되는 문제점이 있다.
따라서, 본 발명은 이와 같은 종래 문제점을 감안한 것으로서, 본 발명의 목적은 하나의 패키지 내에 복수개의 반도체 칩을 적층시키고, 적층된 반도체 칩들의 범프들을 직접 접속시킴으로써, 메모리 용량은 배가시키고 두께는 박형화시키며, 전기적 특성 및 신뢰성을 향상시킨 적층 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
이와 같은 본 발명의 목적을 구현하기 위한 적층 반도체 패키지는 상부면으로부터 하부면까지 관통하여 형성된 제 1범프들을 구비한 베이스 반도체 칩, 베이스 반도체 칩의 상부에 적층되고, 제 1범프들과 대응하여 상부면으로부터 하부면까지 관통하여 형성되며 제 1범프들과 연결되는 제 2범프들을 구비한 1개 이상의 적층 반도체 칩, 적층 반도체 칩이 적층된 베이스 반도체 칩이 부착되고, 베이스 반도체 칩의 하부면으로 적층 반도체 칩의 상부면까지 감싸며, 제 2범프들과 전기적으로 연결되는 연성의 칩 실장부, 베이스 및 적층 반도체 칩을 포함한 칩 실장부의 내부에 채워져 베이스 및 적층 반도체 칩을 감싸 보호하는 봉지부를 포함한다.
일예로, 칩 실장부는 유연성을 갖는 제 1기판 및 제 2기판가 서로 교차되도록 형성되어 십자 형상을 갖고, 제 1기판 및 상기 제 2기판의 교차부분에 형성된 칩 실장영역, 제 1기판의 길이방향 가장자리에 제 2범프와 대응하여 형성된 관통공, 칩 실장영역과 대응되는 하부면에 형성된 볼 랜드 형성 홈 및 관통공에서부터 제 1기판의 길이방향을 따라 볼 랜드 형성 홈까지 형성된 연결공을 포함하며, 베이 스 및 적층 반도체 칩의 육면을 감싸는 몸체, 관통공에 도전성 물질이 채워져 형성되며 제 2범프와 전기적으로 연결되는 본딩용 범프, 볼 랜드 형성 홈에 도전성 물질이 채워져 형성되어 외부 접속 단자로 사용되거나 외부 접속 단자가 접합되는 볼 랜드 및 연결공에 도전성 물질이 채워져 형성되며 본딩용 범프 및 볼 랜드를 전기적으로 연결시키는 연결용 비아를 포함한다.
또한, 본 발명의 목적을 구현하기 위한 적층 반도체 패키지의 제조 방법은 유연성을 갖는 제 1기판 및 제 2기판이 십자 형상으로 형성되고 상기 제 1 및 제 2기판의 교차부분에 칩 실장영역이 구비되는 몸체 및 상기 제 1기판의 상부면으로부터 하부면까지 관통된 관통공, 상기 칩 실장영역과 대응하는 상기 몸체의 하부면에 형성된 볼 랜드 형성 홈 및 상기 몸체의 내부에 형성되어 상기 관통공과 상기 볼 랜드 형성홈을 연결하는 연결공을 포함하는 칩 실장부에 제 1범프를 갖는 베이스 반도체 칩을 실장하는 단계, 상기 베이스 반도체 칩의 상부에 제 2범프를 갖는 적층 반도체 칩 적어도 1개이상 적층시키고, 상기 제 1범프 및 제 2범프를 접속하여 상기 베이스 반도체 칩과 상기 적층 반도체 칩들을 전기적으로 연결하는 단계, 상기 칩 실장부의 상기 몸체를 절곡시켜 상기 베이스 반도체 칩의 하부면으로부터 최상부에 위치한 상기 적층 반도체 칩의 상부면 및 제 측면을 감싸는 단계, 상기 제 2범프와 대응하여 형성된 상기 관통공으로 도전성 물질을 주입하여 상기 관통공, 상기 연결공 및 상기 볼 랜드 형성홈을 도전성 물질로 채워 상기 관통공에 상기 제 2범프와 접속되는 본딩영 범프, 상기 연결공에 연결용 비아 및 상기 볼 랜드 형성 홈에 볼 랜드를 형성하는 단계, 상기 절곡된 칩 실장부의 내부를 밀봉 수지로 채우 고 상기 밀봉 수지를 경화시켜 상기 베이스 및 적층 반도체 칩을 감싸 보호하는 봉지부를 형성하는 단계를 포함한다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 적층 반도체 패키지 및 적층 반도체 패키지 제조 방법에 대하여 상세하게 설명한다.
반도체 패키지
도 1은 본 발명에 의한 적층 반도체 패키지의 단면도이다.
도 1을 참조하면, 본 발명에 의한 적층 반도체 패키지(300)는 베이스 반도체 칩(100), 베이스 반도체 칩(100)의 상부면에 적층되고 베이스 반도체 칩(100)과 전기적으로 연결되는 적층 반도체 칩(200), 베이스 및 적층 반도체 칩(100, 200)이 실장되며 이들을 육면을 모두 감싸도록 유연성을 갖는 칩 실장부(1), 베이스 및 적층 반도체 칩(100, 200)을 감싼 칩 실장부(1)의 내부에 주입되어 베이스 및 적층 반도체 칩(100, 200)을 외부 환경으로부터 보호하는 봉지부(250) 및 칩 실장부(1)에 연결되어 외부 접속 단자로 사용되는 솔더 볼(260)을 포함한다.
상술한 적층 반도체 패키지(300)를 구성하는 부재들에 대해 좀더 상세히 설명하면 다음과 같다.
베이스 반도체 칩(100)은 접착부재(50)에 의해 칩 실장부(1)에 직접 부착되는 반도체 칩으로, 상부면 중앙에는 제 1범프(110)들이 배열된다. 제 1범프(110)들은 베이스 반도체 칩(100)의 상부면으로부터 하부면까지 관통된 관통공(112; 도 3a 참조), 관통공(112)을 채우며 베이스 반도체 칩(100)의 상부면으로 돌출된 연결 부(114) 및 연결부(114)의 상부면에 배치되어 베이스 반도체 칩(100)과 적층 반도체 칩(200)을 전기적으로 연결시키는 제 1스터드 범프(120)를 포함한다. 바람직하게, 연결부(114)는 관통공(112)을 채우는 도전층(114a) 및 도전층(114a)의 상부면에 접속되고 베이스 반도체 칩(100)의 상부면으로 돌출되어 제 1스터드 범프(120)와 접속되는 패드(114b)를 포함한다.
적층 반도체 칩(200)은 베이스 반도체 칩(100)의 상부에 적층되는 모든 반도체 칩으로, 베이스 반도체 칩(100)의 상부에 적어도 1개이상 적층된다. 예를 들어 베이스 반도체 칩(100) 및 적층 반도체 칩(200)의 두께가 100㎛일 때 베이스 반도체 칩(100)의 상부에 적층되는 적층 반도체 칩(200)의 개수는 3~5개인 것이 가장 바람직하다.
이와 같이 적층 반도체 패키지(1) 내부에 100㎛두께를 갖는 1개의 베이스 반도체 칩(100) 위에 3~5개의 적층 반도체 칩(200)이 적층될 경우 적층 반도체 패키지(300)의 전체 두께는 종래의 규격화된 TSOP 타입의 패키지 소자 1개의 두께와 동일하다. 따라서, 본 발명에 의한 적층 반도체 패키지(1)는 종래의 규격화된 TSOP 타입의 패키지 소자 1개에 비해 메리모 용량이 4~6배 정도 증가된다. 그리고, 종래에 규격화된 TSOP 타입의 패키지 소자를 수직방향으로 4~6개 적층시켜 적층 반도체 패키지를 형성한 것에 비해 본 발명에 의한 적층 반도체 패키지(300)의 두께가 훨씬 얇다. 따라서, 본 발명에 의한 적층 반도체 패키지(300)는 대용량화 및 박형화를 요구하는 전자기기에 대응이 용이하다.
본 실시예에서는 베이스 반도체 칩(100)의 상부면에 3개의 적층 반도체 칩(200)이 적층된 것을 도시하였다. 따라서, 본 실시예에 의한 적층 반도체 패키지(300)는 종래의 TSOP 타입의 패키지 소자보다 얇을 수 있다.
한편, 상술한 적층 반도체 칩(200)에는 제 1범프(110)들과 대응하여 제 2범프(210)들이 배열된다. 제 2범프(210)들은 적층 반도체 칩(200)의 상부면으로부터 하부면까지 관통된 관통공(212: 도 3a참조), 관통공(212)을 채우며 적층 반도체 칩(200)의 상부면으로 돌출된 연결부(214) 및 연결부(214)의 상부면에 배치되어 베이스 반도체 칩(100)과 적층 반도체 칩(200) 또는 적층 반도체 칩(200)들을 전기적으로 연결시키는 제 2스터드 범프(220)를 포함한다. 바람직하게, 연결부(214)는 관통공(212)을 채우는 도전층(214a) 및 도전층(214a)과 연결되고 적층 반도체 칩(200)의 상부면으로 돌출되며 제 2스터드 범프(220)와 접속되는 패드(214b)를 포함한다.
바람직하게, 관통공(112, 212), 연결부(114, 214)은 반도체 칩들이 복수개의 열과 행으로 배열된 웨이퍼 상태에서 형성되고, 제 1 및 제 2스터드 범프(120, 220)는 베이스 반도체 칩(100) 및 적층 반도체 칩(200)이 칩 실장부(1) 상에 적층된 후 형성된다.
베이스 반도체 칩(100) 위에 적층된 적층 반도체 칩(200)을 지지하고, 수직으로 적층된 복수개의 적층 반도체 칩(200)들을 지지하기 위해 베이스 반도체 칩(100)과 적층 반도체 칩(200) 사이, 그리고 적층 반도체 칩들(200) 사이에 지지용 범프(130, 230)가 배치된다. 바람직하게, 지지용 범프(130, 230)들은 제 1 및 제 2 스터드 범프(120, 220)와 함께 형성되며, 높이는 반도체 칩과 반도체 칩 사이 의 갭과 동일하게 형성된다.
도 2a는 본 발명에 의한 칩 실장부를 도시한 사시도이고, 도 2b는 도 2a의 제 1기판을 I-I'선으로 절단한 단면도이다.
도 1 내지 도 2b를 참조하면, 칩 실장부(1)는 몸체(10), 제 2범프(210)와 연결되는 본딩용 범프(20), 외부 접속 단자로 직접 사용되거나 외부 접속 단자인 솔더 볼(260)이 접합되는 볼 랜드(30) 및 본딩용 범프(20)와 볼 랜드(30) 사이에 형성되어 이들을 전기적으로 연결하는 연결용 비아(40)를 포함한다.
도 2b를 참조하면, 몸체(10)는 유연성을 갖는 테이프 형태의 기판으로 형성된 것으로, 두 개의 기판이 서로 교차되도록 형성되어 십자 형상을 갖는다. 여기서, 두개의 기판이 교차된 몸체(10)의 중앙 부분이 베이스 반도체 칩 및 적층 반도체 칩이 실장되는 칩 실장영역(12)이 된다.
다시 도 1을 참조하면, 칩 실장 영역(12)에 베이스 및 적층 반도체 칩(100, 200)이 실장되면, 몸체(10)를 구성하는 두개의 기판 중 어느 하나의 기판(10a; 이하 제 1기판라 한다.)은 베이스 반도체 칩(100)의 하부면으로부터 서로 대향되는 방향에 위치한 베이스 및 적층 반도체 칩(100, 200)의 양측면을 따라 최상부에 적층된 적층 반도체 칩(200a)의 상부면까지 감싼다. 그리고, 나머지 하나의 기판(10b; 이하 제 2기판라 한다.)은 베이스 반도체 칩(100)의 하부면으로부터 제 1기판(10a)에 의해 감싸여지지 않은 베이스 및 적층 반도체 칩(100, 200)의 나머지 양측면을 감싼다. 따라서, 제 1기판(10a)의 길이가 제 2기판(10b)의 길이보다 길게 형성된다.
바람직하게, 제 1기판(10a)의 길이는 베이스 반도체 칩(100)의 하부면 길이, 적층 반도체 칩(200)의 상부면 길이 및 상기 베이스 반도체 칩(100)의 하부면에서부터 최상부에 적층된 적층 반도체 칩(200a)의 상부면까지의 길이를 합한 길이보다 약간 작다. 따라서, 제 1기판(10a)이 베이스 반도체 칩(100)의 하부면에서부터 최상층에 적층된 적층 반도체 칩(200a)의 상부면까지 감싸면, 최상층에 적층된 적층 반도체 칩(200a)의 상부면 중앙부분이 제 1기판(10a)에 의해 감싸여 지지 않고 갭이 발생되어 외부로 노출된다.
도 2b를 참조하면, 이와 같이 형성된 몸체(10) 중 제 1기판(10a)에는 본딩용 범프(20)를 형성하기 위한 관통공(14), 볼 랜드(30)를 형성하기 위한 볼 랜드 형성 홈(16) 및 관통공(14)으로부터 볼랜드 형성 홈(16)까지 연결하는 연결공(18)이 형성된다.
관통공(14)은 제 1 기판(10a)의 상부면으로부터 하부면까지 관통하여 형성되는데, 관통공(14)은 제 1기판(10a)의 길이방향 양쪽 가장자리, 즉 베이스 및 적층 반도체 칩(100, 200)을 감쌌을 경우 최상층에 위치한 적층 반도체 칩(200a)의 상부면에 위치하는 부분에 제 2범프(210)와 대응하여 형성된다.
볼 랜드 형성 홈(16)은 몸체(10)의 칩 실장영역(12)과 대응되는 제 1기판(10a)의 하부면에 일정 깊이의 홈을 파서 형성한다.
연결공(18)은 관통공(14)에서부터 제 1기판(10a)의 길이방향을 따라 볼 랜드 형성 홈(16)까지 형성된다.
다시 도 1 및 도 2b를 참조하면, 관통공(14)을 통해 도전성 물질, 예를 들어 솔더를 주입하여 관통공(14), 연결공(18) 및 볼 랜드 형성 홈(16)까지 솔더를 채우면, 솔더가 채워진 관통공(14)은 본딩용 범프(20)가 되고, 솔더가 채워진 연결공(18)은 연결용 비아(40)가 되며, 솔더가 채워진 볼 랜드 형성 홈(16)은 볼 랜드(40)가 된다.
봉지부(250)는 베이스 및 적층 반도체 칩(100, 200)의 육면을 감싸는 칩 실장부(1)의 내부에 형성되어 베이스 및 적층 반도체 칩(100, 200)을 보호한다. 이러한 봉지부(250)는 제 1기판(10a)의 길이방향 가장자리들 사이에 형성된 갭(3)을 통해 칩 실장부(1)의 내부에 채워진 몰딩 수지를 경화시켜 형성한다.
반도체 패키지의 제조 방법
도 1 및 도 3a내지 도 는 본 발명에 의한 적층 반도체 패키지의 제조 공정을 설명하기 위한 도면이다.
도 3a 및 도 3b는 본 발명에 의한 베이스 및 적층 반도체 칩의 범프를 설명하기 위한 단면도이다.
도 3a에 도시된 바와 같이 베이스 및 적층 반도체 칩(100,200)의 가장자리 부근 또는 중앙 중 제 1 및 제 2범프(110, 210)들이 형성될 부분에 레이저 빔 및 식각 방법을 이용하여 반도체 칩(100, 200)의 상부면으로부터 하부면까지 관통하는 통공(112, 212)을 형성한다. 본 발명에서는 베이스 및 적층 반도체 칩(100,20)의 중앙에 제 1 및 제 2범프(110,210)들이 배열되는 것을 예로 들어 설명한다.
관통공(112, 212)이 형성되면, 도 3b에 도시된 바와 같이 금속을 전기 도금 또는 박막 증착 공정을 거쳐 관통공(112, 212)을 채워 도전층(114a, 214a)을 형성하고, 증착된 금속을 패터닝하여 도전층(114a, 214a)의 상부에 형성되며 베이스 및 적층 반도체 칩(100,200)의 상부면으로 돌출되는 패드(114b, 214b)를 형성함으로써 연결부(114, 214)를 제조한다.
관통공(112, 212), 도전층(114a, 214a) 및 패드(114b, 214b)을 포함하는 연결부(114, 214)는 반도체 칩들이 복수개의 열과 행으로 배열된 웨이퍼 상태에서 형성된다.
도 4는 도 2a에 도시된 칩 실장부에 베이스 반도체 칩을 실장하는 것을 설명하기 위한 단면도이다.
도 3a 및 도 3b의 과정을 통해 베이스 반도체 칩(100)이 완성되면, 도 4에 도시된 바와 같이 연성을 갖는 제 1기판(10a) 및 제 2기판(10b)이 십자 형상으로 배열된 칩 실장부(1)의 몸체에 접착부재(50)를 개재하여 베이스 반도체 칩(100)을 실장한다.
이를 좀더 상세히 설명하며, 제 1기판(10a)의 상부면에는 칩 실장 영역(12)에서부터 제 1기판(10b)의 길이방향 가장자리에 형성된 관통공(14)을 덮지 않도록 관통공(14)의 근처까지 접착부재(50)를 부착하고, 제 2기판(10b)의 상부면에는 전면에 접착부재(50)를 부착한다. 이후, 칩 실장부(1) 중 칩 실장 영역(12)에 위치한 접착부재(50)의 상부면에 베이스 반도체 칩(100)을 올려놓고, 열과 압력을 가하여 베이스 반도체 칩(100)을 칩 실장 영역(12)의 상부면에 부착시킨다.
도 5는 도 4에 도시된 베이스 반도체 칩의 상부면에 제 1스터드 범프 및 지 지용 범프를 형성하는 것을 설명하기 위한 단면도이다.
도 5를 참조하면, 스터드 범프를 형성하는 장비(도시 안됨)을 이용하여 도 2b에 도시된 바와 같이 베이스 반도체 칩(100)의 패드(114b)에 제 1스터드 범프(120)를 형성하고, 스터드 범프를 형성하는 장비를 이용하여 베이스 반도체 칩(100)의 상부면 양측 가장자리 부근에 지지용 범프(130)를 형성한다. 바람직하게, 제 1스터드 범프(120) 및 지지용 범프(130)는 솔더로 형성한다.
도 6는 도 5에 도시된 베이스 반도체 칩의 상부면에 적층 반도체 칩이 적층된 상태를 나타낸 도면이다.
이어, 베이스 반도체 칩(100)의 상부에 적층 반도체 칩(200)을 올려놓고, 소정의 열과 압력을 가한다. 그러면, 도 6에 도시된 바와 같이 제 1스터드 범프(120)는 적층 반도체 칩(200)의 연결부(214)에 직접 접속되어 전기적으로 도통된다. 따라서, 베이스 반도체 칩(100)과 적층 반도체 칩(200)의 전기적 연결 길이가 짧아져 전기적 특성이 향상되므로 고 응답 속도의 대응이 용이하다.
그리고, 적층 반도체 칩(200)은 제 1스터드 범프(120) 및 지지용 범프(130)에 의해 지지되며, 열과 압력에 의해 솔더로 형성된 제 1스터드 범프(120) 및 지지용 범프(300)가 녹으면서 적층 반도체 칩(200)을 베이스 반도체 칩(100)에 고정시킨다.
이후, 도 5을 참조하여 설명한 방법으로 적층 반도체 칩(200)의 상부면에 제 2스터드 범프(220) 및 지지용 범프(230)들을 형성한다. 제 2스터드 범프(220) 및 지지용 범프(230)도 솔더로 형성한다.
그리고, 도 6를 참조하여 설명한 방법과 동일한 방법으로 적층 반도체 칩(200)의 상부에 2개의 적층 반도체 칩(200)을 더 적층시킨다.
본 실시예에 의하면, 베이스 반도체 칩(100)을 부착할 때만 접착부재(50)를 사용하기 때문에 베이스 반도체 칩(100)과 칩 실장부(1)의 접착을 위해 접착부재(50)를 경화시키는 공정도 한번만 진행하면 된다. 따라서, 본 실시예에 의한 적층 반도체 패키지(300)의 제조 공정 및 제조 시간을 단축할 수 있다.
도 7은 칩 실장부로 베이스 및 적층 반도체 칩의 육면을 감싼 상태를 나타낸 단면도이다.
이후, 도 7을 참조하면, 베이스 및 적층 반도체 칩(100, 200)의 외부로 노출된 칩 실장부(1)의 몸체(10)를 절곡시켜 베이스 및 적층 반도체 칩(100, 200)의 네 측면 및 최상층에 적층된 적층 반도체 칩(200a)의 상부면을 감싼다.
그러면, 몸체(10)를 형성하는 제 1기판(10a)는 베이스 반도체 칩(100)의 하부면으로부터 서로 대향되는 방향에 위치한 베이스 및 적층 반도체 칩(100, 200)의 양측면을 따라 최상부에 적층된 적층 반도체 칩(200a)의 상부면까지 감싼다. 이때, 관통공(14)은 최상층에 위치한 적층 반도체 칩(200a)의 제 2범프(210)와 대응되는 부분에 위치한다. 그리고, 제 1기판(10a)의 길이는 베이스 반도체 칩(100)의 하부면 길이, 적층 반도체 칩(200)의 상부면 길이 및 베이스 반도체 칩의 하부면에서부터 최상부에 위치한 적층 반도체 칩(200a)의 상부면까지의 길이를 합한 길이보다 약간 작게 형성되기 때문에 최상부에 위치한 적층 반도체 칩(200a)의 상부면 중앙부분에 갭(3)이 발생된다.
한편, 제 1기판(10a)와 함께 몸체(10)를 형성하는 제 2기판(10b)는 베이스 반도체 칩(100)의 하부면으로부터 제 1기판(10a)에 의해 감싸여지지 않은 베이스 및 적층 반도체 칩(100, 200)의 나머지 양측면을 감싼다.
도 8은 칩 실장부에 본딩용 범프, 볼 랜드 및 연결용 비아를 형성하고, 칩 실장부와 적층 반도체 칩을 도통시키는 과정을 설명하기 위한 단면도이다.
이후, 도 8을 참조하면, 몸체(10)의 제 1기판(10a)에 형성된 관통공(14)을 통해 액체 상태의 솔더를 주입한다. 그러면, 관통공(14)을 통해 주입된 액제 상태의 솔더는 관통공(14)과 연결된 연결공(18)을 따라 칩 실장 영역(12)의 하부면에 형성된 볼 랜드 형성 홈(16)까지 흘러들어가 관통공(14), 연결공(18) 및 볼 랜드 형성 홈(16)을 완전히 채우게 된다. 여기서, 솔더가 채워진 관통공(14)은 최상부에 위치한 적층 반도체 칩(200a)의 제 2범프(210)와 접속되는 본딩용 범프(20)가 되고, 솔더가 채워진 볼 랜드 형성 홈(16)은 외부 접속 단자로 사용되는 솔더 볼(260)이 접합되는 볼 랜드(30)가 되며, 솔더가 채워진 연결공(18)은 본딩용 범프(20) 및 볼 랜드(30)를 전기적으로 연결시키는 연결용 비아(40)가 된다. 상술한 바와 같이 볼 랜드(30)에 솔더 볼(260)을 접합하여 외부 접속 단자로 사용하기도 하지만 볼 랜드(30) 자체를 외부 접속 단자로 사용할 수도 있다.
이와 같이 칩 실장부(1)에 본딩용 범프(20), 연결용 비아(40) 및 볼 랜드(30)들이 형성되면, 솔더가 녹는 온도에서 본딩용 범프(20)에 압력을 가하여 본딩용 범프(20)를 최상부에 위치한 적층 반도체 칩(200a)의 제 2범프(210)에 접합시켜 베이스 및 적층 반도체 칩(100, 200)과 칩 실장부(1)를 전기적으로 도통시킨다. 여기서, 본딩용 범프(20) 및 제 2범프(210)의 제 2스터드 범프(220)는 서로 동일한 물질, 즉 솔더로 형성되기 때문에 경계에서 크랙이 발생되지 않고 본딩용 범프(20) 및 제 2범프(210)의 제 2스터드 범프(220)가 견고하게 부착되기 때문에 접합 신뢰성이 향상된다. 또한, 제 1 및 제 2스터드 범프(120, 220) 그리고, 연결용 범프(20)를 종래에서와 같이 금으로 형성하지 않고 솔더로 형성하기 때문에 제조 원가가 절감된다.
도 9는 도 8에 도시된 칩 실장부의 내부에 봉지부를 형성한 상태를 나타낸 단면도이다.
이후, 도 9를 참조하면, 제 1기판(10a)의 길이방향 가장자리 사이에 발생된 갭(3)을 통해 베이스 및 적층 반도체 칩(100, 200)들을 감싸는 칩 실장부(1)의 내부에 액체 상태의 몰딩 수지, 예를 들어 에폭시 몰딩 컴파운드를 주입한다. 그러면, 액체 상태의 에폭시 몰딩 컴파운드가 베이스 반도체 칩(100)과 적층 반도체 칩(200) 사이에 발생된 갭, 적층 반도체 칩(200)들 사이에 발생된 갭 그리고, 베이스 및 적층 반도체 칩(100, 200)들과 칩 실장부(1) 사이에 발생된 갭을 완전히 채운다.
이후, 에폭시 몰딩 컴파운드를 경화시켜 칩 실장부 내부에 베이스 및 적층 반도체 칩(100, 200)을 보호하는 봉지부(250)를 형성한다. 이와 같이 형성된 봉지부(250)는 베이스 반도체 칩(100), 적층 반도체 칩들(200) 및 칩 실장부(1)를 서로 고정시킴과 아울러, 제 1 및 제 2스터드 범프(120, 220)와 연결부(114, 214)의 접속부분 및 제 2스터드 범프(220)와 본딩용 범프(20)의 접속 부분을 서로 고정시킨 다.
또한, 칩 실장부(1)의 내부에 봉지부(250)를 형성하면, 봉지부(250)가 대기 중에 노출되는 것을 칩 실장부(1)가 차단하기 때문에 본 실시예에 의한 적층 반도체 패키지(300)가 구동하여 온도가 상승할 경우 봉지부(250)가 대기 중의 수분을 흡습하지 못한다. 따라서, 적층 반도체 패키지(200)의 신뢰성이 향상될 수 있다.
칩 실장부(1) 내부에 봉지부(250)가 형성되면, 도 1에 도시된 바와 같이 볼 랜드(30)에 솔더 볼(260)을 부착하여 적층 반도체 패키지(300)의 제조를 완료한다.
이때, 솔더로 형성된 볼 랜드(30)와 솔더로 형성된 솔더 볼(260)이 접합되기 때문에 볼 랜드(30)와 솔더 볼(260)의 경계에 크랙이 발생되지 않고 솔더 볼(260)이 볼 랜드(30)에 완전히 접합되기 때문에 접합 신뢰성이 향상된다.
이상에서 설명한 과정을 거쳐 제조된 적층 반도체 패키지(300)의 용량을 배가시키기 원할 경우, 본 발명에 의한 낱개의 적층 반도체 패키지(300)를 적어도 2개이상 적층시킨다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서 상세하게 설명한 바와 같이 유연성을 갖는 십자 형상의 칩 실장부에 복수개의 반도체 칩을 적층시키고, 적층된 반도체 칩들의 범프들을 직접 접속시 키며, 칩 실장부로 적층된 반도체 칩의 육면을 감쌈으로써, 전기적 연결 길이가 짧아져 고 응답 속도에 대응이 용이하고, 적층 반도체 패키지의 메모리 용량은 배가시키고 두께는 박형화시킬 수 있다.
또한, 반도체 칩들의 범프와 칩 실장부의 본딩용 범프를 동일한 물질로 형성하고, 칩 실장부의 하부면에 형성된 볼 랜드 및 솔더 볼도 서로 동일한 물질로 형성하여 서로 접합시킴으로써, 접합 신뢰성을 향상시킬 수 있다.
또한, 본딩용 범프 및 범프에 포함된 스터드 범프를 솔더로 형성함으로써, 적층 반도체 패키지의 제조 원가를 절감할 수 있는 효과가 있다.
또한, 봉지부가 칩 실장부의 내부에 형성되기 때문에 봉지부에 흡습이 일어나지 것을 방지할 수 있어 적층 반도체 패키지의 신뢰성을 향상시킬 수 있다.
또한, 칩 실장부에 잡착부재를 부착하고, 접착부재의 상부에 베이스 반도체 칩을 부착한 후 접착부재를 경화시키는 공정을 한번만 진행해도 되기 때문에 공정시간을 단축시킬 수 있다.
Claims (15)
- 상부면으로부터 하부면까지 관통하여 형성된 제 1범프들을 구비한 베이스 반도체 칩;상기 베이스 반도체 칩의 상부에 적층되고, 상기 제 1범프들과 대응하여 상부면으로부터 하부면까지 관통하여 형성되며 상기 제 1범프들과 연결되는 제 2범프들을 구비한 1개 이상의 적층 반도체 칩;상기 적층 반도체 칩이 적층된 베이스 반도체 칩이 부착되고, 상기 베이스 반도체 칩의 하부면으로 상기 적층 반도체 칩의 상부면까지 감싸며, 상기 제 2범프들과 전기적으로 연결되는 연성의 칩 실장부;상기 베이스 및 적층 반도체 칩을 포함한 상기 칩 실장부의 내부에 채워져 상기 베이스 및 적층 반도체 칩을 감싸 보호하는 봉지부를 포함하는 적층 반도체 패키지.
- 제 1 항에 있어서,상기 칩 실장부는유연성을 갖는 제 1기판 및 제 2기판이 서로 교차되도록 형성되어 십자 형상을 갖고, 상기 제 1기판 및 상기 제 2기판의 교차부분에 형성된 칩 실장영역, 상기 제 1기판의 길이방향 가장자리에 상기 제 2범프와 대응하여 형성된 관통공, 상기 칩 실장영역과 대응되는 하부면에 형성된 볼 랜드 형성 홈 및 상기 관통공에서부터 상기 제 1기판의 길이방향을 따라 상기 볼 랜드 형성 홈까지 형성된 연결공을 포함하며, 상기 베이스 및 적층 반도체 칩의 육면을 감싸는 몸체;상기 관통공에 도전성 물질이 채워져 형성되며 상기 제 2범프와 전기적으로 연결되는 본딩용 범프;상기 볼 랜드 형성 홈에 도전성 물질이 채워져 형성되어 외부 접속 단자로 사용되거나 외부 접속 단자가 접합되는 볼 랜드; 및상기 연결공에 도전성 물질이 채워져 형성되며 상기 본딩용 범프 및 상기 볼랜드를 전기적으로 연결시키는 연결용 비아를 포함하는 것을 특징으로 하는 적층 반도체 패키지.
- 제 2 항에 있어서,상기 제 1기판은 상기 베이스 반도체 칩의 하부면으로부터 서로 대향되는 방향에 위치한 상기 베이스 및 적층 반도체 칩의 양측면을 따라 상기 적층 반도체 칩의 상부면까지 감싸고, 상기 제 2기판은 베이스 반도체 칩의 하부면으로부터 상기 제 1기판에 의해 감싸여지지 않은 상기 베이스 및 적층 반도체 칩의 나머지 양측면을 감싸는 것을 특징으로 하는 적층 반도체 패키지.
- 제 2 항에 있어서,상기 제 1기판의 길이는 상기 베이스 반도체의 하부면 길이, 상기 적층 반도체 칩의 상부면 길이 및 상기 베이스 반도체 칩의 하부면에서부터 상기 적층 반도 체 칩의 상부면까지의 길이를 합한 길이보다 약간 작은 것을 특징으로 하는 적층 반도체 패키지.
- 제 2 항에 있어서,상기 도전성 물질은 솔더인 것을 특징으로 하는 적층 반도체 패키지.
- 제 1 항에 있어서,상기 제 1범프 및 상기 제 2범프는각각의 반도체 칩의 상부면으로부터 하부면까지 관통된 관통공을 도전성 물질로 채워 형성한 도전층 및 도전층의 상부면에 형성된 패드를 포함하는 연결부; 및상기 패드의 상부면에 접속된 스터드 범프를 포함하는 것을 특징으로 하는 적층 반도체 패키지.
- 제 6 항에 있어서,상기 스터드 범프는 솔더로 형성되는 것을 특징으로 하는 적층 반도체 패키지.
- 제 1 항에 있어서,상기 베이스 반도체 칩과 상기 적층 반도체 칩의 사이 및 상기 적층 반도체 칩들의 사이에 상기 적층 반도체 칩을 지지하는 지지용 범프들이 더 설치되는 것을 특징으로 하는 적층 반도체 패키지.
- 유연성을 갖는 제 1기판 및 제 2기판이 십자 형상으로 형성되고 상기 제 1 및 제 2기판의 교차부분에 칩 실장영역이 구비되는 몸체 및 상기 제 1기판의 상부면으로부터 하부면까지 관통된 관통공, 상기 칩 실장영역과 대응하는 상기 몸체의 하부면에 형성된 볼 랜드 형성 홈 및 상기 몸체의 내부에 형성되어 상기 관통공과 상기 볼 랜드 형성홈을 연결하는 연결공을 포함하는 칩 실장부에 제 1범프를 갖는 베이스 반도체 칩을 실장하는 단계;상기 베이스 반도체 칩의 상부에 제 2범프를 갖는 적층 반도체 칩 적어도 1개이상 적층시키고, 상기 제 1범프 및 제 2범프를 접속하여 상기 베이스 반도체 칩과 상기 적층 반도체 칩들을 전기적으로 연결하는 단계;상기 칩 실장부의 상기 몸체를 절곡시켜 상기 베이스 반도체 칩의 하부면으로부터 최상부에 위치한 상기 적층 반도체 칩의 상부면 및 제 측면을 감싸는 단계;상기 제 2범프와 대응하여 형성된 상기 관통공으로 도전성 물질을 주입하여 상기 관통공, 상기 연결공 및 상기 볼 랜드 형성홈을 도전성 물질로 채워 상기 관통공에 상기 제 2범프와 접속되는 본딩영 범프, 상기 연결공에 연결용 비아 및 상기 볼 랜드 형성 홈에 볼 랜드를 형성하는 단계;상기 절곡된 칩 실장부의 내부를 밀봉 수지로 채우고 상기 밀봉 수지를 경화시켜 상기 베이스 및 적층 반도체 칩을 감싸 보호하는 봉지부를 형성하는 단계를 포함하는 적층 반도체 패키지 제조 방법.
- 제 9 항에 있어서,상기 제 1기판은 상기 베이스 반도체 칩의 하부면으로부터 서로 대향되는 방향에 위치한 상기 베이스 및 적층 반도체 칩의 양측면을 따라 최상부에 위치한 상기 적층 반도체 칩의 상부면까지 감싸고, 상기 제 2기판은 베이스 반도체 칩의 하부면으로부터 상기 제 1기판에 의해 감싸여지지 않은 상기 베이스 및 적층 반도체 칩의 나머지 양측면을 감싸는 것을 특징으로 하는 적층 반도체 패키지 제조 방법.
- 제 9 항에 있어서,상기 제 1범프 및 상기 제 2범프는각각의 반도체 칩의 상부면으로부터 하부면까지 관통된 관통공을 도전성 물질로 채워 형성한 도전층 및 도전층의 상부면에 형성된 패드를 포함하는 연결부; 및상기 패드의 상부면에 접속된 스터드 범프를 포함하는 것을 특징으로 하는 적층 반도체 패키지 제조 방법.
- 제 11 항에 있어서,상기 스터드 범프는 솔더로 형성되는 것을 특징으로 하는 적층 반도체 패키지.
- 제 9 항에 있어서,상기 제 1범프 및 제 2범프를 접속하여 상기 베이스 반도체 칩과 상기 적층 반도체 칩들을 전기적으로 연결시키는 단계에 상기 베이스 반도체 칩과 상기 적층 반도체 칩의 사이 및 상기 적층 반도체 칩들의 사이에 상기 적층 반도체 칩을 지지하는 지지용 범프들을 형성하는 단계가 더 포함되는 것을 특징으로 하는 적층 반도체 패키지 제조 방법.
- 제 9 항에 있어서,상기 제 2범프와 대응하여 형성된 상기 관통공으로 주입되는 상기 도전성 물질은 솔더인 것을 특징으로 하는 적층 반도체 패키지 제조 방법.
- 제 9 항에 있어서,상기 봉지부를 형성한 후 상기 외부 접속 단자에 솔더 볼이 접속되는 것을 특징으로 하는 적층 반도체 패키지 제조 방법.
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