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KR20080060297A - 신호 경로 집중에 기초한 레이크 수신기 핑거 할당 - Google Patents

신호 경로 집중에 기초한 레이크 수신기 핑거 할당 Download PDF

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KR20080060297A
KR20080060297A KR1020087013228A KR20087013228A KR20080060297A KR 20080060297 A KR20080060297 A KR 20080060297A KR 1020087013228 A KR1020087013228 A KR 1020087013228A KR 20087013228 A KR20087013228 A KR 20087013228A KR 20080060297 A KR20080060297 A KR 20080060297A
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서자스위 브하라드와지 마다푸시 쉬샤드리
브라이언 동
메세이 아메르가
치-핑 수
파르바다나단 수브라만야
샤오밍 주
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퀄컴 인코포레이티드
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Abstract

레이크 수신기 핑거 할당기는 송신기로부터 레이크 수신기로의 식별된 신호 경로의 집중에 따라 식별된 신호 경로 오프셋 간의 시간 오프셋에 레이크 수신기 핑거를 할당하도록 구성된다. 예시적인 실시형태에 따르면, 시간 윈도우 내의 시간 오프셋을 갖는 식별된 신호 경로의 수를 관찰하여, 경로 탐색기에 의해 식별된 신호 경로의 집중을 결정한다. 식별된 신호 경로의 수가 예를 들어, 팻 경로 조건 동안에 신호 경로의 집중된 분포를 나타내는 경우에, 적어도 하나의 레이크 핑거는 2 개의 식별된 신호 경로 간의 시간 오프셋에 할당된다.
레이크 수신기, 시간 오프셋, 송신기, 신호 경로, 경로 탐색기

Description

신호 경로 집중에 기초한 레이크 수신기 핑거 할당{RAKE RECEIVER FINGER ASSIGNMENT BASED ON SIGNAL PATH CONCENTRATION}
배경
관련 출원
본 출원은 2005 년 10 월 31 일 출원된 발명의 명칭이 "FINGER ASSIGNMENT FOR HIGH SPEED PAGING PERFORMANCE" 인 미국 가출원 제 60/732,013 호의 우선권을 주장하고 있고, 상기 가출원은 본원의 양수인에게 양도되며 본원에서 모든 목적을 위해 그 전체를 참조로서 병합하고 있다.
분야
본 발명은 일반적으로 무선 수신기에 관한 것으로, 더욱 상세하게는, 신호 경로 집중에 기초한 레이크 수신기에서의 핑거 할당에 관한 것이다.
배경
무선 통신 시스템에 있어서, 송신기로부터 송신된 신호는 종종 분산, 반사 및 페이딩되어 서로 다른 시간에 수신기에 도착하는 다수의 신호 버전을 만들게 된다. 직접 시퀀스 확산 스펙트럼 시스템에 있어서, 레이크 수신기는 다수의 시간 편이된 신호를 수신 및 결합하여 원래 송신된 신호를 수신한다. 통상의 레이크 수신기는 다수의 핑거를 포함하고, 각각의 핑거는 시간 편이된 신호들 중 하나를 수신하도록 동기되는 상관기를 포함한다. 반복되는 의사 난수 코드를 인 입 신호에 적용하여, 의사 난수 코드의 비트를 인입 신호의 대응 비트와 정렬시킨다. 각각의 핑거를 시간 편이된 버전의 서로 다른 신호에 할당하기 위해, 탐색기는 송신기로부터 수신기로의 신호 경로를 식별한다. 수신기에 도착하는 다수의 신호 버전들 간의 시간 관계를 결정하기 위해, 파일럿 채널이 탐색기에 의해 종종 관찰된다. 그러나, 몇몇 상황에서, 탐색기가 단시간에 모든 경로를 식별할 수 있는 것은 아니다. 예를 들어, 액세스 단말기와 같은 사용자 장비 (UE) 가 슬립 모드에서 벗어나는 경우에는, 신호 경로를 식별하는데 있어서 시간이 제한된다. CDMA (code division multiple access) 시스템에 있어서, 액세스 단말기는 주기적으로 슬립 모드에서 웨이크 업 (wake up) 하여 페이징 인디케이터 채널을 복조함으로써, 인입 호가 도착하고 있는지 여부를 결정해야 한다. 전지 수명을 최대로 하기 위해, 액세스 단말기가 슬립 모드에 있지 않은 시간을 최소로 함으로써, 탐색기가 신호 경로를 식별하는데 걸리는 시간을 제한한다. 고속 페이딩 시나리오에 있어서, 탐색기는 허용된 시간 안에 모든 가용 신호 경로를 식별하지 않을 수도 있다.
따라서, 고속 페이딩 시나리오 동안에 레이크 핑거 할당에 대한 요구가 존재한다.
개요
레이크 수신기 핑거 할당기는 송신기로부터 레이크 수신기로의 식별된 신호 경로의 집중에 따라 식별된 신호 경로 시간 오프셋 간의 시간 오프셋에 레이크 수신기 핑거를 할당하도록 구성된다. 예시적인 실시형태에 따라, 시간 윈도우 내 의 시간 오프셋을 갖는 식별된 신호 경로의 수를 관찰하여, 경로 탐색기에 의해 식별된 신호 경로의 집중을 결정한다. 식별된 신호 경로의 수가 예를 들어, 팻 (fat) 경로 조건 동안에 집중된 신호 경로 분포를 나타내는 경우에, 적어도 하나의 레이크 핑거는 2 개의 식별된 신호 경로 간의 시간 오프셋에 할당된다.
도면의 간단한 설명
도 1 은 본 발명의 예시적인 실시형태에 따른 통신 시스템의 블록도이다.
도 2 는 본 발명의 예시적인 실시형태에 따른 수신기 시스템의 블록도이다.
도 3 은 송신기로부터 수신기로의 복수의 신호 경로의 예시적인 신호 경로 분포를 그림으로 나타낸다.
도 4 는 집중된 분포로 레이크 핑거를 시간 오프셋에 할당한 예시적인 신호 경로 분포를 그림으로 나타낸다.
도 5 는 본 발명의 예시적인 실시형태에 따른 예시적인 팻 경로 검출기의 블록도이다.
도 6 은 웨이크업 어커런스의 함수로서 검출 필터 출력의 예를 그림으로 나타낸다.
도 7 은 예시적인 실시형태에 따른 레이크 핑거를 할당하는 방법의 흐름도이다.
도 8 은 예시적인 실시형태에 따른 집중된 분포로 레이크 핑거를 할당하는 방법의 흐름도이다.
상세한 설명
도 1 은 본 발명의 예시적인 실시형태에 따른 통신 시스템의 블록도이다. 본원에서, 단어 "예시적" 은 "일 예, 경우 또는 예증으로서 기능하는 것" 을 의미하는데 사용된다. "예시적" 인 것으로서 본원에 사용되는 임의의 실시형태는 반드시 다른 실시형태보다 바람직하거나 이로운 것으로서 해석되어야 하는 것은 아니다. 산란 채널 (106) 을 통해 기지국 (104) 에 의해 송신되는 신호 (102) 는 반사, 회절 및 로컬 산란 때문에 액세스 단말기 (112) 의 안테나 (110) 까지 복수의 경로 (108) 를 사용한다. 신호 경로 (108) 의 길이가 상이하기 때문에, 신호 (102) 의 다수의 신호 버전 (114) 이 액세스 단말기 (112) 에 서로 다른 시간에 서로 다른 진폭으로 도착하게 된다.
예시적인 실시형태에 따르면, 액세스 단말기 (112) 가 셀룰러 전화기나 PDA (personal digital assistant) 등과 같은 휴대용 통신 디바이스이지만, 액세스 단말기 (112) 는 신호 (102) 를 수신하는 수신기를 포함한 임의의 디바이스일 수도 있다. 액세스 단말기 (112) 는 액세스 단말기 (112) 의 기능을 용이하게 하며 그 기능을 수행하는 도 1 에 도시되지 않은 다른 하드웨어, 소프트웨어 또는 펌웨어를 포함할 수도 있다. 예를 들어, 액세스 단말기 (112) 는 키패드, 디스플레이, 마이크 및 스피커와 같은 입력 및 출력 디바이스를 포함할 수도 있다.
액세스 단말기 (112) 는 적어도 레이크 수신기 (116) 를 포함한 하드웨어 및 소프트웨어를 포함한다. 예시적인 실시형태에 따르면, 프로세서 (118) 상에서 실행되는 소프트웨어 코드는 본원에 설명된 기능 중 적어도 일부의 실행을 용이하게 할 뿐만 아니라 액세스 단말기 (112) 의 전체적인 기능을 용이하게 한다. 데이터, 코드 및 다른 정보는 메모리 (120) 에 저장될 수도 있다. 액세스 단말기 (112) 의 여러 기능 블록은 하드웨어, 소프트웨어 및/또는 펌웨어의 임의의 조합을 사용하여 구현될 수도 있다. 또한, 여러 기능 및 동작은 임의 개수의 디바이스, 회로, 또는 엘리먼트로 구현될 수도 있다. 몇몇 경우에, 기능 블록들 중 2 개 이상의 기능 블록은 단일 디바이스에 통합될 수도 있고, 임의의 단일 디바이스에서 수행되는 것으로서 설명된 기능은 몇몇 디바이스를 통해 구현될 수도 있다. 예를 들어, 레이크 수신기 (116) 의 기능들 중 적어도 일부는 프로세서 (118) 에 의해 수행될 수도 있다.
아래에서 더 상세히 설명되는 바와 같이, 본 발명의 예시적인 실시형태를 참조하면, 레이크 수신기 핑거는 시간 윈도우 내의 신호 (102) 의 시간 오프셋 버전 (114) 의 집중에 따라 할당된다. 경로 탐색기는 송신기 (104) 로부터 레이크 수신기 (116) 로의 복수의 신호 경로를 식별하고, 각각의 신호 경로 (114) 는 다른 신호 경로 (108) 에 대한 상대 시간 지연 (시간 편이 또는 시간 오프셋) 을 갖는다. 팻 경로 검출기는, 시간 윈도우 내의 상대 시간 오프셋을 갖는 신호 경로 (114) 의 수에 적어도 부분적으로 기초하여 팻 경로 조건이 존재하는지 여부를 결정한다. 예시적인 실시형태에 따르면, 팻 경로 검출기는 시간 윈도우 내의 신호 경로의 수 및 이전 팻 경로 인디케이터에 기초하여 팻 경로 인디케이터를 생성하는 검출 필터를 포함한다. 팻 경로 인디케이터가 팻 경로 임계값보다 큰 경우에, 팻 경로 검출기는, 팻 경로 조건이 존재하며 레이크 수신기 핑거가 집중된 분포로 할당되는 것으로 결정하고, 여기서, 적어도 하나의 레이크 수신기 핑거는 2 개의 신호 경로 간에 할당된다. 예시적인 실시형태에 따르면, 레이크 수신기 핑거는 식별된 신호 경로에 할당되고, 나머지 핑거는 최소 손실을 갖는 신호 경로로부터 하프 칩 간격으로 할당된다.
예시적인 핑거 할당은 수신된 신호를 복조하는데 사용된 신호 경로의 수를 최대로 함으로써 수신기 성능을 증가시킨다. 핑거 할당은, 특히, 호가 도착하고 있는지 여부를 결정하기 위해 UE (user equipment) 가 주기적으로 슬립 모드에서 벗어나는 경우에 페이징 채널의 수신을 증가시키기 위한, 액세스 단말기 (112) 와 같은 WCDMA (wide-band CDMA) UE 에서 유용하다.
도 2 는 본 발명의 예시적인 실시형태에 따른 수신기 시스템 (200) 의 블록도이다. 여러 기능 블록은 하드웨어, 소프트웨어 및/또는 펌웨어의 임의의 조합으로 구현될 수도 있다. 다수의 블록에 의해 수행되는 것으로서 설명된 기능은 단일 디바이스에서 수행될 수도 있고, 단일 블록에서 수행되는 것으로서 설명된 기능은 몇몇 디바이스를 통해 구현될 수도 있다. 예시적인 실시형태에 따르면, 수신 시스템 (200) 은 WCDMA (wide-band code division multiple access) 기술에 따라 동작하는 시스템과 같은 확산 스펙트럼 무선 통신 시스템 내에서의 동작을 위해 액세스 단말기 (112) 와 같은 UE 통신 디바이스의 일부로서 구현된다. 따라서, 예시적인 실시형태에 따르면, 송신 소스는 기지국 (104) 이고, 레이크 수신기 시스템 (200) 은 액세스 단말기 (112) 내에 구현된다.
상술한 바와 같이, 레이크 수신기 (116) 의 핑거는 시간 윈도우 내의 상대 시간 오프셋을 갖는 신호 경로의 집중에 기초하여 할당된다. 예시적인 수신기 시스템 (200) 은 레이크 수신기 (116), 경로 탐색기 (202), 팻 경로 검출기 (204) 및 핑거 할당기 (206) 를 포함한다. 경로 탐색기 (202) 는 레이크 수신기 시스템 (200) 에서 수신된 파일럿 신호의 시간 편이된 버전에 기초하여 송신기 (104) 로부터 레이크 수신기 시스템 (200) 으로의 복수의 신호 경로 (108) 를 식별한다. 적당한 탐색기의 일 예는 파일럿 채널 (CPICH) 의 의사 난수 잡음 (PN) 시퀀스의 로컬 카피와 인입 데이터 스트림 (수신된 신호) 을 상관시키는 상관기를 포함한다. 기지국 (104) 으로부터 송신된 파일럿 신호는 원래 파일럿 신호의 시간 편이된 버전으로서 레이크 수신기 시스템 (200) 에 도착한다. 경로 탐색기 (202) 는 복수의 시간 편이된 신호의 에너지 레벨과 상대 시간 오프셋을 결정하여, 송신기 (104) 로부터 수신기 시스템 (200) 으로의 신호 경로 (108) 를 식별한다. 전지 수명을 증가시키기 위해, 액세스 단말기 (112) 는 슬립 모드로 들어가서, 프로세서 (118) 활동이 제한되고, 수신기 기능은 적어도 부분적으로 디스에이블된다. CDMA 시스템에 있어서, CDMA 시스템에서 PICH (Paging Indicator Channel) 를 통해 송신된 신호와 같은 페이징 인디케이터가 액세스 단말기로 송신되어, 액세스 단말기 (112) 에게 들어오는 호를 경고한다. 호가 도착하고 있는지 여부를 결정하기 위해, 액세스 단말기 (112) 는 주기적으로 슬립 모드를 중단하여 페이징 인디케이터 채널을 복조한다. 호가 도착하고 있음을 페이징 인디케이터가 나타내는 경우에, 액세스 단말기 (112) 는 페이징 채널 (PCH) 과 같이 다른 신호를 복조하여 다른 정보를 얻음으로써 그 호에 응답하는 것으로 진행한다. 전지 수명은 슬립 모드에서 나오는데 필요한 시간, 페이징 채널을 복조하는데 필요한 시간 및 슬립 모드로 리턴하는데 필요한 시간을 최소로 함으로써 최대로 된다. 따라서, 통상적인 시스템 내의 탐색기가 신호 경로를 탐색하는데 허용되는 시간이 제한되므로, 종종 하나 이상의 신호 경로가 식별되지 않은 상태로 남아 있게 된다. 팻 경로 조건 동안에, 다수의 신호 경로는 비교적 작은 시간 차이만큼 분리된다. 식별된 신호 경로 간의 몇몇 신호 경로는 종종 팻 경로 조건 동안에 식별되지 않는다. 예시적인 실시형태에 따르면, 레이크 수신기 핑거는 집중된 분포로 식별된 신호 경로 간에 할당된다. 식별되지 않은 신호 경로의 적어도 일부를 통해 도착하는 신호가 레이크 수신기 (116) 에서 결합된 신호에 기여하기 때문에, 수신기 성능이 개선된다. 예시적인 실시형태에 따르면, 경로 탐색기 (202) 가 인입 신호 버전을 관찰하는데 사용되는 시간은 상당한 웨이크 시간을 초래하지 않으면서 성능을 최대화도록 선택된다. 몇몇 경우에, 경로 탐색기 (202) 는 더 약한 경로를 검색하기 위한 시도에서 통상적인 UMTS (Universal Mobile Telecommunications System) 탐색기보다 "깊은" 탐색을 행할 수도 있다.
팻 경로 검출기 (204) 는 경로 탐색기 (202) 에 의해 제공된 정보에 기초하여 팻 경로 조건을 검출하고, 팻 경로 인디케이터를 생성하는데, 여기서, 팻 경로 인디케이터는 식별된 신호 경로의 집중에 적어도 부분적으로 의존하여 팻 경로 조건 또는 분포된 경로 조건을 나타낸다. 예시적인 실시형태에 따르면, 팻 경로 검출기 (204) 는 IIR (Infinite Impulse Response) 필터 및 평가기를 포함한다. 몇몇 경우에는, 다른 디바이스 및 필터가 사용될 수도 있다. 다른 적당한 필터의 일 예는 FIR (Finite Impulse Response) 필터를 포함한다. 몇몇 경우에 는, FIR 필터의 출력이 몇몇 값에 대해 평균될 수도 있다.
IIR 필터는 시간 윈도우 내의 식별된 신호 경로의 수 및 이전 필터 출력에 기초하여 필터 출력을 생성한다. 예시적인 실시형태에 따르면, 이전 값 및 신호 경로의 수를 가중 및 결합하여, 필터 출력을 생성한다. 팻 경로 검출기가 팻 경로 조건을 나타내는 경우에, 핑거 할당기 (206) 는 집중 분포로 레이크 수신기 핑거를 할당하는 집중된 할당기 (208) 를 인보크한다. 팻 경로 검출기가 팻 경로 조건을 나타내지 않는 경우에, 핑거 할당기는 통상적인 레이크 수신기 할당 기술을 따르는 분포된 할당기 (210) 를 인보크한다.
도 3 은 송신기 (104) 로부터 수신기 (116) 로의 복수의 신호 경로 (108) 의 예시적인 신호 경로 분포 (300) 를 그림으로 나타낸다. 복수의 신호 경로 (108) 는 식별된 신호 경로 (302 내지 312) 및 식별되지 않은 신호 경로 (314 내지 320) 를 포함한다. 도 3 에서, 실선 화살표 (302 내지 312) 각각은 탐색기에 의해 식별된 피식별 신호 경로를 나타내고, 각각의 점선 화살표 (314 내지 320) 는 탐색기에 의해 식별되지 않은 기존 미식별 신호 경로를 나타낸다. 화살표의 높이는 신호 경로의 상대 손실을 나타내는데, 이 화살표의 높이는 신호 경로의 손실에 반비례한다. 따라서, 화살표의 높이는 Ec/Io (일 PN 칩 기간에 걸쳐 누적된 파일럿 에너지 (Ec) 와 수신된 대역폭 내의 전체 전력 스펙트럼 밀도 (Io) 의 비율) 와 같은, 수신기 (116) 에서 수신된 파일럿 신호의 에너지를 나타낸다. 신호 경로 (302 내지 320) 는 서로 비례하는 도 3 의 칩 단위로 표시된 시간 오프셋을 갖는다. 경로 탐색기 (202) 가 신호 경로 (302 내지 312) 를 식별한 후에, 팻 경로 검출기 (204) 는 최대 에너지 신호 경로 (306; 기준 경로 (306)) 를 식별하고, 시간 윈도우 (322) 내의 식별된 신호 경로 (304 내지 312) 의 수를 결정한다. 예시적인 실시형태에 따르면, 시간 윈도우 (322) 는 기준 경로 (306) 로부터 +/- 3 칩이다. 도 3 에 제공된 예에서, 5 개의 신호 경로 (304 내지 312) 는 시간 윈도우 (322) 내에 식별된다. 팻 경로 검출기 (204) 는, 팻 경로 조건이 시간 윈도우 (322) 내의 식별된 신호 경로 (304 내지 312) 의 수 ("식별된 시간 윈도우 경로 (304 내지 312)") 에 적어도 부분적으로 기초하여 존재하는지 여부를 결정한다. 예시적인 실시형태에 따르면, 도 5 를 참조하여 더 상세히 설명되는 바와 같이, 팻 경로 검출기 (204) 는, 팻 경로 조건이 검출 필터의 이전 출력에 기초하여 존재하는지 여부를 결정한다.
도 4 는 집중된 분포로 레이크 핑거를 시간 오프셋에 할당한 예시적인 신호 경로 분포 (300) 를 그림으로 나타낸 것이다. 팻 경로 검출기가 팻 경로 조건을 검출하는 경우에, 레이크 핑거는 식별된 신호 경로 (302 내지 312) 의 적어도 일부 간의 오프셋에 할당된다. 예시적인 실시형태에 따르면, 우선, 레이크 핑거는 기준 경로 (306) 로부터 하프 칩 오프셋에 있는 핑거를 할당하기 전에 식별된 신호 경로 (302 내지 312) 에 할당된다. 도 4 의 경우에, 레이크 핑거는 기준 경로 (306; 0 칩 오프셋) 와, 신호 경로가 식별된 -4, -2, +1, +2 및 +3 칩 오프셋에서 할당된다. 신호 경로는 1/2 칩 간격으로 오프셋을 갖지 않을 수도 있지만, 탐색기 해상도는 정수 칩 값의 관점에서 탐색기 결과를 제공한다. 나머지 레이크 핑거는 기준 경로 (306) 로부터 1/2 칩 증분에서 할당되지 않은 1/2 칩 신 호 경로 오프셋에 할당된다. 나머지 레이크 핑거들 중 할당된 레이크 핑거는 도 4 에 타원형 (402 내지 412) 으로 도시되어 있다. 따라서, 도 4 의 예에서, 나머지 레이크 핑거 (402 내지 412) 는 -1/2 칩 오프셋 (402), +1/2 칩 오프셋 (404), -1 칩 오프셋 (406), +1 1/2 칩 오프셋 (408), -1 1/2 칩 오프셋 (410) 및 +3 1/2 칩 오프셋 (412) 에 할당된다. 본 예에 도시된 바와 같이, -1/2 칩 및 -1 칩 오프셋에 할당된 핑거는 경로 탐색기 (202) 에 의해 식별되지 않은 신호 경로 내의 신호를 수신할 것이다.
도 5 는 본 발명의 예시적인 실시형태에 따른 예시적인 팻 경로 검출기 (204) 의 블록도이다. 도 5 에 도시된 여러 기능 블록은 하드웨어, 소프트웨어 및/또는 펌웨어의 임의의 조합을 사용하여 구현될 수도 있다. 또한, 여러 기능 및 동작은 임의 개수의 디바이스, 회로 또는 엘리먼트에 구현될 수도 있다. 몇몇 경우에는, 기능 블록들 중 2 개 이상의 기능 블록이 단일 디바이스에 통합될 수도 있고, 임의의 단일 디바이스에서 수행되는 것으로서 설명된 기능들이 몇몇 디바이스를 통해 구현될 수도 있다. 예시적인 실시형태에 따르면, 팻 경로 검출기 (204) 는 프로세서 (118) 상에서 실행되는 소프트웨어 코드에 의해 구현된다.
팻 경로 검출기 (204) 가 다른 방법으로 구현될 수도 있지만, 예시적인 실시형태에 따르면, 팻 경로 검출기 (204) 는 검출 필터 (502) 를 포함한다. 검출 필터 (502) 의 출력은 식별된 시간 윈도우 경로 (304 내지 312) 의 현재 개수 및 필터 출력의 이전 값에 의존한다. 시간 윈도우 경로 카운터 (504) 는 시간 윈도우 (322) 내에 있는 것으로서 경로 탐색기 (202) 에 의해 식별된 피식별 시간 윈 도우 경로 (304 내지 312) 의 현재 개수를 나타내는, 출력인 경로 번호 (P) 를 제공한다. 결합기 (508) 는 이전 필터 출력을 P 와 결합하여, 필터 출력, y 를 생성한다. 검출 필터 (502) 의 각 출력은 웨이크업 어커런스 (n) 의 함수이고, 여기서, 웨이크업 어커런스는 액세스 단말기 (112) 가 페이징 채널을 감시하기 위해 슬립 모드에서 나오는 경우에 발생한다. 필터 출력 y 는 결합기 (508) 의 입력으로 피드백되기 전에 지연 (506) 에 의해 지연된다. 예시적인 실시형태에 따르면, 그 지연은 이전 필터 출력을 발생시키는 단일 웨이크업 어커런스이다. 몇몇 경우에는 다른 지연을 사용할 수도 있다. 예시적인 실시형태에 따르면, 결합기는, 검출 필터 (502) 가 다음 수학식에 따른 응답을 갖도록 하는 가중된 결합기이다.
y(n) = 0.95y(n-1) +0.05P(n)
여기서, n 은 슬립 모드로부터의 웨이크 어커런스의 카운트이고, P 는 웨이크 업 인스턴스 (n) 동안에 시간 윈도우 (322) 내의 식별된 신호 경로의 수이다. 다른 가중 인자뿐만 아니라 다른 값도 필터 응답에 사용될 수도 있다. 몇몇 경우에는, 예를 들어, 0.05 및 0.95 이외의 값이 사용될 수도 있다.
평가기 (512) 는 검출 필터의 출력을 평가하여, 팻 경로 조건이 존재하는지 여부를 결정한다. 예시적인 실시형태에 따르면, 평가기 (508) 는 검출 필터 (502) 의 출력 (y) 을 임계값 yTHRESH 와 비교한다. 그 출력이 임계값보다 큰 경 우에, 평가기 (512) 및 팻 경로 검출기 (204) 는 팻 경로 조건을 나타낸다. 그 출력이 임계값보다 크지 않은 경우에, 분포된 경로 조건을 나타낸다. 예시적인 실시형태에 따르면, 팻 경로 검출기는 초기 필터 출력을 1 로 설정함으로써 (y(0) = 1), 다른 적당한 시간 동안에 파워 업 시 초기화된다. 몇몇 경우에는 다른 임계값이 사용될 수도 있지만, 예시적인 실시형태에 따르면, yTHRESH 는 0.5 와 같다. 아래에서 설명하는 바와 같이, 필터 출력은 몇몇 웨이크업 어커런스 후에 적당한 레벨로 수렴한다.
도 6 은 웨이크업 어커런스의 함수로서 검출 필터 (502) 출력의 예를 그림 (600) 으로 나타낸다. 예시적인 실시형태에 따르면, 검출 필터가 1 로 초기화되기 때문에, 곡선 (602, 604) 은 n = 0 인 경우에 y = 1 에서 시작한다. 결국, 분포된 경로 곡선 (602) 은 임계값 (606) 아래로 떨어진다. 팻 경로 곡선 (604) 은 임계값 (606) 위에 계속 있다.
도 7 은 예시적인 실시형태에 따라 레이크 핑거를 할당하는 방법의 흐름도이다. 그 방법은 하드웨어, 소프트웨어 및/또는 펌웨어의 임의의 조합에 의해 수행될 수도 있다. 예시적인 실시형태에 따르면, 그 방법은 WCDMA 통신 시스템에서 통신하는 액세스 단말기 (112) 에 의해 수행된다.
단계 (702) 에서, 식별된 신호 경로 (302 내지 312) 는 경로 탐색기 (202) 로부터 수신된다. 예시적인 실시형태에 따르면, 식별된 신호 경로 (302 내지 312) 의 목록은 메모리 (120) 에 저장된다. 기준 PN 코드로부터 0 내지 307200 의 칩 오프셋이 테이블 내의 각각 수신된 파일럿 신호 버전에 대해 대응하는 Ec/Io 와 함께 저장된다. 따라서, 저장된 값은 신호 경로의 특성을 나타낸다. 팻 경로 검출기 (204) 는 아래에 설명되는 바와 같이 각각의 신호 경로를 평가한다.
단계 (705) 에서는, 식별된 신호 경로 (302 내지 312) 모두가 평가되었는지 여부를 결정한다. 식별된 신호 경로 (302 내지 312) 모두가 평가된 경우에, 본 발명의 방법은 단계 (712) 로 진행한다. 식별된 신호 경로 (302 내지 312) 모두가 평가되지는 않은 경우에, 본 발명의 방법은 단계 (706) 로 진행한다.
단계 (706) 에서, 기준 경로 (306) 와 현재 평가된 경로 간의 시간 (T) 이 계산된다. 상술한 바와 같이, 기준 경로 (306) 는 최대 에너지를 갖는 파일럿 신호 버전이 수신된 경로이다. 따라서, 기준 경로 (306) 는 최소 채널 손실을 갖는 경로이다. 예시적인 실시형태에 따르면, 기준 경로 (306) 와 현재 경로 간의 칩 단위의 시간은, 저장된 칩 오프셋 값 간의 차이를 계산함으로써 결정된다.
단계 (708) 에서는, T 가 1 칩과 3 칩 사이에 있는지 여부를 결정한다. 현재 경로와 기준 경로 (306) 간의 시간 차이의 절대값이 1 칩 내지 3 칩의 시간 윈도우와 비교된다. 따라서, 예시적인 실시형태에 따르면, 시간 윈도우는 최강 신호 버전 (기준 경로 (306)) 으로부터 -3 칩 내지 -1 칩의 시간 윈도우와 1 칩 내지 3 칩의 시간 윈도우의 2 개의 시간 윈도우를 포함한다. T 가 시간 윈도우 내에 있지 않은 경우에, 본 발명의 방법은 단계 (705) 로 진행하여, 다른 식별된 경로가 평가될 필요가 있는지 여부를 결정한다. T 가 시간 윈도우 내에 있는 경우에, 본 발명의 방법은 단계 (710) 로 진행한다.
단계 (710) 에서, 식별된 시간 윈도우 경로 (304 내지 312) 의 수 (P) 가 갱신된다. 상술한 바와 같이, 식별된 시간 윈도우 경로는 시간 윈도우 내에 있는 그 식별된 신호 경로이다. 예시적인 실시형태에 따르면, 기준 경로 (306) 로부터 3 이하의 칩인 경로는 그 시간 윈도우 내에 존재한다. 몇몇 경우에는, 그 시간 윈도우가 칩 이외의 단위로 결정될 수도 있다. P 를 갱신한 후에, 본 발명의 방법은 단계 (705) 로 리턴하여, 경로 모두가 평가되었는지 여부를 결정한다.
단계 (712) 에서, 모든 식별된 신호 경로는 현재 웨이크 어커런스에 대해 평가되었고, 초기화 후에 첫 번째 4 개의 P 값이 0 과 같은지 여부를 결정한다. 첫 번째 4 개의 값이 0 과 같지 않은 경우에, 본 발명의 방법은 단계 (716) 로 진행한다. 첫 번째 4 개의 값이 0 과 같은 경우에, 본 발명의 방법은 단계 (714) 로 진행하여, 필터 값을 임계값으로 설정한다 (y(4) = YTHRESH). 예시적인 실시형태에 따르면, P 값이 산란 채널이 매우 낮은 산란을 가짐을 나타내는 경우에, 필터 출력은 임계값으로 강제된다. 몇몇 P 값이 0 인 경우에는, 채널이 산란 채널이 아니며 신호 경로가 가시선 (line of sight) 경로를 포함할 가능성이 증가한다. P 값이 몇몇 웨이크 어커런스에 대해 0 인 경우에는, 시간 윈도우 내에 식별된 신호 경로가 존재하지 않게 되어, 팻 경로 조건이 아닐 것이라는 것을 나타낸다. 임계값 이하로 조절된 필터 값을 통해, 팻 경로 검출기가 분포된 신호 경로 배열을 나타낼 수 있게 되어, 단계 (720) 에서, 분포된 핑거 할당을 생성한다.
단계 (716) 에서, P 값이 현재 웨이크 어커런스에 대해 검출 필터 (502) 에 서 갱신된다. 검출 필터 (502) 에 새로운 값이 적용되어, 현재 웨이크 어커런스 n 에 대한 새로운 값 y 를 생성한다.
단계 (718) 에서, 필터 출력 y 는 임계값 (yTHRESH) 과 비교된다. y 가 임계값보다 큰 경우에 (y ＞ yTHRESH), 본 발명의 방법은 단계 (722) 로 진행하여, 나머지 레이크 핑거를 집중된 할당으로 분포시킨다. y 가 임계값보다 크지 않은 경우에, 본 발명의 방법은 단계 (720) 로 진행한다.
단계 (720) 에서, 레이크 핑거는 분포된 구성으로 할당된다. 예시적인 실시형태에 따르면, 레이크 핑거는 식별된 신호 경로 (302 내지 312) 에 할당되고, 어떤 나머지 레이크 핑거도 할당되지 않는다.
단계 (722) 에서, 레이크 핑거는 집중된 분포로 할당된다. 예시적인 실시형태에 따르면, 레이크 핑거는 식별된 신호 경로 (302 내지 312) 에 할당되고, 나머지 레이크 핑거는 식별된 신호 경로 (302 내지 312) 간의 시간 오프셋에 할당된다. 단계 (722) 를 수행하는 예시적인 방법은 도 8 을 참조하여 아래에 설명된다.
도 8 은 예시적인 실시형태에 따른 집중된 분포로 레이크 핑거를 할당하는 방법의 흐름도이다.
단계 (802) 에서, s 는 최대 에너지 파일럿 버전의 오프셋과 같게 설정된다. 따라서, 예시적인 실시형태에 따르면, s 는 기준 경로 (306) 의 칩 오프셋과 같게 설정된다.
단계 (804) 에서, u 는 1 과 같게 설정되고, 여기서, u 의 단위는 하프 칩이다.
단계 (806) 에서, 할당되지 않은 핑거가 남아 있는지 여부를 결정한다. 적어도 하나의 핑거가 할당되지 않은 상태로 남아 있는 경우에, 본 발명의 방법은 단계 (808) 로 진행한다. 할당되지 않은 핑거가 남아 있지 않은 경우에, 본 발명의 방법은 단계 (822) 로 진행한다.
단계 (808) 에서, u 가 6 보다 작거나 같은지 여부를 결정한다. 따라서, u 가 3 칩과 같은지 여부를 결정한다. u 가 6 보다 작거나 같은 경우에, 본 발명의 방법은 단계 (810 및 818) 로 동시에 진행한다. u 가 6 보다 큰 경우에, 본 발명의 방법은 단계 (822) 로 진행하여, 레이크 핑거를 할당한다.
단계 (810) 에서, 경로 오프셋은 기준 오프셋에 u 를 더한 것과 같게 설정된다 (경로 오프셋 = s + u). 단계 (818) 에서, 경로 오프셋은 기준 오프셋에서 u 를 뺀 것과 같게 설정된다. 따라서, 단계 (810 및 818) 에서는, 1/2 의 배수인 칩 오프셋을 더하고 뺀다.
단계 (812 및 820) 에서는, 경로 오프셋이 식별된 경로 오프셋 집합의 원소인지 여부를 결정한다. 따라서, 그 경로 오프셋이 식별된 신호 경로로서 이미 목록에 있는지 여부를 결정한다. 경로 오프셋이 목록에 없는 경우에, 본 발명의 방법은 단계 (816) 로 진행하여, 그 경로 오프셋을 신호 경로의 할당 목록에 더한다. 경로 오프셋이 경로 오프셋 집합의 목록에 이미 있는 경우에, 본 발명의 방법은 단계 (814) 로 진행하여, u 를 1 씩 증분한다.
따라서, 예시적인 실시형태에 따르면, 할당되지 않은 레이크 핑거는 기준 경로 (306) 로부터 1/2 칩 증분씩 할당된 레이크 핑거 간에 할당되어, 집중된 분포로 핑거를 할당한다. 따라서, 어떤 신호 경로도 식별되지 않은 오프셋에 레이크 핑거를 할당하여, 탐색기에 의해 신호 경로로서 식별되지 않은 하나 이상의 오프셋에 신호 경로가 존재하는 경우에, 성능이 향상된다. 탐색기에 의해 어떤 경로도 식별되지 않은 오프셋에서 레이크 핑거가 신호를 수신할 확률은, 산란이 채널에서 증가함에 따라 증가한다. 밀집한 도시 환경과 같은 팻 경로 조건 동안에, 식별된 신호 경로 간에 신호 경로가 존재할 가능성은 상당히 증가한다. 예시적인 실시형태에 따르면, 집중된 핑거 할당은 팻 경로 조건 동안에 적용되고, 분포된 핑거 할당은, 분포된 핑거 할당이 통상적인 핑거 할당 기술에 따르는 다른 경우에 적용된다. 그 결과로서, 액세스 단말기가 어웨이크 상태인 시간을 최소로 함으로써 전지 수명을 최대로 함과 동시에, 액세스 단말기가 페이징 채널을 복조하기 위해 슬립 모드에서 주기적으로 어웨이크하는 상태 동안의 성능이 증가한다.
당업자라면, 임의의 여러 상이한 테크놀러지와 기술을 사용하여 정보와 신호를 표현할 수도 있다는 것을 알 수 있다. 예를 들어, 본 명세서 전체에서 참조될 수도 있는 데이터, 명령, 커맨드, 정보, 신호, 비트, 기호 및 칩은 전압, 전류, 전자기파, 자기 필드나 자기 입자, 광학 필드나 광학 입자, 또는 그 임의의 조합에 의해 표현될 수도 있다.
또한, 당업자라면, 본원에 개시된 실시형태와 관련하여 설명된 여러 예시적인 논리 블록, 모듈, 회로 및 알고리즘 단계는 전자 하드웨어, 컴퓨터 소프트웨어, 또는 양자의 조합으로서 구현될 수도 있다는 것을 알 수 있다. 이러한 하드웨어와 소프트웨어의 호환성을 명확히 설명하기 위해, 여러 예시적인 컴포넌트, 블록, 모듈, 회로 및 단계를 일반적으로 그 기능면에서 상술하였다. 그러한 기능이 하드웨어나 소프트웨어로서 구현되는지 여부는, 특정 애플리케이션 및 전체 시스템에 부과된 설계 제약에 의존한다. 당업자라면 각각의 특정 애플리케이션마다 상이한 방법으로 설명된 기능을 구현할 수도 있지만, 그러한 구현 결정은 본 발명의 범위로부터 일탈하는 것으로서 해석되지 않아야 한다.
본원에 개시된 실시형태와 관련하여 설명된 여러 예시적인 논리 블록, 모듈 및 회로는 범용 프로세서, DSP (digital signal processor), ASIC (application specific integrated circuit), FPGA (field programmable gate array) 나 다른 프로그램 가능 논리 디바이스, 이산 게이트나 트랜지스터 논리, 이산 하드웨어 컴포넌트, 또는 본원에 설명된 기능을 수행하도록 설계된 그 임의의 조합으로 구현 또는 수행될 수도 있다. 범용 프로세서는 마이크로프로세서일 수도 있지만, 다른 방법으로는, 범용 프로세서는 임의의 통상적인 프로세서, 컨트롤러, 마이크로컨트롤러, 또는 상태 머신일 수도 있다. 또한, 프로세서는 예를 들어, DSP 와 마이크로프로세서의 조합, 복수의 마이크로프로세서, DSP 코어와 함께 하나 이상의 마이크로프로세서, 또는 임의의 기타 그러한 구성과 같은 컴퓨팅 디바이스의 조합으로서 구현될 수도 있다.
본원에 설명된 실시형태와 관련하여 설명된 방법이나 알고리즘의 단계는 하드웨어에 직접, 프로세서에 의해 실행되는 소프트웨어 모듈에, 또는 상기 2 가지 방법의 조합으로 수록될 수도 있다. 소프트웨어 모듈은 RAM 메모리, 플래시 메모리, ROM 메모리, EPROM 메모리, EEPROM 메모리, 레지스터, 하드 디스크, 착탈식 디스크, CD-ROM, 또는 당해 기술분야에서 공지된 임의의 다른 형태의 저장 매체에 상주할 수도 있다. 예시적인 저장 매체는 프로세서에 연결되어, 프로세서가 저장 매체로부터 정보를 판독하고 저장 매체에 정보를 기입하도록 할 수 있다. 다른 방법으로서, 저장 매체는 프로세서와 일체로 형성될 수도 있다. 프로세서와 저장 매체는 ASIC 에 상주할 수도 있다. ASIC 은 사용자 단말기에 상주할 수도 있다. 다른 방법으로서, 프로세서와 저장 매체는 사용자 단말기에 이산 컴포넌트로서 상주할 수도 있다.
당업자라면, 개시된 실시형태에 대한 이전 설명을 참조하여, 본 발명을 실시하거나 사용할 수 있다. 당업자라면, 이들 실시형태에 대한 여러 변형을 쉽게 알 수 있고, 본원에 정의된 일반 원리는 본 발명의 사상이나 범위로부터 일탈함이 없이 다른 실시형태에 적용될 수도 있다. 따라서, 본 발명은 본원에 도시된 실시형태에 한정되는 것이 아니라, 본원에 개시된 원리 및 신규한 특징과 일치하는 최광의 범위가 주어진다.

Claims (28)

  1. 송신기로부터 레이크 수신기로의 신호 경로들의 집중에 따라 식별된 신호 경로 시간 오프셋들 간의 시간 오프셋에 레이크 수신기 핑거를 할당하도록 구성되는, 레이크 수신기 핑거 할당기.
  2. 장치로서,
    송신기로부터 상기 장치로의 복수의 식별된 신호 경로들을 식별하도록 구성된 경로 탐색기로서, 상기 식별된 신호 경로들은 시간 오프셋들을 갖는, 상기 경로 탐색기;
    상기 복수의 식별된 신호 경로들의 집중에 기초하여 팻 (fat) 경로 조건을 검출하도록 구성된 팻 경로 검출기; 및
    상기 팻 경로 조건이 검출되는 경우에, 집중된 핑거 할당을 할당하여, 상기 복수의 신호 경로들 중 2 개의 신호 경로들의 시간 오프셋들 간의 시간 오프셋에 적어도 하나의 레이크 핑거를 할당하도록 구성된 핑거 할당기를 포함하는, 장치.
  3. 제 2 항에 있어서,
    상기 팻 경로 검출기는 시간 윈도우 내의 식별된 신호 경로들의 수에 기초하여 상기 팻 경로 조건을 검출하도록 구성되는, 장치.
  4. 제 3 항에 있어서,
    상기 팻 경로 검출기는,
    집중된 경로 인디케이터와 이전 필터 출력에 기초하여 필터 출력을 생성하도록 구성된 검출 필터; 및
    상기 필터 출력이 임계값보다 큰 경우에, 팻 경로 조건을 표시하는 팻 경로 인디케이터를 생성하도록 구성된 필터 출력 평가기를 포함하는, 장치.
  5. 제 4 항에 있어서,
    상기 팻 경로 인디케이터는 상기 시간 윈도우 내의 식별된 신호 경로들의 수를 결정하도록 구성된 시간 윈도우 경로 카운터를 더 포함하는, 장치.
  6. 제 5 항에 있어서,
    상기 검출 필터의 응답은 y(n) = 0.95y(n-1) + 0.05P(n) 에 따르고,
    여기서, y 는 상기 필터 출력이고, n 은 액세스 단말기의 초기화로부터 측정된 상기 액세스 단말기의 웨이크 어커런스 (wake occurrence) 이며, P 는 상기 시간 윈도우 내의 신호 경로들의 수인, 장치.
  7. 제 3 항에 있어서,
    상기 검출 필터는 FIR (Finite Impulse Response) 필터를 포함하는, 장치.
  8. 제 7 항에 있어서,
    상기 FIR 필터는 이전 필터 출력 값들과 함께 상기 필터 출력 값들을 평균하도록 구성되는, 장치.
  9. 제 2 항에 있어서,
    상기 핑거 할당기는 식별된 신호 경로들의 시간 오프셋들에 레이크 핑거들을 할당하고, 기준 신호 경로로부터 하프 칩 증분들 (half chip increments) 에 있는 시간 오프셋들에 레이크 핑거들을 할당하도록 구성되는, 장치.
  10. 제 2 항에 있어서,
    상기 팻 경로 인디케이터가 분포된 신호 경로 조건을 표시하는 경우에, 상기 핑거 할당기는 또한 식별된 신호 경로들의 시간 오프셋들에만 레이크 핑거들을 할당하도록 구성되는, 장치.
  11. 레이크 수신기 시스템으로서,
    송신기로부터 상기 레이크 수신기 시스템으로 송신되는 파일럿 신호의 복수의 파일럿 신호 버전들 각각에 대한 에너지 및 상대 시간 편이를 식별하여, 상기 송신기로부터 상기 레이크 수신기 시스템으로의 복수의 식별된 신호 경로들을 식별하도록 구성된 경로 탐색기; 및
    팻 (fat) 경로 검출기를 포함하고,
    상기 팻 경로 검출기는,
    이전 필터 값에 기초하여, 또한 최고 에너지 파일럿 신호 버전에 대응하는 기준 신호 경로로부터의 시간 윈도우 내의 식별된 신호 경로들의 수에 기초하여, 필터 값을 생성하도록 구성된 검출 필터,
    상기 필터 값이 임계값보다 큰 경우에, 팻 경로 조건을 표시하도록 구성된 필터 출력 평가기, 및
    상기 팻 경로 조건이 표시된 경우에, 상기 식별된 신호 경로들의 적어도 2 개의 시간 오프셋들 간의 시간 오프셋들에 레이크 수신기 핑거들을 할당하도록 구성된 핑거 할당기를 포함하는, 레이크 수신기 시스템.
  12. 제 11 항에 있어서,
    상기 팻 경로 검출기는 상기 시간 윈도우 내의 식별된 신호 경로들의 수를 결정하도록 구성된 시간 윈도우 경로 카운터를 더 포함하는, 레이크 수신기 시스템.
  13. 제 12 항에 있어서,
    상기 검출 필터의 응답은 y(n) = 0.95y(n-1) + 0.05P(n) 에 따르고,
    여기서, y 는 상기 필터 출력이고, n 은 액세스 단말기의 초기화로부터 측정된 상기 액세스 단말기의 웨이크 어커런스이며, P 는 상기 시간 윈도우 내의 식별된 신호 경로들의 수인, 레이크 수신기 시스템.
  14. 제 13 항에 있어서,
    상기 핑거 할당기는 식별된 신호 경로들의 시간 오프셋들에 레이크 핑거들을 할당하고, 기준 신호 경로로부터 하프 칩 증분들에 있는 시간 오프셋들에 레이크 핑거들을 할당하도록 구성되는, 레이크 수신기 시스템.
  15. 장치로서,
    송신기로부터 상기 장치로의 복수의 신호 경로들을 식별하는 탐색 수단으로서, 상기 신호 경로들은 기준 신호 경로로부터의 시간 오프셋들을 갖는, 상기 탐색 수단;
    시간 윈도우 내의 상기 복수의 신호 경로들의 집중에 기초하여 팻 (fat) 경로 조건을 검출하는 검출 수단; 및
    상기 팻 경로 조건이 검출된 경우에, 상기 복수의 신호 경로들의 2 개의 신호 경로들의 시간 오프셋들 간의 시간 오프셋에 적어도 하나의 레이크 핑거를 할당하는 할당 수단을 포함하는, 장치.
  16. 제 15 항에 있어서,
    팻 경로 검출기는,
    상기 시간 윈도우 내의 식별된 신호 경로들의 수를 카운트하는 시간 윈도우 경로 카운트 수단;
    상기 시간 윈도우 내의 식별된 신호 경로들의 수를 평가하는 경로 수 평가 수단;
    집중된 경로 인디케이터와 이전 필터 출력에 기초하여 필터 출력을 생성하는 검출 필터 수단; 및
    상기 필터 출력이 임계값보다 큰 경우에, 상기 필터 출력을 평가하여 팻 경로 조건을 표시하는 팻 경로 인디케이터를 생성하는 필터 출력 평가 수단을 포함하는, 장치.
  17. WCDMA (wide-band code division multiple access) 통신 시스템에서 동작하는 액세스 단말기로서,
    복수의 레이크 수신기 핑거들을 가지며, 기지국으로부터 상기 액세스 단말기로 송신되어 상기 레이크 수신기 핑거들에 의해 수신되는 신호의 복수의 신호 버전들을 처리하도록 구성된 레이크 수신기;
    송신기로부터 상기 액세스 단말기로 송신되는 파일럿 신호의 복수의 파일럿 신호 버전들 각각에 대한 에너지와 상대 시간 편이를 식별하여, 상기 기지국으로부터 상기 액세스 단말기로의 복수의 식별된 신호 경로들을 식별하도록 구성된 경로 탐색기; 및
    팻 (fat) 경로 검출기를 포함하고,
    상기 팻 경로 검출기는,
    이전 필터 값에 기초하고, 또한 최고 에너지 파일럿 신호 버전에 대응하는 기준 신호 경로로부터의 시간 윈도우 내의 식별된 신호 경로들의 수에 기초하여, 필터 값을 생성하도록 구성된 검출 필터,
    상기 필터 값이 임계값보다 큰 경우에, 팻 경로 조건을 표시하도록 구성된 필터 출력 평가기, 및
    상기 팻 경로 조건이 표시된 경우에, 상기 식별된 신호 경로들의 적어도 2 개의 시간 오프셋들 간의 시간 오프셋들에 상기 레이크 수신기 핑거들을 할당하도록 구성된 핑거 할당기를 포함하는, 액세스 단말기.
  18. 제 17 항에 있어서,
    상기 팻 경로 검출기는 상기 시간 윈도우 내의 식별된 신호 경로들의 수를 결정하도록 구성된 시간 윈도우 경로 카운터를 더 포함하는, 액세스 단말기.
  19. 제 18 항에 있어서,
    상기 검출 필터의 응답은 y(n) = 0.95y(n-1) + 0.05P(n) 에 따르고,
    여기서, y 는 상기 필터 출력이고, n 은 상기 액세스 단말기의 초기화로부터 측정된 상기 액세스 단말기의 웨이크 어커런스이며, P 는 상기 시간 윈도우 내의 식별된 신호 경로들의 수인, 액세스 단말기.
  20. 제 19 항에 있어서,
    상기 핑거 할당기는 식별된 신호 경로들의 시간 오프셋들에 레이크 핑거들을 할당하고, 또한 기준 신호 경로로부터 하프 칩 증분들에 있는 시간 오프셋들에 레이크 핑거들을 할당하도록 구성되는, 액세스 단말기.
  21. 제 17 항에 있어서,
    팻 경로 인디케이터가 분포된 신호 경로 조건을 표시하는 경우에, 상기 핑거 할당기는 또한 식별된 신호 경로들의 시간 오프셋들에만 레이크 핑거들을 할당하도록 구성되는, 액세스 단말기.
  22. 레이크 수신기 핑거들을 할당하는 방법으로서,
    송신기로부터 일 장치로의 복수의 식별된 신호 경로들을 식별하는 단계로서, 상기 식별된 신호 경로들은 기준 신호 경로로부터의 시간 오프셋들을 갖는, 상기 식별 단계;
    상기 복수의 식별된 신호 경로들의 집중에 기초하여 팻 (fat) 경로 조건을 검출하는 단계; 및
    상기 팻 경로 조건이 검출된 경우에, 집중된 핑거 할당을 할당하여, 상기 복수의 신호 경로들의 2 개의 신호 경로들의 시간 오프셋들 간의 시간 오프셋에 적어도 하나의 레이크 핑거를 할당하는 단계를 포함하는, 레이크 수신기 핑거들의 할당 방법.
  23. 제 22 항에 있어서,
    상기 팻 경로 조건을 검출하는 단계는 시간 윈도우 내의 식별된 신호 경로들의 수에 기초하여 상기 팻 경로 조건을 검출하는 단계를 포함하는, 레이크 수신기 핑거들의 할당 방법.
  24. 제 23 항에 있어서,
    상기 팻 경로 조건을 검출하는 단계는,
    집중된 경로 인디케이터 및 이전 필터 출력에 기초하여 필터 출력을 생성하는 단계; 및
    상기 필터 출력이 임계값보다 큰 경우에, 팻 경로 조건을 표시하는 팻 경로 인디케이터를 생성하는 단계를 포함하는, 레이크 수신기 핑거들의 할당 방법.
  25. 제 24 항에 있어서,
    상기 팻 경로 조건을 검출하는 단계는 상기 시간 윈도우 내의 식별된 신호 경로들의 수를 카운트하는 단계를 더 포함하는, 레이크 수신기 핑거들의 할당 방법.
  26. 제 25 항에 있어서,
    상기 팻 경로 인디케이터를 생성하는 단계는,
    상기 기준 신호 경로의 3 개 칩 내의 식별된 신호 경로들의 수가 6 이상인 경우에, 1 의 집중된 경로 인디케이터 값을 생성하고,
    상기 기준 신호 경로의 3 개 칩 내의 식별된 신호 경로들의 수가 6 보다 작은 경우에, 0 의 집중된 경로 인디케이터 값을 생성하는 단계를 포함하는, 레이크 수신기 핑거들의 할당 방법.
  27. 제 26 항에 있어서,
    상기 필터 출력을 생성하는 단계는 y(n) = 0.95y(n-1) + 0.05P(n) 에 따라 상기 필터 출력을 생성하는 단계를 포함하고,
    여기서, y 는 상기 필터 출력이고, n 은 액세스 단말기의 초기화로부터 측정된 상기 액세스 단말기의 웨이크 어커런스이며, P 는 상기 시간 윈도우 내의 식별된 신호 경로들의 수인, 레이크 수신기 핑거들의 할당 방법.
  28. 제 26 항에 있어서,
    상기 적어도 하나의 레이크 핑거를 할당하는 단계는, 식별된 신호 경로들의 시간 오프셋들에 레이크 핑거들을 할당하고, 상기 기준 신호 경로로부터 하프 칩 증분들에 있는 시간 오프셋들에 레이크 핑거들을 할당하는 단계를 포함하는, 레이크 수신기 핑거들의 할당 방법.
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