KR20070089530A - 반도체 소자의 패턴 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 고립 패턴 형성시 패턴의 모서리 쪽에 발생하는 감광막 손실을 억제하여 정상적인 고립 패턴을 형성할 수 있는 반도체 소자의 패턴 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명은 피패턴층이 형성된 기판을 제공하는 단계와, 상기 피패턴층 상에 서로 일정 거리 이격된 복수의 라인 패턴을 형성하는 단계와, 상기 라인 패턴이 불필요한 부분의 상기 라인 패턴을 제거하기 위하여 상기 라인 패턴 상에 상기 라인 패턴보다 넓은 폭으로 상기 라인 패턴의 일부를 개방시키는 구조의 포토마스크를 형성하는 단계와, 상기 포토마스크를 이용한 노광 및 현상공정을 실시하여 상기 라인 패턴을 고립 패턴으로 변형시키는 단계를 포함하는 반도체 소자의 패턴 형성방법을 제공한다.
라인 패턴, 고립 패턴, 포토마스크, 랜딩 플러그 컨택.
Description
도 1은 종래 기술에 따라 랜딩 플러그 컨택을 형성하기 위한 고립 패턴을 도시한 SEM(Scanning Electron Microscope) 사진.
도 2는 도 1에 도시된 고립 패턴을 단축방향으로 절단하여 도시한 SEM 사진.
도 3은 도 1에 도시된 고립 패턴을 장축방향으로 절단하여 도시한 SEM 사진.
도 4 내지 도 6은 본 발명의 실시예에 따른 반도체 소자의 고립 패턴 형성방법을 도시한 평면도들.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 절연막
20 : 라인 패턴
30 : 포토마스크
20a : 고립 패턴
본 발명은 반도체 소자의 패턴 형성방법에 관한 것으로, 특히 반도체 소자의 패턴 형성방법 중 섬 모양으로 고립된 구조의 고립 패턴 형성방법에 관한 것이다.
반도체 소자, 특히 디램(DRAM) 소자의 집적도가 증가함에 따라 게이트(Gate) 전극 및 비트라인(Bit Line)과 같은 도전층 또한 미세화되어 가고 있다. 이에 따라 섬(Island) 모양으로 고립된 모양의 마스크 패턴(pattern, 이하 고립 패턴이라 함), 예컨대 게이트 전극 사이에 형성되는 컨택 플러그인 랜딩플러그컨택(Landing Plug Contact, LPC)을 형성하기 위한 고립 패턴의 형성은 노광 마진(margin) 측면에서 대단히 힘든 공정 중의 하나다.
도 1은 이러한 랜딩플러그컨택을 형성하기 위한 고립 패턴을 도시한 SEM(Scanning Electron Microscope) 사진이다. 도 2는 도 1에 도시된 고립 패턴을 단축방향으로 절단하여 도시한 SEM 사진이고, 도 3은 도 1에 도시된 고립 패턴을 장축방향으로 절단하여 도시한 SEM 사진이다.
도 1 내지 도 3을 참조하면, 종래와 같이 고립 패턴을 형성하기 위한 공정의 어려움을 알 수 있다. 예컨대, 랜딩플러그컨택을 형성하기 위한 고립 패턴은 도 1 내지 도 3에서와 같이 장·단축 방향으로 프로파일(Profile) 변화가 심하여 후속 식각공정에 영향을 미쳐 공정 재현성 측면에서 매우 불안정하다는 단점이 있다.
즉, 단축 방향으로는 후속 식각공정을 통해 버티컬(verticalk)한 프로파일을 얻을 수 있지만 장축 방향으로는 후속 식각공정을 통해 버티컬한 프로파일을 얻는 데 어려움이 따른다. 결국, 고립 패턴이 장축 방향으로는 도 3에서와 같은 경사(slope)를 갖게 된다. 이때, 이러한 경사를 최소화하기 위하여 노광 조건을 변경하면 어느 정도 개선은 가능하나 그 효과는 매우 미미하다.
이와 같은 경사를 갖는 고립 패턴을 통해 후속 식각공정을 진행하게 되는 경우에는, 움푹 들어간 부분에서는 감광막이 베리어(barrier)로써의 충분한 역할을 하지 못하고 손실(loss)이 빨리 되므로 원하는 모양의 고립 패턴을 형성할 수 없게 된다. 즉, 패턴의 모서리 쪽에는 패턴 형성 전에 이미 감광막이 소진되어 정상적인 고립 패턴을 형성할 수 없게 된다. 이러한 현상은 반도체 소자가 고집적화될수록 심각하게 발생하고 있다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 제안된 것으로, 반도체 소자의 고립 패턴 형성시 패턴의 모서리 쪽에 발생하는 감광막 손실을 억제하여 정상적인 고립 패턴을 형성할 수 있는 반도체 소자의 패턴 형성방법을 제공하는 것을 그 목적으로 한다.
상기에서 설명한 목적을 달성하기 위한 일측면에 따른 본 발명은, 피패턴층이 형성된 기판을 제공하는 단계와, 상기 피패턴층 상에 서로 일정 거리 이격된 복수의 라인 패턴을 형성하는 단계와, 상기 라인 패턴이 불필요한 부분의 상기 라인 패턴을 제거하기 위하여 상기 라인 패턴 상에 상기 라인 패턴보다 넓은 폭으로 상기 라인 패턴의 일부를 개방시키는 구조의 포토마스크를 형성하는 단계와, 상기 포토마스크를 이용한 노광 및 현상공정을 실시하여 상기 라인 패턴을 고립 패턴으로 변형시키는 단계를 포함하는 반도체 소자의 패턴 형성방법을 제공한다.
본 발명에 있어서, 상기 피패턴층은 절연 산화막으로 형성한다. 이때, 상기 절연 산화막은 PVD, CVD 및 ALD 중 어느 하나의 방식으로 증착하는 것이 바람직하다.
본 발명에 있어서, 상기 피패턴층을 식각한 후 상기 고립 패턴을 제거하는 단계를 더 포함하는데, 상기 고립 패턴의 제거는 플라즈마 활성 에너지를 이용하여 이루어진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호는 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 4 내지 도 6은 본 발명의 실시예에 따른 반도체 소자의 고립 패턴 형성방법을 도시한 평면도들이다.
먼저, 도 4에 도시된 바와 같이, 반도체 소자의 패턴이 형성될 피패턴층, 예컨대, 랜딩플러그컨택이 형성될 절연막(10)이 형성된 기판(미도시)을 준비한다. 여기서, 절연막(10)은 산화막 계열의 물질로 형성한다. 예컨대, 절연막(10)은 HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, PETEOS(Plasma Enhanced Tetra Ethyle Ortho Silicate)막, PECVD(Plasma Enhanced Chemical Vapor Deposition)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organic Silicate Glass)막 중 어느 하나를 이용하여 형성한다. 바람직하게, 절연막(10)은 CVD(Chemical Vapor Deposition), PVD(Physical Vapor Deposition) 및 ALD(Atomic Layer Deposition) 방식 중 어느 하나의 방식을 이용하여 10~10000Å의 두께로 증착한다.
이어서, 피패턴층(10)에 패턴을 형성하기 위해 절연막(10) 상에 서로 일정 거리 이격되어 장축 방향으로 일렬로 늘어선 라인(Line) 타입의 감광막 패턴, 즉 라인 패턴(20)을 형성한다. 이렇듯, 반도체 소자의 패턴 형성시 감광막 패턴을 라인 타입을 사용함으로써 장·단축 방향으로 발생하는 감광막 패턴의 프로파일 변화를 방지하여 웨이퍼 내 균일도를 향상시킬 수 있다. 이는, 라인 패턴이 단축 방향으로는 일정 거리 이격되어 형성되지만 장축 방향으로는 일렬로 연결되기 때문이다. 또한, 통상 라인 타입의 감광막 패턴이 섬 모양으로 고립된 감광막 패턴보다 균일도가 우수하다.
이어서, 도 5에 도시된 바와 같이, 라인 패턴(20) 상부에 랜딩플러그컨택이 형성되지 않을 영역에 해당하는 라인 패턴(20)을 노출시키는 구조의 포토마스크(30)를 형성한다. 바람직하게, 포토마스크(30)는 라인 패턴(20)보다 넓은 폭으로 형성한다.
이어서, 도 6에 도시된 바와 같이, 포토마스크(30)를 마스크로 이용한 식각공정을 실시하여 포토마스크(30)로 인해 노출된 라인 패턴(20)을 식각한다. 이로써, 라인 패턴(20)이 고립 패턴(20a)으로 변형된다.
이후에는, 도면에 도시하진 않았지만 고립 패턴(20a)을 마스크로 이용한 식각공정을 실시하여 피패턴층인 절연막(10)을 식각한다. 이로써, 랜딩 플러그 컨택이 형성될 영역의 절연막(10) 내에는 기판을 노출시키는 구조의 컨택홀을 구비한 반도체 소자의 고립 패턴이 형성된다.
이어서, 스트립(strip) 공정을 실시하여 고립 패턴(20a)을 제거한다. 예컨대, 고립 패턴(20a)의 제거는 플라즈마 활성 에너지를 이용하는데, 바람직하게 플라즈마 활성 에너지를 이용한 상기 고립 패턴의 제거시 표면 온도는 25~500℃를 유지한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 반도체 소자의 패턴 형성시 감광막 패턴을 라인 타입을 사용함으로써 장·단축 방향으로 발생하는 감광막 패턴의 프로파일 변화를 방지하여 웨이퍼 내 균일도를 향상시킬 수 있다. 이를 통해, 장축 방향으로 발생하는 감광막 패턴의 경사를 최소화하여 마스크 패턴 형성의 마진을 확보할 수 있다.
Claims (7)
- 피패턴층이 형성된 기판을 제공하는 단계;상기 피패턴층 상에 서로 일정 거리 이격된 복수의 라인 패턴을 형성하는 단계;상기 라인 패턴이 불필요한 부분의 상기 라인 패턴을 제거하기 위하여 상기 라인 패턴 상에 상기 라인 패턴보다 넓은 폭으로 상기 라인 패턴의 일부를 개방시키는 구조의 포토마스크를 형성하는 단계; 및상기 포토마스크를 이용한 노광 및 현상공정을 실시하여 상기 라인 패턴을 고립 패턴으로 변형시키는 단계를 포함하는 반도체 소자의 패턴 형성방법.
- 제 1 항에 있어서,상기 고립 패턴을 형성한 후,상기 고립 패턴을 이용한 식각공정을 실시하여 상기 피패턴층을 식각하는 단계를 더 포함하는 반도체 소자의 패턴 형성방법.
- 제 2 항에 있어서,상기 피패턴층은 절연 산화막으로 형성하는 반도체 소자의 패턴 형성방법.
- 제 3 항에 있어서,상기 절연 산화막은 PVD, CVD 및 ALD 중 어느 하나의 방식으로 증착하는 반도체 소자의 패턴 형성방법.
- 제 2 항 내지 제 4 항 중 어느 하나의 항에 있어서,상기 피패턴층을 식각한 후,상기 고립 패턴을 제거하는 단계를 더 포함하는 반도체 소자의 패턴 형성방법.
- 제 5 항에 있어서,상기 고립 패턴의 제거는 플라즈마 활성 에너지를 이용하여 제거하는 반도체 소자의 패턴 형성방법.
- 제 6 항에 있어서,상기 플라즈마 활성 에너지를 이용한 상기 고립 패턴의 제거시 표면 온도는 25~500℃를 유지하는 반도체 소자의 패턴 형성방법.
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