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KR100811258B1 - 텅스텐실리사이드 게이트구조를 갖는 반도체소자의제조방법 - Google Patents

텅스텐실리사이드 게이트구조를 갖는 반도체소자의제조방법 Download PDF

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Abstract

본 발명의 텅스텐실리사이드 게이트구조를 갖는 반도체소자의 제조방법은, 소자분리막에 의해 한정되는 반도체기판의 활성영역 위에 게이트절연막을 개재하여 게이트도전막, 금속실리사이드막 및 하드마스크막이 순차적으로 적층되는 게이트스택용 물질막을 형성하는 단계와, 게이트스택용 물질막에 대한 패터닝을 수행하여 게이트도전막패턴, 금속실리사이드막패턴 및 하드마스크막패턴이 순차적으로 적층되는 게이트스택을 형성하되, 금속실리사이드막패턴의 측면이 내부로 함몰되는 언더컷 구조가 만들어지도록 하는 단계와, 그리고 라이트 산화공정을 수행하여 게이트도전막패턴 및 금속실리사이드막패턴의 측벽에 실질적으로 수직한 프로파일의 측벽산화막을 형성하는 단계를 포함한다.
텅스텐실리사이드 게이트, 게이트 측벽 프로파일, 라이트 산화공정, 과도식각, 브리지

Description

텅스텐실리사이드 게이트구조를 갖는 반도체소자의 제조방법{Method of fabricating the semiconductor device having WSix gate structure}
도 1 내지 도 3은 본 발명에 따른 텅스텐실리사이드 게이트구조를 갖는 반도체소자의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 텅스텐실리사이드 게이트구조를 갖는 반도체소자의 제조방법에 관한 것이다.
텅스텐실리사이드막은 높은 열적 안정성과 낮은 저항으로 인해 하이-엔드(high-end) 메모리소자의 게이트구조에 널리 채용되고 있다. 그러나 최근 디자인 룰(design rule)이, 예컨대 100㎛ 이하로 점점 작아짐에 따라, 텅스텐실리사이드막을 포함하는 게이트스택의 측벽 프로파일은 후속공정에 많은 영향을 끼치고 있다. 일 예로서 게이트스택과 인접한 게이트스택 사이의 폭이 점점 좁아짐에 따라, 게이트스택의 열악한 측벽 프로파일은 후속의 게이트 측벽스페이서막의 프로파일도 열악하게 하며, 그 결과 층간절연막 증착시 게이트스택과 랜딩플러그컨택 물질과의 브리지(bridge) 등을 유발할 수 있다.
게이트스택의 측벽 프로파일을 열악하게 하는 주된 원인들 중의 하나는 텅스텐실리사이드막이 산화되는 정도가 위치별로 편차를 나타내는 현상이다. 즉 폴리실리콘막, 텅스텐실리사이드막 및 하드마스크 질화막을 순차적으로 적층한 후에, 게이트 패터닝을 수행하여 게이트스택을 형성하고, 이 게이트스택을 형성한 뒤에 라이트 산화(light oxidation)공정을 수행하여 게이트 패터닝시의 식각데미지 및 폴리실리콘의 마이크로브리지(microbridge)를 제거한다. 이 라이트 산화공정에 의해 폴리실리콘막과 텅스텐실리사이드막의 측면도 산화되어 얇은 측면산화막이 형성되는데, 텅스텐실리사이드막의 산화정도가 텅스텐실리사이드막의 상하부 측면과 중앙 측면에서 다르게 나타난다.
구체적으로 텅스텐실리사이드막의 상하부 측면보다 중앙 측면에서 산화되는 정도가 크며, 그 결과 텅스텐실리사이드막의 중앙 부분이 바깥쪽으로 돌출되는 프로파일이 형성된다. 이와 같은 프로파일에 따라 후속의 게이트 측벽스페이서막도 바깥쪽으로 돌출되는 프로파일로 형성되며, 이는 후속의 층간절연막 형성시 오버행(overhang)을 유발하여 보이드(void)를 발생시키고, 랜딩플러그컨택 자기정렬컨택 식각시 게이트 측벽스페이서막의 돌출부분도 함께 식각되어 게이트스택과 랜딩플러그컨택 물질 사이의 브리지를 발생시킨다.
이와 같은 현상을 방지하기 위해서는 라이트 산화공정을 수행하지 않아야 하지만, 라이트 산화공정을 생략하게 되면, 게이트 패터닝시의 식각데미지 및 폴리실리콘의 마이크로브리지(microbridge)가 제거되지 않으며, 게이트산화막의 특성열화를 보상할 수 없으며, GIDL(Gate Induced Drain Leakage) 특성열화와 같이 소자의 신뢰성이 저하된다는 문제가 발생한다.
본 발명이 이루고자 하는 기술적 과제는, 라이트 산화공정을 수행하더라도 대체로 수직한 측면 프로파일의 게이트스택을 형성할 수 있도록 하는 텅스텐실리사이드 게이트구조를 갖는 반도체소자의 제조방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 텅스텐실리사이드 게이트구조를 갖는 반도체소자의 제조방법은, 소자분리막에 의해 한정되는 반도체기판의 활성영역 위에 게이트절연막을 개재하여 게이트도전막, 금속실리사이드막 및 하드마스크막이 순차적으로 적층되는 게이트스택용 물질막을 형성하는 단계; 상기 게이트스택용 물질막에 대한 패터닝을 수행하여 게이트도전막패턴, 금속실리사이드막패턴 및 하드마스크막패턴이 순차적으로 적층되는 게이트스택을 형성하되, 상기 금속실리사이드막패턴의 측면이 내부로 함몰되는 언더컷 구조가 만들어지도록 하는 단계; 및 라이트산화공정을 수행하여 상기 게이트도전막패턴 및 금속실리사이드막패턴의 측벽에 실질적으로 수직한 프로파일의 측벽산화막을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 활성영역에 리세스채널용 트랜치를 형성하는 단계를 더 포함하여 상기 게이트도전막은 상기 리세스채널용 트랜치가 매립되도록 형성하는 것이 바람직하다.
상기 금속실리사이드막 측면에 언더컷 구조가 만들어지도록 하는 단계는 상 기 게이트도전막에 대한 과도식각을 통해 수행할 수 있다.
이 경우, 상기 게이트도전막에 대한 과도식각은 500% 이상의 과도식각비율로 수행하는 것이 바람직하다.
상기 금속실리사이드막은 실리콘 조성이 금속 조성보다 상대적으로 2.1-3.0배 더 많은 실리콘-리치 형태로 형성하는 것이 바람직하다.
상기 금속실리사이드막은 텅스텐실리사이드막으로 형성하는 것이 바람직하다.
이 경우, 상기 텅스텐실리사이드막은, WF6 가스와 SiH4 가스를 반응가스로 0.5-2torr의 압력 및 410-450℃의 온도조건으로 한 화학적기상증착방법을 사용하여 형성할 수 있다.
상기 금속실리사이드막은 1000-1300Å의 두께로 형성하는 것이 바람직하다.
상기 라이트 산화공정은 800-900℃의 온도에서 수행하는 것이 바람직하다.
상기 라이트 산화공정은, 상기 측벽산화막의 두께가 20-60Å이 되도록 수행하는 것이 바람직하다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 1 내지 도 3은 본 발명에 따른 텅스텐실리사이드 게이트구조를 갖는 반도 체소자의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 1을 참조하면, 실리콘기판과 같은 반도체기판(100)의 소자분리영역에 소자분리막(102)을 형성하여 활성영역을 한정한다. 소자분리막(102)은 트랜치 소자분리막으로 형성한다. 다음에 반도체기판(100)의 활성영역의 일부를 일정 깊이 식각하여 리세스채널용 트랜치(104)를 형성한다. 리세스채널용 트랜치(104)를 형성한 후에는, 반도체기판(100) 위에 게이트절연막(110)을 형성한다. 그리고 소자분리막(102) 및 게이트절연막(110) 위에 게이트도전막으로서 폴리실리콘막(120)을 리세스채널용 트랜치(104)가 매립되도록 형성하고, 그 위에 텅스텐실리사이드막(130) 및 하드마스크 질화막(140)을 순차적으로 적층한다.
텅스텐실리사이드막(130)은 화학기상증착(CVD; Chemical Vapor Deposition)방법을 사용하여 대략 1000-1300Å의 두께로 형성한다. 화학기상증착방법을 이용한 텅스텐실리사이드막(130) 증착은 싱글 타입(single type) 장비에서 수행되지만, 경우에 따라서는 배치 타입(batch type) 장비에서 수행될 수도 있다. 어느 경우이던지, WF6 가스와 SiH4 가스를 반응가스로 0.5-2torr의 압력 및 410-450℃의 온도조건으로 텅스텐실리사이드막(130) 증착공정을 수행할 수 있다. 이때 WF6 가스의 공급량을 상대적으로 증가시켜 실리콘(Si) 조성이 텅스텐(W) 조성보다 상대적으로 2.1-3.0배 더 많은 실리콘-리치(Si-rich) 형태의 텅스텐실리사이드막(WSix; X=2.1-3.0)(130)으로 형성한다.
다음에 도 2를 참조하면, 하드마스크 질화막(도 1의 140), 텅스텐실리사이드 막(도 1의 130), 폴리실리콘막(도 1의 120) 및 게이트절연막(도 1의 110)에 대한 게이트 패터닝을 수행하여, 게이트절연막패턴(111) 위에 폴리실리콘막패턴(121), 텅스텐실리사이드막패턴(131) 및 하드마스크 질화막패턴(141)이 순차적으로 적층되는 게이트스택을 형성한다. 이때 텅스텐실리사이드막패턴(131)은 그 측면이 내부로 함몰되는 언더컷(undercut) 형태로 형성하는데, 이는 게이트 패터닝을 수행할 때 폴리실리콘막(도 1의 120)에 대한 과도식각을 통해 수행할 수 있다. 과도식각비율을 증가시킬수록 텅스텐실리사이드막패턴(131)의 측면 프로파일은 네가티브(negative) 프로파일이 된다. 본 실시예에서는 폴리실리콘막(도 1의 120)에 대한 과도식각율을 적어도 500%가 되도록 하였다. 이와 같이 측면에 언더컷이 만들어지는 텅스텐실리사이드막패턴(131)을 형성하기 위하여, 500% 이상의 폴리실리콘막(도 1의 120)에 대한 과도식각을 수행함으로써, 폴리실리콘막 잔류막에 의한 마이크로브리지를 충분히 억제시킬 수 있다.
다음에 도 3을 참조하면, 라이트 산화(light oxidation)공정을 수행하여 폴리실리콘막패턴(121) 및 텅스텐실리사이드막패턴(131) 측면에 대략 20-60Å 두께의 측벽산화막(150)을 형성한다. 라이트 산화공정은 대략 800-900℃의 온도, 바람직하게는 대략 850℃의 온도조건으로 퍼니스(furnace)에서 수행한다. 이와 같은 라이트 산화공정동안, 폴리실리콘막패턴(121) 및 텅스텐실리사이드막패턴(131) 측면도 산화되는데, 상대적으로 산화정도가 큰 텅스텐실리사이드막패턴(131)의 측면 중앙부분은 상대적으로 산화정도가 작은 측면 가장자리 부분에 비하여 더 파여 있으므로, 측벽산화막(150)의 측벽 프로파일은 실질적으로 수직한 프로파일이 된다. 텅스텐실 리사이드막패턴(131)의 경우 증착시 실리콘-리치 형태로 증착되었으므로, 라이트 산화공정이 이루어지는 동안, 잉여 실리콘(excess Si)이 산화제(oxidant)와 반응하여 측벽산화막(150)을 형성하면서 동시에 결정화된 텅스텐실리사이드막패턴(131)으로 된다.
지금까지 설명한 바와 같이, 본 발명에 따른 텅스텐실리사이드 게이트구조를 갖는 반도체소자의 제조방법에 의하면, 폴리실리콘막에 대한 과도식각을 통해 텅스텐실리사이드막패턴의 측면을 언더컷 구조로 형성함으로써 후속의 라이트 산화공정에 의해서도 실질적으로 수직한 게이트 측면 프로파일을 얻을 수 있으며, 이에 따라 층간절연막 갭필 시에 보이드 발생을 억제할 수 있으며, 게이트스택과 랜딩플러그컨택 물질 사이의 브리지도 억제할 수 있다는 이점이 제공된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (10)

  1. 소자분리막에 의해 한정되는 반도체기판의 활성영역 위에 게이트절연막을 개재하여 게이트도전막, 금속실리사이드막 및 하드마스크막이 순차적으로 적층되는 게이트스택용 물질막을 형성하는 단계;
    상기 게이트스택용 물질막에 대한 패터닝을 수행하여 게이트도전막패턴, 금속실리사이드막패턴 및 하드마스크막패턴이 순차적으로 적층되는 게이트스택을 형성하되, 상기 금속실리사이드막패턴의 측면이 내부로 함몰되는 언더컷 구조가 만들어지도록 하는 단계; 및
    라이트산화공정을 수행하여 상기 게이트도전막패턴 및 금속실리사이드막패턴의 측벽에 실질적으로 수직한 프로파일의 측벽산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  2. 제1항에 있어서,
    상기 활성영역에 리세스채널용 트랜치를 형성하는 단계를 더 포함하여 상기 게이트도전막은 상기 리세스채널용 트랜치가 매립되도록 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제1항에 있어서,
    상기 금속실리사이드막 측면에 언더컷 구조가 만들어지도록 하는 단계는 상 기 게이트도전막에 대한 과도식각을 통해 수행하는 것을 특징으로 하는 반도체소자의 제조방법.
  4. 제3항에 있어서,
    상기 게이트도전막에 대한 과도식각은 500% 이상의 과도식각비율로 수행하는 것을 특징으로 하는 반도체소자의 제조방법.
  5. 제1항에 있어서,
    상기 금속실리사이드막은 실리콘 조성이 금속 조성보다 상대적으로 2.1-3.0배 더 많은 실리콘-리치 형태로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  6. 제1항에 있어서,
    상기 금속실리사이드막은 텅스텐실리사이드막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  7. 제6항에 있어서,
    상기 텅스텐실리사이드막은, WF6 가스와 SiH4 가스를 반응가스로 0.5-2torr의 압력 및 410-450℃의 온도조건으로 한 화학적기상증착방법을 사용하여 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  8. 제1항에 있어서,
    상기 금속실리사이드막은 1000-1300Å의 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  9. 제1항에 있어서,
    상기 라이트 산화공정은 800-900℃의 온도에서 수행하는 것을 특징으로 하는 반도체소자의 제조방법.
  10. 제1항에 있어서,
    상기 라이트 산화공정은, 상기 측벽산화막의 두께가 20-60Å이 되도록 수행하는 것을 특징으로 하는 반도체소자의 제조방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102598384B1 (ko) 2023-02-24 2023-11-06 주식회사 지앤케이솔루션즈 반도체 소자 제조 장치 시스템

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010093416A (ko) * 2000-03-29 2001-10-29 윤종용 반도체 장치의 제조방법
KR20050038351A (ko) * 2003-10-22 2005-04-27 삼성전자주식회사 리세스 채널 어레이 트랜지스터의 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010093416A (ko) * 2000-03-29 2001-10-29 윤종용 반도체 장치의 제조방법
KR20050038351A (ko) * 2003-10-22 2005-04-27 삼성전자주식회사 리세스 채널 어레이 트랜지스터의 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102598384B1 (ko) 2023-02-24 2023-11-06 주식회사 지앤케이솔루션즈 반도체 소자 제조 장치 시스템

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