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KR20070062591A - 직접 변환 수신기 무선 주파수 집적회로 - Google Patents

직접 변환 수신기 무선 주파수 집적회로 Download PDF

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KR20070062591A
KR20070062591A KR1020077009891A KR20077009891A KR20070062591A KR 20070062591 A KR20070062591 A KR 20070062591A KR 1020077009891 A KR1020077009891 A KR 1020077009891A KR 20077009891 A KR20077009891 A KR 20077009891A KR 20070062591 A KR20070062591 A KR 20070062591A
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integrated circuit
circuit
signal
demodulator
frequency
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KR1020077009891A
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션 펑
마드지드 하피지
치졍 구
로버트 루스
리차드 슈왑
타오링 이. 푸
킴 슐츠
페르 칼센
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노키아 코포레이션
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Abstract

집적회로는, 관심 있는 주파수대역(셀룰러)에서의 동작을 위한 통합형 저잡음증폭기(LNA)와 만일 관심 있다면 제2(높은) 주파수대역(이를테면 PCS)에서의 동작을 위한 오프-칩 LNA를 위한 설비를 가지는 직접 하향변환 변환기 및 복조기 아키텍처를 가지는 RF수신기를 구비한다. 기저대역 처리기가 높은 동적 가변이득 증폭기들과 7차 타원형 저역통과필터들을 구비한다. 또한 IC는 4GHz 주파수합성기와 디지털 신호 처리기와 같은 외부 디지털 기저대역 회로들에 대한 3개의 무선직렬 인터페이스를 구비한다.

Description

직접 변환 수신기 무선 주파수 집적회로{Direct conversation receiver radio frequency integrated circuit}
본 발명의 현재 바람직한 실시예들은 대체로 무선 주파수(RF) 수신기들에 관한 것이고, 더 상세하게는, 셀룰러 및 다른 RF 주파수 대역들에서의 사용에 적합한 RF 직접 변환 수신기들에 관한 것이고, 훨씬 더 상세하게는, 특히 RF 집적회로(IC) 또는 RF 칩 형태로 구현된 RF 수신기들에 관한 것이다.
여기서는 이동국들이라고도 하는 무선 이동 핸드셋들의 사용은 급속히 증가하고 있다. 관심 있는 한 유형의 무선 통신 표준은 코드분할 다중접속(CDMA)으로 알려져 있는 것인데, 특히 이 표준의 근래의 발전의 산물은 CDMA-2000라 알려져 있다. CDMA-2000은 음성 및 데이터 애플리케이션들을 위한 가장 빠르게 성장하는 이동 통신 표준들 중의 하나이다.
직접 변환 무선 아키텍처는 그것의 성장하고 동적인 시장에서 현재 및 장래의 모바일 핸드셋들을 위해 매우 관심을 끌게 되었다. 직접 변환 무선 아키텍처는 GSM 및 광대역CDMA(WCDMA)와 같은 다른 이동 통신 표준들에서 광범위하게 사용되고 있는데, 다음의 발행물들에 의해 명백하다: E. Duvivier, S. Cipriani, L. Carpineto, P. Cusinato, B. Bisanti, F. Galant, F. Chalet, F. Coppola, S. Cercelaru, G. Puccio, N. Mouralis, and J.C. Jiguet, "A fully integrated zero-IF transceiver for GSM-GPRS quad band application", Digest IEEE International Solid-State Circuit Conf., 2003; S. Reynolds, B. Floyd, T. Beukema, T. Zwick, U. Pfeiffer, and H. Ainspan, "A 직접-변환 수신기 IC for WCDMA mobile systems", IEEE J. Solid-State Cir., vol. 38, Sept. 2003, p. 1555; R. Magoon, A. Molnar, J. Zachan, G. Hatcher, and W. Rhee, "A single-chip quad-band direct conversion GSM/GPRS RE transceiver with integrated VCOs and Fractional-N synthesizer", IEEE J. Solid-State Circuits, vol. 37, Dec. 2002, p. 1710; R. Gharpurey, N. Yanduru, F. Dantoni, P. Litmanen, G. Sima, T. Mayhugh, C. Lin, I. Deng, P. Fontaine, and F. Lin, "A direct conversion receiver for the 3G WCDMA standard", IEEE J. Solid- State Circuits, vol. 38, March 2003, p. 556; and Parssinen, J. Jussila, J. Ryynanen, L. Sumanen, and K. Halonen, "A 2-GHz wide-band direct conversion receiver for WCDMA applications", EEEE. J. Solid-State Circuits, vol. 34, Dec. 1999, p. 1893.
직접 변환 수신기의 사용은 주파수 계획을 단순화하고 슈퍼-헤테로다인 수신기들에서 전형적으로 요구되는 중간 주파수 표면탄성파(SAW) 필터를 없앤다. 그 결과, 단일 국부발진기(LO)신호만이 필요하고, 이미지 주파수 문제도 없애진다. 직접 변환 아키텍처에서 부품들의 수는 줄어들고 그것에 의해 비용 저감과 사이즈 축소를 이끈다. 부가적으로, 높은 수준의 RF IC 집적이 가능하고, 그것은, GPS, 블루투스, WLAN, 및 다중표준 지원(이를테면 CDMA, WCDMA, GSM 등의 각종 조합들)과 같은 그러한 특징들의 부가로 핸드셋 라디오의 복잡도가 증가함에 따라, 중요성이 증가하게 되었다.
직접 변환 CDMA 수신기의 핵심 도전들의 일부는 CDMA 라디오 표준의 엄격한 요건들의 결과이다. 이 발명 전에는, 이러한 각종 문제들을 적절히 조절하고 해결하는 어떠한 단일 칩 RF IC 아키텍처들도 발명자들이 알고 있는 것은 없다.
본 발명의 현재의 바람직한 실시예들에 따라서 전술한 및 다른 문제들이 극복되고, 다른 이점들이 실현된다.
집적회로는, 관심 있는 주파수대역(셀룰러)에서의 동작을 위한 통합형 저잡음증폭기(LNA)와 만일 관심 있다면 제2(높은) 주파수대역(이를테면 PCS)에서의 동작을 위한 오프-칩 LNA를 위한 설비를 가지는 직접 하향변환 변환기 및 복조기 아키텍처를 가지는 RF수신기를 구비한다. 기저대역 처리기가 높은 동적 가변이득 증폭기들과 7차 타원형 저역통과필터들을 구비한다. 또한 IC는 PLL 주파수합성기와, 디지털 신호 처리기와 같은 외부 디지털 기저대역 회로들에 대한 3개의 무선직렬 인터페이스를 구비한다.
일 양태에서 본 발명은 제1주파수대역에서의 동작을 위한 통합형(integrated) 제1 저잡음증폭기(LNA)와 제1주파수대역과는 다른 제2주파수대역에서의 동작을 위해 적어도 하나의 외부 제2 LNA에 대한 결합을 위한 회로를 가지는 직접 하향변환 변환기 및 복조기 아키텍처를 포함하는 무선주파수(RF) 수신기를 포함하는 집적회로를 제공한다. 이 집적회로는, 외부 입력신호들에 응답하여, 복수 개의 성능 매개변수들을 조절하여 다른 신호 및 간섭 조건들을 수용하는 회로를 더 포함하고, 국부발진기(LO) 신호에 커플링되어 수신된 RF 주파수를 기저대역으로 하향변환하기 위한 RF복조기 회로를 더 포함한다.
다른 양태에서 본 발명은, 제1주파수대역에서의 동작을 위한 통합형 제1 저잡음증폭기(LNA)와 제1주파수대역과는 다른 제2주파수대역에서의 동작을 위해 적어도 하나의 외부 제2 LNA에 대한 결합을 위한 회로를 가지는 직접 하향변환 변환기 및 복조기 아키텍처; 국부발진기(LO) 신호에 커플링되어 수신된 RF주파수를 기저대역으로 하향변환하는 RF복조기 회로; 상기 RF복조기에의 인가 전에 LO신호를 버퍼링하는 LO버퍼; 및 상기 LO버퍼에 결합된 출력을 가지며 특정한 수신된 신호 애플리케이션을 위해 버퍼링된 LO신호의 형상을 가변하는 프로그램가능한 바이어스 발생기를 구비하는 무선주파수(RF) 수신기를 포함하는 집적회로를 제공한다.
다른 양태에서, 본 발명은 관심 있는 주파수대역에서의 동작을 위한 통합형 제1 저잡음증폭기(LNA)를 가지는 직접 하향변환 변환기 및 복조기 아키텍처; 국부발진기(LO)신호에 커플링되어 수신된 RF주파수를 기저대역으로 하향변환하는 RF복조기 회로; 상기 RF복조기에의 인가 전에 LO신호를 버퍼링하는 LO버퍼; 및 상기 LO버퍼에 결합된 출력을 가지며 LO신호의 듀티사이클을 가변하여 상기 RF 복조기 회로의 입력 2차 상호변조곱(IIP2) 특성을 변경하는 프로그램가능한 바이어스 발생기를 구비하는 무선주파수(RF) 수신기를 포함하는 집적회로를 제공한다.
또 다른 양태에서, 본 발명은, 제1주파수대역에서의 동작을 위한 통합형 제1 저잡음증폭기(LNA)와 제1주파수대역과는 다른 제2주파수대역에서의 동작을 위해 적어도 하나의 외부 제2 LNA에 대한 결합을 위한 회로를 가지는 직접 하향변환 변환기 및 복조기 아키텍처를 포함하며, 외부 입력신호들에 응답하여, 복수 개의 성능 매개변수들을 조절하여 다른 신호 및 간섭 조건들을 수용하는 회로를 더 포함하고, 국부발진기(LO)신호에 커플링되어 수신된 RF 주파수를 기저대역으로 하향변환하기 위한 RF복조기 회로를 구비한 RF수신기를 포함하는 집적회로를 제공한다. 이 집적회로는 약 3.4 내지 약 4.4GHz의 주파수범위에서 동작하는 외부 전압제어발진기(VCO)에 결합된 주파수합성기 회로를 더 포함하며, 직렬 결합된 동위상 및 직각위상(I/Q) 기저대역 증폭기들, 채널선택 필터들, 및 기저대역 아날로그-디지털 변환기들에의 결합을 위한 출력들을 가지는 가변이득 증폭기들을 포함하는 기저대역 아날로그 처리기 회로를 더 포함하다. 집적회로와 기저대역회로를 인터페이싱하는 직렬 입출력 인터페이스 회로(SIO)가 제공된다.
본 발명의 현재의 바람직한 실시예들의 전술한 및 다른 양태들은 뒤따르는 바람직한 실시예들의 상세한 설명을 다음과 같은 첨부 도면들을 참조하여 읽을 때 더욱 분명하게 된다:
도 1a는 본 발명이 실시예들에 따라서 구성되고 동작되는 직접 변환 수신기를 구현한 무선주파수 수신기 집적회로(RF RX IC)의 블록도이며;
도 1b, 1c 및 1d는 각각 외부 회로에 더하여 도 1a의 RF RX IC의 더 단순화된 블록도를 보이며;
도 1e는 수신기 주파수 합성기를 더 상세히 보이며;
도 1f는 기저대역(BB) 아날로그 처리기의 다른 도면을 보이며;
도 1g는 BB 아날로그 처리기의 일부를 도시하고, 더 구체적으로는 BB 증폭기 및 BB 가변이득 증폭기들의 동적 오프셋 보상을 보이며;
도 1h는 온-칩 셀룰러 대역 LNA 및 오프-칩 PCS대역 LNA을 위한 오프-칩 지원 회로를 매우 상세히 보이며;
도 1i는 디지털 복조기의 출력에 대한 단일 톤(tone) 검출기의 결합과 그것의 직렬 입출력 회로와의 2방향 결합을 매우 상세히 보이며;
도 2는 온-칩 저잡음증폭기(LNA), 구체적으로는 오프-칩 정합 구성요소들 및 입력 저주파수 "트랩" 회로를 가지는 싱글 엔디드(싱글 엔디드) 셀룰러(CELL)-대역 LNA의 제1실시예의 단순화된 개략도이며;
도 3은 온-칩 LNA, 구체적으로는 오프-칩 정합 구성요소들을 가지는 차분(differential) CELL-대역 LNA의 제2실시예의 단순화된 개략도이며;
도 4는 직접-변환 직교 믹서들 및 국부발진기(LO) 신호 경로를 구비한 RF I/Q 복조기(RF DMD) 블록의 단순화된 블록도이며;
도 5는 RF 입력 신호를 기저대역 신호 I 및 Q 성분들로 복조하는 도 4의 직교 하향변환 믹서들의 단순화된 개략도이며;
도 6은 D형 플립플롭들 및 이미터 폴로어들을 이용하여 PCS대역 LO신호를 생성하기 위한 2분주(divide-by-2) 주파수 분주기의 단순화된 개략도이며;
도 7은 LC 조절된 부하를 가지는 LO버퍼의 단순화된 개략도이며;
도 8은 RF 입력에서의 2-톤 믹싱과 기저대역 출력에서의 결과적인 IMD2 성분 을 설명하기에 유용한 각위상 하향변환 믹서의 개략도이며, 예시적인 LO신호 및 dc오프셋을 변하게 하는 임팩트(impact)도 보이며;
도 9는 IIP2의 측정된 튜닝 곡선을 2mV의 튜닝 dc 오프셋 증분에 상응하는 튜닝 코드의 함수로서 보이는 그래프이며;
도 10a 및 10b는, 전체를 도 10이라고 하며, DMD 잡음지수 측정 셋업의 블록도를 보이는데 도 10a는 신호 대 잡음 비 기법의 이용을 보이고 도 10b는 검사 경로를 통한 잡음지수 계측기의 사용을 보이며;
도 11a, 11b 및 11c는 전체를 도 11이라고 하며, 도4의 DMD 블록의 더욱 상세한 블록도들을 보이며;
도 12는 도 4 및 도 11에 보인 믹서 바이어스 블록의 단순화된 개략도이며;
도 13은 CELL 및PCS대역들을 위한 최소 CDMA 핸드셋 요건들의 표 1을 보이며;
도 14는 고 이득(HG), 중 이득(MG), 및 저 이득(LG) 신호 경로들을 위한 싱글 엔디드 CELL-대역 LNA 성능의 개요인 표 2를 보이며;
도 15는 싱글 엔디드 및 평형형 구성 둘 다에 특징이 있는 차분 CELL-대역 LNA 성능의 개요인 표 3을 보이며;
도 16은 PCS 및 CELL 주파수대역들에 대해, PLL을 포함하여 기저대역 특성들에 대해 측정된 DMD의 성능의 개요인 표 4를 보이며;
도 17은 앞서 보고된 2개의 WCDMA 직접-변환 수신기들에 대한 RX IC의 측정된 성능의 비교를 제공하는 표 5를 보이며;
도 18은 디지털 AGC 함수의 그래픽 묘사를 도시하며; 그리고
도 19는 기입 및 판독 동작들을 위한 3선 직렬 입출력 인터페이스의 동작을 보인다.
도 1a는 본 발명의 실시예들에 따라서 구성되고 동작되는 직접-변환 수신기 아키텍처를 구현하는 무선주파수(RF) 수신기(RX) 집적회로(IC)(RX IC; 10)의 블록도이다. 도 1b는 수정발진기(VCTCXO; 100), VCO(102), 루프필터(104), 비-셀룰러대역 저잡음증폭기(LNA; 106) 및 SAW필터(108), 온-칩 셀룰러 대역 LNA(13)를 위한 외부 SAW필터(110), 및 동위상(I) 채널 및 직각위상(Q) 채널 아날로그-디지털 변환기들(ADC들)(112A 및 112B)을 구비한 디지털 기저대역 회로(112)를 포함한 외부 구성요소들 외에, 도 1a의 RX IC(10)를 보인다.
도 1c는 전송기 RF IC(120), 필터들(122), 전력증폭기들(124), 및 다중모드 듀플렉서들(126A, 126B) 및 안테나들(128A 및 128B)을 포함한 완전한 RF 송수신기를 보인다. 도 1d는 듀플렉서들(126A, 126B)에 결합된 디플렉서(127)를 구비하여 단일 안테나가 사용될 수 있는 경우를 위한 실시예를 추가로 보인다. 완전함을 위해, 도 1d는 RF 전송기(120)에 신호를 공급하는 디지털 BB 디지털-아날로그 변환기들(DAC들)(112C, 112D)도 보인다.
도입으로, 본 발명의 양태는 셀룰러대역(869-894MHz), PCS대역(1930-1990MHz), 한국PCS(KPCS)대역(1840-1870MHz) 및 IMT2000대역(2110-2170MHz)에서와 같은 다중대역 및 다중모드 이동국 애플리케이션들을 위해서 뿐 아니라 CDMA 및 기 존의 아날로그 AMPS 모드들에서의 사용을 위해서도 설명되는 RF 직접-변환 수신기들의 구획과 구현에 관련한다. RX IC(10)의 현재 바람직하지만 비제한적인 하나의 실시예는 CDMA/AMPS 직접-변환 RF 수신기 시스템을 구현하기 위한 것이지만, 매우 다양한 다중대역 및 다중모드 RX 결합물들이 실현될 수 있다.
직접-변환 수신기의 사용에 의해 얻어지는 이점들은 기존의 슈퍼헤테로다인 수신기에 비하여 구성요소 계정(account)을 줄이는 것, 인쇄배선기판(PWB) 면적의 요구를 더 작게 하는 것, 및 비용을 줄이는 것을 포함한다.
RX IC(10)의 현재의 바람직한 실시예들에서 PCS 저잡음증폭기(LNA)는 오프-칩 외부 구성요소(LNA(106))이고, 그것의 이득 모드들은 LNA 제어(Ctrl) 블록(12) 및 온-칩 직렬인터페이스(SIO)의 사용을 통해 RX IC(10)에 의해 생성되는 것들인 아날로그 및/또는 디지털 신호들에 의해 제어될 수 있다. 예를 들면, 만일 온-칩 PCS LNA가 사용된다면 PCS대역 수신기는 IC 기판 및 패키지의 의해 부과되는 제한들 때문에 특정의 요구된 방사 표준들에 부합하기 어려울 수 있다. 오프-칩 LNA(106)는, 다른 외부 LNA 회로를 제공하는 것에 의해, 한국 PCS 및 IMT2000 대역들과 같은 다른 주파수대역들에 대해서도 쉽사리 잘 이용될 수 있다. 그러나, 셀룰러대역 LNA(13)는 바람직하게는 온-칩 구성요소이다.
RX IC(10)의 현재의 바람직한 실시예들에서 2차 상호변조곱들(inter-modulation products)(IIP2)과 공통모드 출력전압은 I/Q 복조기들(16)에서 3선 직렬입/출력 인터페이스(SIO)(14)를 통해 교정될 수 있다. RX IC(10)의 현재의 바람직한 실시예들에는 외부 수정발진기(100) 및 VCO(102)와 협동하는 온-칩 PLL(18)이 제공되는데, 이 온-칩 PLL에서 온-칩 UHF PLL은 3.4GHz 내지 4.4GHz의 VCO 주파수들을 위한 다른 주파수대역들과 AMPS 및 CDMA와 같은 다른 모드들을 지원할 수 있다. 2분주 회로(20)가 PCS/KPCS/IMT2000 I/Q 복조기(DMD)(16A) 동작을 위한 I/Q 국부발진기(LO) 주파수들을 발생하기 위해 사용되고, 4분주 회로(22)가 셀룰러대역 I/Q 복조기(DMD)(16B) 동작을 위해 사용된다. 이 DMD들(16A 및 16B)은 전체를 DMD(16)라고 한다.
도 1d에서 분주기들(20 및 22)은 20' 및 22'로 지정되고 직각위상 시프터들의 동작을 반영한다.
RX IC(10)의 현재의 바람직한 실시예들에서는 3개의 이득모드들(14/2/-10dB)의 LNA들, 0-18dB 이득범위의 3dB 스텝들의 기저대역 증폭기들(BBA들), 및 0-72dB 이득범위의 3dB 스텝들의 기저대역 가변이득 증폭기들(VGA들)을 비제한적인 예들로서 가지는 디지털 AGC 구현물이 제공된다. AGC 루프는 SIO(14)를 통해 제어되고, 아날로그 전압 및 PDM DAC를 AGC 기능을 위해 제공할 필요는 없다. AGC 기능의 그래픽 묘사를 위해 도 18이 참조될 수 있다. 기저대역(BB) 블록은 일반적으로 도 1a에서 BB(24)로서 보이며 여기서는 일반적으로 아날로그 처리기라고도 한다. BB 아날로그 처리기(24)의 견지에서 도 1f가 참조될 수도 있다.
RX IC(10)의 현재의 바람직한 실시예들에는 기저대역 처리기가 간섭 포화를 겪는 것을 방지하기 위해 채널 선택 필터들 앞에 삽입된 2개의 1차 저역통과필터들이 있다. 강한 간섭의 검출기가 동일 목적을 위해 기저대역 아날로그 처리기의 입력들에 적용될 수도 있다.
RX IC(10)의 현재의 바람직한 실시예들에서 아날로그 처리기에서 사용되는 3개의 1차 RC 고역통과필터들이 수신기 ADC들 앞에 제공되고, 동적 및 정적 오프셋들이 이들 고역통과필터들의 사용을 통해 유익하게 제거된다. 고역통과 코너 주파수들은 바람직하게는 다른 모드들로 쉽사리 변경될 수 있는 외부 커패시터들에 의해 설정되고, 온-칩 스위치들은 부가적인 커패시터들을 턴 온 하여 AMPS 모드들을 위한 코너 주파수를 낮추기 위해 제공될 수도 있다.
RX IC(10)의 현재의 바람직한 실시예들에서 CDMA 채널 선택 저역통과필터들(28A, 28B)은 7차 타원 주파수응답을 가지도록 구현되고, CDMA 채널 선택 저역통과필터들의 -1dB 코너 주파수는 640kHz가 되게 설정되고, SIO(14)를 통해 프로그램된 5 레지스터 비트들을 이용하여 디지털적으로 교정된다. 코너 주파수 튜닝을 위한 기준신호는 외부 수정발진기(100)의 주파수를 분주하는 것에 의해 도출된다. AMPS 채널 선택성을 위해, 5차 RC-OpAmp 필터들이 체비쉐프(Chebychev) 주파수응답으로 구현되고, 14kHz의 -1dB 코너 주파수는 4 레지스터 비트들을 가지고서 SIO(14)를 통해 튜닝가능하다. 코너 주파수 튜닝을 위한 기준신호는 수정발진기(VCTCXO)(100)의 주파수를 분주하는 것을 통해 도출되는 반면, 진폭 및 그룹 지연 피킹(peaking)들은 연산증폭기들에서 PTAT (Proportional to Ambient Temperature) 기준전류들을 이용하는 것에 의해 보상된다.
본 발명의 전술한 양태들을 이제 더 상세히 설명하면, 셀룰러대역 LNA(13)는 싱글 엔디드 형태로 구현되고 그것의 입력 및 출력은 50ohm에 정합된다. LNA(13)는 고 이득 모드(GP = 14dB), 중(middle) 이득 모드(GP = 2dB) 및 저 이득 모드(GP = -10dB)를 가지는데, 그것들은 3선 SIO(14)에 의해 제어된다. 엔벨로프 트랩 회로 기법들이 고 입력 3차 인터셉트 지점을 위해 채용된다. 전력강하 및 아날로그 및 디지털 이득 제어 회로들(LNA Ctrl)(12)은 외부 PCS대역 LNA(106)와 인터페이스 하도록 구현된다.
RF I/Q 복조기(RF DMD) 블록(16)은 셀룰러대역 복조기들(16B) 및 PCS대역 복조기들(16A)을 담고 있다. 각 복조기는 I/Q 하향변환 믹서들(17A, 17B) 및 LO 버퍼들(17C, 17D)을 각각 담고 있다. RF DMD 블록(16)은 RF 신호들의 기저대역 I/Q 신호들로 하향하는 (거의 영의 중간주파수를 가지고, 그래서 직접 변환인) 직교 복조를 제공한다. UHF VCO의 출력주파수는 PCS대역에 대해 90도 위상시프트의 LO신호들을 생성하도록 분주기(20)에서 2로 나누어지고 셀룰러대역에 대해 분주기(22)에서 4로 나누어진다. 2차 상호변조곱들(IIP2)과 공통모드 출력전압은 3선 SIO(14)를 통해 교정될 수 있다.
기저대역 버퍼 증폭기들(BB AMP들)(26A, 26B)은 RF 프론트엔드 및 기저대역 채널선택 필터링(28A, 28B) 사이에 인터페이스 단을 형성한다. BB AMP들(26A, 26B)은 저잡음 및 고 동적 범위(dynamic range)를 제공하도록 디자인되고, 그것들의 전압 이득들은 0 내지 18dB에서 3.0의 스텝사이즈들을 가지게끔 SIO(14)를 통해 프로그램될 수 있다. 또한 BB AMP들(26A, 26B)은 외부 커패시터들을 이용한 제1 동적 DC-오프셋 보상을 포함한다(도 1f 참조). BB 아날로그 처리기(24)의 포화를 피하고 이득 조절(6.0dB)을 제공하기 위하여, 단일 톤(Single-tone) 검출기(STD)(27)가 BB 아날로그 처리기(24)의 입력전압 레벨들에 기초하여 구현된다.
기저대역 저역통과필터들(BB LPF들)(28A, 28B)에 관하여, CDMA 기저대역 채널 선택 필터링은 7차 I/Q 저역통과필터들을 타원형 주파수 응답을 제공하는 RC-OpAmp 회로 기법과 함께 사용한다. 이 필터들의 -1dB 코너 주파수는 CDMA 모드의 경우 640kHz로 설정되고, 바람직하게는 SIO(14)를 통해 프로그램된 5 레지스터비트들을 이용하여 디지털적으로 교정된다.
코너 주파수 튜닝(Freq Tuning)(29)을 위한 기준신호는 UHF PLL(18)의 부분을 형성하는 기준버퍼(18E)를 통해 수신된 외부 수정발진기 VCTVXO(100)의 주파수를 분주하는 것에 의해 도출된다(아래에 설명됨). AMPS 채널 선택성을 위해, 5차 RC-OpAmp 필터들이 체비쉐프 주파수응답을 나타내도록 구현된다. 14kHz의 -1dB 코너 주파수는 SIO(14)를 통해 프로그램된 4 레지스터 비트들로 튜닝가능하다.
기저대역 가변이득 증폭기들(BB VGA들)(30A, 30B, 30C 및 30D)에 관하여, VGA1(30A, 30B)은 0, 15 및 30dB의 3가지 전압이득들을 제공한다. VGA2(30C, 30D)는 2단(stage)의 증폭기들을 실제로 구비하는데(도 1g에 보임), 제1단은 0 내지 12dB에서 3dB 스텝들의 전압 이득들을 제공하고, 제2단은 0, 15 및 30dB의 3가지 전압이득들을 제공한다. VGA들(30)의 총 이득 범위는 0 내지 72dB이고 3dB 스텝들의 이득이 SIO(14)를 통해 디지털적으로 제어된다. 정적 및 동적 DC-오프셋은 VGA(30) 단들에서 디지털-아날로그 변환기들 및 외부 커패시터들(Offset Comp)을 각각 이용하여 보상된다. BB AMP들(26A, 26B)에서 진폭 검출 동안에 이득 조절을 보상하기 위하여, 동일한 량의 전압이득이 VGA들(30)에서 동시에 변경된다. 도 1f는 BB VGA들(30A, 30B, 30C 및 30D)을 위해 외부 커패시터들에 결합된 오프셋 보상 블록들((Offset Comp)(25A, 25B)을 보인다.
도 1g는 BB 아날로그 처리기(24)의 일부를 도시하고, 더 상세하게는 SIO(14)를 통해 제어되는 동적 스위치(30E)에 의한 BB 증폭기(26A) 및 BB 가변이득 증폭기들(30A, 30C)의 동적 오프셋 보상을 보인다. BB VGA(30C)는 2개의 증폭기들(30C1 및 30C2)을 포함하는 것으로 보이고 있다. 도 1g는 또한 디지털 BB ADC(112A)에 대한 AC 커플링의 사용을 보인다.
BB AMP들(26A 및 26B)은 RF DMD(16)로부터의 DC-커플링 때문에 동적 보상을 채용하며, BB VGA(30C(30D))는 고 이득 모드에서 BB VGA(30A(30B))로부터의 전위 오프셋들 때문에 동적 보상을 이용하고, 동적 스위치(30E)는, SIO(14)를 통해 디지털 신호 처리기(DSP)(140)(도 1c에 보임)에 의해 제어되므로, 27/30dB 사이의 이득 변경 동안 오프셋 안정화(settling) 시간을 줄이도록 턴 온된다(삽입그림의 파형도에서 아래쪽 선도(trace)).
그래서 다수의 1차 RC 고역통과필터들이 BB 아날로그 처리기(24)에서 수신기 ADC들(112)의 앞에서 사용될 수 있고 동적 및 정적 오프셋들은 고역통과필터들을 통해 제거된다는 것이 이해될 수 있을 것이다. 고역통과 코너 주파수들은 다른 모드들을 위해 값이 쉽사리 바뀔 수 있는 외부 커패시터들(Cext)에 의해 설정된다. 온-칩 스위치들은 AMPS 모드들을 위해 코너 주파수를 낮추도록 부가적인 커패시터들을 인에이블 할 수 있다.
기저대역 아날로그 처리기의 전체 저지대역(stop-band) 감쇄는 BB AMP 들(26A, 26B), BB LPF(28A, 28B), VGA1 및 VGA2(30)를 포함하는 것으로 간주될 수 있고, 900kHz 내지 18MHz에서 65dB 그리고 18MHz 내지 100MHz에서 80dB가 된다고 정의된다.
UHF 위상잠금 루프(UHF PLL; 18)는 PLL 및 외부 전압제어발진기(VCO)를 구비한다. 통합형(integrated) UHF PLL은 이중-모듈러스 제어를 가지는 바이폴라 프리스케일러(18A), CMOS 프로그램가능한 N- 및 A-분주기들(18B), CMOS 위상/주파수 검출기(18C), CMOS 전하펌프들(18D), 외부 수정발진기 입력을 수신하기 위한 기준버퍼(18E), 및 CMOS 프로그램가능한 (SIO(14)를 통해) R-분주기(18F)를 담고 있다. 외부 UHF VCO(102)는 통합형 입력 버퍼들(18G, 18H)을 통해 지원된다. 대역 스위치 출력은 외부 UHF RX VCO(102)의 셀룰러 및 PCS 대역을 제어하기 위해 디자인된다.
도 1e는 수신기 주파수 합성기를 더 상세히 보일 뿐 아니라, VCO 루프 필터(104)를 포함하여 외부 VCTCXO(100) 및 RX VCO(102)의 지원을 위한 예시적인 구성요소 값들을 보인다.
입력 버퍼(18E)는 차분 입력단을 가지지만, 외부 수정발진기 (VCTCXO)(100)로부터 싱글-엔디드 형태로 공급을 받을 수도 있다. 입력 버퍼(18E)의 출력은 R-분주기(18F), 기저대역 필터들(28A, 28B)의 코너 주파수 튜닝을 위해 사용된 분주기(29), 뿐 아니라 기저대역 증폭기들의 진폭 검출을 위해 사용된 분주기를 구동한다. 또한 2개의 출력 버퍼들(18I 및 18J)은 외부 기저대역 디지털 ASIC(112) 및 RF 전송기(TX; 120)와 같은 다른 회로들을 구동하도록 구현된다.
3선 직렬인터페이스(SIO; 14)는 RX IC(10) 내의 기능 블록들과 레지스터들을 프로그램하도록 구현된다. 데이터 신호는 2방향성이라서 디지털 기저대역 기기들에서 DSP(140)와 같은 제어부에 판독될 수 있다. 도 19는 3선 SIO(14)의 기입 및 판독 동작들을 위한 동작을 보이고, SIO 클록(CLK), 데이터(DAT) 및 인에이블(ENX) 신호선들에 대한 활동도를 도시한다. 비제한적 실시예에서 SIO(14)는 12개의 16비트 레지스터들과 하나의 18비트 레지스터를 구비한다. 데이터 신호(DAT)는 2방향성이다. 6개 비트들은 레지스터 00에서 판독 전용이고, 칩ID, PLL 잠금 표시자, 및 STD(27) 표시자를 제공한다.
바이어스 블록(15)이 각종 아날로그 회로들에 의해 요구되는 각종 바이어스 전압들을 제공한다.
인식될 수 있는 바와 같이, 본 발명의 양태는 CDMA-2000 모바일 핸드셋 애플리케이션들에서 이용하기에 적합한 고 집적 다중대역 직접-변환 수신기 IC의 프론트엔드이다. RF 프론트엔드는 오프-칩 LNA(106)(예컨대, PCS대역 LNA)를 지원하는 셀룰러대역 LNA(13), 이중대역 직접-변환 직교 I/Q 하향변환기들(17A, 17B) 및 국부발진기(LO) 신호 발생회로(18)를 구비하지만 그것들에 한정되지는 않는다. 2.7V에서, LNA(13)는 1.2dB의 예시적인 잡음지수(NF) 및 9dBm의 IIP3를 나타낸다. I/Q 하향변환기들(17A, 17B)은 잡음지수 4-5dB의 예시적인 잡음지수, 4-5dBm의 DP3 및 55dBm의 IIP2를 나타낸다. 온-칩 PLL(18)과 외부 VCO(102)는 LO신호를 발생한다. 수신기 RF IC는 0.35마이크로미터 SiGe BiCMOS 공정으로 구현될 수 있고, 모든 CDMA-2000 요건들을 만족할 수 있거나 뛰어넘을 수 있다.
현재의 바람직한 실시예들에서 RX IC(10)는 869-894MHz 및 1930-1990MHz를 각각 커버하는 셀룰러 및 PCS대역들과 같은 2개의 주파수대역들의 동작을 지원한다. RX IC(10)는 어떠한 온-칩 변형도 없이 한국PCS(KPCS) 대역(1840-1870MHz), 및 IMT2000 대역(2110-2170MHz)을 지원할 수도 있다. 615kHz의 대역폭으로 수신된 신호의 기저대역 I 및 Q 성분들은 공유된 저항성 부하(11)를 사용하여 셀룰러 및 PCS 경로들에 결합되고 RX IC(10)의 기저대역 아날로그 처리기 부분(24)의 I 및 Q 채널들에 공급된다.
CDMA 수신기의 중요한 요건들 중의 일부는 도 13에 보인 표 1에 요약되어 있고, CDMA 표준(TIA/EIA/IS-2000.2, "Physical layer standard for cdma2000 Spread Spectrum Systems," Telecommunication Industry Association, May 2002)으로부터 도출된다. 이 요건들은 지정된 프레임 에러율(FER) 및 소망의 입력신호 레벨에서 명기되어 있다.
CDMA 요건들의 각각은 RX IC(10)의 개별 블록들의 성능에 영향을 미친다. 예를 들면, 민감도 요건은 수신기 잡음지수에 대한 한계를 설정하는데, 그것은 LNA(13), DMD 블록(16), 및 기저대역 블록들(24)의 잡음지수에 의해 결정된다. LNA(13) 및 DMD 블록(16)의 이득 역시 이 매개변수에 영향을 미친다. 이것은 LNA(13) 및 DMD 블록(16) 잡음지수와 이득 요건들을 결정한다.
상호변조 응답 감쇄 요건은 직접 변환 믹서들(16)의 선형성에 무거운 부담을 주는데 간섭성의 톤들이 LNA(13)에 의해 증폭되기 때문이다. 이 명세서는 대역내(in-band) 3차 상호변조곱을 발생하는 2개의 톤들을 적용하는 것이 특징이다.
단일 톤 감도억압(single-tone desensitization) 요건은 주어진 전송기(Tx) 전력레벨에서 명기되는데 그것이 가진 Tx 신호와 혼변조(cross modulation) 하여 대역내 간섭물(interferer)을 발생하기 때문이다. 단일 톤 감도억압은 요구된 입력 3차 상호변조곱(IIP3)의 견지에서 LNA(13) 선형성에 대해 엄격한 요건을 둔다(예를 들면, V. Aparin and L.E. Larson, "Analysis and reduction of cross-modulation distortion in CDMA receivers", IEEE Trans Microwave Theory Techn., vol. 51, May 2003, p. 1591-1602 참조). 단일 톤 간섭물은 VCO의 위상잡음과 혼합할 수도 있고 대역내 간섭물 신호를 생성할 수도 있다. 이것은 900kHz 오프셋에서 VCO의 위상잡음에 대해 엄격한 요건을 부과한다. 단일 톤은 또한 톤이 아날로그-디지털 변환기(ADC)의 분해능 및 가변이득 증폭기들의 이득에 적절히 의존하여 감쇄되어야만 하는 900kHz 오프셋에서 필터 저지대역 거절 요건에 영향을 준다. 도 1a에 보인 STD(27)는 단일 톤 감도억압 요건을 수용하기 위해 제공된다.
결합된 내부 및 외부 커패시터 네트워크들은 바람직하게는 DMD 블록(16)의 기저대역 출력과 함께 사용되어 존재하는(특히 CDMA2000 표준에서 존재하는) 단일 톤 간섭물의 거절을 제공한다. 단일 톤은 소망의 채널의 중심으로부터 900kHz만 벗어나 있다. DMD 블록(16)의 출력에 있는 커패시터 블록은 믹서(17A, 17B)의 저항성 부하와 결합될 때 단극 RC 필터를 형성한다.
수신 대역에서의 스퓨리어스 발사(spurious emission)는 믹서 국부발진기(LO) 신호 및 LNA(13)의 역분리(reverse isolation)에 대한 분리 요건들을 준다. 또한 LO신호의 기판 누설은 블록 구획 및 레이아웃 배치에 영향을 미치는 중요한 기여 요소이다.
셀룰러대역 LNA(13)의 단순화된 개략도가 도 2에 보인다. LNA(13)는 외부 입력 및 출력 정합 구성요소들(50Ohm에 정합됨)을 가지는 싱글-엔디드 디자인이다. 입력 정합 구성요소들은 LNA의 입력 3차 입력 인터셉트(IIP3)를 향상시키는 외부 LC 구성요소들로부터 구성되는 저주파수 "트랩"(13A)을 구비한다(예를 들면, K. Fong, "High-frequency analysis of linearity improvement technique of common-emitter transconductance stage using a low-frequency-trap network", IEEE J. Solid-State Circuits, vol. 35, Aug. 2000, p. 1249; 및 V. Aparin and C. Persico, "Effect of out-of-band termination on intermodulation distortion in common-emitter circuits", Digest IEEE MTT Symposium, 1999, p. 977 참조). IIP3은 수신 대역에 속하는 3차 상호변조곱(2*f2-f1 또는 2*f1-f2)을 발생하는 주파수들(f1 및 f2)의 2-톤 신호들을 인가하는 것에 의해 시뮬레이션되고 측정되었다. LC 네트워크는 바람직하게는 (f2-f1)의 절대값 주변의 주파수들에서 낮은 임피던스를 나타내도록 튜닝된다.
이 회로는 1.2dB의 잡음지수, 9dBm의 IIP3, 및 14.5dB의 이득을 나타내지만, 고이득(HG) 모드에서 약 5.4 mA를 소비한다. CDMA 수신기의 넓은 동적 범위 요건을 제공하기 위해, LNA(13)는 중 이득(MG) 및 저 이득(LG)이라 불리는 2개의 부가적인 이득 셋팅들을 제공하도록 디자인된다. 각 이득 셋팅은 별개의 신호 경로 및 독자적인 바이어스 발생기들을 가진다. HG 모드 증폭기는 외부 축퇴(degeneration) 인덕터(L)를 가지는 단일 바이폴라 트랜지스터 증폭기(Q1)인 반면, MG 및 LG 증폭기 들은 감쇄회로들(ATT1 및 ATT2)에 각각 공급을 행하는 디지털 제어식 MOSFET 스위치(SW1 및 SW2)가 각각 앞에 있는 Q2 및 Q3로 구현된다. 단일 바이폴라 증폭기(Q2, Q3)는 MG 및 LG 신호경로들에 대해 R1 및 R2로 각각 저항적으로 축퇴된다. LNA(13)는 50ohm의 입출력 임피던스를 가지고, 전체 관련 조건들 하에서 가장 최적인 성능을 달성하기 위해 절대온도비례(PTAT) 전류원(15B)(도 11)을 이용하여 바이어스된다.
LNA(13) 특성 묘사는 넓은 범위의 프로세서 변동을 나타내는 8개의 다른 프로세서 코너들로부터 도출된 40개 샘플들에 대해 수행되었다. 측정들은 -30, 27, 및 85 ℃의 주변온도들에서 수행되었다. 3가지 다른 이득 셋팅들에서 LNA(13)의 측정된 명목(nominal) 성능은 도 14에 보인 표 2에 요약되어 있다. 이 표에는 전력이득(Gp), NF, IIP3, 역분리(S12), 및 dc전류 소비(Icc)가 요약되어 있다. LNA(13)의 입력에서 LO누설 레벨은 -81.5dBm이었다.
덜 바람직하긴 해도, LNA의 추가 실시예가 도 3에 보이고 있다. 이 실시예는 50-ohm 임피던스에 대한 외부 입출력 정합 네트워크들을 가지는 차분 LNA(13')를 제공한다. 캐스코드 아키텍처가 개량된 입력 대 출력 분리를 제공하기 위해 선택되었다. 서로 다른 이득 모드들을 위한 3개의 별개의 신호 경로들은 도 2에 보인 싱글 엔디드 실시예와 유사하다. 이 실시예의 LNA(13')는 싱글 엔디드 및 평형형(banaced) 구성 둘 다에서 HG경로의 바이폴라 차분 쌍의 두 에미터들에 대한 오프-칩 액세스로써 검사가능하게 구성될 수 있다. 검사를 위해, LNA(13')는 SIO(14) 를 사용하여 싱글 엔디드 또는 평형형 아키텍처로 구성된다. IIP3 향상을 위한 LC "트랩" 회로는 싱글 엔디드 및 차분 구성들 둘 다에 적용된다. 싱글 엔디드 및 평형형 토폴로지들에서 이 실시예의 LNA(13')의 성능을 비교하는 측정된 결과들은 도 15의 표 1에서 고 이득 모드의 동작에 관해 보이고 있다. 성능 매개변수들은 6dBm의 IIP3에 대해 비교되었고, 각 경우에 LNA(13')는 입력 및 출력에서 정합되었다. 바이어스 전류 셋팅은 외부에서 프로그램가능하였다. 도 3의 평형형 LNA(13') 아키텍처의 하나의 이점은 LNA 차동 입력에서 LO와 같은 공통모드 누설 신호들을 소거한다는 것이다. 이것은 LNA 입력의 LO 누설전력 레벨이 캐스케이드된 LNA 및 믹서와 비교되는 표 3에서 명백하다. 평형형 구성을 위해 약 15dB 더 낮은 LO 누설 레벨이 존재한다. 또한 표 3에서 명백한 것은 캐스코드 구성의 입력 대 출력 분리가 증가한다는 것이다. 도 3의 LNA(13') 실시예가 당면하는 절충문제는 부가적인 온칩 및 오프-칩 회로 복잡도, 다이(die) 크기의 증대 및 전류 소비의 상승을 포함한다. 이처럼, 도 2의 싱글 엔디드 LNA(13)는 현재 바람직하다.
도 1h는 온-칩 셀룰러 대역 LNA(13) 및 오프-칩 PCS대역 LNA(106)를 위한 오프-칩 지원 회로의 비제한적인 실시예를 매우 상세히 보인다. PCS LNA(106)에 대한 이득제어 입력전압(VGC)은 고 이득 모드의 경우 약 2.2-2.4V의 범위에 있으며, 중 이득 모드의 경우 약 1.6-1.8V의 범위에 있고, 저 이득 모드의 경우 약 0.9-1.1V의 범위에 있다. 동작의 스탠바이 모드에서 VGC는 전형적으로는 약 0.3V보다 작다. VR5는 셀룰러 LNA(13) 외부 회로를 위한 전압기준이다.
도 1i는 DMD(16)의 출력에 대한 STD(27)의 커플링 및 그것의 SIO(14)와의 2방향 커플링을 매우 상세히 보인다. 디지털 사인(sign) 신호 출력((DSO)이 이득 조절(±6dB)을 허용하여 BB 아날로그 처리기(24)를 포화시키는 것을 피할 수 있도록 하기 위해 발생된다. 사인 발생 시간은 6.8nF의 외부(오프-칩) 커패시턴스(CD)를 이용하여 비제한적인 예로서 약 50마이크로초이다. 5비트 가산기 및 3비트 감산기(27A)가 SIO(14)를 통해 읽히는 DSO에 의해 트리거되어, BB VGA들(30)에서 6dB의 이득 증가를 그리고 BB 증폭기들(26)에서 6dB의 이득 감소를 제공한다. 약 150-250mV의 전압 문턱이 SIO(14)를 통해 프로그램될 수 있다.
DMD 블록(16)의 단순화된 블록도가 도 4에 보이는데, 그 도면에서 단순화를 위해 PCS 신호경로만이 상세히 묘사되고 있다. DMD 블록(16A)은 2개의 직접-변환 직교 믹서들(17A, 17B)을 담고 있는데, 그것들은 수신된 신호를 I 및 Q 기저대역 성분들로 복조한다. I 및 Q 신호들은 셀룰러 및 PCS 경로들을 위해 공통 가변 RC 부하(11)를 이용하여 결합된다. 양 믹서들(17A)을 위해 공통 바이어스 블록(17E)이 있다. 직교 믹서들(17A)의 단순화된 개략도가 도 5에 보인다. 별개의 바이어스 블록들이 LO 쿼드 트랜지스터들(Q3, Q4, Q5, Q6)을 위해 제공된다.
다시 도 4를 참조하면, LO신호 경로는 2분주 회로(20)와 그것에 뒤따르는 별개의 LO 버퍼 회로들(17C) 및 바이어스 블록(17F)을 구비한다. 디지털-아날로그 변환(DAC) 기반 튜닝 회로(17G, 17H)가 믹서들(17A)의 입력 2차 상호변조곱(IIP2) 성능을 개선하기 위해 구비된다. 도 11c를 다시 참조하면, DAC기반 튜닝회로(17G, 17H)는 믹서(17A, 17B) 스위치 트랜지스터들을 dc 바이어스하는 전류 스티어링으로서 기능을 하여, IIP2 성능을 튜닝한다.
도 5에 보인 것처럼, 일반적으로 믹서들(17A, 17B)은 트랜스컨덕턴스 단(Q1, Q2)을 구비하는데, 그것은 차동입력 RF신호를 차분전류로 변환한다. 트랜스컨덕턴스 단은 IIP3를 개선하도록 유도 축퇴된다. 트랜스컨덕턴스 단으로부터의 차분전류들은 LO 쿼드 스위칭 트랜지스터들(Q3, Q4, Q5, Q6)에 공급되며 그 트랜지스터들은 차분전류들의 주파수를 기저대역 주파수로 하향 변환한다. 그렇게 발생된 전류는 믹서 부하 저항기들을 통해 흐르고 차분전압으로 변환된다. 또한 믹서들(17A, 17B)은 직교 LO신호들을 이용하여 입력 RF신호를 동위상(I) 및 직각위상(Q) 성분들로 복조한다.
가변 믹서 부하(11)는 믹서 이득을 조절하도록 그리고 믹서 출력 공통모드 전압을 조절하도록 제공된다. 가변 믹서 부하는 병렬로 구성된 저항기 세그먼트들을 포함하고 배제하도록 MOS 스위치들을 이용하여 구현된다. 저항기 세그먼트들은 MOS 트랜지스터들의 온-저항보다 훨씬 높게 되도록 선택된다. 이 구현예는 차분 부하 저항기들 사이에 양호한 정합을 확보하면서 적절한 가변성을 허용한다.
DMD 블록(16)은 바람직하게는 낮은 잡음지수 및 높은 이득을 나타내어 아날로그 기저대역 블록들의 잡음지수 기여를 감소시킨다. 게다가, CDMA의 상호변조 응답 감쇄 요건들 때문에(도 13의 표 1 참조), DMD 블록(16)은 바람직하게는 높은 IIP3 성능을 가지기도 한다. 마찬가지로, 긴밀하게 이격된 간섭물들이 존재하는 것이 가능하기 때문에, DMD 블록(16)은 높은 2차 입력 인터셉트 지점((IIP2)을 나타 내어야 한다. 스퓨리어스 발사를 최소화하기 위해, DMD 블록(16)은 매우 높은 LO 대 RE 분리를 가질 수도 있다. 동위상(I) 및 직각위상(Q) 채널들 사이의 위상 및 진폭 불균형 역시 중요한데, 그것들이 디지털 기저대역 처리에 강한 영향을 주기 때문이다.
이러한 요건들의 모두를 최소 전류 소비로 동시에 달성하는 것은 바이어스 회로를 포함하여 DMD 블록(16)의 주의 깊은 설계 및 최적화를 요구한다. 바람직한 실시예는 도 5와 도 8에도 보인 공통 이미터 바이폴라 RF 단 및 인덕터 축퇴((Q1 및 Q2)를 가지는 고도로 최적화된 길버트(Gilbert)-셀 믹서를 구비한다. 다이 면적을 최소화하기 위해, 차동인덕터들(differential inductors; L2, L3)이 이미터 축퇴를 위해 사용된다. 더욱 콤팩트한 인덕터 구성이 선택되었는데 인덕터들(L2, L3)의 Q지수(Q-factor)가 잡음지수 성능에 영향을 미치지 않기 때문이다. RF 단 및 LO 단의 바이어스 전류들은 2.7V의 공급전압으로 공정 및 온도 변동들을 견뎌야만 한다는 길버트 믹서 배치구성에서의 엄격한 헤드룸 요건을 수용하도록 최적화된다. 엄격한 헤드룸은 쿼드 스위칭 트랜지스터들(Q3-Q6)에 인가된 큰 LO 신호 스윙과 결합될 때 특히 주목할만하다. 이 트랜지스터들의 베이스 전압을 위한 dc바이어스는 양호한 IIP3 성능을 위해 중요하다. 이 유형의 믹서의 최적화는 이전에 문헌에서 논의되었다(R.G. Meyer, "Intermodulation in High-frequency bipolar transistor integrated-circuit mixers", IEEE J. Solid-State Circuits, vol. 21, Aug. 1986, p. 534; 및 K.L. Fong and R.G. Meyer, "Monolithic RF active mixer design", IEEE Trans. Circuits Systems, vol. 46, March 1999, pp. 231-239 참조).
도 12는 도 11의 믹서 바이어스 블록들(17E 및 17L)을 매우 상세히 보인다. 단일 믹서 바이어스 블록, 예컨대, 믹서 바이어스 블록(17E)은, PCS (또는 CELL) 믹서(17A)의 양 믹서들을 바이어스하는데 사용된다. 믹서 바이어스 블록(17E, 17L)은 제1 및 제2 전류원들(CS1, CS2)과 바이어스 출력들을 믹서 쌍들(17A, 17B)에 제공하는 3개의 바이폴라 접합 트랜지스터들(BJT들)(Q1-Q3)을 구비한다. 믹서 바이어싱은 RF 트랜지스터 단들의 엄격한 헤드룸 때문에 중요하다. 믹서 바이어스 블록(17E 또는 17L)은 트랜지스터(Q3)의 도움으로 2.5V 정도의 낮은 전력공급 전압의 최소의 헤드룸 조건으로 동작하고, 또한 온도 및 공정에 대해 모든 온도 및 공정 조건들에 걸쳐서 바이어스 안정성을 유지한다. RF 트랜지스터들의 엄격한 헤드룸을 제공하기 위해, PNP 트랜지스터(Q3)는 전압 레벨들을 낮추기 위해 믹서 바이어스 블록(17E, 17L)에서 사용된다. 믹서 바이어스 전류는 바람직하게는 믹서 IIP3 성능을 수신기 성능 요건들에 기초하여 튜닝할 수 있게끔 가변될 수 있다. 바람직하게는 믹서 바이어스 회로들(17E, 17L)은 믹서들(17A, 17B)에서 쿼드 스위칭 LO 트랜지스터들(Q3-Q6)을 위해 dc 바이어싱을 제공한다. 바이어스 회로들(17E, 17L)은 모든 공정, 공급, 및 온도 조건들 하에서 믹서들(17A, 17B)에 적당한 헤드룸을 제공하도록 온도 및 공정에 대해 최적화되고 보상된다.
도 5 및 도 8로 돌아가서, 믹서들(17A, 17B)의 다른 실시예들에서, Q1-Q2 바이폴라 쌍 대신에 MOSFET 입력 RF 트랜지스터들을 구비하는 다른 믹서 토폴로지들 이 고려될 수 있다. 바이폴라 또는 MOS 트랜지스터들을 가지는 캐스코드 입력 RF 단이 채용될 수도 있다. 게다가, 도 5에 보인 2개의 I 및 Q 믹서들을 결합하는 다른 토폴로지들이 사용될 수도 있다. 이들 다른 토폴로지들은 I 및 Q 블록들 간의 축퇴 인덕터(L2, L3)의 공유, 그리고 I 및 Q 블록들 사이의 축퇴 인덕터(L2, L3) 및 입력 RF 트랜지스터들(Q1 및 Q2)의 공유를 포함한다. 이 대체 실시예들의 각각은 전체 DMD 블록(16)의 하나 이상의 성능 매개변수들에서 이점을 제공하지만, 그것들은 DMD 블록(16)의 동작에 부과되는 요건들의 모두를 달성하기 위한 가장 최적의 디자인을 제공하지는 않는다. 예를 들면, MOSFET 입력단의 선택은 IIP3에 대해 약간의 이점을 제공할 수 있지만, 잡음지수 성능을 떨어뜨린다. 바이폴라 대응물과 비교하여, MOS 트랜지스터 쌍의 간섭물 정합 때문에 IIP2를 겪을 것이라고 예상되기도 한다. 게다가, RF 단(stage)에서 축퇴 인덕터들(L2, L3)을 공유하는 것은 IIP3에서 개선이 있게 하는데, 2배만큼의 전류가 인덕터들을 통해 흐르기 때문이다. 그러나, 이 실시예가 사용될 때 잡음지수는 상당히 증가한다. 부하저항(11)은 바람직하게는 기저대역 신호의 이득 및 공통모드 전압을 제어하도록 또 공정 변동의 결과로 생기는 믹서들(17A)을 위한 적당한 헤드룸을 보장하도록 가변할 수 있다. 이득은 3비트 디지털 코드를 이용하여 선택가능하고 SIO(14)를 통해 DSP(140)(도 1c에 보임)의 소프트웨어에 의해 제어된다. BB 아날로그 처리기(24)에 대한 입력에서 공통모드 전압레벨은 이들 블록들의 적당한 동작을 달성하는데 중요하다. 이 공통모드 전압은, 기저대역 회로들을 통해 전파하는 것으로, 외부에서 튜닝될 수 있다. 공통모드 검출회로(11A)는 공통모드 전압을 감지하고 그 전압은 DSP(140)에 의해 믹서 부하(11) 저항기들을 튜닝하는데 사용된다. 외부 아날로그-디지털(ADC) 변환기는 공통모드 전압레벨을 감시하고 디지털화된 출력을 DSP(140)에 제공하는데 이용될 수 있다. 믹서 부하(11)의 저항기 튜닝은 바람직하게는 3비트 디지털 신호에 의해 제어되는 MOS 스위치들을 이용하여 다수의 병렬 저항기들을 스위칭하는 것에 의해 달성된다(도 11c). 또한 믹서 부하(11)는 믹서 부하 저항기와 조합하여 RC 극을 형성하는 비교적 큰 커패시터들(예컨대, 도 11c에 보인 것과 같은 270pF)을 구비한다. 외부의 270pF 커패시터들은 1차 저역통과필터의 적절한 코너 주파수를 설정할 때의 사용에 적합하게 된다. RC 필터는 LNA(13 또는 106) 및 믹서(17B, 17A) 둘 다에 의해 증폭되는 단일 톤 간섭물을 감쇄하는데 사용된다. 이 지점에서의 단일 톤의 어떠한 감쇄라도 유익하게도 기저대역 블록(24)에서 활동성 저역통과필터들(28A, 28B)의 동적 범위 요건을 낮춘다.
예를 들면, IIP2는 믹서 부하(11)를 프로그램적으로 조절하는 것에 의해 가변될 수 있다. 이것은 기저대역신호 대역폭이 좁은 AMPS 모드에서 특히 유용할 수 있다.
추가 예로써, 믹서의 잡음지수 성능은 LO신호의 신호강도를 변화시키는 것에 의해 조절될 수 있다. LO신호 강도는 LO 버퍼회로(예컨대, 도 7에 보인 바와 같은 LO 버퍼(17C))및 분주기들(20, 22)의 바이어스 전류들을 별도로 튜닝하는 것에 의해 조절된다. 분주기들(20, 22)(도 6)은 바람직하게는 LO신호 강도를 최적화하기 위한 프로그램가능한 전류 셋팅들을 가지는 전용 바이어스 블록을 가진다. 이 경우 전류는 믹서로부터 낮은 잡음지수 값을 요구하지 않는 신호 상황 하에서 보존될 수 있다. 한편, 만일 기저대역 잡음지수 기여분이 높으면, 하향변환기 시스템은 낮은 잡음지수 및 높은 이득을 제공하여 기저대역 잡음지수(NF)의 강력한 영향을 줄이도록 튜닝될 수 있다.
양호한 직각위상 정확도를 달성하기 위해, 2분주 및 4분주 분주회로들(20 및 22)은 대략 4GHz 합성 주파수로부터 직교 LO신호들을 생성하는데 사용된다. 2분주 회로(20)의 단순화된 개략도가 도 6에 보이고 있다. 2분주 회로(20)는 2에 의한 VCO 주파수의 분주(division)를 실현하도록 피드백 구성으로 연결된 2개의 D형 플립플롭들(20A, 20B)을 담고 있다. 마찬가지로, 셀룰러대역 경로를 위한 4분주 회로(22)는 4분주를 실현하도록 피드백 구성에 4개의 D형 플립플롭들을 사용한다. 도 7에 보인 바와 같이, 분주기들(D형 플립플롭들(20A, 20B))은 LC 튜닝형 탱크회로를 이용하여 LO신호를 증폭하기 위해 믹서들(17A) 앞에서 사용되는 LO 버퍼 회로(17C)를 구동하는 이미터 폴로어들(20C, 20D)에 의해 버퍼링된다. LC 탱크회로의 사용은 전류 소비를 줄인다. 탱크회로 인덕터들(L3, L4)은 믹서 LO 쿼드 트랜지스터들(도 8에 보인 Q3-Q6)의 용량성 기여분을 없애는데 사용된다. 그 결과, PCS 경로에 대해, 탱크 회로에는 부가적인 커패시터들이 필요하지 않다. 믹서(17A)에 대한 입력에서 차분 LO신호 레벨은 350 내지 400mVPEAK에서 시뮬레이션되었다. 믹서(17A)의 잡음지수, IIP2 및 이득은 LO신호의 강도에 의존하는 반면, IIP3는 높은 LO신호 레벨들에서 감소한다.
특히 IIP2에 관하여, LO신호의 진폭, 슬루레이트(slew rate), 튜티사이클, 및 LO 대 RF 분리는 믹서들(17A, 17B)의 IIP2 성능에 영향을 미친다. 게다가, 믹서 IIP2는 믹서 코어의 레이아웃 및 신호 라우팅을 포함하여 디자인의 대칭성에 강하게 의존한다. 믹서 코어의 기기/레이아웃 대칭성과 LO신호의 형상 및 강도 그리고 LO 대 RF 분리의 조합은 믹서들(17A, 17B)을 위한 달성가능한 IIP2의 레벨을 결정한다.
도 8은 2개의 상수파(constant-wave; CW) 톤들을 RF 입력에 인가한 결과로서 믹서 코어에서 2차 상호변조곱(IMD2)의 발생을 설명함에 있어 유용하다. IMD2 전류 성분들인 I1 및 I2는 Q1 및 Q2의 고유 비선형성 및 RF신호에서의 잠재적인 진폭 또는 위상 부정합의 결과로서 발생된다. 이 두 성분들은 쿼드 트랜지스터들(Q3-Q6)에서 LO신호에 의해 혼합되고 출력단들에서 IO1 및 IO2로 나타난다. 결과적인 전압들(V1 및 V2)인 전류들(IO1 및 IO2)과 R1 및 R2와의 각각의 곱들은 믹서(17A)의 출력에서 IMD2 전압성분들이다. 만일 V1=V2이면, 기저대역 블록들(24)이 공통모드 이득을 가지지 않는 한, IMD2 곱은 출력단에서 나타나지 않을 것이다. 그래서, V1 및 V2이 서로 동일하지 않음에 기여하는 메커니즘들을 검사하는 것은 유익하다. 이것은 만일 IO1이 IO2와 동일하지 않으면, 또는 만일 R1이 R2와 동일하지 않으면 일어날 수 있다. 후자의 경우는 믹서 부하 저항기들 간의 부정합으로 생긴다. IO1 및 IO2가 서로 다르게 되는 경우, LO신호 듀티 사이클은 50%와는 다르게 되어야 한다. 이것은 I1 및 I2가 동일한지에 무관하다. 달리 말하면, 만일 I1이 I2와는 동일하지 않지만 LO신호가 완전한 50% 듀티사이클을 가진다면, 결과적인 전류들(IO1 및 IO2)은 동일하게 될 것이다. 쿼드 트랜지스터들(Q3-Q6)에서의 dc 오프셋은 LO신호의 도 8의 묘사에서 개략적으로 보인 것처럼 LO 듀티사이클을 바꿀 수 있다. 트랜지스터들(Q3-Q6)에서의 부정합들은 유사한 영향을 가지는 dc오프셋으로서 보여질 수도 있다.
믹서(17A)에서의 IMD2 곱을 줄이고, 그래서 IIP2 성능을 개선하기 위하여, I1 및 I2 전류성분들을 최소화하여(Q1 및 Q2의 선형성을 좋게 하고, RF차분신호의 진폭 및 위상 정합을 좋게 하여), Q3-Q6에서의 부정합들과 R1 및 R2에서의 부정합들을 최소화하는 것이 바람직하다. LO신호는 바람직하게는 평형화된 듀티사이클을 가진다. 또한, 만일 슬루레이트가 높으면, LO신호는 dc오프셋에 덜 민감하다. 추가로, LO 대 RF 분리는 최소화될 수 것이다. 이 주제의 추가적인 분석을 위해서는 D. Coffign and E. Main, "Effects of offsets on bipolar integrated circuit mixer even-order distortion terms", IEEE Trans. Microwave Theory Techn., vol. 49, Jan 2001, p. 123; Abidi, "General relations between IP2, IP3, and offsets in differential circuits and effects of feedback", IEEE Trans. Microwave Theory Techn., vol 51, May 2003, p. 1610; 그리고 L. Sheng and L. E. Larson, "An Si-SiGe BiCMOS direct-conversion mixer with second-order nonlinearity cancellation for WCDMA applications", EEEE Trans. Microwave Theory Techn., vol 51 , Nov. 2003, p. 2211를 참조한다.
프로세스 변동과 다른 불완전함 때문에, 부정합은 피할 수 없고 IIP2의 열화가 예상된다. 이를 감안하여, DAC기반 튜닝 회로를 사용하여 계획된 dc오프셋을 LO단에서 적용하여 DMD 블록(16) 및 전체 수신기 체인에서 존재하는 고유의 부정합들에 맞서는 것이 바람직하다. 전형적인 튜닝 곡선이 도 9에 보이는데, 그 도면에서 각 튜닝 스텝은 Q3-Q6의 베이스에서 LO신호에 인가되는(도 7에 보인 LO 버퍼(17C)의 Q1 및 Q2의 베이스들에 바이어스 저항기들(RBIAS)을 통해 인가되는) 대략 2mV의 dc오프셋에 상응한다. 이 계획적인 dc오프셋의 LO신호에 대한 강한 영향은 V1과 V2이 동일해지는 방식으로 I1 및 I2의 혼합비를 조절하는 것이다(도 5 참조). 이전에, dc 오프셋이 믹서 부하에(K. Kivehas, A. Parssinen, J. Ryynanen, J. Jussila, and K. Halonen, "Calibration techniques of active BiCMOS Mixers", IEEE J. Solid-State Circuits, vol. 37, June 2002, p. 766 참조), 또는 믹서의 RF단에 인가되는 접근법들이 제안되었다.
본 발명의 이 실시예를 구현하기 위해, 2개의 7비트 DAC들(전체가 도 4에서 튜닝 DAC(17G)로서 보이고 있음)이 I 및 Q 채널들의 각각을 위해 차분 기준전류 쌍을 발생하는데 이용된다. 이 기준전류들은 SIO(14)를 이용하여 프로그램 가능하다. 이때 차분 기준전류 쌍들은 LO 쿼드 트랜지스터들(Q3-Q6)을 위한 dc 바이어스 전압을 발생하는데 이용된다. DAC를 이용하여 차분 전류쌍을 부정합되게 하는 것에 의 해, dc 오프셋은 LO 쿼드 트랜지스터들(Q3-Q6)에 인가될 수 있다. 이 오프셋은 LO신호의 듀티사이클을 효과적으로 변경하여서, I1 및 I2의 혼합비를 조절한다(도 5 참조).
4 GHz VCO 버퍼(18G) 역시 도 4의 DMD 블록(16A)의 도면에 보인다. 이 버퍼는 VCO신호와, 합성신호 대신에 신호발생기에 의해 인가된 테스트신호 간을 선택하기 위한 2개의 차분 입력단들을 가진다. 전체 디자인은, 2개의 다른 입력신호들을 공급하는 2개의 입력단들을 가진다는 점을 제외하면, 도 7에 보인 LO버퍼(17C)의 디자인과 유사하다. LC 튜닝된 부하는 2개의 입력단들 사이에 공유되고 한 측은 어떤 주어진 시간에 턴 오프 된다. LC탱크는 그것이 구동하는 용량성 부하에 기초하여 튜닝되는데, 그 용량성 부하는 분주기들(20 및 22)과 프리스케일러 및 배선을 포함한다.
도 11a-11c는 공통모드 검출기(11A)와 공통모드 버퍼(11B)를 보인다. 믹서 공통모드 검출기(11A)는 믹서(17A, 17B) 출력의 공통모드 전압을 감지하는 저항성 래더(ladder)로서 제공된다. 공통모드(CM) 검출회로(11A)는 믹서들(17A, 17B)에 대해 강한 영향을 주는 부하를 최소화하는 고치(high-vlaue) 저항기들을 구비한다. 믹서(17A, 17B)의 공통모드 전압은 외부 ADC 회로를 이용하여 감지되고, DSP(140) 코드를 이용하여 믹서들(17A, 17B)의 이득 및 공통모드 출력전압을 조절하는데 이용된다. 믹서(17A, 17B)의 이득은 SIO(14) 디지털 제어들의 이용에 의해 조절된다. 고임피던스 CM 검출회로(11A)의 사고성 부하를 방지하기 위해, CM 검출버퍼(11B)가 대용량성 부하들 및 저임피던스들을 구동하도록 제공된다.
도 11a 및 도 11b는 도 11a에서 중앙 바이어스 블록(15)으로서 참조되는 바이어스 블록(15)을 매우 상세히 보인다. 중앙 바이어스 블록(15)은 외부 저항기를 사용하여 최적화된 밴드갭 기준으로부터 도출된 바이어스 전류를 발생하는 고정 바이어스 회로(15A)를 구비한다. 고정 바이어스 회로는 200마이크로암페어 미만의 dc전류를 소비하고 넓은 온도 범위에 걸쳐 매우 안정한 바이어스 기준전류를 제공한다. 이 바이어스 전류는 DMD 블록(16) 내의 많은 회로들을 위한 다수의 바이어스 전류들을 발생하는데 이용된다. 중앙 바이어스 블록(15)은 PTAT 바이어스 회로(15B)를 구비하는데, 이 PTAT 바이어스 회로 역시 온도 변동을 추적하며 절대 온도에 비례하여 증가하거나 감소하는 바이어스 전류를 발생하기 위해 외부 저항기를 이용한다. 또한 중앙 바이어스 블록(15)은, 블록들(15A 및 15B)로부터의 2개의 기준 바이어스 전류들(하나는 온도에 대해 고정되고 다른 하나는 절대온도(PTAT)에 비례함)로부터 다수의 프로그램가능한 전류들을 발생하는 프로그램가능한 전류미러들(15C)을 구비한다. 2개의 바이어스 소스들의 결합이 RX IC(10)의 각종 회로들을 바이어스 하는데 이용된다. 다른 블록들에 대한고정 및 PTAT 바이어스들의 바이어스 전류들의 구획 및 할당은 모든 온도들에 걸쳐 최소 전류 소비를 가지는 최적 성능을 보장한다. SIO(14)와 조합하여 디코딩 체계가 사용되어 다수의 다른 프로그램가능한 전류들을 발생한다.
RF 프론트엔드 블록들의 시뮬레이션들은 이득, 잡음지수, 및 IIP3의 시뮬레이션들에 관한 측정 결과들과 매우 양호한 상관성을 제공한다. IIP2 성능을 예측하 기 위하여, 기기 및 레이아웃 부정합들, 입력 신호들에서의 진폭 및 위상 부정합, 그리고 그것들의 통계상의 변동은 시뮬레이션에서 모델화된다. 마찬가지로, RF-LO 분리의 시뮬레이션들을 위해, 기판 누설 메커니즘들이 모델화된다.
이제 DMD 측정들에 관하여, DMD 블록(16)은, 도 10a에 보인 것처럼, 믹서들(17A, 17B)에 대한 입력부터 BB 아날로그 처리기(24)의 출력까지의 체인의 부분으로서 특징지어질 수 있다.
차분 RF 입력들은 2:1 권선비(turn ratio)를 가지는 발룬들(130B)을 이용하여 싱글-엔디드 신호들로 변환되고 그것들은 200ohm부터 50ohm까지의 믹서 입력임피던스를 바꿀 수 있다. 차분 기저대역 출력들은 op-amp 구성을 이용하여 싱글-엔디드 신호들로 변환된다. 이 측정을 위해, 잡음지수는 신호 대 잡음 비(S/N) 측정들을 이용하여 계산된다. 이 유형의 측정에서 실질적인 이득은 측정 장비가 자신이 가진 잡음지수의 강한 영향과 맞닥트리기 전에 요구된다. DMD 블록(16)을 뒤따르는 BBAS 및 VGA 블록들은 이 이득을 제공하고, 그러므로, 정확한 측정들은 행해질 수 있다. 이 경우의 잡음지수(NF)는 다음과 같이 계산될 수 있다:
NF (dB) = 174dB + PRF - PBB(S) + PBB(N) - (delta)LOSS (1)
여기서 PRF는 믹서의 입력에 인가된 테스트신호의 파워레벨이며, PBB(S)는 dBm로 측정된 기저대역 출력신호 파워이고, 믹서의 입력이 50ohm 임피던스로 종단될 때 dBm/Hz로 측정된 기저대역 출력 잡음이다. 항 (delta)LOSS는 발룬 및 다른 손실들을 포함하여 DMD 블록(16)의 입력에서 dBm로 측정된 오프-칩 손실들이다.
IIP3 측정들의 경우, PRF의 파워레벨을 갖는 2-톤 RF 신호들이 적당한 주파수들로 인가되어 900kHz 및 1700kHz의 하향 변환된 기저대역 기본 톤들이 생기게 한다. 결과적인 대역내 3차 상호변조곱인 PIMD3는 100KHz에서 dBm으로 측정된다. 전체 체인(DMD 블록(16) 대 기저대역 블록(24) 출력)의 대역내 이득인 G가 dB로 측정되기도 한다.
dBm에서의 IIP3는 다음과 같이 계산될 수 있다:
IIP3 = 0.5*(G + 3*PRF - PIMD3) - 1.5*(delta)LOSS (2)
IIP2 측정의 경우, PRF의 전력레벨을 갖는 2-톤 RF 신호들은 적당한 주파수들로 인가되어 3MHz 및 3.3MHz에서 하향변환된 기저대역 기본 톤들이 생기게 된다. 300kHz에서의 결과적인 대역내 2차 상호변조곱인 PIMD2가 측정된다. dBm으로의 IIP2는 다음과 같이 계산될 수 있다:
IIP2 = G + 2*PRF - PIMD2 - 2*(delta)LOSS (3)
측정들은 8개의 다른 프로세스 코너들로부터 취해진 40개 샘플들에 대해 수행되었다. 프로세스 코너들은 대규모 생산에서 예상되는 공정 변동을 나타낸다. 각 매개변수에 대해 모든 40개 샘플들의 평균 측정치는 도 16의 표 4에 보이고 있다. 이 측정들은 -30, 25, 및 85℃의 3개의 주변온도들에서 수행되었다. DMD 블록(16)의 입력부터 기저대역 블록(24) 출력까지 측정된 성능은 표 4에 보이고 있다. 표 4에 포함된 것은 이득, 잡음지수, IIP3, IIP2, RF입력에서의 LO 누설, 저역통과필터 의 저지대역 감쇄, 및 dc전류 소비이다. 이 데이터는 PCS 및 CELL 주파수대역들 둘 다에 대해 보이고 있다. 표 4에 보인 IIP2 값들은 튜닝 후에 얻어진 결과이다. 이 측정들의 경우 기저대역 블록들(24)의 이득은 60dB로 되었다. 전류소비는 PLL블록도 포함한다. DMD 블록(16) 전류 소비는 PCS의 경우 35mA이고 CELL 대역의 경우 34.5mA이다. DMD 블록(16)의 이득은 PCS 및 CELL 대역들에 대해 각각 20dB 및 18.5dB이다.
DMD 블록(16) 자체의 잡음지수를 측정하기 위해, 잡음원 입력(134)이 입력 발룬(130B)을 통해 결합된 도 10B에 보인 바와 같은 테스트 경로가 사용될 수 있다. 이 예시적인 테스트 구성에서 DMD 블록(16)의 기저대역 출력은 권선비 6:1을 갖는 발룬들(136A, 136B)을 이용하여 싱글-엔디드 신호로 변환되어, 36:1의 임피던스 비를 제공한다. 이 배치구성은 50ohm의 입력 임피던스를 가지는 잡음지수 계측기(138)로 측정할 때 믹서들(17A, 17B)의 출력에서 충분히 높은 임피던스가 나타나는 것을 보장한다. 잡음지수는 10MHz의 주파수에서 측정될 수 있다. DMD 블록(16) 단독으로는 튜닝으로 7.0dB의 단일 측대역(SSB) 잡음지수, 4.5dBm의 IIP3, 및 55dBm를 넘는 2차 인터셉트 지점(IIP2)을 나타내는 것이 확인되었다. RF입력에서의 LO누설은 -67dBm 미만이었다. 이 경우에 측정된 잡음지수는 단일 채널(I 또는 Q)의 잡음지수이다. 만일 I 및 Q 채널들이 벡터신호분석기(132)(도 10A에 보임)에서 결합되면, 결과적인 I + jQ 신호는 약 3dB만큼 잡음지수가 낮아지게 한다. 그러므로 I 및 Q 채널들이 결합될 때(I + jQ) DMD 블록(16) 잡음지수는 약 4dB이다.
직접 변환 수신기에 관해 문헌에서 보고된 것들(S. Reynolds, B. Floyd, T. Beukema, T. Zwick, U. Pfeiffer, and H. Ainspan, "A direct-conversion receiver IC for WCDMA mobile systems", IEEE J. Solid-State Cir., vol. 38, Sept. 2003, p. 1555 (Reynolds et al.), and R. Gharpurey, N. Yanduru, F. Dantoni, P. Litmanen, G. Sima, T. Mayhugh, C. Lin, I. Deng, P. Fontaine, and F. Lin, "A direct-conversion receiver for the 3G WCDMA standard", IEEE J. Solid-State Circuits, vol. 38, March 2003, p. 556 (Gharpurey et al.))과 RX IC(10)의 현재의 바람직한 실시예들의 키 성능 매개변수들의 비교는 도 17의 표 5에 나타나 있다. CDMA-2000 직접-변환 수신기에 관한 보고된 결과들의 결함 때문에, 비교는 보고된 WCDMA 수신기들로 수행되었다. 각 표준에서의 다른 수신기 요건들 때문에, 수신기 성능 요건들을 비교하는 것은 어렵다. 그러므로, 표 5는 LNA(13) 및 DMD 블록(16)의 성능 비교들을 제공한다. 예를 들면, 단일 톤 감도억압 요건(표 1)은 WCDMA 시스템들에서 존재하지 않거나 엄격하지 않다는 것에 주의하는 것이 중요하다. 이것은 프론트엔드 디자인뿐 아니라 기저대역 회로 둘 다를 단순화한다. 기저대역 회로(24)는 필터링 및 동적 범위 요건들이 상당히 감소하기 때문에 단순화된다.
RX IC(10)의 현재의 바람직한 실시예들은 예이지만 제한적인 것은 아닌 SiGe BiCMOS 기술을 이용하여 구성된다. 이 기술은 SiGe HBT들에 45GHz 및 60GHz의 fT 및 fMAX를 각각 제공한다. dc전류 이득은 90을 넘고 BVCEO > 5.5V이다. CMOS 트랜지스터들은 0.35마이크로미터의 최소 게이트 길이를 가진다. 세로형 PNP 트랜지스터들과 분리형 NMOS 소자들 역시 이용가능하다. 5개의 금속화 층들이 현재 바람직한 제조 공정들에 제공된다. 5fF 평방 마이크론의 커패시턴스를 가지는 고선형성 MIM 커패시터들과 P 및 N 형 폴리, 확산, 및 고치 저항기들을 포함한 몇 개 유형들의 저항기들이 제공된다. RX IC(10)는 84핀 볼 그리드 어레이(BGA) 패키지에 수용될 수 있다.
RX IC의 현재의 바람직한 실시예들은 예를 들면 적당한 외부 구성요소 변형만이 행해진 셀룰러대역(869-894MHz), PCS대역(1930-1990MHz), 한국 PCS대역(1840-1870MHz) 및 IMT2000대역(2110-2170MHz)의 주파수 대역들과 CDMA 및 AMPS 모드들의 핸드셋 애플리케이션들(예컨대, 셀룰러 전화기 애플리케이션들)을 위해 이용될 수 있다.
앞서의 설명은 본 발명을 수행하기 위해 발명자들에 의해 현재 꾀해진 최선의 방법 및 장치의 완전하고 정보 제공적인 설명을 예시적이고 비제한적인 예들로써 제공하였다. 그러나, 첨부의 도면들과 첨부의 청구항들과 함께 읽을 때, 각종 변형들 및 개조들이 앞서의 설명의 관점에서 관련 기술의 숙련된 자들에 명백하게 될 것이다. 일부 예들로서, 다른 유사하거나 동등한 회로 유형, 회로 아키텍처들, 주파수들, 구성요소 값들, 전압 및 전류 값들 등의 사용은 이 기술의 당업자에 의해 시도될 수 있다. 그러나, 본 발명의 가르침들에 대한 모든 그러한 및 유사한 변형들은 여전히 본 발명의 실시예들의 범위 내에 들 것이다.
게다가, 본 발명의 바람직한 실시예들의 특징들의 일부는 다른 특징들의 상응하는 사용 없이 유익하게 이용될 수 있다. 이와 같이, 앞서의 설명은 본 발명의 원리, 가르침 및 실시예들의 단지 예시로만 고려되어야하고 본 발명을 제한하는 것으로 고려되지 않아야 한다.

Claims (61)

  1. 제1주파수대역에서의 동작을 위한 통합형(integrated) 제1 저잡음증폭기(LNA)와 제1주파수대역과는 다른 제2주파수대역에서의 동작을 위해 적어도 하나의 외부 제2 LNA에 대한 결합을 위한 회로를 가지는 직접 하향변환 변환기 및 복조기 아키텍처를 포함하며, 외부 입력신호들에 응답하여, 복수 개의 성능 매개변수들을 조절하여 다른 신호 및 간섭 조건들을 수용하는 회로를 더 포함하고, 국부발진기(LO) 신호에 커플링되어 수신된 RF 주파수를 기저대역으로 하향변환하기 위한 RF복조기 회로를 더 포함하는 무선주파수(RF) 수신기를 포함하는 집적회로.
  2. 제1항에 있어서, 복수 개의 성능 매개변수들은 입력 2차 인터셉트(IIP2), 입력 3차 인터셉트(IIP3), 잡음지수(NF), 이득 및 출력 공통모드 레벨(CM)을 포함하는 집적회로.
  3. 제1항에 있어서, 상기 제1주파수대역은 셀룰러대역(869-894MHz)을 포함하고, 상기 제2주파수대역은 PCS대역(1930-1990MHz), 한국 PCS대역(1840-1870MHz), 및 IMT2000대역(2110-2170MHz) 중의 하나를 포함하는 집적회로.
  4. 제1항에 있어서, CDMA 및 AMPS 셀룰러 모드들 중의 하나로 동작가능한 집적회로.
  5. 제3항에 있어서, 상기 RP 복조기 회로는, 상기 제1 및 제2 LNA들에 각각 결합되고 각각 x 및 x/2의 주파수 분주에 의해 전압제어발진기(VCO)신호로부터 발생된 개별 직교 국부발진기 신호들에 커플링된 제1 및 제2 I/Q복조기들을 포함하는 집적회로.
  6. 제5항에 있어서, x = 4인 집적회로.
  7. 제1항에 있어서, LO신호는 특정한 수신된 신호 애플리케이션을 위해 LO신호의 형상을 최적화하도록 프로그램가능한 집적회로.
  8. 제5항에 있어서, 직교 국부발진기 신호들은 특정한 수신된 신호 애플리케이션을 위해 직교 국부발진기 신호들의 형상을 최적화하도록 프로그램가능한 집적회로.
  9. 제1항에 있어서, 상기 RF복조기에의 인가 전에 LO신호를 버퍼링하는 적어도 하나의 LO버퍼를 더 포함하며, 상기 적어도 하나의 LO버퍼에 결합된 출력을 가지고, 특정한 수신된 신호 애플리케이션을 위해, 버퍼링된 LO신호의 형상을 바꾸는 프로그램가능한 바이어스 발생기 회로를 더 포함하는 집적회로.
  10. 제5항에 있어서, 상기 I/Q복조기들에의 인가 전에 직교 국부발진기 신호들을 버퍼링하는 적어도 하나의 LO버퍼를 더 포함하고, 상기 적어도 하나의 버퍼에 결합된 출력을 가지고, 특정한 수신된 신호 애플리케이션을 위해, 버퍼링된 직교 국부발진기 신호들의 형상을 바꾸는 프로그램가능한 바이어스 발생기 회로를 더 포함하는 집적회로.
  11. 제1항에 있어서, LO신호의 듀티사이클은 입력 2차 상호변조곱(IIP2)을 변경하도록 프로그램가능한 집적회로.
  12. 제5항에 있어서, 직교 국부발진기 신호들의 듀티사이클은 입력 2차 상호변조곱(IIP2)을 변경하도록 프로그램가능한 집적회로.
  13. 제9항에 있어서, LO신호의 듀티사이클은 외부 데이터 프로세서에 결합된 제어 버스 인터페이스를 통해 프로그램가능한 집적회로.
  14. 제1항에 있어서, 상기 RF복조기 회로의 부분을 포함하는 믹서의 로드를 변경하는 것에 의해 입력 2차 상호변조곱(IIP2)을 프로그램적으로 조절하는 회로를 더 포함하는 집적회로.
  15. 제1항에 있어서, 상기 RF복조기 회로의 부분을 포함하는 믹서의 이득을 프로 그램적으로 조절하는 회로를 더 포함하는 집적회로.
  16. 제1항에 있어서, 상기 RF복조기 회로의 부분을 포함하는 믹서의 공통모드(CM) 출력전압을 프로그램적으로 조절하는 회로를 더 포함하는 집적회로.
  17. 제1항에 있어서, 상기 RF복조기 회로의 부분을 포함하는 믹서의 바이어스 전류를 변경하는 것에 의해 3차 상호변조곱(IIP3)을 모니터링하고 프로그램적으로 조절하는 회로를 더 포함하는 집적회로.
  18. 제1항에 있어서, LO신호의 신호강도를 바꾸는 것에 의해 상기 RF복조기 회로의 부분을 포함하는 믹서의 잡음지수 성능을 프로그램적으로 조절하는 회로를 더 포함하는 집적회로.
  19. 제1항에 있어서, 상기 집적회로는 상기 RF복조기 회로의 부분을 포함하는 믹서에 결합된 출력을 가지는 적어도 하나의 LO버퍼 회로를 더 포함하며, 상기 LO버퍼 회로는 적어도 믹서 트랜지스터들 때문인 용량성 부하를 없애는 것에 의해 소비전력을 줄이는 튜닝형(tuned) 부하를 포함하는 집적회로.
  20. 제1주파수대역에서의 동작을 위한 통합형 제1 저잡음증폭기(LNA)와 제1주파수대역과는 다른 제2주파수대역에서의 동작을 위해 적어도 하나의 외부 제2 LNA에 대한 결합을 위한 회로를 가지는 직접 하향변환 변환기 및 복조기 아키텍처;
    국부발진기(LO) 신호에 커플링되어 수신된 RF주파수를 기저대역으로 하향변환하는 RF복조기 회로;
    상기 RF복조기에의 인가 전에 LO신호를 버퍼링하는 LO버퍼; 및
    상기 LO버퍼에 결합된 출력을 가지며 특정한 수신된 신호 애플리케이션을 위해 버퍼링된 LO신호의 형상을 가변하는 프로그램가능한 바이어스 발생기를 포함하는 무선주파수(RF) 수신기를 포함하는 집적회로.
  21. 제20항에 있어서, LO신호의 듀티사이클은 상기 RF복조기 회로의 입력 2차 상호변조곱(IIP2) 특성을 변경하기 위해 상기 프로그램가능한 바이어스 발생기를 사용하여 가변되는 집적회로.
  22. 관심 있는 주파수대역에서의 동작을 위한 통합형 제1 저잡음증폭기(LNA)를 가지는 직접 하향변환 변환기 및 복조기 아키텍처;
    국부발진기(LO)신호에 커플링되어 수신된 RF주파수를 기저대역으로 하향변환하는 RF복조기 회로;
    상기 RF복조기에의 인가 전에 LO신호를 버퍼링하는 LO버퍼; 및
    상기 LO버퍼에 결합된 출력을 가지며 LO신호의 듀티사이클을 가변하여 상기 RF 복조기 회로의 입력 2차 상호변조곱(IIP2) 특성을 변경하는 프로그램가능한 바이어스 발생기를 포함하는 무선주파수(RF) 수신기를 포함하는 집적회로.
  23. 제1주파수대역에서의 동작을 위한 통합형 제1 저잡음증폭기(LNA)와 제1주파수대역과는 다른 제2주파수대역에서의 동작을 위해 적어도 하나의 외부 제2 LNA에 대한 결합을 위한 회로를 가지는 직접 하향변환 변환기 및 복조기 아키텍처를 포함하며, 외부 입력신호들에 응답하여, 복수 개의 성능 매개변수들을 조절하여 다른 신호 및 간섭 조건들을 수용하는 회로를 더 포함하고, 국부발진기(LO)신호에 커플링되어 수신된 RF 주파수를 기저대역으로 하향변환하기 위한 RF복조기 회로; 및 약 3.4 내지 약 4.4GHz의 주파수범위에서 동작하는 외부 전압제어발진기(VCO)에 결합된 주파수합성기 회로를 더 포함하며, 직렬 결합된 동위상 및 직각위상(I/Q) 기저대역 증폭기들, 채널선택 필터들, 및 기저대역 아날로그-디지털 변환기들에의 결합을 위한 출력들을 가지는 가변이득 증폭기들을 포함하는 기저대역 아날로그 처리기 회로; 및 집적회로와 기저대역회로를 인터페이싱하는 직렬 입출력 인터페이스 회로(SIO)를 더 포함하는 무선주파수(RF) 수신기를 더 포함하는 집적회로.
  24. 제23항에 있어서, 상기 외부 제2 LNA는 상기 통합형 LNA보다 높은 주파수대역에서 동작하고, 상기 SIO에 응답하여 집적회로 상에서 발생된 신호들에 의해 제어되는 이득 모드들을 가지는 집적회로.
  25. 제24항에 있어서, 상기 외부 제2 LNA는 PCS, 한국 PCS(KPCS), 및 IMT2000 주파수대역들 중의 하나에서 동작하는 집적회로.
  26. 제23항에 있어서, CDMA 및 AMPS 모드들 사이에서 전환하는 스위칭가능 이득 단들(stages)을 더 포함하며, 더 높은 이득이 수신기 민감도를 개선하기 위해 AMPS모드에서 사용되는 집적회로.
  27. 제23항에 있어서, 2차 상호변조곱들(IIP2)을 LO신호의 프로그램가능한 듀티사이클로 튜닝하는 튜닝회로를 더 포함하는 집적회로.
  28. 제27항에 있어서, 상기 튜닝회로는 전류 스티어링 DAC 및 상기 SIO를 포함하는 집적회로.
  29. 제27항에 있어서, 상기 튜닝회로는 상기 SIO를 통해 프로그램가능한 믹서 부하를 포함하는 집적회로.
  30. 제23항에 있어서, 상기 RF복조기의 공통모드 출력전압을 나타내는 신호를 출력하여, 공통모드 출력전압을 감시하고 상기 SIO를 통해 공통모드 출력전압의 레벨을 제어하는 외부 기저대역 회로를 인에이블시키는 집적회로.
  31. 제30항에 있어서, 공통모드 출력전압의 레벨은 상기 SIO를 통해 프로그램가능한 믹서 부하를 사용하여 제어되는 집적회로.
  32. 제23항에 있어서, LO신호 강도를 프로그램하여 프로그램가능한 바이어스 발생기를 사용하여 믹서 LO신호들의 형상을 최적화하는 회로를 더 포함하는 집적회로.
  33. 제23항에 있어서, 상기 SIO를 통해 프로그램가능한 믹서 부하를 이용하는 것에 의해 상기 RF복조기의 이득을 프로그램하는 회로를 더 포함하는 집적회로.
  34. 제23항에 있어서, 믹서 바이어스 전류를 가변하는 것에 의해 3차 상호변조곱들(IIP3)을 조절하는 회로를 더 포함하는 집적회로.
  35. 제23항에 있어서, LO신호 강도를 프로그램적으로 가변하는 것에 의해 상기 믹서의 잡음지수 성능을 프로그램하는 회로를 더 포함하는 집적회로.
  36. 제23항에 있어서, 상기 주파수합성기 회로는, 상기 외부 VCO에 결합되고 VCO 주파수 범위에 대해 다른 주파수대역들에서 다른 모드들로 동작하는 위상잠금루프(PLL)를 포함하는 집적회로.
  37. 제36항에 있어서, 상기 다른 모드들은 AMPS 및 CDMA 모드들을 포함하는 집적회로.
  38. 제25항에 있어서, PCS/KPCS/IMT2000 대역 I/Q복조기를 위해 I/Q LO 주파수들을 발생하는 LO 2분주 회로, 및 셀룰러대역 I/Q복조기를 위한 LO 4분주 회로를 더 포함하는 집적회로.
  39. 제23항에 있어서, 오프-칩 수정발진기에 결합된 입력과, 수정발진기 기준신호를 오프-칩 회로에 출력하는 적어도 하나의 통합형 버퍼를 더 포함하며, 상기 통합형 버퍼의 출력은 싱글-엔디드 또는 차동(differential) 형으로 프로그램가능한 집적회로.
  40. 제23항에 있어서, 3개의 이득모드들(14/2-10dB)의 제1 및 제2 LNA들, 3dB 스텝들의 0-18dB 이득범위의 상기 기저대역 증폭기, 및 3dB 스텝들의 0-72dB 이득범위의 상기 가변이득 증폭기들을 구현한 디지털 자동이득제어(AGC) 회로를 더 포함하는 집적회로.
  41. 제40항에 있어서, AGC루프는 상기 SIO를 통해 제어되는 집적회로.
  42. 제23항에 있어서, 상기 채널 선택 필터들 앞에서 결합된 복수 개의 1차 저역통과필터들로 구성된 간섭포화 방지회로, 및 상기 기저대역 아날로그 처리기의 입력에 결합된 강한 간섭 검출기를 더 포함하는 집적회로.
  43. 제23항에 있어서, 상기 기저대역 아날로그 처리기의 부분을 포함하는 복수 개의 1차 RC 고역통과필터들을 포함하여 동적 및 정적 DC 오프셋들을 없애기 위한 DC오프셋 소거회로를 더 포함하는 집적회로.
  44. 제43항에 있어서, 고역통과필터 코너 주파수가 오프-칩 커패시터에 의해 설정되는 집적회로.
  45. 제43항에 있어서, 부가적인 커패시터들을 부가하여 AMPS모드에서의 동작을 위해 고역통과필터 코너 주파수를 낮추는 온-칩 스위치들을 더 포함하는 집적회로.
  46. 제23항에 있어서, 상기 가변이득 증폭기들의 이득변경 동작 동안 오프셋 안정화 시간을 줄이도록 결합된 동적 스위치로서 상기 SIO를 통해 제어되는 동적 스위치를 더 포함하는 집적회로.
  47. 제46항에 있어서, 상기 동적 스위치는 27과 30dB 사이의 이득변경 동작을 위해 닫히는 집적회로.
  48. 제23항에 있어서, CDMA모드에서 동작가능한 채널선택필터들과 7차 타원형 주파수응답을 나타내는 RC 연산증폭기 저역통과필터들을 더 포함하는 집적회로.
  49. 제48항에 있어서, 채널선택필터들의 -1dB 코너 주파수는 640KHz로 설정되고 상기 SIO를 사용하여 디지털적으로 교정되는 집적회로.
  50. 제23항에 있어서, AMPS모드에서 동작가능하고 체비쉐프 주파수응답을 나타내는 RC 연산증폭기 5차 필터들을 포함하는 채널선택필터들을 더 포함하는 집적회로.
  51. 제50항에 있어서, 채널선택필터들의 -1dB 코너 주파수는 14KHz로 설정되고 상기 SIO를 사용하여 디지털적으로 교정되는 집적회로.
  52. 제49항에 있어서, 코너 주파수 교정을 위한 기준신호는 수정발진기의 출력을 분주하는 것에 의해 도출되는 집적회로.
  53. 제51항에 있어서, 코너 주파수 교정을 위한 기준신호는 수정발진기의 출력을 분주하는 것에 의해 도출되는 집적회로.
  54. 제23항에 있어서, 진폭 및 그룹 지연 피킹을 주변온도비례(PTAT) 기준전류를 이용하여 보상하는 회로를 더 포함하는 집적회로.
  55. 제23항에 있어서, 상기 SIO는 핸드헬드 무선통신 단말의 부분을 포함하는 디 지털 신호 처리기(DSP)에 결합되는 집적회로.
  56. 제23항에 있어서, 상기 SIP를 통해 프로그램가능한 전압문턱을 가지는 단일 톤 검출기를 더 포함하는 집적회로.
  57. 무선주파수(RF) 수신기를 포함하는 집적회로를 동작하는 방법에 있어서,
    관심 있는 주파수대역에서의 동작을 위한 통합형 제1 저잡음증폭기(LNA)를 가지는 직접 하향변환 변환기 및 복조기 아키텍처, 국부발진기(LO)신호에 커플링되어 수신된 RF주파수를 기저대역으로 하향변환하는 RF복조기 회로 및 상기 RF복조기에의 인가 전에 LO신호를 버퍼링하는 LO버퍼를 포함하는 IC를 제공하며; 그리고
    상기 LO버퍼에 결합된 출력을 가지며 LO신호의 듀티사이클을 가변하는 바이어스 발생기를 프로그램하는 것에 의해 상기 RF복조기 회로의 입력 2차 상호변조곱(IIP2) 특성을 변경하는 방법.
  58. 무선주파수(RF) 수신기를 포함하는 집적회로를 동작하는 방법에 있어서,
    관심 있는 주파수대역에서의 동작을 위한 통합형 저잡음증폭기(LNA)를 가지는 온-칩 직접 하향변환 변환기 및 복조기 아키텍처, 및 국부발진기(LO)신호에 커플링되어 수신된 RF주파수를 기저대역으로 하향변환하는 RF복조기 회로를 포함하는 IC를 제공하며;
    상기 통합형 LNA보다 높은 주파수대역에서 동작하는 오프-칩 LNA를 제공하 며;
    상기 오프-칩 LNA의 적어도 하나의 이득 모드를 온칩 발생된 적어도 하나의 신호로 제어하는 방법.
  59. 제58항에 있어서, 상기 적어도 하나의 신호는 오프-칩 제어기에 의해 온-칩 직렬 입력/출력(SIO) 인터페이스에 인가된 입력에 응답하여 발생되는 방법.
  60. 관심 있는 주파수대역에서의 동작을 위한 통합형 저잡음증폭기(LNA), 국부발진기(LO)신호에 커플링되어 수신된 RF주파수를 기저대역으로 하향변환하는 RF복조기 회로, 및 상기 RF복조기에의 인가 전에 LO신호를 버퍼링하는 LO버퍼를 포함하는 직접 하향변환 변환기 및 복조기 수단; 및
    LO신호의 듀티사이클을 가변하기 위해 상기 LO버퍼에 결합된 바이어스 발생기의 출력을 가변하는 것에 의해 상기 RF복조기 회로의 입력 2차 상호변조곱(IIP2) 특성을 변경하는 프로그램가능한 수단을 포함하는 무선주파수(RF) 수신기를 가지는 집적회로.
  61. 관심 있는 주파수대역에서의 동작을 위한 통합형 저잡음증폭기(LNA), 및 국부발진기(LO)신호에 커플링되어 수신된 RF주파수를 기저대역으로 하향변환하는 RF복조기 회로를 가지는 온-칩 직접 하향변환 변환기 및 복조기 수단;
    상기 통합형 LNA보다 높은 주파수대역에서 동작하는 오프-칩 LNA; 및
    상기 오프-칩 LNA의 적어도 하나의 이득모드를 온칩 발생된 적어도 하나의 신호로 제어하는 프로그램가능한 수단을 포함하는 무선주파수(RF) 수신기를 가지는 집적회로.
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