[go: up one dir, main page]

KR20070005463A - 반도체 장치의 제조 방법 및 반도체 장치 - Google Patents

반도체 장치의 제조 방법 및 반도체 장치 Download PDF

Info

Publication number
KR20070005463A
KR20070005463A KR1020060048020A KR20060048020A KR20070005463A KR 20070005463 A KR20070005463 A KR 20070005463A KR 1020060048020 A KR1020060048020 A KR 1020060048020A KR 20060048020 A KR20060048020 A KR 20060048020A KR 20070005463 A KR20070005463 A KR 20070005463A
Authority
KR
South Korea
Prior art keywords
gate electrode
silicide
source
semiconductor substrate
mos transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
KR1020060048020A
Other languages
English (en)
Inventor
시게키 코모리
Original Assignee
가부시끼가이샤 르네사스 테크놀로지
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 르네사스 테크놀로지 filed Critical 가부시끼가이샤 르네사스 테크놀로지
Publication of KR20070005463A publication Critical patent/KR20070005463A/ko
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/017—Manufacturing their source or drain regions, e.g. silicided source or drain regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28097—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a metallic silicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/017—Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/667—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of alloy material, compound material or organic material contacting the insulator, e.g. TiN workfunction layers
    • H10D64/668—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of alloy material, compound material or organic material contacting the insulator, e.g. TiN workfunction layers the layer being a silicide, e.g. TiSi2
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0112—Integrating together multiple components covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating multiple BJTs
    • H10D84/0119—Integrating together multiple components covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating multiple BJTs the components including complementary BJTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0172—Manufacturing their gate conductors
    • H10D84/0174—Manufacturing their gate conductors the gate conductors being silicided
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0172—Manufacturing their gate conductors
    • H10D84/0179—Manufacturing their gate conductors the gate conductors having different shapes or dimensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
    • H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs 

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

게이트 전극의 전 영역이 실리사이드화된 MOS 트랜지스터의 성능을 향상할 수 있는 기술을 제공한다. 반도체 기판 위에 nMOS 트랜지스터의 게이트 절연막 및 게이트 전극을 이 순서로 적층해서 형성한다. 반도체 기판의 윗면 내에 nMOS 트랜지스터의 소스/드레인 영역을 형성한다. 게이트 전극의 전 영역을 실리사이드화한 후에, 소스/드레인 영역을 실리사이드화한다. 이렇게 게이트 전극의 실리사이드화 후에 소스/드레인 영역을 실리사이드화함으로써, 게이트 전극의 실리사이드화에서의 열처리에 의해, 소스/드레인 영역에서 실리사이드가 응집하지 않는다. 따라서, 소스/드레인 영역의 전기 저항을 저감하고, 접합 리크를 저감할 수 있다. 그 결과, nMOS 트랜지스터의 성능이 향상된다.
실리사이드, 트랜지스터, 소스, 드레인, 게이트

Description

반도체 장치의 제조 방법 및 반도체 장치{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE}
도 1은 본 발명의 실시예 1에 관련된 반도체 장치의 구조를 나타내는 단면도다.
도 2 내지 도 16은 본 발명의 실시예 1에 관련된 반도체 장치의 제조 방법을 공정 순으로 나타내는 단면도다.
도 17 내지 도 20은 본 발명의 실시예 1에 관련된 반도체 장치의 제조 방법의 제1의 변형예를 공정 순으로 나타내는 단면도다.
도 21 내지 도 23은 본 발명의 실시예 1에 관련된 반도체 장치의 제조 방법의 제2의 변형예를 공정 순으로 나타내는 단면도다.
도 24 내지 도 27은 본 발명의 실시예 1에 관련된 반도체 장치의 제조 방법의 제3의 변형예를 공정 순으로 나타내는 단면도다.
도 28은 본 발명의 실시예 2에 관련된 반도체 장치의 구조를 나타내는 단면도다.
도 29 내지 도 39는 본 발명의 실시예 2에 관련된 반도체 장치의 제조 방법을 공정 순으로 나타내는 단면도다.
도 40은 본 발명의 실시예 2에 관련된 반도체 장치의 구조의 제1의 변형예를 나타내는 단면도다.
도 41은 본 발명의 실시예 2에 관련된 반도체 장치의 구조의 제2의 변형예를 나타내는 단면도다.
도 42 내지 도 44는 본 발명의 실시예 2에 관련된 반도체 장치의 제조 방법의 제1의 변형예를 공정 순으로 나타내는 단면도다.
도 45 내지 도 49는 본 발명의 실시예 2에 관련된 반도체 장치의 제조 방법의 제2의 변형예를 공정 순으로 나타내는 단면도다.
[기술분야]
본 발명은 게이트 전극의 전 영역이 실리사이드화된 MOS 트랜지스터가 설치된 반도체 장치와 그 제조 방법에 관한 것이다.
[배경기술]
시스템 온 칩으로 대표되는 CMOS 장치에서는, 고밀도화와 미세화가 매년 진전되어 왔으며, MOS 트랜지스터의 게이트 길이는 0.1μm 또는 그 이하로 설정되었고, 수십 nm에 달하였다. 한편, MOS 트랜지스터의 게이트 절연막의 박막화도 진전되어, 이 박막화 기술은 세대가 진보함에 따라, 단채널 특성에서의 향상과 MOS 트 랜지스터의 구동 전류의 증가에 필요 불가결해지고 있다.
트랜지스터를 미세가공하는 데 문제가 되는 것은, 게이트 절연막의 막 감소에 수반되는 게이트 리크 전류의 증가와, 폴리실리콘을 포함하는 게이트 전류에서 실리콘 기판 측에 형성된 공핍층의 증대다. 게이트 리크 전류의 증가는 전체 칩의 전력 소비의 증가로 이어진다. 핸드폰으로 대표되는 모바일 제품에서는, 진보된 특성에 대응하기 위해 고밀도 CMOS 장치의 채용이 요구되는 한편, 배터리 수명이 너무 짧아지지 않도록 게이트 리크 전류를 낮게 억제할 필요가 있다. 따라서 산화알루미늄(Al2O3)이나 산화탄탈(Ta2O5)과 같은 높은 비유전율(이후 "high-k 재료"이라 불림)을 가진 물질을 게이트 절연막의 물질로 사용하는 시도가 이루어졌다. 폴리실리콘을 포함하는 게이트 전극에 형성된 공핍층의 증대는 외관상 게이트 절연막의 후막화와 구동 능력 저하를 초래한다. 따라서 공핍층의 간격 감소를 염두에 두고 이를 실현하기 위해, 게이트 전극에 도입되는 불순물의 양을 늘리거나, 공핍층이 발생되지 않는 금속 물질을 게이트 전극 재료로서 사용하였다.
대체로, MOS 트랜지스터의 역치 전압을 적절한 값으로 하기 위해, 실리콘 기판에 대한 일함수가 적절한 값을 가지는 게이트 전극 재료를 선택할 필요가 있다. 공핍층의 발생을 억제하기 위해 게이트 전극 재료로서 금속이나 금속 화합물을 사용하면, 각 nMOS 트랜지스터와 pMOS 트랜지스터에서 역치 전압을 적절한 값으로 설정하기 위해, 통상 그들 트랜지스터로 사용하는 게이트 전극 재료를 바꿀 필요가 있다. 이것이 CMOS 공정을 복잡하게 한다.
그래서, 폴리실리콘을 게이트 전극 재료로 사용하고, 상기 폴리실리콘에 도입하는 불순물의 도전형을 nMOS 트랜지스터 및 pMOS 트랜지스터로 변화시키는 것에 의해 두 트랜지스터에서의 게이트 전극의 일함수를 적절히 설정함과 동시에, 게이트 전극 전체를 실리사이드화함으로써 공핍층의 발생을 막는 기술이 제안되었다. 전 영역이 실리사이드화된 게이트 전극은 FUSI(FUlly SIlicided) 게이트 전극이라 불린다.
FUSI 게이트 전극에 관한 기술이 비특허문헌 1에 나와 있다. 특허 문헌 1-5에는, 실리사이드를 포함하는 게이트 전극을 가지는 MOS 트랜지스터에 관한 기술이 공개되어 있다.
[비특허문헌 1] B. Tavel et al., "Totally Silicided(CoSi2) Polysilicon: a novel approach to very low-resistive gate(~2Ω/□) without metal CMP nor etching", International Electron Device Meeting 2001(IEDM2001).
[특허 문헌 1] 일본 특개 No. 2002-319670
[특허 문헌 2] 일본 특개 No. 평8-46057
[특허 문헌 3] 일본 특개 No. 평7-245396
[특허 문헌 4] 일본 특개 No. 평11-121745
[특허 문헌 5] 일본 특개 No. 평1-183851
상기 FUSI 게이트 전극이 설치된 MOS 트랜지스터를 제작할 때에, 종래에는 MOS 트랜지스터의 소스/드레인 영역의 실리사이드화를 실행한 후, 게이트 전극의 전 영역을 실리사이드화하였다. 따라서 게이트 전극의 실리사이드화 시에 행해지는 열처리에 의해 소스/드레인 영역에서 실리사이드가 응집하여, 상기 소스/드레인 영역의 전기 저항이 증가하는 경우가 있다.
게다가, 응집의 발생에 의해, 소스/드레인 영역 내의 실리사이드가, 실리콘 기판과 소스/드레인 영역과의 경계에 형성되는 pn접합면을 돌파하여, 실리콘 기판과 소스/드레인 영역 양쪽에 걸친 형상이 되고, 접합 리크가 증가하는 경우가 있다.
한편으로는, 상기 방법과 달리, 소스/드레인 영역과 게이트 전극의 실리사이드화를 동시에 행할 경우에는, 통상, 게이트 전극의 두께는, 소스/드레인 영역의 접합 깊이보다도 매우 크므로, 게이트 전극의 전 영역을 실리사이드화하면, 소스/드레인 영역 내의 실리사이드층이 너무 깊어져서, 접합 리크가 상승하거나 단채널 특성이 열화한다.
게이트 전극의 실리사이드화의 경우에 행해지는 열처리에 의해, 소스/드레인 영역 내의 불순물이 MOS 트랜지스터의 채널 영역 쪽을 향해 확산하여, 상기 MOS 트랜지스터의 단채널 특성이 저하되는 경우가 있다.
그래서, 본 발명은 상기의 문제를 고려하여 이루어진 것이며, 게이트 전극의 전 영역이 실리사이드화된 MOS 트랜지스터의 성능을 향상하는 것이 가능한 기술을 제공하는 것을 목적으로 한다.
본 발명의 제1의 반도체 장치의 제조 방법은, (a) 반도체 기판 위에 제1의 MOS 트랜지스터의 게이트 절연막 및 게이트 전극을 이 순서로 적층해서 형성하는 공정과, (b) 상기 게이트 전극의 전 영역을 실리사이드화하는 공정과, (C) 상기 반도체 기판의 윗면 내에 상기 제1의 MOS 트랜지스터의 소스/드레인 영역을 형성하는 공정과, (d) 상기 공정 (b), (c) 후에, 상기 소스/드레인 영역을 실리사이드화하는 공정을 포함한다.
본 발명의 제2의 반도체 장치의 제조 방법은, (a) 반도체 기판 위에 제1의 MOS 트랜지스터의 게이트 절연막 및 게이트 전극을 이 순서로 적층해서 형성하는 공정과, (b) 상기 게이트 전극을 부분적으로 실리사이드화하는 고정과, (c) 상기 반도체 기판의 윗면 내에 상기 제1의 MOS 트랜지스터의 소스/드레인 영역을 형성하는 공정과, (d) 상기 공정 (b), (C)의 후에, 상기 소스/드레인 영역과, 상기 게이트 전극에 있어서의 실리사이드화되어 있지 않은 부분의 전 영역을 동시에 실리사이드화하는 공정을 포함한다.
본 발명의 제3의 반도체 장치의 제조 방법은, (a) 반도체 기판 위에 제1의 MOS 트랜지스터의 게이트 절연막 및 게이트 전극을 이 순서로 적층해서 형성하는 공정과, (b) 반도체층을, 그 윗면이 상기 반도체 기판에 있어서의 상기 게이트 절연막이 형성되어 있는 부분의 윗면보다도 위쪽에 위치하도록, 상기 게이트 절연막 및 상기 게이트 전극의 옆쪽에서 상기 반도체 기판 위에 형성하는 공정과, (c) 상기 반도체층에 상기 제1의 MOS 트랜지스터의 소스/드레인 영역을 형성하는 공정과, (d) 상기 소스/드레인 영역을 실리사이드화하는 공정과, (e) 상기 공정 (d) 후에, 상기 게이트 전극의 전 영역을 실리사이드화하는 공정을 포함한다.
본 발명의 제1의 반도체 장치는, 반도체 기판과, 상기 반도체 기판 위에 형성된 MOS 트랜지스터를 구비하고, 상기 MOS 트랜지스터는, 실리사이드층이 형성된 소스/드레인 영역과, 상기 소스/드레인 영역의 상기 실리사이드층보다도 내열성이 우수한 실리사이드로 전 영역이 형성된 게이트 전극을 가진다.
본 발명의 제2의 반도체 장치는, 반도체 기판과, 상기 반도체 기판 위에 형성된 MOS 트랜지스터를 구비하고, 상기 MOS 트랜지스터는, 실리사이드층이 형성된 소스/드레인 영역과, 실리사이드로 전 영역이 형성된 게이트 전극을 가지고, 상기 소스/드레인 영역의 상기 실리사이드층의 금속재료에는, 상기 게이트 전극의 상기 실리사이드의 금속재료보다도 저온에서 실리사이드 반응을 일으키는 것이 사용되었다.
본 발명의 제3의 반도체 장치는, 반도체 기판과, 상기 반도체 기판 위에 형성된 제1 및 제2의 MOS 트랜지스터를 구비하고, 상기 제1의 MOS 트랜지스터는, 실리사이드층이 형성된 소스/드레인 영역과, n형 불순물을 포함하고, 전 영역이 실리사이드로 형성되어 있는 게이트 전극을 가지고, 상기 제2의 MOS 트랜지스터는, 실리사이드층이 형성된 소스/드레인 영역과, p형 불순물을 포함하고 전 영역이 실리사이드로 형성되어 있는 게이트 전극을 가지고, 상기 제2의 MOS 트랜지스터의 상기 게이트 전극은, 상기 제1의 MOS 트랜지스터의 상기 게이트 전극보다도 얇게 형성되어 있다.
본 발명의 제4의 반도체 장치는, 반도체 기판과, 상기 반도체 기판 위에 형 성된 제1의 MOS 트랜지스터를 구비하고, 상기 제1의 MOS 트랜지스터는, 상기 반도체 기판 위에 게이트 절연막을 사이에 두고 형성되고, 전 영역을 실리사이드로 된 게이트 전극과, 상기 반도체 기판 위에 형성된 실리사이드층을 상단부에 포함하는 소스/드레인 영역을 가지고, 상기 실리사이드층의 윗면은, 상기 반도체 기판에 있어서의 상기 게이트 절연층이 형성되어 있는 부분의 윗면보다도 5nm 이상 위쪽에 위치해 있다.
[실시예 1]
도 1은 본 발명의 실시예 1에 관련된 반도체 장치의 구조를 나타내는 단면도다. 도 1에 나타낸 바와 같이, 본 실시예 1에 관련된 반도체 장치는, nMOS 트랜지스터(5)가 형성되는 nMOS 영역과, pMOS 트랜지스터(15)가 형성되는 pMOS 영역을 구비하고 있다. 본 실시예 1에 관련된 반도체 장치에서는, 예를 들면 p형 실리콘 기판인 반도체 기판(1)이 설치된다. nMOS 영역과 pMOS 영역의 경계에 있어서의 반도체 기판(1)의 윗면 내에는, 예를 들면 실리콘 산화막으로 이루어진 소자분리 절연막(2)이 형성되어 있고, 상기 소자분리 절연막(2)에 의해, nMOS 트랜지스터(5)와 pMOS 트랜지스터(15)는 전기적으로 분리된다. 본 실시예 1에 관련된 소자분리 절연막(2)은 트렌치 분리법에 의해 형성되어 있다.
nMOS 영역에 있어서의 반도체 기판(1)의 윗면 내에는 p형 웰 영역(3)이 형성되어 있고, pMOS 영역에 있어서의 반도체 기판(1)의 윗면 내에는 n형 웰 영역(4)이 형성되어 있다. p형 웰 영역(3) 윗면 내에는, nMOS 트랜지스터(5)의 2개의 소스/드레인 영역(6)이 서로 떨어져 설치되어 있고, n형 웰 영역(4) 윗면 내에는 pMOS 트랜지스터(15)의 2개의 소스/드레인 영역(16)이 서로 떨어져 설치되어 있다. 소스/드레인 영역(6)의 윗면 내에는 실리사이드층(7)이 형성되어 있고, 소스/드레인 영역(16)의 윗면 내에는 실리사이드층(17)이 형성되어 있다.
nMOS 트랜지스터(5)의 소스/드레인 영역(6)은 n형 불순물영역이며, pMOS 트랜지스터(15)의 소스/드레인 영역(16)은 p형 불순물영역이다. 실리사이드층(7, 17) 각각은 예를 들면 니켈 실리사이드, 코발트 실리사이드, 백금 실리사이드, 티타늄 실리사이드, 혹은 몰리브덴 실리사이드로 이루어진다.
소스/드레인 영역(6) 사이에 있어서의 p형 웰 영역(3)의 윗면 위에는, nMOS 트랜지스터(5)의 게이트 절연막(8)과 게이트 전극(9)이 이 순서로 적층되어 있고, 게이트 절연막(8) 및 게이트 전극(9)의 양 측면에는 사이드 월(10)이 설치된다. 소스/드레인 영역(16) 사이에 있어서의 n형 웰 영역(4)의 윗면 위에는, pMOS 트랜지스터(15)의 게이트 절연막(18)과 게이트 전극(19)이 이 순서로 적층되어 있고, 게이트 절연막(18) 및 게이트 전극(19)의 양 측면에는 사이드 월(20)이 설치된다.
게이트 전극(9, 19) 각각은, FUSI 게이트 전극이며, 그것들의 전 영역은 니켈 실리사이드, 코발트 실리사이드, 백금 실리사이드, 티타늄 실리사이드, 몰리브덴 실리사이드 등의 실리사이드로 이루어진다. 게이트 절연막(8, 18) 각각은, 예를 들면 산화알루미늄 등의 high-k 재료로 이루어지고, 사이드 월(10, 20) 각각은 예를 들면 실리콘 질화막으로 이루어진다. 본 실시예 1에서는, nMOS 트랜지스터(5)와 pMOS트랜지스터(15)로 CMOS 트랜지스터를 구성하고 있다.
다음으로, 도 1에 나타낸 반도체 장치의 제조 방법에 관하여 설명한다. 도 2~16은 본 실시예 1에 관련된 반도체 장치의 제조 방법을 공정 순으로 나타내는 단면도다. 우선, 도 2에 나타낸 바와 같이, 반도체 기판(1)의 윗면 내에 소자분리 절연막(2)을 형성하는 동안에, p형 웰 영역(3)과 n형 웰 영역(4)을 형성한다.
다음으로, 도 3에 나타낸 바와 같이, 후공정에서 게이트 절연막(8, 18)이 되는 절연막(80)을 전면에 형성한다. 그리고 도 4에 나타낸 바와 같이, 후공정에서 게이트 전극(9, 19)이 되는 폴리실리콘막(90)을 절연막(80) 위에서 전체 면에 형성한다.
다음으로, 도 5에 나타낸 바와 같이, pMOS 영역에 있어서의 폴리실리콘막(80) 위에 포토레지스트(200)를 형성하고, 상기 포토레지스트(200)를 마스크로 사용하여, nMOS 영역에 있어서의 폴리실리콘막(90) 안에, 비소나 인 등의 n형 불순물(110n)을 이온주입법에 의해 도입한다. 그 후에 포토레지스트(200)를 제거한다.
다음으로, 도 6에 나타낸 바와 같이, nMOS 영역에 있어서의 폴리실리콘막(80) 위에 포토레지스트(210)를 형성하고, 상기 포토레지스트(210)를 마스크로 사용하여, pMOS 영역에 있어서의 폴리실리콘막(90) 안에, 붕소나 알루미늄 등의 p형 불순물(110p)을 이온주입법에 의해 도입한다. 그 후에 포토레지스트(210)를 제거한다.
다음으로, 도 7에 나타낸 바와 같이, 폴리실리콘막(90) 및 절연막(80)을 차례로 패터닝하고, 각각 폴리실리콘막(90)으로 된 게이트 전극(9, 19)과, 각각 절연 막(80)으로 된 게이트 절연막(8, 18)을 형성한다. 그리고, nMOS 트랜지스터(5) 및 pMOS 트랜지스터(15)의 연장 영역을 각각 p형 웰 영역(3) 및 n형 웰 영역(4)에 형성하고, 그 후 포켓 주입을 행한다.
다음으로, 도 8에 나타낸 바와 같이, 게이트 절연막(8, 18) 및 게이트 전극(9, 19)을 덮고, 사이드 월이 되는 절연막(100)을 전체 면에 형성한다. 그리고, 절연막(100) 위에 실리콘 산화막(120)을 전체 면에 형성한다. 절연막(100)은 예를 들면 실리콘 질화막으로 이루어진다.
다음으로, 도 9에 나타낸 바와 같이, 절연막(100)을 스토퍼막으로 사용하여, 실리콘 산화막(120)을 그 윗면으로부터 CMP법에 의해 연마한다. 이에 따라 실리콘 산화막(120)이 부분적으로 제거되어, 절연막(100)에 있어서, 게이트 전극(9) 위에 위치하는 부분의 윗면과, 게이트 전극(19) 위에 위치하는 부분의 윗면이 노출된다.
다음으로, 도 10에 나타낸 바와 같이, 실리콘 산화막(120)에 대하여 선택성이 있는 드라이 에칭법을 이용하여, 노출되어 있는 절연막(100)을 선택적으로 제거하여, 게이트 전극(9, 19) 각각의 윗면을 노출한다. 이때, 실리콘 산화막(120)은, 노출되어 있지 않은 절연막(100)에 대한 보호막의 기능을 한다.
다음으로, 도 11에 나타낸 바와 같이, 습식 에칭법을 이용해서 실리콘 산화막(120)을 선택적으로 제거한다. 그리고, 도 12에 나타낸 바와 같이, 게이트 전극(9, 19)을 실리사이드화하기 위해서, 니켈(Ni), 코발트(Co), 백금(Pt), 티타늄(Ti), 몰리브덴(Mo) 등의 금속재료(130)를 전체 면에 퇴적하고, 얻어지는 구조에 대하여 열처리를 실행한다. 이에 따라 금속재료(130)와 그것에 접촉하고 있는 실리 콘이 반응하여, 폴리실리콘으로 이루어진 게이트 전극(9, 19)의 전 영역이 실리사이드화된다. 그 후에 반응하지 않은 금속재료(130)를 제거한다. 이에 따라 도 13에 나타낸 바와 같이, FUSI 게이트 전극의 게이트 전극(9, 19)이 완성된다.
다음으로, 도 14에 나타낸 바와 같이, 반도체 기판(1)의 두께 방향으로 에칭 레이트가 높은 이방성 드라이 에칭법을 이용하여 절연막(100)을 선택적으로 에칭한다. 이에 따라 절연막(100)이 부분적으로 제거되어, 게이트 절연막(8) 및 게이트 전극(9)의 측면에는 절연막(100)으로 된 사이드 월(10)이 완성되고, 게이트 절연막(18) 및 게이트 전극(19)의 측면에는 절연막(100)으로 된 사이드 월(20)이 완성된다.
다음으로, 도 15에 나타낸 바와 같이, p형 웰 영역(3) 안에 n형 고농도 불순물을 이온주입법으로 도입해서 소스/드레인 영역(6)을 형성하고, n형 웰 영역(4) 안에 p형 고농도 불순물을 이온주입법으로 도입해서 소스/드레인 영역(16)을 형성한다. 그 후, 도 16에 나타낸 바와 같이, 소스/드레인 영역(6, 16)을 실리사이드화하기 위해서, 니켈, 코발트, 백금, 티타늄, 몰리브덴 등의 금속재료(140)를 전체 면에 퇴적하고, 얻어지는 구조에 대하여 열처리를 실행한다. 이에 따라 금속재료(140)와 그것에 접촉하고 있는 실리콘이 반응하여, 소스/드레인 영역(6, 16) 각각이 실리사이드화되어, 실리사이드층(7, 17)이 형성된다. 그 후에 반응하지 않은 금속재료(140)를 제거한다. 그 결과, 도 1에 나타낸 반도체 장치가 완성된다. 본 실시예 1에서는, 금속재료(140)로는 금속재료(130)와 동일한 재료가 사용된다.
이상과 같이, 본 실시예 1에 관련된 반도체 장치의 제조 방법에서는, 게이트 전극(9, 19)에 대한 실리사이드화 후에, 소스/드레인 영역(6, 16)의 실리사이드화를 행한다. 그 때문에 게이트 전극(9, 19)의 실리사이드화 시에, 소스/드레인 영역(6, 16)에는 실리사이드가 존재하지 않는다. 따라서, 게이트 전극(9, 19)의 실리사이드화 시의 열처리에 의해, 소스/드레인 영역(6, 16)에서 실리사이드가 응집되는 일은 없다. 따라서, 실리사이드가 응집되는 것에 의한 악영향을 배제할 수 있고, 소스/드레인 영역(6, 16)의 전기 저항을 저감할 수 있는 것과 함께, 접합 리크를 저감할 수 있다. 그 결과, nMOS 트랜지스터(5)이나 pMOS 트랜지스터(15)의 성능을 향상시킬 수 있다.
게이트 전극(9, 19)의 두께는 소스/드레인 영역(6, 16)의 확산 깊이보다도 대단히 크므로, 소스/드레인 영역(6, 16)의 실리사이드화에 의한 열처리 시간은 게이트 전극(9, 19)의 실리사이드화에 의한 열처리 시간보다도 대단히 짧다. 일반적으로, 실리사이드의 체적이 큰 만큼 열에 의한 응집은 생기기 어렵다. 이들 이유로 인해, 소스/드레인 영역(6, 16)의 실리사이드화에 의한 열처리에 의해 게이트 전극(9, 19) 안에서는 실리사이드의 응집이 거의 생기지 않는다. 따라서, 소스/드레인 영역(6, 16)의 실리사이드화에 의한 열처리는, 게이트 전극(9, 19)의 전기적 특성에 대부분 영향을 주지 않아 문제가 되지 않는다.
상기 실시예 1에 관련된 제조 방법에서는, 게이트 전극(9, 19)의 전 영역을 실리사이드화한 후에, 소스/드레인 영역(6, 16)을 실리사이드화하지만, 게이트 전극(9, 19)을 부분적으로 실리사이드화한 후에, 소스/드레인 영역(6, 16)과, 게이트 전극(9, 19)의 나머지 부분을 동시에 실리사이드화해도 된다. 이하에, 이 경우의 제조 방법에 관하여 설명한다.
도 17~20은, 본 실시예 1에 관련된 반도체 장치의 제조 방법의 변형예를 공정 순으로 나타내는 단면도다. 우선, 상기 제조 방법을 이용해서 도 12에 나타내는 구조까지 제조한다. 그리고, 얻어지는 구조에 대하여 열처리를 실행하여, 도 17에 나타낸 바와 같이, 게이트 전극(9, 19)을 부분적으로 실리사이드화한다. 이 부분적인 실리사이드화는, 금속재료(130)의 두께나 열처리 시간을 조정함으로써 실현된다. 그 후에 반응하지 않은 금속재료(130)를 제거한다.
다음으로, 도 18에 나타낸 바와 같이, 상기 방법과 마찬가지로 절연막(100)을 에칭해서 사이드 월(10, 20)을 형성하고, 그 후에 도 19에 나타낸 바와 같이, 상기 방법과 같은 방법으로 소스/드레인 영역(6, 16)을 형성한다.
다음으로, 도 20에 나타낸 바와 같이, 전면에 금속재료(140)를 형성하고, 얻어지는 구조에 대하여 열처리를 실행한다. 이에 따라 소스/드레인 영역(6, 16)이 실리사이드화됨과 동시에, 게이트 전극(9, 19) 중 아직 실리사이드화되지 않은 부분의 전 영역이 실리사이드화된다. 그 후에 반응하지 않은 금속재료(140)를 제거하면, 도 1에 나타내는 반도체 장치와 같은 구조가 얻어진다.
이와 같이, 게이트 전극(9, 19)을 부분적으로 실리사이드화한 후에, 소스/드레인 영역(6, 16)과 게이트 전극(9, 19)의 나머지 부분을 동시에 실리사이드화할 경우에는, 게이트 전극(9, 19)의 처음의 실리사이드화 시에는, 소스/드레인 영역(6, 16)에 실리사이드는 존재하지 않으므로, 게이트 전극(9, 19)의 처음의 실리사이드화 시의 열처리에 의해, 소스/드레인 영역(6, 16)에서 실리사이드가 응집되 는 일은 없다. 게이트 전극(9, 19)의 나머지 부분의 실리사이드화와, 소스/드레인 영역(6, 16)의 실리사이드화를 동시에 행하므로, 게이트 전극(9, 19)의 나머지 부분의 실리사이드화에 있어서, 소스/드레인 영역(6, 16)에서 실리사이드가 응집되는 일은 없다. 따라서, 실리사이드가 응집되는 것에 의한 악영향을 배제할 수 있고, nMOS 트랜지스터(5)나 pMOS 트랜지스터(15)의 성능을 향상시킬 수 있다.
또한 본 실시예 1에서는, 게이트 전극(9, 19)을 실리사이드화할 때에 사용하는 금속재료(130)와, 소스/드레인 영역(6, 16)을 실리사이드화할 때에 사용하는 금속재료(140)로는 동일한 재료를 사용하지만 다른 재료를 사용해도 된다. 이에 따라 게이트 전극(9, 19)과, 소스/드레인 영역(6, 16) 각각에 있어서 적절한 금속재료의 선택이 가능해 진다.
예를 들면 금속재료(130)로서 코발트를 사용하고, 금속재료(140)로서 니켈이나 팔라듐을 사용하면, 게이트 전극(9, 19)은 코발트 실리사이드로 형성되고, 소스/드레인 영역(6, 16)의 실리사이드층(7, 17)은 니켈 실리사이드나 팔라듐 실리사이드로 형성되게 된다. 일반적으로, 코발트 실리사이드는, 니켈 실리사이드나 팔라듐 실리사이드보다도 내열성이 뛰어나므로, 열처리에 의해 그다지 전기적 특성이 변화되지 않는다. 따라서, 소스/드레인 영역(6, 16)의 실리사이드화에 의한 열처리 시에, 게이트 전극(9, 19)의 전기적 특성이 변화되는 것을 억제할 수 있다. 그 결과, nMOS 트랜지스터(5) 및 pMOS 트랜지스터(15)의 성능을 더욱 향상시킬 수 있다.
또한 코발트보다도 니켈이나 팔라듐 쪽이 저온에서 실리사이드 반응을 일으키므로, 금속재료(130)로서 코발트를 사용하고, 금속재료(140)로서 니켈이나 팔라 듐을 사용한 경우에는, 소스/드레인 영역(6, 16)의 실리사이드화를 게이트 전극(9, 19)의 실리사이드화보다도 저온에서 행할 수 있다. 그 때문에 소스/드레인 영역(6, 16)의 실리사이드화에 의한 열처리에 의해 게이트 전극(9, 19) 내의 실리사이드가 응집되는 것을 억제할 수 있고, 그 게이트 전극(9, 19)의 전기적 특성이 변화되는 것을 방지할 수 있다. 그 결과, nMOS 트랜지스터(5) 및 pMOS 트랜지스터(15)의 성능을 더욱 향상시킬 수 있다.
금속재료(140)로서 니켈을 사용한 경우보다도 팔라듐을 사용한 경우가 더욱 저온에서 실리사이드 반응을 일으키므로, 금속재료(140)로서는 니켈보다도 팔라듐을 사용하는 편이 바람직하다.
또한 본 실시예 1에서는, 도 10에 나타낸 공정에 있어서, 절연막(100)의 노출되어 있지 않은 부분에 대한 보호막으로서 실리콘 산화막(120)을 사용하고, 절연 막(100)의 노출되어 있는 부분을 선택적으로 제거하지만, 실리콘 산화막(120) 대신에 포토레지스트(220)를 보호막으로서 사용해도 된다. 이하에, 이 경우의 제조방법에 관하여 설명한다.
도 21~23은 본 실시예 1에 관련된 반도체 장치의 제조 방법의 다른 변형예를 공정 순으로 나타낸 도면이다. 우선, 상기의 제조 방법을 이용해서 도 7에 나타낸 구조까지 제조한다. 그리고 도 21에 나타낸 바와 같이, 게이트 절연막(8, 18) 및 게이트 전극(9, 19)을 덮어, 사이드 월이 되는 절연막(100)을 전체 면에 형성하고, 그 후에 절연막(100) 위에 포토레지스트(220)를 전체 면에 형성한다.
다음으로, 도 22에 나타낸 바와 같이, 드라이 에칭법을 이용해서 포토레지스 트(220)를 선택적으로 또한 부분적으로 제거하고, 절연막(100)에 있어서, 게이트 전극(9) 위에 위치하는 부분의 윗면과, 게이트 전극(19) 위에 위치하는 부분의 윗면을 노출한다.
다음으로, 도 23에 나타낸 바와 같이, 포토레지스트(220)에 대하여 선택성이 있는 드라이 에칭법을 이용하여, 절연막(100)의 노출 부분을 선택적으로 제거하고, 게이트 전극(9, 19) 각각의 윗면을 노출한다. 그 후에 나머지 포토레지스트(220)를 선택적으로 제거한다.
이와 같이, 절연막(100)의 노출되지 않는 부분에 대한 보호막으로서 포토레지스트(220)를 사용함으로써, 사이드 월(10, 20)이 되는 절연막(100)으로 채용할 수 있는 재료의 선택 폭이 확대한다. 상기 제조 방법과 같이, 보호막으로서 실리콘 산화막(120)을 사용한 경우에는, 선택성을 확보하기 위해서 절연막(100)의 재료로 실리콘 산화막을 사용할 수는 없다. 한편, 보호막으로서 포토레지스트(220)를 사용한 경우에는, 절연막(100)의 재료로서 실리콘 산화막을 사용할 수 있다. 따라서, 사이드 월(10, 20)이 되는 절연막(100)을, 실리콘 산화막이나 실리콘 질화막 등의 단층 막으로 형성하거나, 실리콘 질화막과 실리콘 산화막의 2층막, 혹은 실리콘 산화막과 실리콘 질화막과 실리콘 산화막의 3층막으로 형성할 수 있고, 사이드 월(10, 20)의 재료 선택의 폭이 넓어진다.
본 실시예 1에서는, n형 불순물(110n)을 포함한, nMOS 트랜지스터(5)의 게이트 전극(9)과, p형 불순물(110p)을 포함한, pMOS 트랜지스터(15)의 게이트 전극(19)은 같은 두께로 형성되어 있지만, 게이트 전극(19) 쪽을 게이트 전극(9)보다 도 얇게 형성해도 된다. 이하에 그 경우의 제조 방법에 관하여 설명한다.
도 24~27은 본 실시예 1에 관련된 반도체 장치의 제조 방법의 다른 변형예를 공정 순으로 나타내는 단면도다. 우선, 상기의 제조 방법을 이용해서 도 11에 나타낸 구조까지 제조한다. 그리고, 도 24에 나타낸 바와 같이, nMOS 영역을 덮는 포토레지스트(230)를 형성한다.
다음으로, 포토레지스트(230)를 마스크로 사용하여, 노출되어 있는 게이트 전극(19)에 대하여 드라이 에칭을 행하고, 그 게이트 전극(19)을 부분적으로 제거한다. 그 후에 포토레지스트(230)를 제거한다. 이에 따라 도 25에 나타낸 바와 같이, p형 불순물(110p)을 포함하는 게이트 전극(19)의 두께가, n형 불순물(110n)을 포함하는 게이트 전극(9)보다도 얇아진다.
다음으로, 도 26에 나타낸 바와 같이, 전체 면에 금속재료(130)를 형성한다. 그리고, 얻어지는 구조에 대하여 열처리를 실행하고, 게이트 전극(9, 19)의 전 영역을 실리사이드화한다. 그 후에 같은 방법으로, 소스/드레인 영역(6, 16)을 실리사이드화하고, 사이드 월(10, 20)을 형성하면, 도 27에 나타내는 반도체 장치가 얻어진다.
일반적으로, 붕소 등의 p형 불순물이 도입된 게이트 전극에서는, n형 불순물이 도입된 게이트 전극에 비해 실리사이드 반응의 진행 속도가 늦어진다. 따라서, n형 불순물(110n)을 포함하는 게이트 전극(9)과, p형 불순물(110p)을 포함하는 게이트 전극(19)을 같은 두께로 형성하면, 게이트 전극(9)에 대한 실리사이드화가, 게이트 전극(19)에 대한 실리사이드화보다도 빨리 완료하여, 게이트 전극(9)에 대 하여 필요 이상의 열처리가 더해진다. 그 결과, 게이트 전극(9)의 전기 저항이 상승하는 경우가 있다.
상기 변형예에서는, 실리사이드 반응이 늦어지는 게이트 전극(19)을 얇게 형성하므로, 게이트 전극(19)에 대한 실리사이드화와, 게이트 전극(9)에 대한 실리사이드화를 거의 동시에 종료할 수 있다. 따라서, n형 게이트 전극(9)이 필요 이상으로 열처리에 노출되는 일이 없다. 그 결과, n형 게이트 전극(9)의 전기 저항의 상승을 억제할 수 있어, nMOS 트랜지스터(5)의 성능을 향상시킬 수 있다.
[실시예 2]
도 28은 본 발명의 실시예 2에 관련된 반도체 장치의 구조를 나타내는 단면도다. 상기 실시예 1에 관련된 반도체 장치에서는, 실리사이드층(7, 17)이 반도체 기판(1)의 윗면 내에 형성되어 있었지만, 본 실시예 2에 관련된 반도체 장치에서는, 실리사이드층(7, 17)이 반도체 기판(1)의 윗면 위에 형성되어 있다. 그 때문에 실리사이드층(7)의 윗면은, 반도체 기판(1)에 있어서의 게이트 절연막(8)이 형성되어 있는 부분의 윗면보다도 위쪽에 위치하고, 실리사이드층(17)의 윗면은, 반도체 기판(1)에 있어서의 게이트 절연막(8)이 형성되어 있는 부분의 윗면보다도 위쪽에 위치해 있다. 구체적으로는, 실리사이드층(7, 17)의 윗면은, 반도체 기판(1)에 있어서의 게이트 절연막(8, 18)이 형성되어 있는 부분의 윗면보다도 각각 5nm 이상 위쪽에 위치해 있다. 그 밖의 구조에 관해서는 실시예 1에 관련된 반도체 장치와 동일하므로, 그 설명은 생략한다.
이와 같이, 본 실시예 2에 관련된 반도체 장치에서는, 소스/드레인 영역(6) 의 실리사이드층(7)의 윗면이, 반도체 기판(1)에 있어서의 게이트 절연막(8)이 형성되어 있는 부분의 윗면, 바꿔 말하면, 반도체 기판(1)의 윗면에 있어서의 게이트 절연막(8)과 접촉하고 있는 부분보다도 5nm 이상 위쪽에 위치해 있다. 그 때문에 도 28에 나타낸 바와 같이, 실리사이드층(7)을 포함하는 소스/드레인 영역(6) 전체의 두께 d1을, 도 1에 나타내는 실시예 1에 관련된 반도체 장치의 상기 두께 d1과 같은 값으로 유지하면서, 소스/드레인 영역(6)과, nMOS 트랜지스터(5)의 채널 영역 CNn의 경계영역(300)의 면적을 줄일 수 있다. 따라서, 게이트 전극(9)을 실리사이드화할 때의 열처리에 의해, 소스/드레인 영역(6) 내의 불순물이 채널 영역 CNn에 확산하기 어려워진다. 따라서, nMOS 트랜지스터(5)의 단채널 특성의 열화를 방지할 수 있어, nMOS 트랜지스터(5)의 성능을 향상시킬 수 있다.
또한 실리사이드층(7)의 윗면이, 반도체 기판(1)에 있어서의 게이트 절연막(8)이 형성되어 있는 부분의 윗면에서도 5nm 이상 위쪽에 위치해 있기 때문에, 실시예 1에 관련된 반도체 장치와 비교하여, 실리사이드층(7)을 두껍게 형성할 수 있다. 일반적으로, 실리사이드층(7)이 두꺼우면 열처리의 영향을 받기 어려우므로, 실리사이드의 응집이 생기기 어려워진다. 따라서 소스/드레인 영역(6)을 실리사이드화한 후에 게이트 전극(9)을 실리사이드화할 경우, 게이트 전극(9)의 실리사이드화에서의 열처리에 의해 실리사이드층(7)에서 생기는 응집을 억제할 수 있다. 그 결과, 소스/드레인 영역(6)에서의 전기 저항의 상승이나 접합 리크의 증가를 억제할 수 있어, nMOS 트랜지스터(5)의 성능을 향상시킬 수 있다.
또한, pMOS 트랜지스터(15)에 대해서도 마찬가지로 설명할 수 있다. 실리사 이드층(17)의 윗면이, 반도체 기판(1)에 있어서의 게이트 절연막(18)이 형성되어 있는 부분의 윗면보다도 5nm 이상 위쪽에 위치하는 것으로, pMOS 트랜지스터(15)의 성능을 향상시킬 수 있다.
다음으로, 도 28에 나타내는 반도체 장치의 제조 방법에 대해서 설명한다. 도 29~39는 본 실시예 2에 관련된 반도체 장치의 제조 방법을 공정 순으로 나타내는 단면도다. 우선, 실시예 1에 관련된 제조 방법을 이용해서 도 4에 나타내는 구조까지 제조한다. 그리고, 실시예 1과 마찬가지로, nMOS 영역에 있어서의 폴리실리콘막(90)에 n형 불순물(110n)을 도입하고, pMOS 영역에 있어서의 폴리실리콘막(90)에 p형 불순물(110p)을 도입한다.
다음으로, 도 29에 나타낸 바와 같이, 폴리실리콘막(90) 위에 실리콘 질화막(150)을 형성한다. 그리고, 실리콘 질화막(150), 폴리실리콘막(90) 및 절연막(80)을 차례로 패터닝한다. 이에 따라 도 30에 나타낸 바와 같이, 폴리실리콘막(90)으로 된 게이트 전극(9, 19)과, 절연막(80)으로 된 게이트 절연막(8, 18)이 완성되고, 게이트 전극(9, 19) 각각의 위에는 실리콘 질화막(150)이 형성된다. 그 후에 nMOS 트랜지스터(5) 및 pMOS 트랜지스터(15)의 연장 영역을 각각 p형 웰 영역(3) 및 n형 웰 영역(4)에 형성하고, 포켓 주입을 행한다.
다음으로, 도 31에 나타낸 바와 같이, 실리콘 질화막(150), 게이트 절연막(8, 18) 및 게이트 전극(9, 19)을 덮고, 사이드 월이 되는 절연막(100)을 전체 면에 형성한다. 그리고, 도 32에 나타낸 바와 같이, 반도체 기판(1)의 두께 방향으로 에칭 레이트가 높은 이방성 드라이 에칭법을 이용해서 절연막(100)을 선택적으 로 제거하여, 사이드 월(10, 20)을 형성한다. 사이드 월(10)은 게이트 절연막(8) 및 게이트 전극(9)의 측면뿐만 아니라, 게이트 전극(9) 위의 실리콘 질화막(150)의 측면에도 형성된다. 마찬가지로, 사이드 월(20)은 게이트 절연막(18) 및 게이트 전극(19)의 측면뿐만 아니라, 게이트 전극(19) 위의 실리콘 질화막(150)의 측면에도 형성된다.
다음으로, 도 33에 나타낸 바와 같이, 노출되어 있는 반도체 기판(1)의 윗면 전체 면에, 예를 들면 에피택셜 성장에 의해, 실리콘층으로 된 반도체층(30)을 두께 5nm 이상으로 형성한다. 이에 따라 nMOS 트랜지스터(5)의 게이트 절연막(8), 게이트 전극(9) 및 사이드 월(10)의 옆쪽에서 상기 사이드 월(10)과 접촉하도록 p형 웰 영역(3) 위에 반도체층(30)이 형성된다. 동시에, pMOS 트랜지스터(15)의 게이트 절연막(18), 게이트 전극(19) 및 사이드 월(20)의 옆쪽에서 상기 사이드 월(20)과 접촉하도록 n형 웰 영역(4) 위에 반도체층(30)이 형성된다.
다음으로, nMOS 영역에 있어서의 반도체층(30) 안과, 그 아래의 p형 웰 영역(3) 안에 n형 고농도 불순물을 이온주입법으로 도입하고, pMOS 영역에 있어서의 반도체층(30) 안과, 그 아래의 n형 웰 영역(4) 안에 p형 고농도 불순물을 이온주입법으로 도입한다. 이것에 의해, 도 34에 나타낸 바와 같이, nMOS 영역에 있어서의 반도체층(30) 및 p형 웰 영역(3)에 nMOS 트랜지스터(5)의 소스/드레인 영역(6)이 형성되고, pMOS 영역에 있어서의 반도체층(30) 및 n형 웰 영역(4)에 pMOS 트랜지스터에 있어서의 소스/드레인 영역(16)이 형성된다. 그 후에 소스/드레인 영역(6, 16)을 실리사이드화하기 위해서 금속재료(140)를 전체 면에 퇴적한다.
다음으로, 얻어지는 구조에 대하여 열처리를 실행하고, 반도체층(30)의 전 영역을 실리사이드화하고, 그 후에 반응하지 않은 금속재료(140)를 제거한다. 이에 따라 도 35에 나타낸 바와 같이, 소스/드레인 영역(6, 16)에 실리사이드층(7, 17)이 각각 형성된다.
실리사이드층(7, 17)은, 반도체 기판(1) 위에 설정된 두께 5nm 이상의 반도체층(30)을 그 윗면으로부터 실리사이드화해서 형성되므로, 실리사이드층(7, 17)의 윗면은, 반도체 기판(1)에 있어서의 게이트 절연막(8, 18)이 형성되어 있는 부분의 윗면보다도 각각 5nm 이상 위쪽에 위치하게 된다.
게이트 전극(9, 19)의 측면은 각각 사이드 월(10, 20)로 덮여 있고, 그들 윗면에는 실리콘 질화막(150)으로 덮여 있으므로, 소스/드레인 영역(6, 16)의 실리사이드화 시에 게이트 전극(9, 19)은 실리사이드화되지 않는다.
다음으로, 도 36에 나타낸 바와 같이, 전체 면에 층간 절연막(40)을 형성한다. 그리고, 게이트 전극(9, 19) 위의 실리콘 질화막(150)을 스토퍼 층으로 하는 CMP법을 이용하여, 층간 절연막(40)을 그 윗면으로부터 연마한다. 그리고, 노출된 실리콘 질화막(150)을 드라이 에칭으로 제거한다. 이에 따라 도 37에 나타낸 바와 같이, 게이트 전극(9, 19)의 윗면이 노출된다.
다음으로, 도 38에 나타낸 바와 같이, 게이트 전극(9, 19)을 실리사이드화하기 위해서 금속재료(130)를 전체 면에 형성한다. 그리고, 얻어지는 구조에 대하여 열처리를 실행하고, 게이트 전극(9, 19)의 전 영역을 실리사이드화한다. 그 후에 반응하지 않은 금속재료(130)를 제거한다. 이에 따라 도 39에 나타낸 바와 같이, FUSI 게이트 전극의 게이트 전극(9, 19)이 완성된다. 그 후에 전면에 층간 절연막(50)을 형성함으로써, 도 28에 나타내는 구조가 완성된다.
층간 절연막(50)의 형성 후에는, 주로 콘택 공정이 실행되어서, 층간 절연막(40, 50) 내에는 도면에 나타내지 않은 콘택 플러그가 형성된다.
이상과 같이, 본 실시예 2에 관련된 반도체 장치의 제조 방법에서는, 반도체 기판(1) 위에 반도체층(30)을 형성하고, 그 반도체층(30)에 소스/드레인 영역(6)을 형성한다. 그 때문에 게이트 전극(9)의 실리사이드화에 의한 열처리에 의해, 소스/드레인 영역(6) 내의 불순물이 nMOS 트랜지스터(5)의 채널 영역으로 확산하기 어려워진다. 따라서, nMOS 트랜지스터(5)의 단채널 특성의 열화를 방지할 수 있어, nMOS 트랜지스터(5)의 성능이 향상된다.
반도체층(30)에 형성된 소스/드레인 영역(6)을 실리사이드화하므로, 반도체층(30)의 두께를 조정함으로써, 소스/드레인 영역(6)에서의 실리사이드층(7)을 두껍게 형성할 수 있다. 실리사이드층(7)이 두꺼우면 열처리의 영향을 받기 어려우므로, 실리사이드의 응집이 생기기 어려워진다. 따라서, 게이트 전극(9)의 실리사이드화에 의한 열처리에 의해 소스/드레인 영역(6)의 실리사이드층(7)에서 생기는 응집을 억제할 수 있다. 그 결과, 소스/드레인 영역(6)에서의 전기 저항의 상승이나 접합 리크의 증가를 억제할 수 있어, nMOS 트랜지스터(5)의 성능을 향상시킬 수 있다. pMOS 트랜지스터(15)에 관해서도 동일하게 설명할 수 있고, pMOS 트랜지스터(15)의 성능을 향상시킬 수 있다.
본 실시예 2에서는, 반도체층(30)은 에피택셜 성장에 의해 형성되어 있다. 일반적으로, 에피택셜 성장에 의해 형성된 반도체층에서는, 폴리실리콘층 등의 다결정 반도체층보다도 불순물이 확산하기 어려우므로, 게이트 전극(9, 19)의 실리사이드화에 의한 열처리에 의해, 소스/드레인 영역(6, 16) 내의 불순물이 확산하는 것을 억제할 수 있다. 따라서, nMOS 트랜지스터(5)나 pMOS 트랜지스터(15)의 단채널 특성의 열화를 방지할 수 있다.
본 실시예 2에서는, 반도체층(30)의 전 영역을 실리사이드화하지만, 반도체층(30)을 그 윗면으로부터 부분적으로 실리사이드화해서 실리사이드층(7, 17)을 형성해도 된다. 이렇게 하여 형성된 반도체 장치에서는, 도 40에 나타낸 바와 같이, 실리사이드층(7, 17)은 반도체층(30)을 사이에 두고 반도체 기판(1) 위에 형성된다.
소스/드레인 영역(6, 16)을 실리사이드화할 때에는, 반도체층(30)뿐만 아니라, 반도체 기판(1)의 윗면 내를 실리사이드화해도 된다. 이에 따라 도 41에 나타내는 반도체 장치가 얻어진다.
층간 절연막(40)을 형성하기 직전에 실리콘 질화막(도시 생략)을 전체 면에 형성하고, 상기 실리콘 질화막 위에 층간 절연막(40)을 형성해도 된다. 이 경우에는, 후공정에서 층간 절연막(40, 50) 내에 컨택트 홀을 형성할 때, 드라이 에칭을 상기 실리콘 질화막으로 멈출 수 있다. 이에 따라 컨택트 홀을 형성할 때의 오버-에칭량을 저감할 수 있다.
게이트 전극(9, 19)을 실리사이드화할 때에 사용하는 금속재료(130)와, 소스/드레인 영역(6, 16)을 실리사이드화할 때에 사용하는 금속재료(140)로 서로 다른 재료를 사용해도 된다. 이에 따라 게이트 전극(9, 19)과, 소스/드레인 영역(6, 16) 각각에 있어서 적절한 금속재료의 선택이 가능해 진다.
본 실시예 2에서는, 실시예 1과는 달리, 소스/드레인 영역(6, 16)을 실리사이드화한 후에 게이트 전극(9, 19)을 실리사이드화하므로, 예를 들면 금속재료(130)로서 니켈이나 팔라듐을 사용하고, 금속재료(140)로서 코발트를 사용한다. 그렇게 하면, 실시예 1과는 달리, 게이트 전극(9, 19)은 니켈 실리사이드나 팔라듐 실리사이드로 형성되고, 소스/드레인 영역(6, 16)의 실리사이드층(7, 17)은 코발트 실리사이드로 형성되게 된다. 전술한 바와 같이, 일반적으로, 코발트 실리사이드는, 니켈 실리사이드나 팔라듐 실리사이드보다도 내열성이 뛰어나므로, 열처리에 의해 그다지 전기적 특성이 변화되지 않는다. 따라서, 게이트 전극(9, 19)의 실리사이드화에 의한 열처리시에, 소스/드레인 영역(6, 16)의 전기적 특성이 변화되는 것을 억제할 수 있다. 그 결과, nMOS 트랜지스터(5) 및 pMOS 트랜지스터(15)의 성능을 더욱 향상시킬 수 있다.
코발트보다도 니켈이나 팔라듐 쪽이 저온에서 실리사이드 반응을 일으키므로, 금속재료(130)로서 니켈이나 팔라듐을 사용하고, 금속재료(140)로서 코발트를 사용한 경우에는, 게이트 전극(9, 19)의 실리사이드화를 소스/드레인 영역(6, 16)의 실리사이드화보다도 저온에서 행할 수 있다. 그 때문에 게이트 전극(9, 19)의 실리사이드화에 의한 열처리에 의해 소스/드레인 영역(6, 16)의 실리사이드층(7, 17) 내의 실리사이드가 응집되는 것을 억제할 수 있어, 상기 소스/드레인 영역(6, 16)의 전기적 특성이 변화되는 것을 방지할 수 있다.
금속재료(130)로서 니켈을 사용한 경우보다도 팔라듐을 사용한 경우 쪽이 한층 더 저온에서 실리사이드 반응을 보이므로, 금속재료(130)로서는 니켈보다도 팔라듐을 사용하는 것이 바람직하다.
본 실시예 2에서는, n형 불순물(110n)을 포함한, nMOS 트랜지스터(5)의 게이트 전극(9)과, p형 불순물(110p)을 포함한, pMOS 트랜지스터(15)의 게이트 전극(19)이 같은 두께로 형성되어 있지만, 게이트 전극(19)을 게이트 전극(9)보다도 얇게 형성할 수도 있다. 이하에 이 경우의 제조 방법에 관하여 설명한다.
도 42~44는 본 실시예 2에 관련된 반도체 장치의 제조 방법의 변형예를 공정 순으로 나타내는 단면도다. 우선, 상기의 제조 방법을 이용해서 도 37에 나타내는 구조까지 제조한다. 도 42에 나타낸 바와 같이, nMOS 영역을 덮는 포토레지스트(240)를 형성하고, 상기 포토레지스트(240)를 마스크로 사용하여, 노출되어 있는 게이트 전극(19)에 대하여 드라이 에칭을 행하고, 상기 게이트 전극(19)을 부분적으로 제거한다. 이에 따라 게이트 전극(19)의 두께가 게이트 전극(9)보다도 얇아진다. 그 후에 포토레지스트(240)를 제거한다.
다음으로, 도 43에 나타낸 바와 같이, 전체 면에 금속재료(130)를 형성한다. 그리고, 얻어지는 구조에 대하여 열처리를 실행하고, 게이트 전극(9, 19)의 전 영역을 실리사이드화한다. 그 후에 반응하지 않은 금속재료(130)를 제거하고, 층간 절연막(50)을 형성하면, 도 44에 표시되는 반도체 장치가 얻어진다.
상기와 같이, 일반적으로 붕소 등의 p형 불순물이 도입된 게이트 전극에서는 n형 불순물이 도입된 게이트 전극과 비교해서 실리사이드 반응의 진행 속도가 늦어 진다. 따라서, 상기 변형예와 같이, 실리사이드 반응이 늦어지는 게이트 전극(19)을 얇게 형성함으로써, p형 게이트 전극(19)에 대한 실리사이드화와, n형 게이트 전극(9)에 대한 실리사이드화를 거의 동시에 종료할 수 있다. 따라서, n형 게이트 전극(9)이 필요 이상으로 열처리에 노출되는 일 없이, n형 게이트 전극(9)의 전기 저항의 상승을 억제할 수 있다.
반도체 기판(1)의 윗면을 부분적으로 파내려 가고, 그 파 내려간 부분에 반도체층(30)을 형성해도 된다. 이하에 이 경우의 제조 방법에 관하여 설명한다.
도 45~49는 본 실시예 2에 관련된 반도체 장치의 제조 방법의 다른 변형예를 공정 순으로 나타내는 단면도다. 우선, 상기의 제조 방법을 이용하여, 도 32에 나타내는 구조까지 제조한다. 그리고, 드라이 에칭법 등을 사용하여, 반도체 기판(1)의 노출 부분을 부분적으로 제거한다. 이에 따라 도 45에 나타낸 바와 같이, 게이트 절연막(8) 및 게이트 전극(9)의 옆쪽과, 게이트 절연막(18) 및 게이트 전극(19)의 옆쪽에서, 반도체 기판(1)의 윗면을 부분적으로 파내려 간다.
다음으로, 도 46에 나타낸 바와 같이, 노출되어 있는 반도체 기판(1)의 윗면 전체에 반도체층(30)을 형성한다. 이에 따라 반도체 기판(1)에서 파내려 간 부분에 반도체층(30)이 형성된다. 이때, 반도체층(30)의 두께는, 상기 반도체층(30)의 윗면이, 반도체 기판(1)에 있어서의 게이트 절연막(8, 18)이 형성되어 있는 부분의 윗면보다도 5nm 이상 위쪽에 위치하도록 하는 값으로 설정한다.
다음으로, 도 47에 나타낸 바와 같이, 상기 제조 방법과 마찬가지로, nMOS 영역에 있어서의 반도체층(30)과 그 아래의 p형 웰 영역(3)에 소스/드레인 영역(6) 을 형성하고, pMOS 영역에 있어서의 반도체층(30)과 그 아래의 n형 웰 영역(4)에 소스/드레인 영역(16)을 형성한다. 그리고, 소스/드레인 영역(6, 16)을 실리사이드화하기 위해서 금속재료(140)를 전면에 퇴적한다.
다음으로 얻어진 구조에 대하여 열처리를 실행하고, 반도체층(30)의 전 영역을 실리사이드화하고, 그 후에 반응하지 않은 금속재료(140)를 제거한다. 이에 따라 도 48에 나타낸 바와 같이, 소스/드레인 영역(6, 16)에 실리사이드층(7, 17)이 각각 형성된다. 이때의 실리사이드층(7, 17)의 윗면은, 도 28에 나타내는 반도체 장치와 마찬가지로, 반도체 기판(1)에 있어서의 게이트 절연막(8, 18)이 형성되어 있는 부분의 윗면보다도 5nm 이상 윗면에 위치하게 된다. 또한 반도체층(30)은 반도체 기판(1)에서 파내려 간 부분에 형성되어 있기 때문에, 실리사이드층(7, 17)의 밑면은, 반도체 기판(1)에 있어서의 게이트 절연막(8, 18)이 형성되어 있는 부분의 윗면보다도 아래쪽에 위치하게 된다.
그 후 상기의 제조 방법과 마찬가지로, 층간 절연막(40)을 형성하고, 게이트 전극(9, 19)을 실리사이드화하고, 층간 절연막(50)을 형성함으로써, 도 49에 나타내는 구조가 얻어진다.
이와 같이, 반도체 기판(1)의 윗면을 파내려 감으로써, 사이드 월(10, 20)을 형성할 때의 에칭 데미지 등, 그때까지 반도체 기판(1)의 윗면이 받은 데미지를 제거할 수 있다. 그 결과, 반도체층(30)에서의 결정 결함을 줄일 수 있고, 상기 반도체(30)에 형성되는 소스/드레인 영역(6, 16)에서의 접합 리크를 줄일 수 있다.
이 변형예와 같이, 반도체 기판(1)의 윗면을 부분적으로 파내려 가고, 그 파 내려 간 부분에 반도체층(30)을 형성할 경우에는, 게르마늄을 포함하는 반도체층(30)을 형성해도 된다. 이에 따라 소스/드레인 영역(6)에서는, 그 윗면으로부터, 반도체 기판(1)에 있어서의 게이트 절연막(8)이 형성되어 있는 부분의 윗면보다도 아래쪽에 걸쳐 게르마늄이 존재하게 되고, 소스/드레인 영역(16)에서는, 그 윗면으로부터, 반도체 기판(1)에 있어서의 게이트 절연막(18)이 형성되어 있는 부분의 윗면보다도 아래쪽에 걸쳐 게르마늄이 존재하게 된다.
이와 같이, 반도체층(30)에 게르마늄을 포함하게 함으로써, 상기 반도체층(30)과, 반도체 기판(1)에 있어서의 nMOS 트랜지스터(5)의 채널 영역과의 경계에서 신장변형(격자변형)이 생기고, 그 결과, nMOS 트랜지스터(5)에서의 전자이동도가 향상되고, 구동능력이 우수한 nMOS 트랜지스터(5)를 실현할 수 있다. 마찬가지로, 게르마늄을 포함하는 반도체층(30)과, 반도체 기판(1)에 있어서의 pMOS 트랜지스터(15)의 채널 영역과의 경계에서 신장변형(격자변형)이 생기므로, pMOS 트랜지스터(15)에서의 전자이동도가 향상되고, 구동능력이 우수한 pMOS 트랜지스터(15)를 실현할 수 있다.
게르마늄을 포함하는 반도체층(30)을 에피택셜 성장으로 형성할 때에는 성장 온도를 저온으로 설정할 수 있으므로, nMOS 트랜지스터(5)나 pMOS 트랜지스터(15)에 있어서의 연장 영역 내의 불순물 등, 그때까지 반도체 기판(1)에 도입된 불순물의 확산을 억제할 수 있다. 그 결과, 원하는 성능을 가지는 반도체 장치를 쉽게 얻을 수 있게 된다.
본 발명의 제1의 반도체 장치의 제조 방법에 따르면, 게이트 전극의 실리사이드화의 후에 소스/드레인 영역의 실리사이드화를 실행하기 때문에, 게이트 전극의 실리사이드화 시에는 소스/드레인 영역에는 실리사이드가 존재하지 않는다. 따라서, 게이트 전극의 실리사이드화에 의한 열처리에 의해, 소스/드레인 영역에서 실리사이드가 응집되는 일은 없다. 따라서, 실리사이드의 응집에 의한 악영향을 배제할 수 있고, 소스/드레인 영역의 전기 저항을 저감할 수 있는 동시에, 접합 리크를 저감할 수 있다. 그 결과, 제1의 MOS 트랜지스터의 성능을 향상시킬 수 있다.
본 발명의 제2의 반도체 장치의 제조 방법에 따르면, 게이트 전극의 부분적인 실리사이드화 후에 소스/드레인 영역의 실리사이드화를 실행하므로, 게이트 전극의 부분적인 실리사이드화 시에는, 소스/드레인 영역에는 실리사이드가 존재하지 않는다. 따라서, 게이트 전극의 부분적인 실리사이드화에 의한 열처리에 의해, 소스/드레인 영역에서 실리사이드가 응집되는 일이 없다. 게이트 전극의 나머지 부분의 실리사이드화와, 소스/드레인 영역의 실리사이드화를 동시에 실행하므로, 게이트 전극의 나머지 부분의 실리사이드화에 있어서, 소스/드레인 영역에서 실리사이드가 응집되는 일이 없다. 따라서, 실리사이드의 응집에 의한 악영향을 배제할 수 있고, 소스/드레인 영역의 전기 저항을 저감할 수 있는 동시에, 접합 리크를 저감할 수 있다. 그 결과 제1의 MOS 트랜지스터의 성능을 향상시킬 수 있다.
본 발명의 제3의 반도체 장치의 제조 방법에 따르면, 반도체 기판 위에 반도체층을 형성하고, 그 반도체층에 소스/드레인 영역을 형성하므로, 게이트 전극의 실리사이드화에 의한 열처리에 의해, 소스/드레인 영역 내의 불순물이 제1의 MOS 트랜지스터의 채널 영역에 확산하기 어려워진다. 따라서, 제1의 MOS 트랜지스터에서의 단채널 특성의 열화를 방지할 수 있어, 그 성능을 향상시킬 수 있다.
반도체층에 형성된 소스/드레인 영역을 실리사이드화하므로, 반도체층의 두께를 조정함으로써, 소스/드레인 영역에서의 실리사이드층을 두껍게 형성할 수 있다. 실리사이드층이 두꺼우면 열처리의 영향을 받기 어려우므로, 실리사이드의 응집이 생기기 어려워진다. 따라서, 게이트 전극의 실리사이드화에 의한 열처리에 의해 소스/드레인 영역의 실리사이드층에서 생기는 응집을 억제할 수 있다. 따라서, 소스/드레인 영역의 전기 저항의 상승이나 접합 리크의 증가를 억제할 수 있어, 제1의 MOS 트랜지스터의 성능을 향상시킬 수 있다.
본 발명의 제1의 반도체 장치에 의하면, 소스/드레인 영역의 실리사이드층보다도 게이트 전극의 실리사이드 쪽이 내열성에서 뛰어나므로, 게이트 전극의 실리사이드화 후에 소스/드레인 영역의 실리사이드화를 행하면, 소스/드레인 영역의 실리사이드화에 의한 열처리에 의해 게이트 전극의 전기적 특성이 변화되는 것을 방지할 수 있다. 따라서, MOS 트랜지스터의 성능을 향상시킬 수 있다.
본 발명의 제2의 반도체 장치에 의하면, 소스/드레인 영역의 실리사이드화를 저온에서 행할 수 있으므로, 게이트 전극의 실리사이드화 후에 소스/드레인 영역의 실리사이드화를 행하면, 소스/드레인 영역의 실리사이드화에 의한 열처리에 의해, 게이트 전극의 전기적 특성이 변화되는 것을 방지할 수 있다. 따라서, MOS 트랜지스터의 성능을 향상시킬 수 있다.
본 발명의 제3의 반도체 장치에 의하면, p형 불순물이 도입된, 제2의 MOS 트랜지스터의 게이트 전극은, n형 불순물이 도입된, 제1의 MOS 트랜지스터의 게이트 전극보다도 얇게 형성되어 있다. 일반적으로, 붕소 등의 p형 불순물이 도입된 게이트 전극에서는, 실리사이드 반응의 진행 속도가 느려진다. 따라서, 본 발명과 같이, 실리사이드 반응이 느리게 진행되는 게이트 전극을 얇게 형성함으로써, p형 불순물이 도입된 게이트 전극에 대한 실리사이드화와, n형 불순물이 도입된 게이트 전극에 대한 실리사이드화를 거의 동시에 종료할 수 있다. 따라서, n형 불순물이 도입된 게이트 전극이 필요 이상으로 열처리에 노출되는 일 없이, 그 게이트 전극의 전기 저항의 상승을 억제할 수 있다. 그 결과, 제2의 MOS 트랜지스터의 성능을 향상시킬 수 있다.
본 발명의 제4의 반도체 장치에 의하면, 소스/드레인 영역의 실리사이드층의 윗면이, 반도체 기판에 있어서의 게이트 절연막이 형성되어 있는 부분의 윗면보다도 5nm 이상 위쪽에 위치해 있기 때문에, 실리사이드층을 포함하는 소스/드레인 영역 전체의 두께를 유지하면서, 그 소스/드레인 영역과, 제1의 MOS 트랜지스터의 채널 영역의 경계영역의 면적을 저감할 수 있다. 따라서, 게이트 전극을 실리사이드화할 때의 열처리에 의하여, 소스/드레인 영역 내의 불순물이 제1의 MOS 트랜지스터의 채널 영역에 확산하기 어려워진다. 따라서, 제1의 MOS 트랜지스터의 단채널 특성의 열화를 방지할 수 있고, 그 성능을 향상시킬 수 있다.
소스/드레인 영역의 실리사이드층의 윗면이 반도체 기판에 있어서의 게이트 절연막이 형성되어 있는 부분의 윗면보다도 5nm 이상 위쪽에 위치하므로, 실리사이 드층의 두께를 두껍게 할 수 있다. 실리사이드층이 두꺼우면 열처리의 영향을 받기 어려우므로, 실리사이드의 응집이 생기기 어려워진다. 따라서, 소스/드레인 영역을 실리사이드화한 후에 게이트 전극을 실리사이드화하면, 게이트 전극의 실리사이드화에 의한 열처리에 의해 소스/드레인 영역의 실리사이드층에서 생기는 응집을 억제할 수 있다. 따라서, 소스/드레인 영역에서의 전기적 저항의 상승이나 접합 리크의 증가를 억제할 수 있어, 제1의 MOS 트랜지스터의 성능을 향상시킬 수 있다.

Claims (29)

  1. (a) 반도체 기판 위에 제1의 MOS 트랜지스터의 게이트 절연막 및 게이트 전극을 이 순서로 적층해서 형성하는 공정과,
    (b) 상기 게이트 전극의 전 영역을 실리사이드화하는 공정과,
    (c) 상기 반도체 기판의 윗면 내에 상기 제1의 MOS 트랜지스터의 소스/드레인 영역을 형성하는 공정과,
    (d) 상기 공정 (b), (C) 후에, 상기 소스/드레인 영역을 실리사이드화하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. (a) 반도체 기판 위에 제1의 MOS 트랜지스터의 게이트 절연막 및 게이트 전극을 이 순서로 적층해서 형성하는 공정과,
    (b) 상기 게이트 전극을 부분적으로 실리사이드화하는 공정과,
    (c) 상기 반도체 기판의 윗면 내에 상기 제1의 MOS 트랜지스터의 소스/드레인 영역을 형성하는 공정과,
    (d) 상기 공정 (b), (c) 후에, 상기 소스/드레인 영역과, 상기 게이트 전극에서 실리사이드화되지 않은 부분의 전 영역을 동시에 실리사이드화하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 1항에 있어서,
    상기 공정 (b)에서의 실리사이드화에 사용되는 금속재료와, 상기 공정 (d)에서의 실리사이드화에 사용되는 금속 재료로는, 서로 다른 재료가 사용되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 3항에 있어서,
    상기 공정 (b)에서의 실리사이드화에 사용되는 금속재료로서, 그 실리사이드의 내열성이, 상기 공정 (d)에서의 실리사이드화에 사용되는 금속재료의 실리사이드보다도 뛰어난 것이 사용되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 3항에 있어서,
    상기 공정 (d)에서의 실리사이드화에 사용되는 금속재료로서, 상기 공정 (b)에서의 실리사이드화에 사용되는 금속재료보다도 저온에서 실리사이드 반응을 일으키는 것이 사용되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 4항 또는 제 5항에 있어서,
    상기 공정 (b)에서의 실리사이드화에 사용되는 금속재료로서 코발트가 사용되고, 상기 공정 (d)에서의 실리사이드화에 사용되는 금속재료로서 니켈 혹은 팔라듐이 사용되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 1항 또는 제 2항에 있어서,
    (e) 상기 공정 (b) 전에, 상기 게이트 절연막 및 상기 게이트 전극을 덮어서 상기 반도체 기판 윗부분에 사이드 월이 되는 절연막을 전체 면에 형성하는 공정과,
    (f) 상기 공정 (b) 전에, 상기 절연막 위에 포토레지스트를 전체 면에 형성하는 공정과,
    (g) 상기 공정 (b) 전에, 상기 포토레지스트를 부분적으로 제거해서, 상기 절연막에 있어서의 상기 게이트 전극 위에 위치하는 부분의 윗면을 노출하는 공정과,
    (h) 상기 공정 (b) 전, 그리고 상기 공정 (g) 후에, 상기 절연막에 있어서 노출되지 않은 부분에 대한 보호막으로서 상기 포토레지스트를 사용해서 상기 절연막에 있어서 노출된 부분을 선택적으로 제거하고, 상기 게이트 전극의 윗면을 노출하는 공정과,
    (i) 상기 공정 (h) 후에, 상기 포토레지스트의 나머지 부분을 제거하는 공정과,
    (j) 상기 공정 (b), (i) 후에, 상기 절연막을 부분적으로 제거하고, 상기 게이트 절연막 및 상기 게이트 전극의 측면에 사이드 월을 형성하는 공정을 더 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 1항에 있어서,
    상기 공정 (a)에 있어서, 상기 제1의 MOS 트랜지스터의 상기 게이트 절연막 및 상기 게이트 전극을 형성하는 동시에, 상기 반도체 기판 위에 제2의 MOS 트랜지스터의 게이트 절연막 및 게이트 전극을 이 순서로 적층해서 형성하고,
    상기 공정 (b)에 있어서, 상기 제1 및 제2의 MOS 트랜지스터 각각의 상기 게이트 전극의 전 영역을 실리사이드화하고,
    상기 공정 (c)에 있어서, 상기 제1 및 제2의 MOS 트랜지스터 각각의 소스/드레인 영역을 상기 반도체 기판의 윗면 내에 형성하고,
    상기 공정 (d)에 있어서, 상기 제1 및 제2의 MOS 트랜지스터 각각의 상기 소스/드레인 영역을 실리사이드화하고,
    상기 공정 (a)에 있어서, n형 불순물이 도입된, 상기 제1의 MOS 트랜지스터의 상기 게이트 전극과, 상기 게이트 전극보다도 얇고 p형 불순물이 도입된, 상기 제2의 MOS 트랜지스터의 상기 게이트 전극을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 2항에 있어서,
    상기 공정 (a)에 있어서, 상기 제1의 MOS 트랜지스터의 상기 게이트 절연막 및 상기 게이트 전극을 형성하는 동시에, 상기 반도체 기판 위에 제2의 MOS 트랜지스터의 게이트 절연막 및 게이트 전극을 이 순서로 적층해서 형성하고,
    상기 공정 (b)에 있어서, 상기 제1 및 제2의 MOS 트랜지스터 각각의 상기 게이트 전극을 부분적으로 실리사이드화하고,
    상기 공정 (c)에 있어서, 상기 제1 및 제2의 MOS 트랜지스터 각각의 소스/드레인 영역을 상기 반도체 기판 윗면 내에 형성하고,
    상기 공정 (d)에 있어서, 상기 제1 및 제2의 MOS 트랜지스터 각각의 상기 소스/드레인 영역과, 상기 제1 및 제2의 MOS 트랜지스터 각각의 상기 게이트 전극에 있어서의 실리사이드화되지 않은 부분의 전 영역을 동시에 실리사이드화하고,
    상기 공정 (a)에 있어서, n형 불순물이 도입된 상기 제1의 MOS 트랜지스터의 상기 게이트 전극과, 상기 게이트 전극보다도 얇고 p형 불순물이 도입된 상기 제2의 MOS 트랜지스터의 상기 게이트 전극을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 반도체 기판과,
    상기 반도체 기판 위에 형성된 MOS 트랜지스터를 구비하고,
    상기 MOS 트랜지스터는,
    실리사이드층이 형성된 소스/드레인 영역과,
    상기 소스/드레인 영역의 상기 실리사이드층보다도 내열성이 우수한 실리사이드로 전 영역이 형성된 게이트 전극을 포함한 것을 특징으로 하는 반도체 장치.
  11. 반도체 기판과,
    상기 반도체 기판 위에 형성된 MOS 트랜지스터를 구비하고,
    상기 MOS 트랜지스터는,
    실리사이드층이 형성된 소스/드레인 영역과,
    실리사이드로 전 영역이 형성된 게이트 전극을 포함하고,
    상기 소스/드레인 영역의 상기 실리사이드층의 금속재료로는 상기 게이트 전극의 상기 금속재료보다도 저온에서 실리사이드 반응을 일으키는 것이 사용된 것을 특징으로 하는 반도체 장치.
  12. 제 10항 또는 제 11항에 있어서,
    상기 게이트 전극은 코발트 실리사이드로 이루어지고,
    상기 소스/드레인 영역의 상기 실리사이드층은, 니켈 실리사이드 혹은 팔라듐 실리사이드로 이루어진 것을 특징으로 하는 반도체 장치.
  13. 반도체 기판과,
    상기 반도체 기판 위에 형성된 제1 및 제2의 MOS 트랜지스터를 구비하고,
    상기 제1의 MOS 트랜지스터는, 실리사이드층이 형성된 소스/드레인 영역과 n형 불순물을 포함하고, 전 영역이 실리사이드로 형성되어 있는 게이트 전극을 가지고,
    상기 제2의 MOS 트랜지스터는, 실리사이드층이 형성된 소스/드레인 영역과 p형 불순물을 포함하고, 전 영역이 실리사이드로 형성되어 있는 게이트 전극을 가지고,
    상기 제2의 MOS 트랜지스터의 상기 게이트 전극은 상기 제1의 MOS 트랜지스터의 상기 게이트 전극보다도 얇게 형성되어 있는 것을 특징으로 하는 반도체 장치.
  14. (a) 반도체 기판 위에 제1의 MOS 트랜지스터의 게이트 절연막 및 게이트 전극을 이 순서로 적층해서 형성하는 공정과,
    (b) 반도체층을, 그 윗면이 상기 반도체 기판에 있어서의 상기 게이트 절연막이 형성되어 있는 부분의 윗면보다도 위쪽에 위치하도록, 상기 게이트 절연막 및 상기 게이트 전극의 옆쪽에서 상기 반도체 기판 위에 형성하는 공정과,
    (C) 상기 반도체층에 상기 제1의 MOS 트랜지스터의 소스/드레인 영역을 형성하는 공정과,
    (d) 상기 소스/드레인 영역을 실리사이드화하는 공정과,
    (e) 상기 공정 (d) 후에, 상기 게이트 전극의 전 영역을 실리사이드화하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제 14항에 있어서,
    상기 공정 (b)에 있어서, 상기 반도체층은 에피택셜 성장에 의해 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제 14항에 있어서,
    상기 공정 (d)에서의 실리사이드화에 사용되는 금속재료와, 상기 공정 (e)에서의 실리사이드화에 사용되는 금속재료로는, 서로 다른 재료가 사용되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제 16항에 있어서,
    상기 공정 (d)에서의 실리사이드화에 사용되는 금속재료로서, 그 실리사이드 의 내열성이, 상기 공정 (e)에서의 실리사이드화에 사용되는 금속재료의 실리사이드보다도 뛰어난 것이 사용되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제 16항에 있어서,
    상기 공정 (e)에서의 실리사이드화에 사용되는 금속재료로서, 상기 공정 (d)에서의 실리사이드화에 사용되는 금속재료보다도 저온에서 실리사이드 반응을 일으키는 것이 사용되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제 17항 또는 제 18항에 있어서,
    상기 공정 (d)에서의 실리사이드화에 사용되는 금속재료로서 코발트가 사용되고,
    상기 공정 (e)에서의 실리사이드화에 사용되는 금속재료로서 니켈 혹은 팔라듐이 사용되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제 14항에 있어서,
    상기 공정 (a)에 있어서, 상기 제1의 MOS 트랜지스터의 상기 게이트 절연막 및 상기 게이트 전극을 형성하는 동시에, 상기 반도체 기판 위에 제2의 MOS 트랜지 스터의 게이트 절연막 및 게이트 전극을 이 순서로 적층해서 형성하고,
    상기 공정 (b)에 있어서, 상기 반도체층을, 그 윗면이 상기 반도체 기판에 있어서의 상기 제1 및 제2의 MOS 트랜지스터의 상기 게이트 절연막이 형성되어 있는 부분의 각각의 윗면보다도 위쪽에 위치하도록, 상기 제1 및 제2의 MOS 트랜지스터 각각의 상기 게이트 절연막 및 상기 게이트 전극의 옆쪽에 있어서 상기 반도체 기판 위에 형성하고,
    상기 공정 (c)에 있어서, 상기 반도체층에, 상기 제1 및 제2의 MOS 트랜지스터 각각의 소스/드레인 영역을 형성하고,
    상기 공정 (d)에 있어서, 상기 제1 및 제2의 MOS 트랜지스터 각각의 상기 소스/드레인 영역을 실리사이드화하고,
    상기 공정 (e)에 있어서, 상기 제1 및 제2의 MOS 트랜지스터 각각의 상기 게이트 전극의 전 영역을 실리사이드화하고,
    상기 공정 (a)에 있어서, n형 불순물이 도입된, 상기 제1의 MOS 트랜지스터의 상기 게이트 전극과, 상기 게이트 전극보다도 얇고 p형 불순물이 도입된, 상기 제2의 MOS 트랜지스터의 상기 게이트 전극을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제 14항에 있어서,
    (f) 상기 공정 (b) 전에, 상기 게이트 절연막 및 상기 게이트 전극의 옆쪽에 있어서 상기 반도체 기판의 윗면을 부분적으로 파내려 가는 공정을 더 구비하고,
    상기 공정 (b)에서는, 상기 반도체 기판에서 파내려 간 부분에 상기 반도체층을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제 21항에 있어서,
    상기 공정 (b)에 있어서, 게르마늄을 포함한 상기 반도체층을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  23. 반도체 기판과,
    상기 반도체 기판 위에 형성된 제1의 MOS 트랜지스터를 구비하고,
    상기 제1의 MOS 트랜지스터는,
    상기 반도체 기판 위에 게이트 절연막을 사이에 두고 형성되고, 전 영역이 실리사이드로 이루어지는 게이트 전극과,
    상기 반도체 기판 위에 형성된 실리사이드층을 상단부에 포함하는 소스/드레인 영역을 가지고,
    상기 실리사이드층의 윗면은, 상기 반도체 기판에 있어서의 상기 게이트 절연막이 형성되어 있는 부분의 윗면보다도 5nm 이상 위쪽에 위치한 것을 특징으로 하는 반도체 장치.
  24. 제 23항에 있어서,
    상기 소스/드레인 영역에 있어서의 상기 실리사이드층과, 상기 게이트 전극에 있어서의 상기 실리사이드는 서로 다른 재료로 이루어진 것을 특징으로 하는 반도체 장치.
  25. 제 24항에 있어서,
    상기 소스/드레인 영역에 있어서의 상기 실리사이드층은, 상기 게이트 전극에 있어서의 상기 실리사이드보다도 내열성이 뛰어난 것을 특징으로 하는 반도체 장치.
  26. 제 24항에 있어서,
    상기 게이트 전극에 있어서의 상기 실리사이드의 금속재료로는, 상기 소스/드레인 영역에 있어서의 상기 실리사이드층의 금속재료보다도 저온에서 실리사이드 반응을 일으키는 것이 사용된 것을 특징으로 하는 반도체 장치.
  27. 제 25항 또는 제 26항에 있어서,
    상기 소스/드레인 영역에 있어서의 상기 실리사이드층은 코발트 실리사이드로 이루어지고,
    상기 게이트 전극은, 니켈 실리사이드 혹은 팔라듐 실리사이드로 이루어진 것을 특징으로 하는 반도체 장치.
  28. 제 23항에 있어서,
    상기 반도체 기판 위에 형성된 제2의 MOS 트랜지스터를 더 구비하고,
    상기 제2의 MOS 트랜지스터는,
    상기 반도체 기판 위에 게이트 절연막을 사이에 두고 형성되고, 전 영역이 실리사이드로 된 게이트 전극과,
    상기 반도체 기판 위에 형성된 실리사이드층을 포함하는 소스/드레인 영역을 포함하고,
    상기 제2의 MOS 트랜지스터에 있어서의 상기 실리사이드층의 윗면은 상기 반도체 기판에 있어서의 상기 제2의 MOS 트랜지스터의 상기 게이트 절연막이 형성되어 있는 부분의 윗면보다도 5nm 이상 위쪽에 위치하고,
    상기 제1의 MOS 트랜지스터의 상기 게이트 전극은, n형 불순물을 포함하고,
    상기 제2의 MOS 트랜지스터의 상기 게이트 전극은, p형 불순물을 포함하고, 상기 제1의 MOS 트랜지스터의 상기 게이트 전극보다도 얇게 형성되어 있는 것을 특 징으로 하는 반도체 장치.
  29. 제 23항에 있어서,
    상기 소스/드레인 영역은, 그 윗면으로부터, 상기 반도체 기판에 있어서의 상기 게이트 절연막이 형성되어 있는 부분의 윗면보다도 아래쪽에 걸쳐, 게르마늄을 포함하는 것을 특징으로 하는 반도체 장치.
KR1020060048020A 2005-07-06 2006-05-29 반도체 장치의 제조 방법 및 반도체 장치 Withdrawn KR20070005463A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2005197055A JP2007019129A (ja) 2005-07-06 2005-07-06 半導体装置の製造方法及び半導体装置
JPJP-P-2005-00197055 2005-07-06

Publications (1)

Publication Number Publication Date
KR20070005463A true KR20070005463A (ko) 2007-01-10

Family

ID=37597700

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060048020A Withdrawn KR20070005463A (ko) 2005-07-06 2006-05-29 반도체 장치의 제조 방법 및 반도체 장치

Country Status (5)

Country Link
US (2) US7396764B2 (ko)
JP (1) JP2007019129A (ko)
KR (1) KR20070005463A (ko)
CN (1) CN1893002A (ko)
TW (1) TW200707592A (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100729366B1 (ko) * 2006-05-19 2007-06-15 삼성전자주식회사 반도체 장치 및 그 형성 방법
JP2007324230A (ja) * 2006-05-30 2007-12-13 Toshiba Corp 半導体装置及び半導体装置の製造方法
US20080206973A1 (en) * 2007-02-26 2008-08-28 Texas Instrument Inc. Process method to optimize fully silicided gate (FUSI) thru PAI implant
JP4903070B2 (ja) * 2007-03-14 2012-03-21 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2008227277A (ja) * 2007-03-14 2008-09-25 Nec Electronics Corp 半導体装置の製造方法
JP2008227274A (ja) * 2007-03-14 2008-09-25 Nec Electronics Corp 半導体装置の製造方法
KR100860471B1 (ko) * 2007-04-02 2008-09-25 동부일렉트로닉스 주식회사 반도체 소자 및 그의 제조방법
US20080272435A1 (en) * 2007-05-02 2008-11-06 Chien-Ting Lin Semiconductor device and method of forming the same
JP2009027083A (ja) * 2007-07-23 2009-02-05 Toshiba Corp 半導体装置及びその製造方法
US7892906B2 (en) * 2008-01-30 2011-02-22 Texas Instruments Incorporated Method for forming CMOS transistors having FUSI gate electrodes and targeted work functions
US8273645B2 (en) * 2008-08-07 2012-09-25 Texas Instruments Incorporated Method to attain low defectivity fully silicided gates
DE102008049723B4 (de) * 2008-09-30 2012-01-26 Advanced Micro Devices, Inc. Transistor mit eingebettetem Si/Ge-Material mit einer besseren substratüberspannenden Gleichmäßigkeit
JP5454341B2 (ja) * 2010-04-30 2014-03-26 ソニー株式会社 情報処理装置、情報処理方法、プログラム、情報提供装置および情報処理システム
US11581402B2 (en) * 2018-09-05 2023-02-14 Board Of Regents, The University Of Texas System Lateral semiconductor device and method of manufacture

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01183851A (ja) 1988-01-19 1989-07-21 Fujitsu Ltd 半導体装置の製造方法
JP3394083B2 (ja) 1994-03-04 2003-04-07 シャープ株式会社 半導体装置及びその製造方法
JP3259535B2 (ja) 1994-07-28 2002-02-25 ソニー株式会社 Ｎｍｏｓトランジスタとｐｍｏｓトランジスタとを有する半導体装置の製造方法
JP2970620B2 (ja) 1997-10-20 1999-11-02 日本電気株式会社 半導体装置の製造方法
JP2000252462A (ja) 1999-03-01 2000-09-14 Toshiba Corp Ｍｉｓ型半導体装置及びその製造方法
US6376320B1 (en) * 2000-11-15 2002-04-23 Advanced Micro Devices, Inc. Method for forming field effect transistor with silicides of different thickness and of different materials for the source/drain and the gate
KR100399357B1 (ko) * 2001-03-19 2003-09-26 삼성전자주식회사 코발트 실리사이드를 이용한 반도체 장치 및 그 형성 방법
JP3485103B2 (ja) 2001-04-19 2004-01-13 セイコーエプソン株式会社 Ｍｏｓ型トランジスタ及びその製造方法
KR100486297B1 (ko) * 2003-01-08 2005-04-29 삼성전자주식회사 게이트 상에 두꺼운 금속 실리사이드층을 형성하는 방법
US7338888B2 (en) * 2004-03-26 2008-03-04 Texas Instruments Incorporated Method for manufacturing a semiconductor device having a silicided gate electrode and a method for manufacturing an integrated circuit including the same
US7396767B2 (en) * 2004-07-16 2008-07-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure including silicide regions and method of making same

Also Published As

Publication number Publication date
TW200707592A (en) 2007-02-16
US7396764B2 (en) 2008-07-08
CN1893002A (zh) 2007-01-10
JP2007019129A (ja) 2007-01-25
US20080258235A1 (en) 2008-10-23
US20070026600A1 (en) 2007-02-01

Similar Documents

Publication Publication Date Title
KR20070005463A (ko) 반도체 장치의 제조 방법 및 반도체 장치
US10373955B2 (en) Semiconductor device with FIN transistors and manufacturing method of such semiconductor device
US8173506B2 (en) Method of forming buried gate electrode utilizing formation of conformal gate oxide and gate electrode layers
US7807538B2 (en) Method of forming a silicide layer while applying a compressive or tensile strain to impurity layers
US6806534B2 (en) Damascene method for improved MOS transistor
US7545006B2 (en) CMOS devices with graded silicide regions
CN101401196B (zh) 垂直电子式可擦除可编程只读存储器器件
US7514749B2 (en) Semiconductor device and a method of manufacturing the same
US6890823B2 (en) Methods of forming integrated circuits with thermal oxide layers on side walls of gate electrodes wherein the source and drain are higher than the gate electrode
KR20070085699A (ko) Ｃｍｏｓ 소자의 자기 정렬된 이중 전규화물화 게이트 형성방법
US7674714B2 (en) Method of fabricating semiconductor devices having a gate silicide
US7915130B2 (en) Method of manufacturing a semiconductor device
JP5117740B2 (ja) 半導体装置の製造方法
JP2010536169A (ja) 金属ゲート及び高ｋ誘電体を有する回路構造体
JP4134001B2 (ja) 半導体装置の製造方法
US7833867B2 (en) Semiconductor device and method for manufacturing the same
US8076203B2 (en) Semiconductor device and method of manufacturing the same
JPWO2006068027A1 (ja) 半導体装置およびその製造方法
JP2009043938A (ja) 半導体装置および半導体装置の製造方法
JP4504727B2 (ja) 半導体装置及びその製造方法
JP2006278369A (ja) 半導体装置の製造方法
KR100563095B1 (ko) 반도체 소자의 실리사이드 형성방법
JP4951950B2 (ja) 半導体装置およびその製造方法
US20080014703A1 (en) Method of fabricating semiconductor integrated circuit device and semiconductor integrated circuit device manufactured using the same
KR20090093380A (ko) 반도체 소자 및 그 제조 방법

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20060529

PG1501 Laying open of application
N231 Notification of change of applicant
PN2301 Change of applicant

Patent event date: 20100914

Comment text: Notification of Change of Applicant

Patent event code: PN23011R01D

PC1203 Withdrawal of no request for examination
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid