KR20060131187A - 반도체회로용 정전기 보호소자 - Google Patents

Abstract

본 발명은 특정 지역에의 열 및 전류집중을 억제하면서 낮은 트리거링 전압을 갖는 반도체회로용 정전기 보호소자를 개시한다. 개시된 본 발명에 따른 반도체회로용 정전기 보호소자는, 제1도전형의 반도체기판; 상기 반도체기판 상에 형성된 게이트; 상기 게이트 양측의 기판 표면내에 형성된 고농도의 제2도전형 고농도 소오스 및 드레인; 상기 반도체기판 내의 게이트와 드레인의 경계 지역에 형성된 얕은 트렌치 분리막; 상기 반도체기판 내의 게이트의 반대편으로 상기 드레인의 절반을 감싸는 형태로 형성된 제1도전형 웰; 및 상기 반도체기판 내의 상기 웰 바로 밑에서부터 수평으로 소오스 밑에까지 연장 배치되도록 형성된 제2도전형 매몰층;을 포함하는 것을 특징으로 한다.

Description

반도체회로용 정전기 보호소자{Electrostatic protection device for semiconductor circuit}

도 1은 종래의 GGNMOS로 이루어진 반도체회로용 정전기 보호소자를 도시한 단면도.

도 2 및 도 3은 종래 반도체회로용 정전기 보호소자의 동작을 설명하기 위한 단면도.

도 4는 종래의 다른 반도체회로용 정전기 보호소자를 도시한 단면도.

도 5는 본 발명에 따른 반도체회로용 정전기 보호소자를 설명하기 위한 단면도.

도 6은 종래 및 본 발명에 따른 반도체회로용 정전기 보호소자의 I/V 비교 그래프.

* 도면의 주요 부분에 대한 부호의 설명 *

51 : 반도체기판 52 : 게이트

53 : 소오스 54 : 드레인

55 : 얕은 트렌치 분리막 56 : P-웰

57 : N-메몰층

본 발명은 반도체회로용 정전기 보호소자에 관한 것으로, 보다 상세하게는, 특정 지역에서의 열 및 전류집중을 억제하면서 낮은 트리거링 전압(triggering voltage)을 갖는 반도체회로용 정전기 보호소자에 관한 것이다.

반도체회로가 점점 고집적화 되어짐에 따라 매우 낮은 전압에서 동작하는 고집적 회로에서는 매우 높은 전압에 대하여 취약할 뿐만 아니라 민감하게 반응하게 되었다. 특히, 정전기 방전(Electrostatic Discharge; 이하, ESD) 펄스(pulse)에 의하여 생성되는 매우 높은 전압(voltage)과 전류(current)에 의하여 반도체회로 내부가 물리적으로 쉽게 손상을 받게 되었다.

따라서, 반도체회로의 크기가 작아지고 있고, 이 회로를 보호하는 보호소자의 크기도 함께 작아지고 있으며, 아울러, 상기 반도체회로를 보호하기 위한 전압의 범위도 낮아지고 있는 실정에서, 보호소자의 개선이 필요하게 되었다. 예컨데, 선형동작 NMOS 보호소자의 경우, 그 면적이 작아지면, ESD로부터 반도체회로를 보호할 수 있는 전압의 범위도 감소하게 된다.

이에, NMOS와 비교해서 면적이 작아져도 ESD 신뢰성의 손해없이 반도체회로를 보호할 수 있는 GGNMOS(Gate Grounded NMOS)가 제안되었다.

도 1은 종래의 GGNMOS로 이루어진 반도체회로용 정전기 보호소자를 도시한 단면도로서, 이를 설명하면 다음과 같다.

도시된 바와 같이, 종래의 GGNMOS로 이루어진 정전기 보호소자는 드레인(4) 이 패드(5)에 연결되어 있고, 게이트(2)와 소오스(3)가 그라운드(6)에 연결되어 있는 구조이다.

이와 같은 구조에 있어서, 패드(5)쪽에 포지티브 ESD(positive ESD)가 발생하면, 드레인(4)과 기판(1) 사이에서 충돌이온화(impact ionization)가 발생하여 애벌런치(avalanche)가 있기 전까지는 드레인(4)으로 주입된 전하들은 상기 드레인(4)에 쌓여있게 된다.

다시말해, 패드쪽에 포지티브 ESD가 발생하면, 도 2에 도시된 바와 같이, 드레인(4)의 공핍영역(7)에는 강한 전계가 걸리게 되고, 이 전계에 의해 공핍영역(7) 주변의 기판(1)에 있는 전자가 드레인(4)으로 주입되면서 충돌이온화가 발생하게 되며, 이로 인해, 애벌런치 항복(avalanche breakdown)이 발생하게 되면, 도 3에 도시된 바와 같이, 충돌이온화에 의한 홀 전류(hole current; 8)에 의해서 저항(9)에 전위차가 생겨 기생 바이폴라 접합 트랜지스터(bipolar junction transistor; 이하, BJT)가 동작하게 되며, 이 결과로서 정전기 보호소자인 GGNMOS는 BJP 동작의 고전류 특성을 가지게 된다. 이때를 GGNMOS가 트리거링(triggering)되었다고 한다.

그런데, 전술한 바와 같은 현상으로 인해 정전기 보호소자가 동작을 하게 되면, 도 1에 도시된 바와 같은 핫 스팟(hot spot; 11)에서 가장 높은 열과 전류의 집중이 나타나게 된다. 이와 같은 핫 스팟(11)은 게이트(2), 보다 정확하게는, 게이트(2)의 게이트산화막과 드레인(4)간 계면 부분에 집중되기 때문에 상기 핫 스팟(11)을 내구성이 강한 쪽으로 옮기는 것이 필요하다. 아울러, 상기 핫 스팟(11)으로 집중되는 전류의 흐름을 분산시키는 것도 필요하다.

또한, 도 4에 도시된 바와 같이, 상기 패드(5)는 정전기 보호기능을 하는 GGNMOS 20)의 드레인에 연결되어 있고, 또한, 내부의 동작회로(30)에도 연결이 되어지기 때문에, ESD가 발생했을 때, 고속 동작하는 내부 동작회로(30) 보다 정전기 보호소자가 더 빨리 턴-온(turn-on)되어야 하는 바, 보호소자의 트리거링 전압이 낮아질 필요가 있다.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 소자에서 취약한 지점인 핫 스팟에서 발생하는 열과 전류집중이 분산되도록 하여 기존 보다 성능이 좋게 한 반도체회로용 정전기 보호소자를 제공함에 그 목적이 있다.

또한, 본 발명은 트리거링 전압을 더욱 낮춘 반도체회로용 정전기 보호소자를 제공함에 그 다른 목적이 있다.

상기와 같은 목적을 달성하기 위하여, 본 발명은, 제1도전형의 반도체기판; 상기 반도체기판 상에 형성된 게이트; 상기 게이트 양측의 기판 표면내에 형성된 고농도의 제2도전형 고농도 소오스 및 드레인; 상기 반도체기판 내의 게이트와 드레인의 경계 지역에 형성된 얕은 트렌치 분리막; 상기 반도체기판 내의 게이트의 반대편으로 드레인의 절반을 감싸는 형태로 형성된 제1도전형 웰; 및 상기 반도체기판 내의 웰 바로 밑에서부터 수평으로 소오스 밑에까지 연장 배치되도록 형성된 제2도전형 매몰층;을 포함하는 반도체회로용 정전기 보호소자를 제공한다.

여기서, 상기 제1도전형은 P형이고 제2도전형은 N형이거나, 또는, 상기 제1도전형의 N형이고 제2도전형은 P형이다.

상기 반도체기판은 P형 불순물이 1E15∼1E16 원자/㎤의 농도로 도핑되고, 상기 소오스 및 드레인은 N형 불순물이 1E20∼1E22 원자/㎤의 농도로 도핑되며, 상기 웰은 P형 불순물이 1E18∼1E19 원자/㎤의 농도로 도핑되고, 그리고, 상기 매몰층은 N형 불순물이 1E17∼1E18 원자/㎤의 농도로 도핑된다.

상기 게이트와 소오스는 그라운드에 연결되고, 상기 드레인은 패드에 연결된다.

(실시예)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.

먼저, 본 발명의 기술적 원리를 간략하게 설명하면, 본 발명은 P형 반도체기판의 핫 스팟 위치에 얕은 트렌치 분리(Shallow Trench Isolation; 이하, STI)막을 설치하며, 또한, 드레인 아래에 상기 드레인의 절반만 감싸도록 P-웰을 형성하고, 그리고, P-웰 밑에 소오스까지 이어지는 N-매몰층을 추가 형성한다.

이 경우, 본 발명은 핫 스팟에 STI막을 형성해줌에 따라 상기 핫 스팟에서 발생하는 열과 전류집중이 분산된 정전기 보호소자를 구현할 수 있게 된다. 또한, 상기 핫 스팟에 STI막을 설치하는 구조는 트리거링 전압의 상승을 유발할 수 있는데, 본 발명은 드레인 아래에 P-웰을 형성해줌에 따라 트리거링 전압의 상승 문제를 개선하고, 아울러, ESD 성능을 향상시킨 정전기 보호소자를 구현할 수 있게 된 다. 게다가, 본 발명은 N-매몰층을 형성해줌에 따라 ESD 전류 경로가 더 길어지는 것에 의해 더 낮은 트리거링 전압을 가지면서 열에 대한 성능이 더욱 향상된 정전기 보호소자를 구현할 수 있게 된다.

자세하게, 도 5는 본 발명에 따른 반도체회로용 정전기 보호소자를 설명하기 위한 단면도로서, 이를 설명하면 다음과 같다.

도시된 바와 같이, 본 발명에 따른 반도체회로용 정전기 보호소자는 보론과 같은 P형 불순물이 1E15∼1E16 원자/㎤의 저농도로 도핑된 P형의 반도체기판(51) 상에 게이트(52)가 형성되고, 상기 게이트(52) 양측의 기판 표면내에 인 또는 비소와 같은 N형 불순물이 1E20∼1E22 원자/㎤의 고농도로 도핑된 N+의 소오스(53) 및 드레인(54)이 형성된 NMOS로 이루어진다.

특히, 상기 P형 반도체기판(51)의 핫 스팟 지역, 즉, 게이트(52)의 게이트산화막과 N+의 드레인(54)간 경계 지역에 게이트(52)와 드레인(54)에 인가된 전압의 상승으로 유발되는 열 및 전류의 집중이 이동되도록 STI막(55)이 형성되어 있다.

또한, 상기 STI막(55)의 형성으로 인해 트리거링 전압이 상승되고, 이로인해, 정전기 보호소자의 턴-온이 늦어지는 것을 개선시키기 위해 드레인(54) 아래에는 P형 불순물이 1E18∼1E19 원자/㎤의 농도로 도핑된 P-웰(56)이 형성되어 있다. 이때, 상기 P-웰(56)은 드레인(54)의 전체를 감싸는 형태가 아니라, 게이트(52)의 반대편으로 상기 드레인(54)의 절반만 감싸는 형태로 형성된다.

그리고, 상기 P-웰(56)의 바로 밑에는 N형 불순물이 1E17∼1E18 원자/㎤의 농도로 도핑된 N-매몰층(57)이 형성되어 있으며, 이 N-매몰층(57)은 기판(51) 내에 수평으로 소오스(53) 밑에까지 연장 배치되도록 형성된다. 상기 N-매몰층(56)이 형성됨에 따라, 본 발명의 정전기 보호소자는 ESD 전류 경로가 더 길어지게 되는 바, 더 낮은 트리거링 전압을 얻을 수 있고, 열에 대한 성능을 향상시킬 수 있다.

이와같은 본 발명에 따른 정전기 보호소자에 있어서, 각 구성요소들간 농도구배는 N+의 드레인(54) ＞ P-웰(56) ＞ N-매몰층(57) ＞ P형 반도체기판(51)이 된다.

한편, 본 발명에 따른 정전기 보호소자에서 상기 드레인(54)은 패드(도시안됨)와 연결되며, 소오스(53)는 게이트(52)와 함께 그라운드에 연결된다.

전술한 바와 같은 본 발명에 따른 반도체회로용 정전기 보호소자는 전계가 가장 많이 집중되는 부분을 STI막(55)으로 막아서 그 부분에서의 높은 열의 발생을 방지하지만, 이는 애벌런치 항복의 발생을 늦추는 영향을 주기 때문에 트리거링 전압은 더 높아지게 된다. 그러나, 드레인(54)의 바로 아래에 P-웰(56)을 추가 형성해줌으로써 상기 트리거링 전압의 상승을 억제시킬 수 있으며, 이에 따라, 본 발명은 특정 지역에서의 열 발생 및 전계집중을 억제시키면서 낮은 트리거링 전압을 갖는 정전기 보호소자를 구현하게 된다.

즉, 본 발명은 드레인(54) 바로 아래에 P-웰(56)을 추가 형성해주는데, 이렇게 하면, P형 반도체기판(51)의 N+의 드레인(54)에서 애벌런치 항복이 빨리 발생하게 되고, 이는 N+의 드레인(54)과 P-웰(56) 사이의 항복전압을 낮추어, 결과적으로 애벌런치 항복전압을 낮추게 되고, 이 결과, 더 빨리 BJT 동작을 일으켜서 고속회로에 대응하는 빠른 트리거링이 가능한 특성의 정전기 보호소자를 얻게 된다.

이때, P-웰(56)과 접합된 N-매몰층(57)과 P-N 접합으로 ESD 전류의 경로는 상기 N-매몰층(57)에 의하여 길게 확장되어 소오스(53) 바로 밑부분까지 늘어나게 되고, 낮은 N-매몰층(57)의 저항으로 인해 낮은 열 발생의 효과를 가져오게 된다.

결국, 도 6에 도시된 바와 같이, 본 발명에 따른 반도체회로용 정전기 보호소자는 종래의 그것 보다 ESD 보호범위가 넓어지며, 트리거링 전압도 더 낮아지게 된다.

한편, 전술한 본 발명의 실시예에서는 정전기 보호소자로서 NMOS에 대해 설명하였지만, PMOS를 사용하는 것도 가능하다. 이 경우, 반도체기판은 N형이며, 소오스 및 드레인은 P+로 도핑되고, 드레인 아래에 형성되는 웰은 N-웰이며, 매몰층은 P-매몰층이다.

이상, 여기에서는 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가할 수 있음을 이해할 것이다.

이상에서와 같이, 본 발명은 게이트와 드레인간 경계 지역에 STI막을 설치해줌으로써 정전기 보호소자에서의 상기 지역에 집중되는 열 및 전류를 효과적으로 분산시킬 수 있다.

또한, 본 발명은 드레인의 아래에 웰을 형성해줌으로써 상기 STI막의 형성에 따른 정전기 보호소자에서의 트리거링 전압의 상승 문제를 개선할 수 있으며, 아울 러, ESD 성능을 향상시킬 수 있다.

게다가, 본 발명은 P-웰 밑에다 소오스까지 이어지는 N-매몰층을 추가 형성해줌으로써, 정전기 보호소자에서의 ESD 전류 경로를 더 길게 할 수 있고, 그래서, 더 낮은 트리거링 전압을 얻을 수 있음은 물론 열에 대한 성능을 향상시킬 수 있다.

Claims (6)

1. 제1도전형의 반도체기판;

   상기 반도체기판 상에 형성된 게이트;

   상기 게이트 양측의 기판 표면내에 형성된 고농도의 제2도전형 고농도 소오스 및 드레인;

   상기 반도체기판 내의 게이트와 드레인의 경계 지역에 형성된 얕은 트렌치 분리막;

   상기 반도체기판 내의 게이트의 반대편으로 상기 드레인의 절반을 감싸는 형태로 형성된 제1도전형 웰; 및

   상기 반도체기판 내의 상기 웰 바로 밑에서부터 수평으로 소오스 밑에까지 연장 배치되도록 형성된 제2도전형 매몰층;을 포함하는 것을 특징으로 하는 반도체회로용 정전기 보호소자.
2. 제 1 항에 있어서, 상기 제1도전형은 P형이고, 제2도전형은 N형인 것을 특징으로 하는 반도체회로용 정전기 보호소자.
3. 제 1 항에 있어서, 상기 제1도전형의 N형이고, 제2도전형은 P형인 것을 특징으로 하는 반도체회로용 정전기 보호소자.
4. 제 1 항에 있어서, 상기 반도체기판은 P형 불순물이 1E15∼1E16 원자/㎤의 농도로 도핑되고, 상기 소오스 및 드레인은 N형 불순물이 1E20∼1E22 원자/㎤의 농도로 도핑되며, 상기 웰은 P형 불순물이 1E18∼1E19 원자/㎤의 농도로 도핑되고, 그리고, 상기 매몰층은 N형 불순물이 1E17∼1E18 원자/㎤의 농도로 도핑된 것을 특징으로 하는 반도체회로용 정전기 보호소자.
5. 제 1 항에 있어서, 상기 게이트와 소오스는 그라운드에 연결된 것을 특징으로 하는 반도체회로용 정전기 보호소자.
6. 제 1 항에 있어서, 상기 드레인은 패드에 연결된 것을 특징으로 하는 반도체회로용 정전기 보호소자.

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