KR20060112736A

KR20060112736A - 직교주파수분할다중시스템을 위한 동기화 장치 및 방법

Info

Publication number: KR20060112736A
Application number: KR1020050035296A
Authority: KR
Inventors: 김종한; 이규인; 조용수; 이재곤; 송환석
Original assignee: 삼성전자주식회사; 중앙대학교 산학협력단
Priority date: 2005-04-27
Filing date: 2005-04-27
Publication date: 2006-11-02
Also published as: US20060271611A1; EP1718022A2

Abstract

본 발명에 따른 디지털 영역에서 동기화를 수행하여 전송신호를 검출하는 수신기를 위한 동기화 장치는 수신된 신호를 디지털 신호로 변환하는 아날로그/디지털 변환기, 상기 아날로그/디지털 변환기로부터 출력되는 디지털 신호를 이용하여 신호의 주파수를 동기화 하는 주파수 동기화기, 상기 주파수 동기화기에 의해 동기화된 신호로부터 전송심볼을 검출하는 전송심볼검출유닛, 상기 신호검출유닛으로부터 출력되는 전송심볼의 잔류위상을 보상하여 데이터 심볼을 출력하는 잔류위상 추적기로 구성된다. 본 발명의 동기화 장치는 개선된 CORDIC 알고리즘을 이용하여 주파수 동기 시 발생하는 시간 지연을 최소화함으로써 주파수 옵셋을 효율적이고 정확하게 보상할 수 있는 주파수 동기화 장치 및 방법을 제공하는 것이다.

주파수 옵셋, CORDIC, 파일럿, 동기화

Description

직교주파수분할다중시스템을 위한 동기화 장치 및 방법{FREQUENCY SYNCRONIZATION APPARATUS AND METHOD FOR OFDM SYSTEM}

도 1은 본 발명의 일 실시예에 따른 주파수 옵셋 동기화 장치가 적용된 OFDM 송신기 구조를 보인 구성도;

도 2는 본 발명의 일 실시예에 따른 주파수 동기화기의 내부 구조를 보인 구성도;

도 3은 도 2의 제1전처리기의 내부 구조 보인 구성도;

도 4는 도 2의 제1전처리기의 동작을 설명하기 위한 개념도;

도 5는 도 1의 잔류위상 추적기의 내부 구조를 도시한 구성도; 그리고

도 6은 도 5의 컴팩트 CORDIC의 내부구조를 보인 구성도이다.

본 발명은 직교주파수분할다중화 (Orthogonal Frequency Division Multiplex: OFDM)기반의 통신 시스템에 관한 것으로, 더욱 상세하게는, OFDM 시스템에 개선된 코딕 (COordinate Rotation DIgital Computer: CORDIC) 알고리즘을 적 용한 주파수 동기화 장치 및 방법에 관한 것이다.

OFDM 방식은 여러 개의 반송파를 이용하여 신호를 전송하는 다중반송파 전송 기술의 일종으로서, 상호 직교성을 갖는 복수의 부반송파를 사용하므로 주파수 이용 효율이 높고 변/복조 과정은 역푸리에변환/푸리에변환을 통해 고속으로 구현될 수 있다. OFDM 방식은 다중 경로 페이딩 현상이 존재하는 무선 통신 채널에서 심볼주기가 짧은 고속 데이터 전송시 데이터 전송속도를 유지하면서 각 부반송파의 심볼주기를 부반송파의 수 만큼 확장시킬 수 있기 때문에 단일반송파 전송 방식에 비해 주파수 선택적 페이딩 채널에 강건한 특징을 갖는다.

OFDM 방식의 경우 데이터 전송은 심볼 단위로 이루어지며 OFDM 심볼이 다중경로 채널을 통해 전송되는 동안 이전 심볼에 의한 영향을 받게 된다. 이를 심볼간 간섭 (Inter Symbol Interference: ISI)라 하며 ISI를 방지하기 위해 연속된 OFDM 심볼 사이에 채널의 최대 지연 확산보다 긴 보호구간을 삽입한다. 따라서 심볼주기는 데이터가 전송되는 유효심볼주기와 보호구간의 합이 되면 수신단에서는 보호구간을 제거한 후 유효심볼주기 동안의 데이터를 취하여 복조한다. 보호구간에는 부반송파의 지연에 의해 발생할 수 있는 직교성의 파괴를 보상하기 위해 유효심볼구간의 마지막 일부 구간이 복사되어 삽입되며 이를 순환접두(Cyclic Prefix: CP) 라 한다.

일반적으로 채널을 통하여 수신되는 신호는 위상 지터 (phase jitter), 도플러 천이(Doppler shift) 등에 의한 주파수 옵셋이 발생하게 되며 이러한 반송파 주파수 옵셋은 부반송파 간에 간섭을 일으켜 신호의 전력 및 위상을 왜곡시킨다. 다 시 말해, 송수신기 사이의 반송파 주파수가 다르게 되면 반송파 주파수 옵셋이 발생하고, 반송파 주파수 옵셋은 부반송파들 간의 간섭을 일으켜 채널의 직교성을 파괴하고 결국 오류율을 증가시키게 된다. 따라서, 수신단에서는 푸리에 변환을 수행하기 이전에 송수신기 간의 주파수 동기가 반드시 선행되어야 한다.

OFDM 방식을 사용하는 무선 모뎀은 데이터 심볼 앞부분에 채널추정 및 초기 동기화에 사용되는 훈련신호를 먼저 전송한다. 예를 들어, IEEE 802.11a나 ETSI HIPERLAN/2와 같이 무선 근거리 통신망을 위한 버스트 모뎀의 경우 시간영역에서 16샘플이 10회 반복되는 짧은 훈련신호와 64개의 샘플이 2번 반복되는 긴 훈련신호를 이용한다.

종래의 반송파 주파수 동기화 장치는 훈련신호를 이용하여 디지털 영역에서 주파수 옵셋을 추정한 후, 추정된 주파수 옵셋에 따른 루프필터 (loop filter)의 출력 신호를 이용하여 전압제어발진기(Voltage Controlled Oscillator: VCO)를 제어한다. 일반적으로 아날로그 영역에서 반송파를 동기화하기 위해 VCO가 널리 이용되고 있으며, 디지털 영역에서 반송파 옵셋을 보상하는 수치제어발진기(Numerical Controlled Oscillator: NCO)가 사용되기도 한다.

그러나 종래의 OFDM 시스템에 적용된 아날로그 영역에서의 반송파 동기화 방법은 추정된 주파수 옵셋을 이용하여 VCO 제어 신호를 생성하고 VCO 출력을 통하여 반송파를 동기화하는데 발생하는 시간지연으로 데이터 검출을 위한 신뢰성 있는 주파수 옵셋 보상 효과를 기대하기 어려우며 정확한 반송파 동기가 어렵다.

한편, 완전 디지털 영역에서의 반송파 주파수 동기화 기법에서는 아크탄젠트 나 지수함수를 구현하기 위해 CORDIC 방식이나 참조테이블(lookup table) 방식이 이용된다. CORDIC 방식은 간단한 구조로 구현이 가능하지만 계산 속도가 느리고 정확도가 낮다는 문제가 있으며 참조테이블 방식은 빠른 처리속도와 높은 정확도를 보이지만 메모리 사용이 많아 구현 복잡도가 높으며 테이블 주소 생성이 어려운 단점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위해 창안된 것으로, 본 발명의 목적은 연산 속도가 빠르고 추정 정확성을 증가시킬 수 있는 개선된 CORDIC 알고리즘을 이용한 주파수 동기화 장치 및 방법을 제공하는 것이다.

본 발명의 또 다른 목적은 개선된 CORDIC 알고리즘을 이용하여 반송파 동기화 처리시 발생하는 시간 지연을 최소화함으로써 주파수 옵셋을 효율적이고 정확하게 보상할 수 있는 주파수 동기화 장치 및 방법을 제공하는 것이다.

본 발명의 일 국면에 있어서, 디지털 영역에서 동기화를 수행하여 전송신호를 검출하는 수신기를 위한 동기화 장치는 수신된 신호를 디지털 신호로 변환하는 아날로그/디지털 변환기, 상기 아날로그/디지털 변환기로부터 출력되는 디지털 신호를 이용하여 주파수를 동기화 하는 주파수 동기화기, 상기 주파수 동기화기에 의해 동기화된 신호로부터 심볼을 검출하는 신호검출유닛, 상기 신호검출유닛으로부터 출력되는 전송심볼의 잔류위상을 보상하여 데이터 심볼을 출력하는 잔류위상 추적기로 구성된다.

바람직하게는, 상기 주파수 동기화기는 수신신호의 주파수 옵셋을 추정하는 추정유닛과 상기 추정유닛에 의해 추정된 주파수 옵셋을 보상하는 보상유닛을 포함한다.

바람직하게는, 상기 추정유닛은 수신되는 신호의 샘플을 지연시켜 미리 지정된 수신신호와 다음 수신신호의 공액복소수를 출력하는 쉬프트 레지스터, 상기 공액복소수에 대해 복소곱셈을 수행하는 제1곱셈기, 상기 제1곱셈기의 출력값을 누적하는 제1누산기, 상기 제1누산기의 출력값에 대해 CORDIC 연산을 위한 전처리를 수행하는 제1 전처리기, 상기 제1전처리기의 출력값에 대한 벡터모드 CORDIC 연산을 통해 위상값을 출력하는 벡터모드 CORDIC 연산기, 상기 제1벡터모드 CORDIC 연산기로부터 출력되는 위상값으로부터 주파수 옵셋 추정하는 제1위상조절기를 포함한다.

바람직하게는, 상기 보상유닛은 상기 추정유닛으로부터 출력되는 주파수 옵셋을 미리 정해진 크기의 샘플들로 분할하는 비트확장기, 상기 비트확장기로부터 출력되는 각 샘플의 주파수 옵셋을 누적하여 지수함수 테이블 주소를 생성하는 제2누산기, 상기 제2누산기에 의해 생성된 지수함수 테이블 주소 값을 참조하여 삼각함수 값을 출력하는 지수함수처리기, 상기 지수함수 처리기로부터 출력되는 삼각함수 값과 상기 제2누산기의 출력값을 이용하여 복소수 값을 생성하는 제2위상조절기, 상기 제2위상조절기로부터 출력되는 복소수 값을 상기 아날로그/디지털 변환기로부터 출력되는 디지털 신호에 곱하여 주파수 옵셋을 보상하는 제2복소곱셈기를 포함한다.

바람직하게는, 상기 제1전처리기는 제1누산기의 출력값에 대해 배타적 논리합 연산을 수행하는 다수의 배타적 논리합 게이트들, 상기 배타적 논리합 게이트들의 출력값에 대해 논리합 연산을 수행하는 다수의 논리합 게이트들, 그리고 상기 논리합 게이트들의 출력값을 다중화하여 상기 벡터모드 CORDIC 연산기로 출력하는 다중화기를 포함한다.

바람직하게는, 상기 배타적 논리합 게이트의 수는 상기 제1누산기의 출력비트 수(L)에서 CORDIC 연산에 필요한 비트 수(m)에 1을 가산한 값을 감산한 값에 2를 곱한 수인 것을 특징으로 한다.

바람직하게는, 상기 논리합 게이트의 수는 상기 제1누산기의 출력비트 수(L)에서 CORDIC 연산에 필요한 비트 수(m)에 1을 가산한 값을 감산한 수인 것을 특징으로 한다.

바람직하게는, 상기 다중화기의 크기는 상기 제1누산기의 출력비트 수(L)에서 CORDIC 연산에 필요한 비트 수(m)에 1을 가산한 값을 감산한 수인 것을 특징으로 한다.

바람직하게는, 상기 잔류위상 추적기는 상기 신호검출유닛을 출력 신호로부터 출력되는 기저대역 신호로부터 파일럿신호를 추출하는 파일럿 추출기, 상기 추출된 파일럿 신호를 누적하는 제3 누적기, 상기 누적기의 출력신호에 대해 CORDIC 연산을 위한 전처리를 수행하는 제2 전처리기, 상기 제2 전처리기의 출력신호에 대해 벡터모드와 로테이션모드 CORDIC 연산을 동시에 수행하여 위상값을 출력하는 컴팩트 CORDIC 연산기, 상기 컴팩트 CORDIC 연산기로부터 출력되는 위상값으로부터 주파수 옵셋을 추정하는 제3위상조절기, 상기 제3위상조절기로부터 출력되는 복소수 값을 상기 신호검출유닛으로부터 출력되는 기저대역 신호에 곱하여 잔류 위상을 보상하는 제3복소곱셈기를 포함한다.

바람직하게는, 상기 컴팩트 CORDIC 연산기는 상기 제2 전처리기의 출력신호에 대해 벡터모드 CORDIC 연산을 수행하는 벡터모드 유닛과, 미리 정해진 초기값으로 로테이션모드 CORDIC 연산을 수행하는 로테이션모드 유닛, 그리고 CORDIC 연산의 반복 횟수를 세는 카운터를 포함한다.

바람직하게는, 상기 벡터모드 유닛은 상기 제2 전처리기의 출력신호의 실수부를 입력받아 임시 저장하는 제1레지스터, 상기 제2 전처리기의 출력신호의 허수부를 입력받아 임시 저장하는 제2레지스터, 상기 카운터에서 출력되는 반복횟수 값에 따라 상기 제2레지스터의 출력값을 쉬프트하는 제1쉬프터, 상기 제1쉬프터의 출력값에 대해 1에 대한 보수 연산을 수행하는 제1보수연산기, 상기 제1보수연산기의 출력값과 상기 제1쉬프터의 출력값을 다중화하는 제1다중화기, 상기 제1다중화기의 출력값을 상기 제1레지스터의 출력값에 더하여 상기 제1레지스터로 입력하는 제1케리예지가산기, 상기 카우터에서 출력되는 반복횟수 값에 따라 상기 제1레지스터의 출력값을 쉬프트하는 제2쉬프터, 상기 제2쉬프터의 출력값에 대해 1에 대한 보수 연산을 수행하는 제2보수연산기, 상기 제2보수연산기의 출력값과 상기 제2쉬프터의 출력값을 다중화하는 제2다중화기, 그리고 상기 제2다중화기의 출력값을 상기 제2레지스터의 출력값에 더하여 상기 제2레지스터로 입력하는 제2케리예지가산기를 포함한다.

바람직하게는, 상기 제1 및 제2 다중화기는 상기 제2 레지스터에 저장되어 있는 신호의 최대유효비트(MSB)를 참조하여 다중화한다.

바람직하게는, 상기 제1 및 제2 케리예지가산기는 상기 제2 레지스터에 저장되어 있는 신호의 최대유효비트(MSB)를 참조하여 연산을 수행한다.

바람직하게는, 상기 벡터모드 유닛은 상기 제4전처리기의 출력신호의 실수부를 입력받아 임시 저장하는 제3레지스터, 상기 제4전처리기의 출력신호의 허수부를 입력받아 임시 저장하는 제4레지스터, 상기 카운터에서 출력되는 반복횟수 값에 따라 상기 제4레지스터의 출력값을 쉬프트하는 제3쉬프터, 상기 제3쉬프터의 출력값에 대해 1에 대한 보수 연산을 수행하는 제3보수연산기, 상기 제3보수연산기의 출력값과 상기 제3쉬프터의 출력값을 다중화하는 제3다중화기, 상기 제3다중화기의 출력값을 상기 제3레지스터의 출력값에 더하여 상기 제3레지스터로 입력하는 제3케리예지가산기, 상기 카우터에서 출력되는 반복횟수 값에 따라 상기 제3레지스터의 출력값을 쉬프트하는 제3쉬프터, 상기 제4쉬프터의 출력값에 대해 1에 대한 보수 연산을 수행하는 제4보수연산기, 상기 제4보수연산기의 출력값과 상기 제4쉬프터의 출력값을 다중화하는 제4다중화기, 그리고 상기 제4다중화기의 출력값을 상기 제4레지스터의 출력값에 더하여 상기 제4레지스터로 입력하는 제4케리예지가산기를 포함한다.

바람직하게는, 상기 제3레지스터와 제4레지스터의 초기값은 각각

과 0으로 설정되는 것을 특징으로 한다.

바람직하게는, 상기 제3 및 제4 다중화기는 상기 제2레지스터에 저장되어 있 는 신호의 최대유효비트(MSB)를 참조하여 다중화를 수행하는 것을 특징으로 한다.

바람직하게는, 상기 제3 및 제4 케리예지가산기는 상기 제2레지스터에 저장되어 있는 신호의 최대유효비트(MSB)를 참조하여 연산을 수행하는 것을 특징으로 한다.

바람직하게는, 상기 신호검출유닛은 상기 주파수 동기화기로부터 출력되는 신호에 대해 고속 푸리에 변환을 수행하는 푸리에변환기, 상기 푸리에변환기의 출력신호를 등화하는 등화기, 그리고 상기 등화기의 출력신호로부터 채널을 추정하여 추정된 채널값을 상기 고속푸리에변환기에 입력하는 채널추정기를 포함한다.

바람직하게는, 상기 주파수 동기화기는 주파수 옵셋을 추정하는 추정유닛과 상기 추정유닛에 의해 추정된 주파수 옵셋을 보상하는 보상유닛을 포함한다.

바람직하게는, 상기 보상유닛은, 상기 추정유닛으로부터 출력되는 주파수 옵셋을 미리 정해진 크기의 샘플들로 분할하는 비트확장기, 상기 비트확장기로부터 출력되는 각 샘플의 주파수 옵셋을 누적하여 지수함수 테이블 주소를 생성하는 제2 누산기, 상기 제2누산기에 의해 생성된 지수함수 테이블 주소 값을 참조하여 삼각함수 값을 출력하는 지수함수처리기, 상기 지수함수 처리기로부터 출력되는 삼각함수 값과 상기 제2누산기의 출력값을 이용하여 복소수 값을 생성하는 제2위상조절기, 상기 제2위상조절기로부터 출력되는 복소수 값을 상기 아날로그/디지털 변환기로부터 출력되는 디지털 신호에 곱하여 주파수 옵셋을 보상하는 제2복소곱셈기를 포함한다.

바람직하게는, 상기 전처리기는, 제1누산기의 출력값에 대해 배타적 논리합 연산을 수행하는 다수의 배타적 논리합 게이트들, 상기 배타적 논리합 게이트들의 출력값에 대해 논리합 연산을 수행하는 다수의 논리합 게이트들, 그리고 상기 논리합 게이트들의 출력값을 다중화하여 상기 벡터모드 CORDIC 연산기로 출력하는 다중화기를 포함한다.

본 발명의 다른 일 국면에 있어서, 디지털 영역에서 동기화를 수행하여 전송신호를 검출하는 수신기를 위한 동기화 방법은 수신된 신호를 디지털 신호로 변환하고, 상기 디지털 신호를 이용하여 주파수를 동기화 하고, 상기 동기화된 신호로부터 전송심볼을 검출하고, 상기 전송심볼의 잔류위상을 보상하여 데이터 심볼을 출력한다.

바람직하게는, 상기 동기화 단계는 수신 신호의 주파수 옵셋을 추정하고, 상기 추정된 주파수 옵셋을 보상하는 것을 포함한다.

바람직하게는, 상기 주파수 옵셋 추정 단계는 상기 수신 신호의 샘플을 지연 시켜 미리 지정된 수신신호와 다음 수신신호의 공액복소수를 출력하고, 상기 공액복소수에 대해 복소곱셈을 수행하고, 상기 복소곱셈 결과값을 누적하고, 상기 누적된 복소곱셈 결과값에 대해 CORDIC 연산을 위한 전처리를 수행하고, 상기 전처리 결과값에 대한 CORDIC 연산을 통해 위상값을 출력하고, 상기 위상값으로부터 주파수 옵셋을 추정하는 것을 포함한다.

바람직하게는, 상기 주파수 옵셋 보상 단계는 상기 추정된 주파수 옵셋을 미리 정해진 크기의 샘플들로 분할하고, 각 샘플의 주파수 옵셋을 누적하여 지수함수 테이블 주소를 생성하고, 상기 지수함수 테이블 주소값을 참조하여 삼각함수 값을 출력하고, 상기 삼각함수 값과 상기 지수함수 테이블 주소값을 이용하여 복소수 값을 생성하고, 상기 복소수 값을 상기 디지털 신호에 곱하여 주파수 옵셋을 보상하는 것을 포함한다.

바람직하게는, 상기 전처리 수행 단계는 상기 누적된 복소곱셈 결과값에 대해 배타적 논리합연산을 수행하고, 상기 배타적 논리합 연산 결과값에 대해 논리합 연산을 수행하고, 상기 논리합 연산 값을 다중화하여 전처리 결과값을 출력하는 것을 포함한다.

바람직하게는, 상기 배타적 논리합 연산은 상기 누적된 복소곱셈 결과값의 비트수(L)에서 CORDIC 연산에 필요한 비트수(m)에 1을 가산한 값을 감산한 값에 2를 곱한 수의 배타적 논리합 게이트들에 의해 동시에 수행되는 것을 특징으로 한다.

바람직하게는, 상기 논리합 연산은 상기 누적된 복소곱셈 결과값의 비트수 (L)에서 CORDIC 연산에 필요한 비트수 (m)에 1을 가산한 값을 감산한 수의 논리합 게이트들에 의해 동시에 수행되는 것을 특징으로 한다.

바람직하게는, 상기 논리합 연산값의 다중화는 상기 누적된 복소곱셈 결과값의 비트수(L)에서 CORDIC 연산에 필요한 비트수 (m)에 1을 가산한 값을 감산한 수의 입력 크기를 갖는 다중화기에 의해 수행되는 것을 특징으로 한다.

바람직하게는, 상기 기저대역 신호의 잔류위상을 보상하는 단계는 상기 기저대역 신호로부터 파일럿 신호를 추출하고, 상기 추출된 파일럿 신호를 누적하고, 상기 누적된 파일럿 신호에 대해 CORDIC 연산을 위한 전처리를 수행하고, 상기 전처리된 신호에 대해 벡터모드와 로테이션모드 CORDIC 연산을 동시에 수행하여 위상값을 출력하고, 상기 위상값으로부터 주파수 옵셋을 추정하고, 상기 주파수 옵셋에 대응하는 복소수를 상기 기저대역 신호에 곱하여 잔류 위상을 보상하는 것을 포함하는 것을 특징으로 한다.

이하, 본 발명의 일 실시예에 따른 주파수 옵셋 동기화 장치 및 방법을 첨부된 도면을 참조하여 상세히 설명한다.

도 1은 본 발명의 일 실시예에 따른 주파수 옵셋 동기화 장치가 적용된 OFDM 송신기 구조를 보인 구성도이다.

도 1에서 보는 바와 같이, OFDM 송신기는 안테나를 통해 수신된 고주파 신호를 처리하는 고주파 수신기 (100), 상기 고주파 수신기 (100)로부터 출력되는 아날 로그 신호를 디지털 신호로 변환하는 A/D 변환기(200), 상기 A/D 변환기로부터 출력되는 디지털 신호의 주파수 옵셋을 동기화하는 주파수 동기화기(300), 상기 주파수 동기화기 (300)로부터 출력되는 신호에 대해 고속 푸리에 변환을 수행하는 푸리에변환기(400), 상기 푸리에변환기의 출력 신호를 등화 하는 등화기(500), 상기 등화기(500)의 출력신호로부터 파일럿 신호를 추출하여 잔류위상을 추정하고 추정된 잔류위상으로 데이터 심볼을 보상하는 잔류위상추적기(600), 상기 잔류위상추적기(600)의 출력신호를 복조하여 비터비부호기 (미도시)로 출력하는 복조기(700)를 포함한다. 상기 주파수 동기화기(300)는 제어기(10)로부터 출력되는 제어 신호에 따라 수신신호의 주파수 옵셋의 정수배 또는 소수배를 추정하고 추정된 주파수 옵셋으로 수신신호를 보상한다. 상기 등화기(500)는 상기 푸리에변환기(400)의 출력신호로부터 채널 추정기(450)에 의해 추정된 채널 정보를 이용하여 등화를 수행한다.

상기 주파수 동기화기(300)는 짧은 훈련신호와 긴 훈련신호를 모두 이용하는 경우 짧은 훈련신호의 주파수 옵셋을 추정하여 긴 훈련신호의 주파수 옵셋을 보상하고 (coarse mode), 보상된 긴 훈련신호의 주파수 옵셋을 재 추정하여 다시 한번 보상한다(fine mode). 그리고, 상기 짧은 신호의 주파수 옵셋과 긴 신호의 주파수 옵셋을 더한 결과 값으로 데이터 심볼을 보상한다. 한편, 한 종류의 훈련신호 만을 이용하는 경우 상기 주파수 동기화기(300)는 짧은 훈련신호 또는 긴 훈련신호의 주파수 옵셋을 추정하여 보상한다.

도 2는 본 발명의 일 실시예에 따른 주파수 동기화기(300)의 내부 구조를 보인 구성도이다.

도 2에서, 주파수 동기화기(300)는 A/D 변환기로부터 출력되는 디지털 신호를 이용해 수신신호의 주파수 옵셋 또는 잔류위상을 추정하는 추정 유닛(310)과 제어신호에 따라 주파수 옵셋을 보상하는 보상유닛(320)으로 구성된다.

상기 추정유닛(310)은 수신신호의 샘플을 지연시켜 미리 지정된 수신신호와 다음 수신신호의 공액복소수를 동시에 출력하는 쉬프트레지스터(311), 상기 쉬프트레지스터(311)의 출력 신호에 대해 복소곱셈을 수행하는 제1복소곱셈기(312), 상기 제1복소곱셈기(312)의 출력 값을 상기 제어기로부터 출력되는 모드 신호에 따라 누적하는 제1누산기(313), 상기 제1누산기(313)에 의해 누적된 값에 대해 위상 회전 변환을 위한 전처리를 수행하는 제1 전처리기(314), 상기 제1 전처리기(314)에 의해 처리된 신호를 이용하여 아크탄젠트 값을 추정하는 제1 벡터모드 CORDIC (315), 상기 제1 벡터모드 CORDIC (315)에 의해 추정된 아크탄젠트 값을 이용하여 위상 값을 조절하는 위상조절기(316)로 구성된다.

상기 보상유닛(320)은 상기 추정유닛(310)의 위상조절기(316)로부터 출력되는 주파수 옵셋을 제어기(10)의 제어신호에 따라 지정된 크기로 나누는 비트 확장유닛(321), 상기 비트확장유닛(321)에서 나누어진 각 샘플의 주파수 옵셋을 누적하여 지수함수테이블 주소를 생성하는 제2누산기(322), 상기 제2누산기(322)에 의해 생성된 주소값을 참조하여 삼각함수를 출력하는 지수함수처리기(323), 상기 지수함수처리기(323)의 출력값과 상기 제2누산기(322)의 출력값을 이용하여 보상할 복소수 값을 생성하는 제2위상조절기(324), 상기 제2위상조절기(324)로부터 출력되는 복소수 값을 이용하여 상기 A/D변환기(200)의 출력신호를 보상하는 제2복소곱셈기 (325)를 포함한다.

도 3은 도 2의 제1 전처리기 (314)의 내부 구조 보인 구성도이고, 도 4는 제1 전처리기 (314)의 동작을 설명하기 위한 개념도이다. 본 발명의 일 실시예에서는 상기 제1 누산기(313)의 출력이 L 비트이고 CORDIC 에서의 연산 비트가 m비트일 경우를 예를 들어 설명한다.

도 3에서 보는 바와 같이, 제1 전처리기(314)는 상기 제1누산기 (313)의 출력값에 대해 배타적 논리합 연산을 수행하는 배타적 논리합 게이트들 (32-1 ~32-n, 33-1 ~ 33-n)과 상기 배타적 논리합 게이트들(32-1 ~32-n, 33-1 ~ 33-n)의 출력 값에 대해 논리합 연산을 수행하는 논리합 게이트들(34-1 ~ 34-n), 그리고 상기 논리합 게이트들(34-1 ~ 34-n)의 출력값을 다중화하는 다중화기(35)로 구성된다. 상기 제1 전처리기 (314)는 CORDIC 연산시 실수부 및 허수부 메모리 (미도시)에 저장되는 x 와 y 값이 절대적인 값이 아니라 상대적인 값이라는 성질을 이용한다. 따라서, 제1 전처리기 (314)는 상기 제1누산기(313)의 출력값의 실수부와 허수부 중 1을 나타내는 최대 유효 비트 (MSB) 위치를 검출하고, 검출된 값에서 연산 오버 플로우를 방지하기 위하여 2비트의 0 혹은 1을 포함하여 m 비트를 선택한다. 상기 제1 전처리기(314)를 구성하기 위해 요구되는 상기 베타적 논리합 게이트의 수는 (L-m-1)*2이고, 논리합 게이트의 수는 (L-m-1), 그리고 다중화기의 크기는 (L-m-1)x1이다.

본 발명의 전처리기 (314)는 종래의 나눗셈으로 구성된 정규화 블록과 동일 한 역할을 수행하지만 입력 신호의 비트 값과 그 값의 위치를 참조하여 더 정확한 정규화를 수행한다.

도 5는 도 1의 잔류위상 추적기(600)의 내부 구조를 도시한 구성도이다.

도 5에서 보는 바와 같이, 상기 잔류위상추적기(600)는 등화기(500)로부터 출력되는 출력신호로부터 파일럿 신호를 추출하는 파일럿추출기(601), 상기 파일럿추출기에 의해 추출된 파일럿 신호를 누적하는 제3누산기(602), 상기 누산기(602)의 출력신호에 대해 CORDIC 연산을 위한 전처리를 수행하는 제2 전처리기 (610), 상기 제2 전처리기 (610)에 의해 처리된 신호를 이용하여 아크탄젠트 값을 추정하는 컴팩트 CORDIC (611), 상기 컴팩트 CORDIC (611)에 의해 추정된 아크탄젠트 값을 이용하여 위상 값을 조절하는 제3위상조절기(606), 그리고 상기 제3위상조절기(606)의 출력 값을 반영하여 상기 등화기(500)에 의해 추정된 신호의 위상을 보정하는 제3복소곱셈기(607)로 구성된다.

도 6은 도 5의 컴팩트 CORDIC (611)의 내부구조 및 동작을 설명하기 위한 구성도이다. 본 발명의 컴팩트 CORDIC (611)은 벡터모드 CORDIC 과 로테이션모드 CORDIC 의 연산을 동시에 수행하는 블록으로, 한 번의 반복과정으로 벡터모드 CORDIC과 로테이션모드 CORDIC 처리가 가능하다.

도 6에서 보는 바와 같이, 본 발명의 컴팩트 CORDIC (611)은 벡터모드 동작을 수행하는 벡터모드 유닛 (650)과 로테이션모드 동작을 수행하는 로테이션모드 유닛(670), 그리고 반복 횟수를 세는 카운터(690)로 구성된다.

상기 벡터모드 유닛(650)은 상기 제2 전처리기(610)로부터 실수값 x를 입력 받아 임시 저장하는 제1 레지스터 (651)와 허수값 y를 입력 받아 임시 저장하는 제2레지스터(661), 상기 카운터(690)에서 출력되는 반복횟수에 따라 상기 제2레지스터(661)의 출력값을 쉬프트하는 제1쉬프터(652), 상기 제1쉬프터(652)의 출력값에 대해 1에 대한 보수 연산을 수행하는 제1보수연산기(653), 상기 제1보수연산기(653)의 출력값과 상기 제1쉬프터(652)의 출력값을 다중화하는 제1다중화기(654), 상기 제1다중화기(654)의 출력값을 상기 제1레지스터(651)의 출력값에 더하여 상기 제1레지스터(651)로 궤환시키는 제1케리예지가산기(carry lookahead adder: CLA)(655), 상기 카운터(690)에서 출력되는 반복횟수에 따라 상기 제1레지스터(651)의 출력값을 쉬프트하는 제2쉬프터(662), 상기 제2쉬프터(662)의 출력값에 대해 1에 대한 보수 연산을 수행하는 제2보수연산기(663), 상기 제2보수연산기(663)의 출력값과 상기 제2쉬프터(562)의 출력값을 다중화하는 제2다중화기(664), 상기 제2다중화기(664)의 출력값을 상기 제2레지스터(661)의 출력값에 더하여 상기 제2레지스터(661)로 궤환시키는 제2케리예지가산기(665)로 구성된다. 상기 제1 및 제2 다중화기(654,664)와 상기 제1 및 제2 케리예지가산기(655, 665)는 상기 제2레지스터(661)에 저장되어 있는 신호의 최대유효비트(most significant bit: MSB)를 참조하여 다중화 및 케리 연산을 수행한다.

상기 로테이션모드 유닛(670)은 초기값이 각각

과 0으로 설정되는 제3 레지스터 (671)와 제4레지스터(681), 상기 카운터(690)에서 출력되는 반복횟수에 따라 상기 제4레지스터(681)의 출력값을 쉬프트하는 제3쉬프터(672), 상기 제3쉬프터(672)의 출력값에 대해 1에 대한 보수 연산을 수행하는 제3보수연산기(673), 상 기 제3보수연산기(673)의 출력값과 상기 제3쉬프터(672)의 출력값을 다중화하는 제3다중화기(674), 상기 제3다중화기(674)의 출력값을 상기 제3레지스터(671)의 출력값에 더하여 상기 제3레지스터(671)로 궤환시키는 제3케리예지가산기(carry lookahead adder: CLA)(675), 상기 카운터(690)에서 출력되는 반복횟수에 따라 상기 제3레지스터(671)의 출력값을 쉬프트하는 제4쉬프터(682), 상기 제4쉬프터(682)의 출력값에 대해 1에 대한 보수 연산을 수행하는 제4보수연산기(683), 상기 제4보수연산기(683)의 출력값과 상기 제4쉬프터(582)의 출력값을 다중화하는 제4다중화기(684), 상기 제4다중화기(684)의 출력값을 상기 제4레지스터(681)의 출력값에 더하여 상기 제4레지스터(681)로 궤환시키는 제4케리예지가산기(685)로 구성된다. 상기 제3 및 제4 다중화기(674,684)와 상기 제3 및 제4 케리예지가산기(675, 685)는 상기 제2레지스터(661)에 저장되어 있는 신호의 최대유효비트(most significant bit: MSB)를 참조하여 다중화 및 케리 연산을 수행한다.

이하, 상기와 같이 구성된 주파수 옵셋 동기화 장치의 동작을 첨부된 도면을 참조하여 상세히 설명한다.

먼저, OFDM 송신기를 통하여 전송되는 짧은 훈련신호는 수학식 1과 같이 표현할 수 있다.

여기서,

는 주파수 영역의 짧은 훈련신호이고, N응 FFT/IFFT 크기이며,

은 시간 영역의 짧은 훈련신호로서 한 심볼주기 동안 D 샘플이 N/D 번 반복된다.

채널을 통과하여 수신되는 짧은 훈련신호에는 위상 지터, 도플러 천이 등에 의한 주파수 옵셋이 존재하므로 이를 고려하면 수신된 짧은 훈련신호는 수학식 2와 같다.

여기서,

는 정규화된 주파수 옵셋을 나타내며,

와

는 정규화된 주파수 오프셋과 부 채널 간격을 나타내고,

는 채널의 주파수 응답을 나타낸다. 또한,

는 신호수신의 시작점(n=0)을 나타내며,

은 초기의 위상 회전을 나타낸다. 그리고

는 코얼스 모드의 시작점이며,

가산성 잡음이다.

수학식 2에서 보는 바와 같이, 잡음의 영향을 고려하지 않으면 수신신호는 D 샘플씩 N/D번 반복되기 때문에 수학식 3의 자기상관 특성을 이용하여 정수배 주파수 오프셋과 소수배 주파수 오프셋을 추정할 수 있다.

여기서, D는 반복되는 두 심볼의 간격을 나타낸다. 수학식 3에서 보는 바와 같이, 반복되는 훈련신호를 이용하여 샘플을 지연시킨 후, 자기상관 특성을 이용하여 주파수 옵셋이 추정되며, 정수배 주파수 옵셋의 추정 범위는 D=16인 경우 -2~2가 되며, 소수배 주파수 옵셋의 추정범위는 D=64인 경우 -0.5~0.5가 된다.

CORDIC 방식을 이용하여 아크탄젠트 함수를 구현할 경우 본 발명의 컴팩트 전처리기를 적용하면 종래의 나눗셈으로 구성된 정규화 블록을 적용하는 것보다 복잡도가 낮고 더 정확한 정규화가 가능하다.

전처리기(314)는, 도 3에서 보는 바와 같이, 단순히 훈련심볼 누적기(310) 출력의 실수부와 허수부의 비트 값을 비교하여 정규화를 수행한다. 훈련심볼 누적기(310)의 출력 비트가 L 비트이고, 상기 제1 벡터모드 CORDIC(315)의 연산 비트 수가 m인 경우 상기 컴팩트 전처리기(314)는 (L-m-1)x2 개의 베타적 논리합 게이트가 필요하며, (L-m-1)개의 논리합 게이트 및 (L-m-1)x1인 다중화기(Mux)가 필요하다. CORDIC 연산시 제1 벡터모드 CORDIC (315)의 x와 y 레지스터 (371, 372) 에서는 연산되는 값은 절대적인 값이 아니라 상대적으로 동일한 크기의 값이다. 따라서, 제1 CORDIC 전처리기 (314)는, CORDIC 연산을 위한 유효비트 선택 시, 제1누산 기(313)의 출력 비트의 수 체계에 관계없이 실수부와 허수부 중 1을 나타내는 최대 비트 위치를 선택하고 선택된 값에서 연산 오버 플로우를 방지하기 위하여 2비트의 0을 포함하는 m비트를 선택하여 정규화를 수행한다.

종래와 같이, 나눗셈을 이용한 정규화의 경우, 실수부의 크기와 허수부의 크기를 미리 알 수 없기 때문에 허수부가 실수부 보다 큰 경우를 대비하여 나눗셈의 몫은 몇 비트의 정수부를 포함해야만 한다. 그러나 허수부 값이 실수부 값보다 작은 경우에는 정수부를 표현하는 비트가 필요 없는 비트가 되기 때문에 그만큼 연산 비트수의 낭비가 발생하므로 정보량이 적어 추정의 정확도가 떨어진다.

한편, 상기 잔류위상추적기 (600)의 제3누산기(602)의 출력 신호는 수학식 4와 같이 표현할 수 있다.

여기서

는

번째 수신 심볼의

번째 부반송파를 나타내며,

는

번째 심볼의

번째 파일롯 부반송파를 나타낸다. 또한

은

번째 심볼의 추정된 위상 값을 나타내며,

는 파일롯 반송파의 수를 나타낸다.

종래의 CORDIC 기반의 주파수 옵셋 동기화 방식에서는 벡터모드 CORDIC을 이용하여 아크탄젠트 연산을 수행하고 아크탄젠트 연산을 통해 추정된 값에 대해 로테이션모드 CORDIC을 이용하여 삼각함수 연산을 수행한다.

본 발명의 일 실시예에 따른 컴팩트 CORDIC 처리기(611)는 벡터모드 CORDIC과 로테이션모드 CORDIC에서의 반복 과정을 한번의 반복과정으로 처리가 가능하다. 종래의 벡터모드 CORDIC에서 추정된 위상 값은 수학식 5와 같이 나타낼 수 있다.

여기서

은 벡터모드에서

번 반복 후 추정된 위상값을 나타내며,

은 메모리에 저장되어 있는

번째의 위상값이고,

은

번째 반복시

메모리의 값의 부호를 참조하여 선택된 부호값이다. 이와 같이 추정된 위상값을 이용하여 로테이션모드 CORDIC이 수행되며 로테이션모드 CORDIC에서는 위상값이 0으로 수렴되도록 로테이션모드의 부호값

을 선택하게 된다.

번 반복 후의 로테이션모드 부호값은 수학식 6과 같이 나타낼 수 있다.

로테이션모드 CORDIC 은

값이 0으로 수렴하도록

을 선택하게 되며, 수학식 6을 참조하면

은

과 부호가 반대가 됨을 알 수 있다.

본 발명은 이러한 특성을 이용하여 한 번의 반복으로 벡터모드 CORDIC 과 로테이션모드 CORDIC이 동시에 수행되도록 구성된다. 본 발명에 따른 컴팩트 CORDIC 처리기는 보상값 추정을 목표로 하기 때문에 위상 추적을 위한

값을 저장하는 메모리를 필요로 하지 않는다.

본 발명의 컴팩트 CORDIC 알고리즘은 수학식 7과 같이 표현할 수 있다.

따라서, 벡터모드 유닛(650)의 제1 및 제2 레지스터 (661, 671)의 초기값

와

는 제 2 CORDIC 전처리기(610)에서 출력된 실수부와 허수부 값을 이용하고, 로테이션모드 유닛(670)의 제3 및 제4 레지스터 (681, 691)의 초기값

와

는

과

을 이용한다. 수학식 7을

번 반복하면 상기 제3 및 제4 레지스터 (671, 681)에 각각

및

값이 남게 되고

와

값을 이용하여 잔류위상의 보상이 이루어진다.

본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐 만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

상기한 바와 같이, 본 발명의 주파수 옵셋 동기와 장치 및 방법에서는 종래의 나눗셈에 의한 정규화 처리 아닌 입력 신호의 최적 비트 값과 그 값의 위치를 참조하여 정규화 처리를 수행하는 전처리부를 도입함으로써, CORDIC 기반의 주파수 옵셋 추정의 정확성을 향상시킬 수 있을 뿐만 아니라 연산 복잡도를 감소시킬 수 있다.

또한, 본 발명의 주파수 옵셋 동기화 장치 및 방법에서는 모드별 위상값을 저장하기 위한 메모리가 필요 없으므로 제작비용이 감소하고, 벡터모드와 로테이션모드의 처리 과정이 동시에 수행되기 때문에 연산에 의한 처리 지연을 최소화할 수 있다.

Claims

디지털 영역에서 동기화를 수행하여 전송신호를 검출하는 수신기에 있어서,

수신된 신호를 디지털 신호로 변환하는 아날로그/디지털 변환기;

상기 아날로그/디지털 변환기로부터 출력되는 디지털 신호를 이용하여 주파수를 동기화 하는 주파수 동기화기;

상기 주파수 동기화기에 의해 동기화된 신호로부터 전송심볼을 검출하는 신호검출 유닛;

상기 신호검출유닛으로부터 출력되는 전송심볼의 잔류위상을 보상하여 데이터 심볼을 출력하는 잔류위상 추적기로 구성되는 동기화 장치.
제 1항에 있어서, 상기 주파수 동기화기는:

수신 신호의 주파수 옵셋을 추정하는 추정유닛과;

상기 추정유닛에 의해 추정된 주파수 옵셋을 보상하는 보상유닛으로 구성되는 것을 특징으로 하는 보상유닛으로 구성되는 것을 특징으로 하는 동기화 장치.
제 2항에 있어서, 상기 추정유닛은:

수신 신호의 샘플을 지연시켜 미리 지정된 수신신호와 다음 수신신호의 공액 복소수를 출력하는 쉬프트 레지스터;

상기 공액복소수에 대해 복소곱셈을 수행하는 제1곱셈기;

상기 제1곱셈기의 출력값을 누적하는 제1누산기;

상기 제1누산기의 출력값에 대해 CORDIC 연산을 위한 전처리를 수행하는 제1 전처리기;

상기 제1전처리기의 출력값에 대한 벡터모드 CORDIC 연산을 통해 위상값을 출력하는 벡터모드 CORDIC 연산기;

상기 제1벡터모드 CORDIC 연산기로부터 출력되는 위상값으로부터 주파수 옵셋 추정하는 제1위상조절기를 포함하는 것을 특징으로 하는 동기화 장치.
제 2항에 있어서, 상기 보상유닛은:

상기 추정유닛으로부터 출력되는 주파수 옵셋을 미리 정해진 크기의 샘플들로 분할하는 비트확장기;

상기 비트확장기로부터 출력되는 각 샘플의 주파수 옵셋을 누적하여 지수함수 테이블 주소를 생성하는 제2누산기;

상기 제2누산기에 의해 생성된 지수함수 테이블 주소 값을 참조하여 삼각함수 값을 출력하는 지수함수처리기;

상기 지수함수 처리기로부터 출력되는 삼각함수 값과 상기 제2누산기의 출력값을 이용하여 복소수 값을 생성하는 제2위상조절기;

상기 제2위상조절기로부터 출력되는 복소수 값을 상기 아날로그/디지털 변환기로부터 출력되는 디지털 신호에 곱하여 주파수 옵셋을 보상하는 제2복소곱셈기를 포함하는 것을 특징으로 하는 동기화 장치.
제 3항에 있어서, 상기 제1전처리기는:

제1누산기의 출력값에 대해 배타적 논리합 연산을 수행하는 다수의 배타적 논리합 게이트들;

상기 배타적 논리합 게이트들의 출력값에 대해 논리합 연산을 수행하는 다수의 논리합 게이트들; 그리고

상기 논리합 게이트들의 출력값을 다중화하여 상기 벡터모드 CORDIC 연산기로 출력하는 다중화기를 포함하는 것을 특징으로 하는 동기화 장치.
제 5항에 있어서, 상기 배타적 논리합 게이트의 수는 상기 제1누산기의 출력비트 수(L)에서 CORDIC 연산에 필요한 비트 수(m)에 1을 가산한 값을 감산한 값에 2를 곱한 수인 것을 특징으로 하는 동기화 장치.
제 5항에 있어서, 상기 논리합 게이트의 수는 상기 제1누산기의 출력비트 수 (L)에서 CORDIC 연산에 필요한 비트 수(m)에 1을 가산한 값을 감산한 수인 것을 특징으로 하는 동기화 장치.
제 5항에 있어서, 상기 다중화기의 크기는 상기 제1누산기의 출력비트 수(L)에서 CORDIC 연산에 필요한 비트 수(m)에 1을 가산한 값을 감산한 수인 것을 특징으로 하는 동기화 장치.
제 1항에 있어서, 상기 잔류위상 추적기는:

상기 신호검출유닛을 출력 신호로부터 출력되는 기저대역 신호로부터 파일럿신호를 추출하는 파일럿 추출기;

상기 추출된 파일럿 신호를 누적하는 제3 누적기;

상기 누적기의 출력신호에 대해 CORDIC 연산을 위한 전처리를 수행하는 제2 전처리기;

상기 제2 전처리기의 출력신호에 대해 벡터모드와 로테이션모드 CORDIC 연산을 동시에 수행하여 위상값을 출력하는 컴팩트 CORDIC 연산기;

상기 컴팩트 CORDIC 연산기로부터 출력되는 위상값으로부터 주파수 옵셋을 추정하는 제3위상조절기;

상기 제3위상조절기로부터 출력되는 복소수 값을 상기 신호검출유닛으로부터 출력되는 기저대역 신호에 곱하여 잔류 위상을 보상하는 제3복소곱셈기를 포함하는 것을 특징으로 하는 동기화 장치.
제 9항에 있어서, 상기 컴팩트 CORDIC 연산기는:

상기 제2 전처리기의 출력신호에 대해 벡터모드 CORDIC 연산을 수행하는 벡터모드 유닛과;

미리 정해진 초기값으로 로테이션모드 CORDIC 연산을 수행하는 로테이션모드 유닛; 그리고

CORDIC 연산의 반복 횟수를 세는 카운터를 포함하는 것을 특징으로 하는 동기화 장치.
제 10항에 있어서, 상기 벡터모드 유닛은:

상기 제2 전처리기의 출력신호의 실수부를 입력받아 임시 저장하는 제1레지스터;

상기 제2 전처리기의 출력신호의 허수부를 입력받아 임시 저장하는 제2레지스터;

상기 카운터에서 출력되는 반복횟수 값에 따라 상기 제2레지스터의 출력값을 쉬프트하는 제1쉬프터;

상기 제1쉬프터의 출력값에 대해 1에 대한 보수 연산을 수행하는 제1보수연산기;

상기 제1보수연산기의 출력값과 상기 제1쉬프터의 출력값을 다중화하는 제1다중화기;

상기 제1다중화기의 출력값을 상기 제1레지스터의 출력값에 더하여 상기 제1레지스터로 입력하는 제1케리예지가산기;

상기 카우터에서 출력되는 반복횟수 값에 따라 상기 제1레지스터의 출력값을 쉬프트하는 제2쉬프터;

상기 제2쉬프터의 출력값에 대해 1에 대한 보수 연산을 수행하는 제2보수연산기;

상기 제2보수연산기의 출력값과 상기 제2쉬프터의 출력값을 다중화하는 제2다중화기; 그리고

상기 제2다중화기의 출력값을 상기 제2레지스터의 출력값에 더하여 상기 제2레지스터로 입력하는 제2케리예지가산기로 구성되는 것을 특징으로 하는 동기화장치.
제 11항에 있어서, 상기 제1 및 제2 다중화기는 상기 제2 레지스터에 저장되어 있는 신호의 최대유효비트(MSB)를 참조하여 다중화를 수행하는 것을 특징으로 하는 동기화 장치.
제 11항에 있어서, 상기 제1 및 제2 케리예지가산기는 상기 제2 레지스터에 저장되어 있는 신호의 최대유효비트(MSB)를 참조하여 연산을 수행하는 것을 특징으로 하는 동기화 장치.
제 10항에 있어서, 상기 벡터모드 유닛은:

상기 제4전처리기의 출력신호의 실수부를 입력받아 임시 저장하는 제3레지스터;

상기 제4전처리기의 출력신호의 허수부를 입력받아 임시 저장하는 제4레지스터;

상기 카운터에서 출력되는 반복횟수 값에 따라 상기 제4레지스터의 출력값을 쉬프트하는 제3쉬프터;

상기 제3쉬프터의 출력값에 대해 1에 대한 보수 연산을 수행하는 제3보수연산기;

상기 제3보수연산기의 출력값과 상기 제3쉬프터의 출력값을 다중화하는 제3다중화기;

상기 제3다중화기의 출력값을 상기 제3레지스터의 출력값에 더하여 상기 제3레지스터로 입력하는 제3케리예지가산기;

상기 카우터에서 출력되는 반복횟수 값에 따라 상기 제3레지스터의 출력값을 쉬프트하는 제3쉬프터;

상기 제4쉬프터의 출력값에 대해 1에 대한 보수 연산을 수행하는 제4보수연산기;

상기 제4보수연산기의 출력값과 상기 제4쉬프터의 출력값을 다중화하는 제4다중화기; 그리고

상기 제4다중화기의 출력값을 상기 제4레지스터의 출력값에 더하여 상기 제4레지스터로 입력하는 제4케리예지가산기로 구성되는 것을 특징으로 하는 동기화 장치.
제 14항에 있어서, 상기 제3레지스터와 제4레지스터의 초기값은 각각
과 0으로 설정되는 것을 특징으로 하는 동기화 장치.
제 14항에 있어서, 상기 제3 및 제4 다중화기는 상기 제2레지스터에 저장되어 있는 신호의 최대유효비트(MSB)를 참조하여 다중화를 수행하는 것을 특징으로 하는 동기화 장치.
제 14항에 있어서, 상기 제3 및 제4 케리예지가산기는 상기 제2레지스터에 저장되어 있는 신호의 최대유효비트(MSB)를 참조하여 연산을 수행하는 것을 특징으로 하는 동기화 장치.
제 1항에 있어서, 상기 신호검출유닛은:

상기 주파수 동기화기로부터 출력되는 신호에 대해 고속 푸리에 변환을 수행하는 푸리에변환기;

상기 푸리에변환기의 출력신호를 등화하는 등화기; 그리고

상기 등화기의 출력신호로부터 채널을 추정하여 추정된 채널값을 상기 고속푸리에변환기에 입력하는 채널추정기를 포함하는 것을 특징으로 하는 동기화 장치.
제 18항에 있어서, 상기 주파수 동기화기는:

수신 신호의 주파수 옵셋을 추정하는 추정유닛과;

상기 추정유닛에 의해 추정된 주파수 옵셋을 보상하는 보상유닛으로 구성되는 것을 특징으로 하는 동기화 장치.
제 19항에 있어서, 상기 추정유닛은:

수신되는 신호의 샘플을 지연시켜 미리 지정된 수신신호와 다음 수신신호의 공액복소수를 출력하는 쉬프트 레지스터;

상기 공액복소수에 대해 복소곱셈을 수행하는 제1곱셈기;

상기 제1곱셈기의 출력값을 누적하는 제1누산기;

상기 제1누산기의 출력값에 대해 CORDIC 연산을 위한 전처리를 수행하는 제1 전처리기;

상기 제1전처리기의 출력값에 대한 벡터모드 CORDIC 연산을 통해 위상값을 출력하는 벡터모드 CORDIC 연산기;

상기 제1벡터모드 CORDIC 연산기로부터 출력되는 위상값으로부터 주파수 옵셋 추정하는 제1위상조절기를 포함하는 것을 특징으로 하는 동기화 장치.
제 19항에 있어서, 상기 보상유닛은:

상기 추정유닛으로부터 출력되는 주파수 옵셋을 미리 정해진 크기의 샘플들로 분할하는 비트확장기;

상기 비트확장기로부터 출력되는 각 샘플의 주파수 옵셋을 누적하여 지수함수 테이블 주소를 생성하는 제2누산기;

상기 제2누산기에 의해 생성된 지수함수 테이블 주소 값을 참조하여 삼각함수 값을 출력하는 지수함수처리기;

상기 지수함수 처리기로부터 출력되는 삼각함수 값과 상기 제2누산기의 출력값을 이용하여 복소수 값을 생성하는 제2위상조절기;

상기 제2위상조절기로부터 출력되는 복소수 값을 상기 아날로그/디지털 변환기로부터 출력되는 디지털 신호에 곱하여 주파수 옵셋을 보상하는 제2복소곱셈기를 포함하는 것을 특징으로 하는 동기화 장치.
제 20항에 있어서, 상기 전처리기는:

제1누산기의 출력값에 대해 배타적 논리합 연산을 수행하는 다수의 배타적 논리합 게이트들;

상기 배타적 논리합 게이트들의 출력값에 대해 논리합 연산을 수행하는 다수의 논리합 게이트들; 그리고

상기 논리합 게이트들의 출력값을 다중화하여 상기 벡터모드 CORDIC 연산기로 출력하는 다중화기를 포함하는 것을 특징으로 하는 동기화 장치.
제 22항에 있어서, 상기 배타적 논리합 게이트의 수는 상기 제1누산기의 출력비트 수(L)에서 CORDIC 연산에 필요한 비트 수(m)에 1을 가산한 값을 감산한 값에 2를 곱한 수인 것을 특징으로 하는 동기화 장치.
제 22항에 있어서, 상기 논리합 게이트의 수는 상기 제1누산기의 출력비트 수(L)에서 CORDIC 연산에 필요한 비트 수(m)에 1을 가산한 값을 감산한 수인 것을 특징으로 하는 동기화 장치.
제 22항에 있어서, 상기 다중화기의 크기는 상기 제1누산기의 출력비트 수(L)에서 CORDIC 연산에 필요한 비트 수(m)에 1을 가산한 값을 감산한 수인 것을 특징으로 하는 동기화 장치.
디지털 영역에서 동기화를 수행하여 전송신호를 검출하는 수신기에 있어서, 수신된 신호를 디지털 신호로 변환하고;

상기 디지털 신호를 이용하여 수신 신호의 주파수를 동기화 하고;

상기 동기화된 신호로부터 전송심볼을 검출하고;

상기 전송심볼의 잔류위상을 보상하여 데이터 심볼을 출력하는 동기화 방법.
제 26항에 있어서, 상기 동기화 단계는:

상기 수신 신호의 주파수 옵셋을 추정하고;

상기 추정된 주파수 옵셋을 보상하는 것을 포함하는 것을 특징으로 하는 동기화 방법.
제 27항에 있어서, 상기 주파수 옵셋 추정 단계는:

상기 수신 신호의 샘플을 지연시켜 미리 지정된 수신신호와 다음 수신신호의 공액복소수를 출력하고;

상기 공액복소수에 대해 복소곱셈을 수행하고;

상기 복소곱셈 결과값을 누적하고;

상기 누적된 복소곱셈 결과값에 대해 CORDIC 연산을 위한 전처리를 수행하고;

상기 전처리 결과값에 대한 CORDIC 연산을 통해 위상값을 출력하고;

상기 위상값으로부터 주파수 옵셋을 추정하는 것을 포함하는 것을 특징으로 하는 동기화 방법.
제 27항에 있어서, 상기 주파수 옵셋 보상 단계는:

상기 추정된 주파수 옵셋을 미리 정해진 크기의 샘플들로 분할하고;

각 샘플의 주파수 옵셋을 누적하여 지수함수 테이블 주소를 생성하고;

상기 지수함수 테이블 주소값을 참조하여 삼각함수 값을 출력하고;

상기 삼각함수 값과 상기 지수함수 테이블 주소값을 이용하여 복소수 값을 생성하고;

상기 복소수 값을 상기 디지털 신호에 곱하여 주파수 옵셋을 보상하는 것을 포함하는 것을 특징으로 하는 동기화 방법.
제 28항에 있어서, 상기 전처리 수행 단계는:

상기 누적된 복소곱셈 결과값에 대해 배타적 논리합연산을 수행하고;

상기 배타적 논리합 연산 결과값에 대해 논리합 연산을 수행하고;

상기 논리합 연산 값을 다중화하여 전처리 결과값을 출력하는 것을 포함하는 것을 특징으로 하는 동기화 방법.
제 30항에 있어서, 상기 배타적 논리합 연산은 상기 누적된 복소곱셈 결과값의 비트수(L)에서 CORDIC 연산에 필요한 비트수(m)에 1을 가산한 값을 감산한 값에 2를 곱한 수의 배타적 논리합 게이트들에 의해 동시에 수행되는 것을 특징으로 하는 동기화 방법.
제 30항에 있어서, 상기 논리합 연산은 상기 누적된 복소곱셈 결과값의 비트수(L)에서 CORDIC 연산에 필요한 비트수 (m)에 1을 가산한 값을 감산한 수의 논리합 게이트들에 의해 동시에 수행되는 것을 특징으로 하는 동기화 방법.
제 30항에 있어서, 상기 논리합 연산값의 다중화는 상기 누적된 복소곱셈 결과값의 비트수(L)에서 CORDIC 연산에 필요한 비트수 (m)에 1을 가산한 값을 감산한 수의 입력 크기를 갖는 다중화기에 의해 수행되는 것을 특징으로 하는 동기화 방법.
제 26항에 있어서, 상기 전송심볼의 잔류위상을 보상하는 단계는:

상기 전송심볼로부터 파일럿 신호를 추출하고;

상기 추출된 파일럿 신호를 누적하고;

상기 누적된 파일럿 신호에 대해 CORDIC 연산을 위한 전처리를 수행하고;

상기 전처리된 신호에 대해 벡터모드와 로테이션모드 CORDIC 연산을 동시에 수행하여 위상값을 출력하고;

상기 위상값으로부터 주파수 옵셋을 추정하고;

상기 주파수 옵셋에 대응하는 복소수를 상기 전송심볼에 곱하여 잔류 위상을 보상하는 것을 포함하는 것을 특징으로 하는 동기화 방법.