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KR20060103210A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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KR20060103210A
KR20060103210A KR1020060026753A KR20060026753A KR20060103210A KR 20060103210 A KR20060103210 A KR 20060103210A KR 1020060026753 A KR1020060026753 A KR 1020060026753A KR 20060026753 A KR20060026753 A KR 20060026753A KR 20060103210 A KR20060103210 A KR 20060103210A
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KR
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layer
wiring layer
wiring
passivation
semiconductor device
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KR1020060026753A
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노부유끼 다까이
다꾸야 스즈끼
유지 쯔까다
Original Assignee
산요덴키가부시키가이샤
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Abstract

본 발명의 과제는 알루미늄을 포함하는 배선층으로 이루어지는 본딩 패드를 구비한 반도체 장치 및 그 제조 방법에 있어서, 그 수율의 향상을 도모하는 것이다. 본 발명의 반도체 장치의 제조 방법은, 반도체 기판(10)의 최상층의 제2 배선층(22)(예를 들어 알루미늄으로 이루어짐) 상에 형성된 반사 방지층(23A)(예를 들어 티탄 합금으로 이루어짐)의 일부를 에칭하여 제거하는 공정과, 반사 방지층(23A) 및 그것이 형성되어 있지 않은 제2 배선층(22)의 일부 상을 덮고, 또한 제2 배선층(22)의 다른 일부를 노출시키는 개구부(24)를 가진 패시베이션층(25A)을 형성하는 공정과, 다이싱에 의해 반도체 기판(10)을 복수의 반도체 칩으로 분리하는 공정을 포함한다. 이에 의해, 개구부(24) 내에서 반사 방지층(23A)이 노출되지 않게 되어, 종래예에서 볼 수 있었던 것과 같은 제2 배선층(22)과 반사 방지층(23A)과의 전지 반응에 의한 제2 배선층(22)의 용출을 억지할 수 있다.
반도체 기판, 반도체 칩, 반사 방치층, 배선층, 패시베이션층, 본딩 와이어

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 2는 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 3은 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 4는 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 5는 본 발명의 제1 실시 형태에 따른 반도체 장치 및 그 제조 방법을 도시하는 단면도.
도 6은 본 발명의 제2 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 7은 본 발명의 제2 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 8은 본 발명의 제2 실시 형태에 따른 반도체 장치의 제조 방법을 도시하 는 단면도.
도 9는 본 발명의 제2 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 10은 본 발명의 제2 실시 형태에 따른 반도체 장치 및 그 제조 방법을 도시하는 단면도.
도 11은 본 발명의 제3 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 12는 본 발명의 제3 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 13은 본 발명의 제3 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 14는 본 발명의 제3 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 15는 본 발명의 제3 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 16은 본 발명의 제3 실시 형태에 따른 반도체 장치 및 그 제조 방법을 도시하는 단면도.
도 17은 본 발명의 제4 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 18은 본 발명의 제4 실시 형태에 따른 반도체 장치의 제조 방법을 도시하 는 단면도.
도 19는 본 발명의 제4 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 20은 본 발명의 제4 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 21은 본 발명의 제4 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 22는 본 발명의 제4 실시 형태에 따른 반도체 장치 및 그 제조 방법을 도시하는 단면도.
도 23은 본 발명의 제5 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 24는 본 발명의 제5 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 25는 본 발명의 제5 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 26은 본 발명의 제5 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 27은 본 발명의 제5 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 28은 본 발명의 제5 실시 형태에 따른 반도체 장치 및 그 제조 방법을 도 시하는 단면도.
도 29는 본 발명의 제6 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 30은 본 발명의 제6 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 31은 본 발명의 제6 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 32는 본 발명의 제6 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 33은 본 발명의 제6 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 34는 본 발명의 제6 실시 형태에 따른 반도체 장치 및 그 제조 방법을 도시하는 단면도.
도 35는 본 발명의 제7 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 36은 본 발명의 제7 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 37은 본 발명의 제7 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 38은 본 발명의 제7 실시 형태에 따른 반도체 장치의 제조 방법을 도시하 는 단면도.
도 39는 본 발명의 제7 실시 형태에 따른 반도체 장치 및 그 제조 방법을 도시하는 단면도.
도 40은 종래예에 따른 반도체 장치 및 그 제조 방법을 도시하는 단면도.
도 41은 종래예에 따른 반도체 장치를 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판
10A, 10B, 10C, 10D, 10E, 10F, 10G : 반도체 칩
10T : 트랜지스터
11 : 게이트 절연막
12 : 게이트 전극
13 : 소스, 드레인
14 : 제1 층간 절연막
15 : 제1 플러그
16 : 제1 배리어층
17 : 제1 배선층
18 : 제2 배리어층
19 : 제2 층간 절연막
20 : 제2 플러그
21 : 제3 배리어층
22 : 제2 배선층
22F : 용출물
22H : 결손부
23A, 23B, 23C, 23D, 23E, 23F, 23G : 반사 방지층
24, 24A, 24B, 24C, 24D, 24E, 54 : 개구부
25A, 25B, 55 : 패시베이션층
25C, 25D : 제1 패시베이션층
25E, 25F, 25G : 패시베이션층
27C, 27D : 제2 패시베이션층
28 : 금속층
30 : 수분
53 : 반사 방지층
56 : 본딩 와이어
101 : 제1 레지스트층
102 : 제2 레지스트층
103 : 제3 레지스트층
104 : 제4 레지스트층
105 : 제5 레지스트층
106 : 제6 레지스트층
107 : 제7 레지스트층
108 : 제8 레지스트층
109 : 제9 레지스트층
110 : 제10 레지스트층
111 : 제11 레지스트층
112 : 제12 레지스트층
113 : 제13 레지스트층
114 : 제14 레지스트층
[특허 문헌 1] 일본 특허 공개 제2004-158678호 공보
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 알루미늄을 포함하는 배선층으로 이루어지는 본딩 패드를 구비한 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 집적 회로 등의 입출력 단자나 전원 단자 등의 외부 접속용 전극으로서 본딩 패드가 알려져 있다. 본딩 패드는, 예컨대 알루미늄(Al) 배선을 이용하여 형성되고, 본딩 와이어 등을 통하여 리드 프레임 등과 접속된다.
다음으로, 알루미늄(Al) 배선으로 이루어지는 본딩 패드를 구비한 종래예에 관한 반도체 장치에 대하여 도면을 참조하여 설명한다. 도 40은 종래예에 관한 반 도체 장치 및 그 제조 방법을 도시하는 단면도이다. 또, 이 반도체 장치는 다층 배선 구조를 갖는 것으로 한다.
도 40에 도시한 바와 같이, 반도체 기판(10)(이후의 반도체 칩)에는, 트랜지스터(10T)가 형성되어 있다. 즉, 반도체 기판(10) 상에 게이트 절연막(11) 및 게이트 전극(12)이 형성되고, 그 양측에 소스(13) 및 드레인(13)이 형성되어 트랜지스터(10T)를 구성하고 있다.
그리고, 이 반도체 기판(10) 상에, 예를 들어 실리콘 산화막(SiO2)으로 이루어지는 제1 층간 절연막(14)이 형성되고, 트랜지스터(10T)의 소스(13) 혹은 드레인(13)에 대응하여, 에칭 등에 의해 콘택트 홀이 형성되고, 거기에 제1 플러그(15)가 매립된다. 또한 제1 층간 절연막(14) 상에, 티탄(Ti) 및 티탄 나이트라이드(TiN)가 이 순서로 적층되어 이루어지는 제1 배리어층(16)이 형성된다. 이 제1 배리어층(16) 상에는, 예를 들어 스퍼터법에 의해 성막된 알루미늄(Al)으로 이루어지고 소정의 패턴으로 패터닝된 제1 배선층(17)이 형성된다. 여기에서, 트랜지스터(10T)의 소스(13) 혹은 드레인(13)과 제1 배선층(17)은 제1 플러그(15)를 통하여 전기적으로 접속된다.
또한, 제1 배선층(17) 상에, 제1 배리어층(16)과 마찬가지의 제2 배리어층(18)이 형성된다. 이들 제1 배리어층(16), 제1 배선층(17) 및 제2 배리어층(18)은 소정의 패턴으로 패터닝된다. 그리고 제2 배리어층(18) 상에는 제1 층간 절연막(14)과 마찬가지의 제2 층간 절연막(19)이 형성된다. 제2 층간 절연막(19)에는, 필요에 따라서 콘택트 홀이 형성되고, 거기에 제2 플러그(20)가 매립된다. 제2 플러그는 제1 배선층(17)과 후술하는 제2 배선층(22)을 전기적으로 접속한다.
또한 제2 층간 절연막(19) 상에, 제1 배리어층(16)과 마찬가지의 제3 배리어층(21)이 형성되고, 그 위에는 예를 들어 스퍼터법에 의해 성막된 알루미늄(Al)으로 이루어지는 제2 배선층(22)이 형성된다. 여기에서, 제26 배선층(22) 상에는, 예를 들어 티탄 나이트라이드(TiN)로 이루어지는 반사 방지층(53)이 형성된다. 그리고 제3 배리어층(21), 제2 배선층(22) 및 반사 방지층(53)을 패터닝하지만, 그때 반사 방지층(53)에 의해, 패터닝용 마스크에 이용하는 도시 생략된 포토레지스트에 대한 노광의 반사를 방지할 수 있다. 이에 의해, 상기 포토레지스트의 노광 및 현상을 고정밀도로 행할 수 있어, 결과적으로 제2 배선층(22)의 패터닝을 고정밀도로 행할 수 있다.
다음으로, 제2 배선층(22) 및 반사 방지층(53)을 덮는 패시베이션층(55)을 형성한다. 그 후, 제2 배선층(22)을 노출시키는 개구부(54)를 형성하도록 하여 반사 방지층(53) 및 패시베이션층(55)을 에칭한다. 이 개구부(54)에서 노출되는 제2 배선층(22)은 제2 배선층(22)과 도시 생략된 리드 프레임을 접속하는 본딩 와이어(56)가 형성되는 본딩 패드로 된다.
또, 본원과 관련된 기술 문헌으로서는, 예를 들어 상기 특허 문헌을 들 수 있다.
도 41은 도 40의 반도체 장치의 제조 과정의 하나의 공정, 혹은 완성 후를 도시하는 단면도이며, 그 최상층 근방을 확대하여 나타내고 있다. 또한, 도 41에서는 본딩 와이어(56)의 도시는 생략한다.
도 41의 (A)에 도시한 바와 같이, 패시베이션층(55)의 개구부(54)에서는 제2 배선층(22) 상에 형성된 반사 방지층(53)의 단부가 노출되어 있다. 이들의 제2 배선층(22) 및 반사 방지층(53)에, 불순물을 포함하는 수분(30), 즉 반도체의 제조 공정에서 이용되는 수분이나 대기 중에 포함되는 수분 등이 부착되면, 도 41의 (B)에 도시한 바와 같이, 제2 배선층(22)에, 그 알루미늄(Al) 성분이 용출되어 이루어지는 결손부(22H)가 발생하고, 또한 노출되는 제2 배선층(22)의 표면에, 그 용출물(22F)이 퇴적되고 있었다.
이 문제는, 제2 배선층(22) 및 반사 방지층(S3)에 부착된 불순물을 포함하는 수분(30)이나 전해질로 되어, 제2 배선층(22)의 알루미늄(Al) 성분과 반사 방지층(53)의 티탄(Ti) 성분이 전지 반응을 일으킴으로써 발생하는 것이라 생각된다. 즉, 이 전지 반응에서는 알루미늄(Al)의 이온화 경향보다도, 티탄(Ti)의 이온화 경향 쪽이 낮으므로, 티탄(Ti) 이온에 비하여 많은 알루미늄(Al) 이온이 이동하여, 알루미늄이 용출되게 된다.
결과적으로, 본딩 패드로서 이용되는 제2 배선층(22)과 도시 생략된 리드 프레임에 대하여 와이어 본딩을 실시할 때에 접속 불량이 발생하여, 반도체 장치의 수율이 저하되고 있었다.
그래서 본 발명은, 알루미늄을 포함하는 배선층으로 이루어지는 본딩 패드를 구비한 반도체 장치 및 그 제조 방법에 있어서, 수율의 향상을 도모한다.
본 발명의 반도체 장치는 상기 과제에 비추어 이루어진 것이며, 반도체 칩과, 상기 반도체 칩에 형성된 배선층과, 상기 배선층의 일부 상에 형성된 반사 방지층과, 상기 배선층 및 반사 방지층을 덮는 패시베이션층을 구비하고, 상기 패시베이션층은 상기 반사 방지층의 단부를 노출시키지 않고 상기 배선층의 일부를 노출시키는 개구부를 갖는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치는 반도체 칩과, 상기 반도체 칩에 형성된 배선층과, 상기 배선층을 덮는 패시베이션층을 구비하고, 상기 패시베이션층은 상기 배선층의 일부를 노출시키는 개구부를 갖고, 또한 노출되어 있지 않은 상기 배선층과 직접 접하도록 하여 형성되어 있는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치는 반도체 칩과, 상기 반도체 칩에 형성된 배선층과, 상기 배선층의 일부 상에 형성된 반사 방지층과, 상기 배선층 및 반사 방지층을 덮는 패시베이션층을 구비하고, 상기 패시베이션층은 상기 반사 방지층의 단부를 노출시키고 있으며, 상기 반사 방지층의 단부는 금속층으로 덮여 있는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제조 방법은 반도체 기판에 배선층 및 반사 방지층을 이 순서로 형성하고, 이들을 패터닝하는 공정과, 상기 반사 방지층의 일부를 에칭하여 제거하는 공정과, 상기 배선층 및 상기 반사 방지층을 덮는 패시베이션층을 형성하는 공정과, 상기 반사 방지층이 형성되어 있지 않은 상기 배선층의 일부를 노출시키고, 또한 상기 반사 방지층의 단부를 노출시키지 않도록 하여, 상 기 패시베이션층의 일부를 에칭하여 제거하는 공정을 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제조 방법은 반도체 기판에 배선층 및 반사 방지층을 이 순서로 형성하고, 이들을 패터닝하는 공정과, 상기 반사 방지층의 전부를 에칭하여 제거하는 공정과, 상기 배선층과 직접 접하도록 하여 패시베이션층을 형성하는 공정과, 상기 배선층의 일부를 노출시키도록 하고, 상기 패시베이션층의 일부를 에칭하여 제거하는 공정을 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제조 방법은 반도체 기판에 배선층 및 반사 방지층을 형성하고, 이들을 패터닝하는 공정과, 상기 배선층 및 상기 반사 방지층을 덮도록 하여, 제1 패시베이션층을 형성하는 공정과, 상기 배선층의 일부를 노출시키도록 하고, 상기 반사 방지층의 일부 및 상기 제1 패시베이션층의 일부를 에칭하여 제거하는 공정과, 상기 배선층 및 상기 제1 패시베이션층을 덮도록 하여 제2 패시베이션층을 형성하는 공정과, 상기 배선층의 일부를 다시 노출시키도록 하고, 상기 제2 패시베이션층을 에칭하여 제거하는 공정을 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제조 방법은 반도체 기판에 배선층 및 반사 방지층을 형성하고, 이들을 패터닝하는 공정과, 상기 배선층 및 상기 반사 방지층을 덮도록 하여, 제1 패시베이션층을 형성하는 공정과, 상기 배선층의 일부를 노출시키도록 하고, 상기 반사 방지층의 일부 및 상기 제1 패시베이션층의 일부를 에칭하여 제거하는 공정과, 상기 배선층 및 상기 제1 패시베이션층을 덮도록 하여 제2 패시베이션층을 형성하는 공정과, 상기 배선층의 일부가 다시 노출될 때까지, 상기 제2 패시베이션층을 스퍼터 에칭법에 의해 제거하는 공정을 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제조 방법은 반도체 기판에 배선층 및 반사 방지층을 형성하고, 이들을 패터닝하는 공정과, 상기 배선층 및 상기 반사 방지층을 덮도록 하여, 패시베이션층을 형성하는 공정과, 상기 배선층의 일부를 노출시키도록 하고, 상기 반사 방지층의 일부 및 상기 패시베이션층의 일부를 에칭하여 제거하는 공정과, 상기 배선층 및 상기 패시베이션층을 덮도록 하여 금속층을 형성하는 공정과, 상기 금속 박막층의 일부를 에칭하여 제거하는 공정을 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제조 방법은, 반도체 기판에 배선층 및 반사 방지층을 이 순서로 형성하는 공정과, 상기 반사 방지층의 일부를 에칭하여 제거하는 공정과, 상기 배선층 및 상기 반사 방지층을 덮는 패시베이션층을 형성하는 공정과, 상기 반사 방지층이 형성되어 있지 않은 상기 배선층의 일부를 노출시키고, 또한 상기 반사 방지층의 단부를 노출시키지 않도록 하여, 상기 패시베이션층의 일부를 에칭하여 제거하는 공정을 포함하는 것을 특징으로 한다.
<실시 형태>
다음으로, 본 발명의 제1 실시 형태에 따른 반도체 장치에 대하여 도면을 참조하여 설명한다. 도 1 내지 도 4는, 본 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도이다. 또한, 도 5는 본 실시 형태에 따른 반도체 장치 및 그 제조 방법을 도시하는 단면도이다.
본 실시 형태는, 도 40에 도시한 종래예에 따른 반도체 장치의 반도체 기판(10)으로부터 제2 배선층(22)까지의 구성 요소와 마찬가지의 구성을 갖는 것으로 한다. 그래서, 도 1 내지 도 5에서는 본 실시 형태에 따른 반도체 장치 중, 제2 배선층(22)보다 상층의 구성 요소에 대해서만 설명을 행한다. 또한, 제2 층간 절연막(19)보다 하층의 구성 요소의 도시는 생략한다.
도 1에 도시한 바와 같이, 포토리소그래피(도시 생략된 레지스트층의 노광 및 현상)를 포함하는 패터닝 공정을 거쳐, 제2 배선층(22) 및 반사 방지층(23A)이 소정의 패턴으로 형성되어 있다. 또한, 제2 배선층(22)은 알루미늄(Al)에 한정되지 않고, 알루미늄 합금, 예를 들어 알루미늄(Al) 및 구리(Cu)로 이루어지는 합금이어도 된다. 혹은, 제2 배선층(22)은 알루미늄(Al), 실리콘(Si) 및 구리(Cu)로 이루어지는 합금이어도 된다. 또한, 제2 배선층(22)은, 예를 들어 약 950 nm의 막 두께로 형성된다.
또한, 반사 방지층(23A)은 도 40에서의 반사 방지층(53)과 마찬가지의 기능을 갖고, 예를 들어 티탄 나이트라이드(TiN)로 이루어지는 것으로 했지만, 그 이외의 티탄 합금 혹은 티탄(Ti)이어도 된다. 반사 방지층(23A)은, 예를 들어 약 20 내지 80 nm의 막 두께로 형성된다.
다음으로, 도 2에 도시한 바와 같이, 제3 배리어층(21)의 일부 상 및 반사 방지층(23A)의 일부 상을 덮도록 하여, 제1 레지스트층(101)을 형성한다. 그리고, 예를 들어 CHF3 및 O2로 이루어지는 가스를 이용한 드라이 에칭에 의해, 제1 레지스 트층(101)을 마스크로 하여 반사 방지층(23A)을 에칭하여, 제2 배선층(22)의 일부를 노출시킨다. 이 에칭의 종료 후, 제1 레지스트층(101)은 제거된다.
다음으로, 도 3에 도시한 바와 같이, 제3 배리어층(21) 상, 제2 배선층(22) 상, 및 반사 방지층(23A) 상을 덮도록 하여, 패시베이션층(25A)을 형성한다. 이 패시베이션층(25A)은 무기막으로 이루어지는 것이면 특별히 제한되지 않지만, 바람직하게는 실리콘 산화막(SiO2) 및 실리콘 질화막(SiN)의 2층으로 이루어지며, 플라스마 CVD법에 의해 이 순서로 형성된다. 혹은 패시베이션층(25A)은 실리콘 산화막(SiO2) 혹은 실리콘 질화막(SiN) 중 어느 한 층으로 이루어지는 것이어도 된다. 패시베이션층(25A)은, 예를 들어 약 900 nm의 막 두께로 형성된다.
다음으로, 도 4에 도시한 바와 같이 패시베이션층(25A) 상 중, 제3 배리어층(21)의 일부 상, 잔존하는 반사 방지층(23A) 상, 및 반사 방지층(23A)이 잔존하지 않는 제2 배선층(22)의 일부 상에 대응하는 영역에, 제2 레지스트층(102)을 형성한다. 그리고 불소(F)를 함유한 가스, 예를 들어 CHF3 및 O2로 이루어지는 가스, CF4 및 O2로 이루어지는 가스, 혹은 SF6으로 이루어지는 가스 등을 이용한 드라이 에칭에 의해, 제2 레지스트층(102)을 마스크로 하여 패시베이션층(25A)의 일부를 에칭하여 제거한다.
이에 의해, 패시베이션층(25A)에는 제2 배선층(22)의 일부를 노출시키고, 또한 반사 방지층(23A)의 단부를 노출시키지 않는 개구부(24)가 형성된다. 즉, 반사 방지층(23A)의 단부는 패시베이션층(25A)으로 덮인다. 또한, 도 4의 단면도에 서는 개구부(24)의 일부 측벽만을 나타내고 있지만, 그 밖의 측벽에 있어서도 반사 방지층(23A)은 패시베이션층(25A)으로 덮여 있다. 상기 에칭의 종료 후, 제2 레지스트층(102)은 제거된다.
다음으로, 도 5에 도시한 바와 같이, 도시 생략된 다이싱 라인을 따른 다이싱에 의해, 반도체 기판(10) 및 그에 적층된 각 층을 복수의 반도체 칩(10A)으로 분리한다.
상술한 바와 같이, 본 실시 형태에서는 개구부(24) 내에서 반사 방지층(23A)이 패시베이션층(25A)에 의해 덮여 있다. 또한, 패시베이션층(25A)은 플라즈마 CVD법에 의해 형성되어 있으므로, 제2 배선층(22)과 충분히 밀착되어 있다.
이에 의해, 반사 방지층(23A)에, 불순물을 함유하는 수분, 즉 제조 공정에 이용되는 수분(예를 들어 정전기 방지를 위한 CO2를 포함한 다이싱용 물)이나 대기 중에 포함되는 수분 등이 접하는 경우가 없어져, 종래예에서 볼 수 있었던 것과 같은 반사 방지층의 티탄(Ti) 성분과 제2 배선층(22)의 알루미늄(Al) 성분과의 전지 반응의 발생이 회피된다. 즉, 제2 배선층(22)을 구성하는 알루미늄의 용출이 회피된다. 결과적으로, 개구부(24)에서 노출되는 제2 배선층(22)에 대하여 와이어 본딩을 실시할 때의 접속 불량이 최대한 억지되어, 반도체 장치의 수율을 향상시킬 수 있다.
다음으로, 본 발명의 제2 실시 형태에 따른 반도체 장치에 대하여 도면을 참조하여 설명한다. 도 6 내지 도 9는, 본 실시 형태에 따른 반도체 장치의 제조 방 법을 도시하는 단면도이다. 또한, 도 10은 본 실시 형태에 따른 반도체 장치 및 그 제조 방법을 도시하는 단면도이다.
도 6 내지 도 10에서는, 제1 실시 형태와 마찬가지로, 제2 배선층(22)보다 상층의 구성 요소에 대해서만 설명을 한다. 그 밖의 구성 요소 및 그 제조 방법에 대해서는, 도 40의 종래예에 따른 반도체 장치 및 그 제조 방법과 마찬가지이다. 또한, 제2 층간 절연막(19)보다 하층의 구성 요소의 도시는 생략한다.
도 6에 도시한 바와 같이, 포토리소그래피를 포함하는 패터닝 공정을 거쳐서, 제2 배선층(22) 및 반사 방지층(23B)이 소정의 패턴으로 형성되어 있다. 또한, 반사 방지층(23B)은 제1 실시 형태의 반사 방지층(23A)과 마찬가지의 금속으로 이루어진다.
다음으로, 도 7에 도시한 바와 같이, 제2 배선층(22)이 형성되어 있지 않은 제2 층간 절연막(19) 상에, 제3 레지스트층(103)을 형성한다. 그리고, 예를 들어 CHF3 및 O2로 이루어지는 가스를 이용한 드라이 에칭에 의해, 제3 레지스트층(103)을 마스크로 하여 반사 방지층(23B)를 에칭하여 제거한다. 이 에칭의 종료 후, 제3 레지스트층(103)은 제거된다.
다음으로, 도 8에 도시한 바와 같이, 제3 배리어층(21) 상 및 제2 배선층(22) 상을 덮도록 하여, 패시베이션층(25B)을 형성한다. 이 패시베이션층(25B)은 1층 혹은 복수의 층으로 이루어지고, 제1 실시 형태의 패시베이션층(25A)과 마찬가지의 재료로 이루어지고, 마찬가지의 막 두께로, 마찬가지의 성막 방법에 의해 형 성된다.
다음으로, 도 9에 도시한 바와 같이 패시베이션층(25B) 상 중, 제3 배리어층(21)의 일부 상 및 제2 배선층(22)의 일부 상에 대응하는 영역에, 제4 레지스트층(104)을 형성한다. 그리고 불소(F)를 함유한 가스, 예를 들어 CHF3 및 O2로 이루어지는 가스, CF4 및 O2로 이루어지는 가스, 혹은 SF6으로 이루어지는 가스 등을 이용한 드라이 에칭에 의해, 제4 레지스트층(104)을 마스크로 하여 패시베이션층(25B)을 에칭하여 제거한다. 이 에칭의 종료 후, 제4 레지스트층(104)은 제거된다. 이에 의해, 패시베이션층(25B)에는 제2 배선층(22)의 일부를 노출시키는 개구부(24)가 형성된다.
다음으로, 도 10에 도시한 바와 같이, 도시 생략된 다이싱 라인을 따른 다이싱에 의해, 반도체 기판(10) 및 그것에 퇴적된 각 층을, 복수의 반도체 칩(10B)으로 분리한다.
전술한 바와 같이, 본 실시 형태에서는 개구부(24) 근방의 제2 배선층(22) 상에 반사 방지층(23B)이 존재하지 않는다. 이로써, 종래예에서 볼 수 있었던 것 같은 반사 방지층의 티탄(Ti) 성분과 제2 배선층(22)의 알루미늄(Al) 성분과의 전지 반응의 발생이 회피되어, 제2 배선층(22)을 구성하는 알루미늄의 용출이 회피된다. 결과적으로, 개구부(24)에서 노출되는 제2 배선층(22)에 대하여 와이어 본딩을 실시할 때의 접속 불량이 최대한 억지되어, 반도체 장치의 수율을 향상시킬 수 있다.
다음으로, 본 발명의 제3 실시 형태에 따른 반도체 장치에 대하여 도면을 참조하여 설명한다. 도 11 내지 도 15는, 본 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도이다. 또한, 도 16은 본 실시 형태에 따른 반도체 장치 및 그 제조 방법을 도시하는 단면도이다.
도 11 내지 도 16에서는, 제1 실시 형태와 마찬가지로 제2 배선층(22)보다 상층의 구성 요소에 대해서만 설명을 행한다. 그 밖의 구성 요소 및 그 제조 방법에 대해서는, 도 40의 종래예에 따른 반도체 장치 및 그 제조 방법과 마찬가지이다. 또한, 제2 층간 절연막(19)보다 하층의 구성 요소의 도시는 생략한다.
도 11에 도시한 바와 같이, 포토리소그래피를 포함하는 패터닝 공정을 거쳐서, 제2 배선층(22) 및 반사 방지층(23C)이 소정의 패턴으로 형성되어 있다. 또한, 반사 방지층(23C)은 제1 실시 형태의 반사 방지층(23A)과 마찬가지의 금속으로 이루어진다.
다음으로, 도 12에 도시한 바와 같이, 제3 배리어층(21) 상, 제2 배선층(22) 상, 및 반사 방지층(23C) 상을 덮도록 하여 제1 패시베이션층(25C)을 형성한다. 이 제1 패시베이션층(25C)은 한 층 혹은 복수의 층으로 이루어지고, 제1 실시 형태의 패시베이션층층(25A)과 마찬가지의 재료로 이루어지고, 마찬가지의 막 두께로, 마찬가지의 성막 방법에 의해 형성된다.
그 후, 도 13에 도시한 바와 같이 패시베이션층(25C) 상 중, 제3 배리어층(21)의 일부 상, 및 제2 배선층(22)의 일부 상에 대응하는 영역에, 제5 레지스트층 (105)을 형성한다. 그리고, 불소(F)를 함유한 가스, 예를 들어 CHF3 및 O2로 이루어지는 가스, CF4 및 O2로 이루어지는 가스, 혹은 SF6으로 이루어지는 가스 등을 이용한 드라이 에칭에 의해, 제5 레지스트층(105)을 마스크로 하여 패시베이션층(25C) 및 반사 방치층(23C)을 에칭하여 제거한다. 이에 의해, 패시베이션층(25C)에는 제2 배선층(22)의 일부를 노출시키는 개구부(24A)가 형성된다.
또한, 도 14에 도시한 바와 같이, 제1 패시베이션층(25C) 상 및 개구부(24A) 내를 덮도록 하여 제2 패시베이션층(27C)을 형성한다. 이 제2 패시베이션층(27C)은 제1 패시베이션층(25C)과 마찬가지의 재료로 이루어지고, 마찬가지의 성막 방법에 의해 형성된다. 제2 패시베이션층(27C)은, 예를 들어 약 30 내지 100 nm의 막 두께로 형성된다.
다음으로, 도 15에 도시한 바와 같이, 제2 패시베이션층(27C) 상 중, 제3 배리어층(21)의 일부 상, 잔존하는 반사 방지층(23C) 상, 및 반사 방지층(23C)이 잔존하지 않는 제2 배선층(22)의 일부 상에 대응하는 영역에, 제6 레지스트층(106)을 형성한다. 그리고 불소(F)를 함유한 가스, 예를 들어 CHF3 및 O2로 이루어지는 가스, CF4 및 O2로 이루어지는 가스, 혹은 SF6으로 이루어지는 가스 등을 이용한 드라이 에칭에 의해, 제6 레지스트층(106)을 마스크로 하여 제2 패시베이션층(27C)을 에칭하여 제거한다. 이 에칭 종료 후, 제6 레지스트층(106)은 제거된다.
이에 의해, 제1 패시베이션층(25C) 및 제2 패시베이션층(27)에는, 제2 배선층(22)의 일부를 노출시키고, 또한 반사 방지층(23C)의 단부를 노출시키지 않는 개 구부(24B)가 형성된다.
또한, 일반적으로 개구부의 측벽 바닥부에 위치하는 레지스트층은, 노광의 반사에 의해 반드시 정확하게 패터닝되는 것은 아니다. 그로 인해, 제2 패시베이션층(27C)의 에칭 시, 개구부(24B)의 측벽의 바닥부가 필요 이상으로 제거되어, 반사 방지층(23C)이 노출될 우려가 있다. 따라서, 본 실시 형태와 같이 제6 레지스트층(106)을 반사 방지층(23C)이 잔존하지 않는 제2 배선층(22) 상에 대응하는 위치에 이를 때까지 형성하면, 상기 에칭 후에 있어서도, 제2 패시베이션층(27C)은 개구부(24B) 내의 반사 방지층(23C)의 단부를 완전히 덮을 수 있다.
다음으로, 도 16에 도시한 바와 같이, 도시 생략된 다이싱 라인을 따른 다이싱에 의해, 반도체 기판(10) 및 그것에 적층된 각 층을, 복수의 반도체 칩(10C)으로 분리한다.
전술한 바와 같이, 본 실시 형태에서는 개구부(24B) 내에서 반사 방지층(23C)이 제2 패시베이션층(27C)에 의해 덮여 있다. 이에 의해, 반사 방지층(23C)에, 불순물을 함유하는 수분, 즉 제조 공정에 이용되는 수분(예를 들어 정전기 억지를 위한 CO2를 함유한 다이싱용 물)이나 대기 중에 함유되는 수분이 접하는 경우가 없어져, 종래예에서 볼 수 있었던 것과 같은 반사 방지층의 티탄(Ti) 성분과 제2 배선층(22)의 알루미늄(Al) 성분과의 전지 반응의 발생이 회피된다. 즉, 제2 배선층(22)을 구성하는 알루미늄의 용출이 회피된다. 결과적으로, 개구부(24B)에서 노출되는 제2 배선층(22)에 대하여 와이어 본딩을 실시할 때의 접속 불량이 최대한 억지되어, 반도체 장치의 수율을 향상시킬 수 있다.
다음으로, 본 발명의 제4 실시 형태에 따른 반도체 장치에 대하여 도면을 참조하여 설명한다. 도 17 내지 도 21은 본 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도이다. 또한, 도 22는 본 실시 형태에 따른 반도체 장치 및 그 제조 방법을 도시하는 단면도이다.
도 17 내지 도 22에서는, 제1 실시 형태와 마찬가지로, 제2 배선층(22)보다 상층의 구성 요소에 대해서만 설명을 행한다. 그 밖의 구성 요소 및 그 제조 방법에 대해서는, 도 40의 종래예에 따른 반도체 장치 및 그 제조 방법과 마찬가지이다. 또한, 제2 층간 절연막(19)보다 하층의 구성 요소의 도시는 생략한다.
도 17에 도시한 바와 같이 포토리소그래피를 포함하는 패터닝 공정을 거쳐서, 제2 배선층(22) 및 반사 방지층(23D)이 소정의 패턴으로 형성되어 있다. 또한, 반사 방지층(23D)은 제1 실시 형태의 반사 방지층(23A)과 마찬가지의 금속으로 이루어진다.
다음으로, 도 18에 도시한 바와 같이, 제3 배리어층(21) 상, 제2 배선층(22) 상, 및 반사 방지층(23D) 상을 덮도록 하여, 제1 패시베이션층(25D)을 형성한다. 이 제1 패시베이션층(25D)은 1층 혹은 복수의 층으로 이루어지고, 제1 실시 형태의 패시베이션층(25A)과 마찬가지의 재료로 이루어지고, 마찬가지의 막 두께로 마찬가지의 성막 방법에 의해 형성된다.
그 후, 도 19에 도시한 바와 같이, 제1 패시베이션층(25D) 상 중, 제3 배리어층(21)의 일부 상 및 제2 배선층(22)의 일부 상에 대응하는 영역에 제7 레지스트 층(107)을 형성한다. 그리고 불소(F)를 함유한 가스, 예를 들어 CHF3 및 O2로 이루어지는 가스, CF4 및 O2로 이루어지는 가스, 혹은 SF6으로 이루어지는 가스 등을 이용한 드라이 에칭에 의해, 제7 레지스트층(107)을 마스크로 하여 패시베이션층(25D) 및 반사 방지층(23D)을 에칭하여 제거한다. 이에 의해, 패시베이션층(25D)에는 제2 배선층(22)의 일부를 노출시키는 개구부(24A)가 형성된다.
또한, 도 20에 도시한 바와 같이, 제1 패시베이션층(25D) 상 및 개구부(24A) 내를 덮도록 하여, 제2 패시베이션층(27D)을 형성한다. 이 제2 패시베이션층(27D)은, 제1 패시베이션층(25D)과 마찬가지의 재료로 이루어지고, 마찬가지의 성막 방법에 의해 형성된다. 제2 패시베이션층(27D)은, 예를 들어 약 30 내지 200 nm의 막 두께로 형성된다.
다음으로, 도 21에 도시한 바와 같이, 제2 패시베이션층(27D)의 표면을, 제2 배선층(22)의 표면이 노출될 때까지, 아르곤 가스를 이용하여 스퍼터 에칭을 행한다.
이에 의해, 제1 패시베이션층(25D) 및 제2 패시베이션층(27D)에는, 제2 배선층(22)의 일부를 노출시키고, 또한 반사 방지층(23D)의 단부를 노출시키지 않는 개구부(24C)가 형성된다.
다음으로, 도 22에 도시한 바와 같이, 도시 생략된 다이싱 라인을 따른 다이싱에 의해, 반도체 기판(10) 및 그것에 적층된 각 층을, 복수의 반도체 칩(10D)으로 분리한다.
상술한 바와 같이, 본 실시 형태에서는 개구부(24C) 내에서 반사 방지층(23D)이 제2 패시베이션층(27D)에 의해 덮여 있다. 이에 의해, 반사 방지층(23D)에, 불순물을 함유하는 수분, 즉 제조 공정에 이용되는 수분(예를 들어 정전기 억지를 위한 CO2를 함유한 다이싱용의 물)이나 대기 중에 함유되는 수분이 접하는 경우가 없어져, 종래예에서 볼 수 있었던 것과 같은 반사 방지층의 티탄(Ti) 성분과 제2 배선층(22)의 알루미늄(Al) 성분과의 전지 반응의 발생이 회피된다. 즉, 제2 배선층(22)을 구성하는 알루미늄의 용출이 회피된다. 결과적으로, 개구부(24C)에서 노출되는 제2 배선층(22)에 대하여 와이어 본딩을 실시할 때의 접속 불량이 최대한 억지되어, 반도체 장치의 수율을 향상시킬 수 있다.
다음으로, 본 발명의 제5 실시 형태에 따른 반도체 장치에 대하여 도면을 참조하여 설명한다. 도 23 내지 도 27은 본 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도이다. 또한, 도 28은 본 실시 형태에 따른 반도체 장치 및 그 제조 방법을 도시하는 단면도이다.
도 23 내지 도 28에서는, 제1 실시 형태와 마찬가지로, 제2 배선층(22)보다 상층의 구성 요소에 대해서만 설명을 한다. 그 밖의 구성 요소 및 그 제조 방법에 대해서는, 도 40의 종래예에 따른 반도체 장치 및 그 제조 방법과 마찬가지이다. 또한, 제2 층간 절연층(19)보다 하층의 구성 요소의 도시는 생략한다.
도 23에 도시한 바와 같이, 포토리소그래피를 함유하는 패터닝 공정을 거쳐서, 제2 배선층(22) 및 반사 방지층(23E)이 소정의 패턴으로 형성되어 있다. 또 한, 반사 방지층(23E)은 제1 실시 형태의 반사 방지층(23A)과 마찬가지의 금속으로 이루어진다.
다음으로, 도 24에 도시한 바와 같이, 제3 배리어층(21) 상, 제2 배선층(22) 상 및 반사 방지층(23E) 상을 덮도록 하여 제1 패시베이션층(25E)을 형성한다. 이 제1 패시베이션층(25E)은, 1층 혹은 복수의 층으로 이루어지고, 제1 실시 형태의 패시베이션층(25E)과 마찬가지의 재료로 이루어지고, 마찬가지의 막 두께로 마찬가지의 성막 방법에 의해 형성된다.
그 후, 도 25에 도시한 바와 같이 패시베이션층(25E) 상 중, 제3 배리어층(21)의 일부 상, 및 제2 배선층(22)의 일부 상에 대응하는 영역에, 제8 레지스트층(108)을 형성한다. 그리고 불소(F)를 함유한 가스, 예를 들어 CHF3 및 O2로 이루어지는 가스, CF4 및 O2로 이루어지는 가스, 혹은 SF6으로 이루어지는 가스 등을 이용한 드라이 에칭에 의해, 제8 레지스트층(108)을 마스크로 하여 패시베이션층(25E) 및 반사 방지층(23E)을 에칭하여 제거한다. 이에 의해, 패시베이션층(25E)에는 제2 배선층(22)의 일부를 노출시키는 개구부(24A)가 형성된다.
또한, 도 26에 도시한 바와 같이, 제1 패시베이션층(25E) 상 및 개구부(24A) 내를 덮도록 하여, 금속층(28)을 형성한다. 이 금속층(28)은, 바람직하게는 알루미늄(Al)으로 이루어지고, 스퍼터법에 의해 형성된다. 금속층(28)은, 예를 들어 10 내지 1000 nm 정도의 막 두께로 형성된다.
다음으로, 도 27에 도시한 바와 같이 금속층(28) 상 중, 제3 배리어층(21)의 일부 상, 잔존하는 반사 방지층(23E) 상, 및 반사 방지층(23E)이 잔존하지 않는 제2 배선층(22)의 일부 상에 대응하는 영역에, 제9 레지스트층(109)을 형성한다. 그리고 불소(F)를 함유한 가스, 예를 들어 CHF3 및 O2로 이루어지는 가스, CF4 및 O2로 이루어지는 가스, 혹은 SF6으로 이루어지는 가스 등을 이용한 드라이 에칭에 의해, 제9 레지스트층(109)을 마스크로 하여 금속층(28)을 에칭하여 제거한다. 이 에칭의 종료 후, 제9 레지스트층(109)은 제거된다.
이에 의해, 패시베이션층(25E) 및 금속층(28)에는, 제2 배선층(22)의 일부를 노출시키고, 또한 반사 방지층(23E)의 단부를 노출시키지 않는 개구부(24D)가 형성된다.
또한, 일반적으로 개구부의 측벽의 바닥부에 위치하는 레지스트층은 노광의 반사에 의해 반드시 정확하게 패터닝되는 것은 아니다. 그로 인해, 금속층(28)의 에칭 시, 개구부(24D)의 측벽의 바닥부가 필요 이상으로 제거되어, 반사 방지층(23E)이 노출될 우려가 있다. 따라서, 본 실시 형태와 같이 제9 레지스트층(109)을 반사 방지층(23E)이 잔존하지 않는 제2 배선층(22) 상에 대응하는 위치에 이를 때까지 형성하면, 상기 에칭 후에 있어서도, 금속층(28)은 개구부(24D) 내의 반사 방지층(23E)의 단부를 완전히 덮을 수 있다.
다음으로, 도 28에 도시한 바와 같이, 도시 생략된 다이싱 라인을 따른 다이싱에 의해, 반도체 기판(10) 및 그것에 적층된 각 층을, 복수의 반도체 칩(10E)으로 분리한다.
전술한 바와 같이, 본 실시 형태에서는 개구부(24D) 내에서 반사 방지층(23E)이 금속층(28)에 의해 덮여 있다. 이에 의해, 반사 방치층(23E)에, 불순물을 함유하는 수분, 즉 제조 공정에 이용되는 수분(예를 들어 정전기 억지를 위한 CO2를 함유한 다이싱용의 물)이나 대기 중에 함유되는 수분이 접하는 경우가 없어져, 종래예에서 볼 수 있었던 것과 같은 반사 방지층의 티탄(Ti) 성분과 제2 배선층(22)의 알루미늄(Al) 성분과의 전지 반응의 발생이 회피된다. 즉, 제2 배선층(22)을 구성하는 알루미늄의 용출이 회피된다. 결과적으로, 개구부(24D)에서 노출되는 제2 배선층(22)에 대하여 와이어 본딩을 실시할 때의 접속 불량이 최대한 억지되어, 반도체 장치의 수율을 향상시킬 수 있다.
다음으로, 본 발명의 제6 실시 형태에 따른 반도체 장치에 대하여 도면을 참조하여 설명한다. 도 29 내지 도 33은 본 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도이다. 또한, 도 34는 본 실시 형태에 따른 반도체 장치 및 그 제조 방법을 나타내는 단면도이다.
도 29 내지 도 34에서는, 제1 실시 형태와 마찬가지로 제2 배선층(22)보다 상층의 구성 요소에 대해서만 설명을 행한다. 그 밖의 구성 요소 및 그 제조 방법에 대해서는, 도 40의 종래예에 따른 반도체 장치 및 그 제조 방법과 마찬가지이다. 또한, 제2 층간 절연막(19)보다 하층의 구성 요소의 도시는 생략한다.
도 29에 도시한 바와 같이, 포토리소그래피를 포함하는 패터닝 공정을 거쳐서, 제2 배선층(22) 및 반사 방지층(23F)이 소정의 패턴으로 형성되어 있다. 또, 반사 방지층(23F)은 제1 실시 형태의 반사 방지층(23A)과 마찬가지의 금속으로 이루어진다.
다음으로, 도 30에 도시한 바와 같이, 제3 배리어층(21) 상, 제2 배선층(22) 상, 및 반사 방지층(23F) 상을 덮도록 하여 제1 패시베이션층(25F)을 형성한다. 이 제1 패시베이션층(25F)은 1층 혹은 복수의 층으로 이루어지고, 제1 실시 형태의 패시베이션층(25F)과 마찬가지의 재료로 이루어지고, 마찬가지의 막 두께로 마찬가지의 성막 방법에 의해 형성된다.
그 후, 도 31에 도시한 바와 같이 패시베이션층(25F) 상 중, 제3 배리어층(21)의 일부 상, 및 제2 배선층(22)의 일부 상에 대응하는 영역에, 제10 레지스트층(110)을 형성한다. 그리고 불소(F)를 함유한 가스, 예를 들어 CHF3 및 O2로 이루어지는 가스, CF4 및 O2로 이루어지는 가스, 혹은 SF6으로 이루어지는 가스 등을 이용한 드라이 에칭에 의해, 제10 레지스트층(110)을 마스크로 하여 패시베이션층(25F) 및 반사 방지층(23F)을 에칭하여 제거한다. 이에 의해, 패시베이션층(25F)에는 제2 배선층(22)의 일부를 노출시키는 개구부(24A)가 형성된다.
또한, 도 32에 도시한 바와 같이, 제1 패시베이션층(25F) 상 및 개구부(24A) 내를 덮도록 하여 금속층(28)을 형성한다. 이 금속층(28)은, 예를 들어 알루미늄(Al)으로 이루어지고, 스퍼터법에 의해 10 내지 1000 nm 정도의 막 두께로 형성된다.
다음으로, 도 33에 도시한 바와 같이 금속층(28) 상 중, 제3 배리어층(21)의 일부 상, 제2 배선층(22)의 일부 상, 잔존하는 반사 방지층(23F)의 일부 상, 및 반사 방지층(23F)이 잔존하지 않는 제2 배선층(22) 상에 대응하는 영역에, 제11 레지스트층(111)을 형성한다. 그리고 불소(F)를 함유한 가스, 예를 들어 CHF3 및 O2로 이루어지는 가스, CF4 및 O2로 이루어지는 가스, 혹은 SF6으로 이루어지는 가스 등을 이용한 드라이 에칭에 의해, 제11 레지스트층(111)을 마스크로 하여 금속층(28)을 에칭하여 제거한다. 이 에칭의 종료 후, 제11 레지스트층(111)은 제거된다.
다음으로, 도 34에 도시한 바와 같이, 도시 생략된 다이싱 라인을 따른 다이싱에 의해, 반도체 기판(10) 및 그것에 적층된 각 층을, 복수의 반도체 칩(10F)으로 분리한다.
이에 의해, 본 실시 형태에서는 개구부(24E) 내에서 반사 방지층(23F) 및 제2 배선층(22)이 금속층(28)에 의해 덮여 있다. 이에 의해, 반사 방지층(23F)에 불순물을 함유하는 수분, 즉 제조 공정에 이용되는 수분(예를 들어 정전기 억지를 위한 CO2를 함유한 다이싱용의 물)이나 대기 중에 함유되는 수분이 접하는 경우가 없어져, 종래예에서 볼 수 있었던 것과 같은 반사 방지층의 티탄(Ti) 성분과 제2 배선층(22)의 알루미늄(Al) 성분과의 전지 반응의 발생이 회피된다. 즉, 제2 배선층(22)을 구성하는 알루미늄의 용출이 회피된다. 결과적으로, 개구부(24E)에서 노출되는 제2 배선층(22)에 대하여 와이어 본딩을 실시할 때의 접속 불량이 최대한 억지되어 반도체 장치의 수율을 향상시킬 수 있다.
다음으로, 본 발명의 제7 실시 형태에 따른 반도체 장치에 대하여 도면을 참 조하여 설명한다. 도 35 내지 도 38은 본 실시 형태에 따른 반도체 장치의 제조 방법을 도시하는 단면도이다. 또한, 도 39는 본 실시 형태에 따른 반도체 장치 및 그 제조 방법을 도시하는 단면도이다.
도 35 내지 도 39에서는, 제1 실시 형태와 마찬가지로 제2 배선층(22)보다 상층의 구성 요소에 대해서만 설명을 한다. 그 밖의 구성 요소 및 그 제조 방법에 대해서는, 도 40의 종래예에 따른 반도체 장치 및 그 제조 방법과 마찬가지이다. 또한, 제2 층간 절연막(19)보다 하층의 구성 요소의 도시는 생략한다.
도 35에 도시한 바와 같이, 반사 방지층(23G)의 일부 상에 제12 레지스트층(112)을 형성한다. 그리고 예를 들어 CHF3 및 O2로 이루어지는 가스를 이용한 드라이 에칭에 의해, 제12 레지스트층(112)을 마스크로 하여 반사 방지층(23F)을 에칭하여 제2 배선층(22)의 일부를 노출시킨다. 또, 반사 방지층(23G)은 제1 실시 형태의 반사 방지층(23A)과 마찬가지의 금속으로 이루어진다. 이 에칭의 종료 후, 제12 레지스트층(112)은 제거된다.
다음으로, 도 36에 도시한 바와 같이, 제2 배선층(22) 및 반사 방지층(23G)의 일부 상에 제13 레지스트막(113)을 형성한다. 그리고 예를 들어 CHF3 및 O2로 이루어지는 가스를 이용한 드라이 에칭에 의해, 제13 레지스트층(113)을 마스크로 하여 제2 배선층(22) 및 반사 방지층(23G)을 에칭하여 소정의 패턴으로 형성한다. 이 에칭의 종료 후, 제13 레지스트층(113)은 제거된다.
다음으로, 도 37에 도시한 바와 같이, 제3 배리어층(21) 상, 제2 배선층(22) 상, 및 반사 방지층(23G) 상을 덮도록 하여, 패시베이션층(25G)을 형성한다. 이 제1 패시베이션층(25G)은 1층 혹은 복수의 층으로 이루어지며, 제1 실시 형태의 패시베이션층(25A)과 마찬가지의 재료로 이루어지고, 마찬가지의 막 두께로 마찬가지의 성막 방법에 의해 형성된다.
다음으로, 도 38에 도시한 바와 같이 패시베이션층(25G) 상 중, 제3 배리어층(21)의 일부 상, 잔존하는 반사 방지층(23C) 상, 및 반사 방지층(23G)이 잔존하지 않는 제2 배선층(22)의 일부 상에 대응하는 영역에, 제14 레지스트층(114)을 형성한다. 그리고 불소(F)를 함유한 가스, 예를 들어 CHF3 및 O2로 이루어지는 가스, CF4 및 O2로 이루어지는 가스, 혹은 SF6으로 이루어지는 가스 등을 이용한 드라이 에칭에 의해, 제14 레지스트층(114)을 마스크로 하여 패시베이션층(25G)의 일부를 에칭하여 제거한다.
이에 의해, 패시베이션층(25G)에는 제2 배선층(22)의 일부를 노출시키고, 또한 반사 방지층(23G)의 단부를 노출시키지 않는 개구부(24)가 형성된다. 상기 에칭의 종료 후, 제14 레지스트층(114)은 제거된다.
다음으로, 도 39에 도시한 바와 같이, 도시 생략된 다이싱 라인을 따른 다이싱에 의해, 반도체 기판(10) 및 그것에 적층된 각 층을, 복수의 반도체 칩(10G)으로 분리한다.
상술한 바와 같이, 본 실시 형태에서는 개구부(24) 내에서 반사 방지층(23G)이 패시베이션층(25G)에 의해 덮여 있다. 이에 의해, 반사 방지층(23G)에 불순물 을 함유하는 수분, 즉 제조 공정에 이용되는 수분(예를 들어 정전기 억지를 위한 CO2를 함유한 다이싱용의 물)이나 대기 중에 함유되는 수분 등이 접하는 경우가 없어져, 종래예에서 볼 수 있었던 것과 같은 반사 방지층의 티탄(Ti) 성분과 제2 배선층(22)의 알루미늄(Al) 성분과의 전지 반응의 발생이 회피된다. 즉, 제2 배선층(22)을 구성하는 알루미늄의 용출이 회피된다. 결과적으로, 개구부(24)에서 노출되는 제2 배선층(22)에 대하여 와이어 본딩을 실시할 때의 접속 불량이 최대한 억지되어, 반도체 장치의 수율을 향상시킬 수 있다.
또한, 전술한 제1 내지 제7 실시 형태에서는, 제2 배선층(22)을 본딩 패드로 하고, 그것보다 하층의 구성은 도 40의 종래예에 따른 반도체 장치와 마찬가지인 것으로 했지만, 본 발명은 이에 한정되지 않는다. 즉, 본 발명은 최상층의 배선층이 본딩 패드가 되는 반도체 장치이면, 상기 이외의 구성을 가진 반도체 장치에 대해서도 적용된다.
본 발명에 따르면, 배선층을 구성하는 금속이 용출되어 결손이나 용출물의 퇴적이 발생하는 것을 회피할 수 있다. 따라서, 그 배선층에 와이어 본딩을 실시할 때에, 종래예에서 볼 수 있었던 것과 같은 접속 불량을 억지할 수 있다. 결과적으로, 알루미늄을 포함하는 배선층으로 이루어지는 본딩 패드를 구비한 반도체 장치 및 그 제조 방법에 있어서, 그 수율을 향상시킬 수 있다.

Claims (18)

  1. 반도체 칩과,
    상기 반도체 칩에 형성된 배선층과,
    상기 배선층의 일부 상에 형성된 반사 방지층과,
    상기 배선층 및 반사 방지층을 덮는 패시베이션층을 구비하고,
    상기 패시베이션층은 상기 반사 방지층의 단부를 노출시키지 않고 상기 배선층의 일부를 노출시키는 개구부를 갖는 것을 특징으로 하는 반도체 장치.
  2. 반도체 칩과,
    상기 반도체 칩에 형성된 배선층과,
    상기 배선층을 덮는 패시베이션층을 구비하고,
    상기 패시베이션층은 상기 배선층의 일부를 노출시키는 개구부를 갖고, 또한 노출되지 않은 상기 배선층과 직접 접하도록 하여 형성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 반도체 칩과,
    상기 반도체 칩에 형성된 배선층과,
    상기 배선층의 일부 상에 형성된 반사 방지층과,
    상기 배선층 및 반사 방지층을 덮는 패시베이션층을 구비하고,
    상기 패시베이션층은 상기 반사 방지층의 단부를 노출시키고 있고,
    상기 반사 방지층의 단부는 금속층으로 덮여 있는 것을 특징으로 하는 반도체 장치.
  4. 제1항 또는 제3항에 있어서,
    상기 반사 방지층은 티탄 또는 티탄 합금으로 이루어지는 것을 특징으로 하는 반도체 장치.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 배선층은 알루미늄 또는 알루미늄 합금으로 이루어지는 것을 특징으로 하는 반도체 장치.
  6. 제3항에 있어서,
    상기 배선층과 상기 금속층이 동일 재료로 이루어지는 것을 특징으로 하는 반도체 장치.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 패시베이션층은 무기막으로 이루어지는 것을 특징으로 하는 반도체 장치.
  8. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 패시베이션층은 복수의 무기막이 적층되어 이루어지는 것을 특징으로 하는 반도체 장치.
  9. 반도체 기판에 배선층 및 반사 방지층을 형성하고, 이들을 패터닝하는 공정과,
    상기 반사 방지층의 일부를 에칭하여 제거하는 공정과,
    상기 배선층 및 상기 반사 방지층을 덮는 패시베이션층을 형성하는 공정과,
    상기 반사 방지층이 형성되어 있지 않은 상기 배선층의 일부를 노출시키고, 또한 상기 반사 방지층의 단부를 노출시키지 않도록 하여 상기 패시베이션층의 일부를 에칭하여 제거하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 반도체 기판에 배선층 및 반사 방지층을 형성하고, 이들을 패터닝하는 공정과,
    상기 반사 방지층의 전부를 에칭하여 제거하는 공정과,
    상기 배선층과 직접적으로 접하도록 하여 패시베이션층을 형성하는 공정과,
    상기 배선층의 일부를 노출시키도록 하고, 상기 패시베이션층의 일부를 에칭하여 제거하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 반도체 기판에 배선층 및 반사 방지층을 형성하고, 이들을 패터닝하는 공정과,
    상기 배선층 및 상기 반사 방지층을 덮도록 하여, 제1 패시베이션층을 형성하는 공정과,
    상기 배선층의 일부를 노출시키도록 하고, 상기 반사 방지층의 일부 및 상기 제1 패시베이션층의 일부를 에칭하여 제거하는 공정과,
    상기 배선층 및 상기 제1 패시베이션층을 덮도록 하여 제2 패시베이션층을 형성하는 공정과,
    상기 배선층의 일부를 다시 노출시키도록 하고, 상기 제2 패시베이션층을 에치칭하여 제거하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 제2 패시베이션층의 제거 방법이 스퍼터 에칭인 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 반도체 기판에 배선층 및 반사 방치층을 형성하고, 이들을 패터닝하는 공정과,
    상기 배선층 및 상기 반사 방지층을 덮도록 하여, 패시베이션층을 형성하는 공정과,
    상기 배선층의 일부를 노출시키도록 하고, 상기 반사 방지층의 일부 및 상기 패시베이션층의 일부를 에칭 제거하고, 상기 반사 방지층의 단부가 노출되는 개구부를 형성하는 공정과,
    상기 반사 방지층의 단부를 덮도록 하여 금속층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 반도체 기판에 배선층 및 반사 방지층을 형성하는 공정과,
    상기 반사 방지층의 일부를 에칭하여 제거하는 공정과,
    상기 배선층 및 상기 반사 방지층을 덮는 패시베이션층을 형성하는 공정과,
    상기 반사 방지층이 형성되어 있지 않은 상기 배선층의 일부를 노출시키고, 또한 상기 반사 방지층의 단부를 노출시키지 않도록 하여 상기 패시베이션층의 일부를 에칭하여 제거하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제13항에 있어서,
    상기 배선층과 금속층은 동일 재료로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제9항, 제10항, 제13항, 또는 제14항 중 어느 한 항에 있어서,
    상기 패시베이션층은 무기막으로 이루어지고, CVD법에 의해 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제11항에 있어서,
    상기 제1 및 제2 패시베이션층은 무기막으로 이루어지고, CVD법에 의해 형성되는 것을 특징으로 하는 반도체의 제조 방법.
  18. 제9항 내지 제14항 중 어느 한 항에 있어서,
    상기 배선층은 알루미늄 또는 알루미늄 합금으로 이루어지고, 상기 반사 방지층은 티탄또는 티탄 합금으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
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