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KR20060064388A - 박막 트랜지스터, 이의 제조 방법, 이를 갖는 표시장치 및표시장치의 제조 방법 - Google Patents

박막 트랜지스터, 이의 제조 방법, 이를 갖는 표시장치 및표시장치의 제조 방법 Download PDF

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KR20060064388A
KR20060064388A KR1020040103221A KR20040103221A KR20060064388A KR 20060064388 A KR20060064388 A KR 20060064388A KR 1020040103221 A KR1020040103221 A KR 1020040103221A KR 20040103221 A KR20040103221 A KR 20040103221A KR 20060064388 A KR20060064388 A KR 20060064388A
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KR
South Korea
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pattern
layer
patterns
substrate
capping
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Application number
KR1020040103221A
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English (en)
Inventor
김상갑
김시열
박홍식
최희환
진홍기
오민석
Original Assignee
삼성전자주식회사
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Publication date
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Priority to US11/232,306 priority patent/US7405425B2/en
Priority to TW094134805A priority patent/TWI431779B/zh
Priority to CN2005101248664A priority patent/CN1790750B/zh
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Abstract

스위칭 신호를 제어하는 박막 트랜지스터, 이의 제조 방법, 이를 갖는 표시 장치 및 표시 장치의 제조 방법이 개시되어 있다. 박막 트랜지스터는 기판 상에 형성된 게이트 전극, 게이트 전극을 절연하기 위해 기판 상에 형성된 게이트 절연막, 게이트 전극과 오버랩 되도록 게이트 절연막 상에 형성되는 반도체 패턴 및 반도체 패턴 상에 상호 이격된 제 1 및 제 2 도전성 접합 패턴들을 포함하는 채널 패턴, 제 1 도전성 접합 패턴 상에 제 1 배리어 패턴, 소오스 패턴 및 제 1 캡핑 패턴이 형성된 소오스 전극 및 제 2 도전성 접합 패턴 상에 제 2 배리어 패턴, 드레인 패턴 및 제 2 캡핑 패턴이 형성된 드레인 전극을 포함한다. 제 1 및 제 2 도전성 접합 패턴이 수직한 프로파일을 갖도록 형성함으로써, 제1 및 제 2 도전성 접합 패턴이 소오스 전극, 드레인 전극 및 데이터 라인의 외부로 돌출되는 것을 억제하여 박막 트랜지스터의 특성을 향상시킨다.

Description

박막 트랜지스터, 이의 제조 방법, 이를 갖는 표시장치 및 표시장치의 제조 방법{THIN FILM TRANSISTOR, METHOD OF MANUFACTURING THE THIN FILM TRANSISTOR, DISPLAY APPARATUS HAVING THE THIN FILM TRANSISTOR AND METHOD OF MANUFACTURING THE DISPLAY APPARATUS}
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터를 설명하기 위한 개략적인 평면도이다.
도 2는 도 1에 도시된 박막 트랜지스터를 설명하기 위한 구체적인 평면도이다.
도 3은 도 2에 도시된 박막 트랜지스터를 I1~I2따라 절단한 단면도이다.
도 4 내지 도 11은 도 3에 도시된 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 12는 표시 장치를 설명하기 위한 등가 회로도이다.
도 13은 도 3에 도시된 박막 트랜지스트를 포함하는 표시 장치의 평면도이다.
도 14는 도 13에 도시된 표시 장치를 Ⅱ1-Ⅱ2 선을 따라 절단한 단면도이다.
도 15 내지 도 24는 도 14에 도시한 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
10 : 제 1 표시 기판 20 : 제 2 표시 기판
30 : 액정층 100 : 박막 트랜지스터
105 : 제 1 기판 110 : 게이트 전극
115 : 게이트 절연막 120 : 채널 패턴
122 : 반도체 패턴 127 : 도전성 접합 패턴
130 : 소오스 전극 131 : 제 1 배리어 패턴
133 : 소오스 패턴 135 : 제 1 캡핑 패턴
140 : 드레인 전극 141 : 제 2 배리어 패턴
143 : 드레인 패턴 145 : 제 2 캡핑 패턴
본 발명은 박막 트랜지스터, 이의 제조 방법, 이를 갖는 표시 장치 및 표시장치의 제조 방법에 관한 것이다. 보다 상세하게 본 발명은 표시 장치의 어레이 기판 상에 형성되는 박막 트랜지스터, 이의 제조 방법, 이를 갖는 표시 장치 및 표시 장치의 제조 방법에 관한 것이다.
일반적으로, 액정 표시 장치는 스위칭 소자인 박막 트랜지스터(Thin Film Transistor), 박막 트랜지스터에 연결되어 화소 전압이 인가되는 화소 전극을 갖는 어레이 기판, 어레이 기판과 대응하며, 공통 전극이 형성된 컬러 필터 기판을 갖는다.
박막 트랜지스터는 게이트 전극을 갖는 게이트 라인, 게이트 라인을 절연시키는 게이트 절연막, 게이트 절연막 상에 형성된 채널 패턴 및 게이트 절연막 상에 형성되며 소오스 전극이 형성된 데이터 라인 및 드레인 전극을 포함한다.
한편, 액정 표시 장치의 대형화에 따라, 박막 트랜지스터에 신호를 인가하는 게이트 라인 및 데이터 라인 등과 같은 신호 배선의 길이가 길어지게 되어, 게이트 라인 및 데이터 라인에 인가된 신호가 지연, 왜곡 또는 변조되는 문제가 발생하게 되었다. 따라서, 신호 배선은 낮은 비저항(resistivity)을 갖는 금속을 포함하고, 신호 배선으로는 순수 알루미늄(Al) 또는 알루미늄 합금을 포함한다.
그러나, 순수 알루미늄은 외부에서 가해진 열에 의하여 힐락(hilock)이 발생되는 문제점을 갖는다. 힐락은, 약 180 ℃ 이상의 고온 상태에서 알루미늄 원자 상호 간에 압축 응력(compressive stress)에 의하여 알루미늄 금속 표면에 요철이 발생하는 것을 의미한다. 데이터 라인에 알루미늄이 포함될 경우, 알루미늄은 데이터 라인의 하부에 배치되는 도전성 접합층, 예를 들면 n+ 도핑 아몰퍼스 실리콘층과 콘택될 경우, 콘택 저항이 증가하고, 고온 상태에서 알루미늄이 도전성 접합층으로 확산되는 스파이킹 등이 발생된다.
또한, 도전성 접합층을 부분적으로 식각하여 채널층을 형성할 때, 도전성 접합 패턴이 소오스 전극, 드레인 전극 또는 데이터 라인의 외부로 돌출되어 표시 장치에 잔상이 발생된다.
따라서, 본 발명은 종래 기술에 따른 하나 또는 그 이상의 문제점 및 제한을 실질적으로 제거함에 있다.
본 발명에 의한 하나의 목적은 비저항이 낮은 알루미늄 또는 알루미늄 합금을 이용하는 금속 배선에서의 힐락 현상을 억제하고, 도전성 접합 패턴과의 양호한 콘택을 형성하고 도전성 접합 패턴의 외부로의 돌출을 억제하기 위한 박막 트랜지스터를 제공함에 있다.
본 발명의 다른 목적은 상기 박막 트랜지스터의 제조 방법을 제공함에 있다.
본 발명의 또 다른 목적은 상기 박막 트랜지스터를 포함하는 표시 장치를 제공함에 있다.
본 발명의 또 다른 목적은 상기 표시 장치의 제조 방법을 제공함에 있다.
이와 같은 본 발명의 일 목적을 구현하기 위해 본 발명에 의한 박막 트랜지스터는, 기판 상에 형성된 게이트 전극, 상기 게이트 전극을 절연하기 위해 상기 기판 상에 형성된 게이트 절연막, 상기 게이트 전극과 오버랩 되도록 상기 게이트 절연막 상에 형성되는 반도체 패턴 및 상기 반도체 패턴 상에 상호 이격된 제 1 및 제 2 도전성 접합 패턴들을 포함하는 채널 패턴, 상기 제 1 도전성 접합 패턴 상에 제 1 배리어 패턴, 소오스 패턴 및 제 1 캡핑 패턴이 형성된 소오스 전극 및 상기 제 2 도전성 접합 패턴 상에 제 2 배리어 패턴, 드레인 패턴 및 제 2 캡핑 패턴이 형성된 드레인 전극을 포함한다.
본 발명의 다른 목적을 구현하기 위해 본 발명에 의한 박막 트랜지스터의 제조 방법은, 기판 상에 게이트 전극을 형성하는 단계, 상기 기판 상에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 상에 상기 게이트 전극과 오버랩 되도록 반도체층, 도전성 접합층을 형성하는 단계, 상기 도전성 접합층을 포함하는 기판 상에 배리어층, 도전성 박막층 및 캡핑층을 전면으로 도포하는 단계, 상기 캡핑층 및 상기 도전성 박막층을 부분적으로 식각하여, 상기 게이트 전극 상에서 상호 이격된 제 1 및 제2 캡핑 패턴들, 소오스 패턴 및 드레인 패턴을 형성하는 단계 및 상기 배리어층, 상기 도전성 접합층을 부분적으로 식각하여, 상기 게이트 전극 상에서 상호 이격된 제 1 및 제 2 배리어 패턴 및 제 1 및 제 2 도전성 접합 패턴들을 형성하는 단계를 포함한다.
본 발명의 또 다른 목적을 구현하기 위해 본 발명에 의한 표시 장치는, 제 1 기판 상에 형성된 게이트 전극, 상기 게이트 전극을 절연하기 위해 상기 제 1 기판 상에 형성된 게이트 절연막, 상기 게이트 전극과 오버랩 되도록 상기 게이트 절연막 상에 형성되는 반도체 패턴 및 상기 반도체 패턴 상에 상호 이격된 제 1 및 제 2 도전성 접합 패턴들을 포함하는 채널 패턴, 상기 제 1 도전성 접합 패턴 상에 제 1 배리어 패턴, 소오스 패턴 및 제 1 캡핑 패턴들이 형성된 소오스 전극 및 상기 제 2 도전성 접합 패턴 상에 제 2 배리어 패턴, 드레인 패턴 및 제 2 배리어 패턴들이 연속적으로 형성된 드레인 전극을 포함하는 박막 트랜지스터과 상기 드레인 전극과 전기적으로 연결된 화소전극을 포함하는 제 1 표시 기판과 상기 제 1 기판과 마주보도록 배치된 제 2 기판, 상기 제 2 기판상에 형성되며, 상기 화소전극과 대향하는 공통전극을 갖는 제 2 표시 기판 및 상기 제 1 표시기판 및 상기 제 2 표시기판의 사이에 개재된 액정층을 포함한다.
본 발명의 또 다른 목적을 구현하기 위해 본 발명에 의한 표시 장치의 제조 방법은 제 1 기판 상에 게이트 전극 및 게이트 절연막을 순차적으로 형성하는 단계, 상기 게이트 절연막 상에 반도체층, 도전성 접합층, 배리어층, 도전성 박막층 및 캡핑층을 전면으로 형성하는 단계, 상기 캡핑층 및 상기 도전성 박막층을 부분적으로 식각하여, 상기 게이트 전극 상에서 상호 이격된 제 1 및 제2 캡핑 패턴들, 소오스 패턴 및 드레인 패턴을 형성하는 단계, 상기 배리어층, 상기 도전성 접합층을 부분적으로 식각하여, 상기 게이트 전극 상에서 상호 이격된 제 1 및 제 2 배리어 패턴 및 제 1 및 제 2 도전성 접합 패턴들을 형성하는 단계, 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계, 상기 제 1 기판에 대응하는 제 2 기판 상에 상기 화소 전극과 대향하는 공통전극을 형성하는 단계 및 상기 제 1 기판 및 상기 제 2 기판의 사이에 액정층을 형성하는 단계를 포함한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하고자 한다.
박막 트랜지스터
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터를 설명하기 위한 개념적인 평면도이다. 도 2는 도 1에 도시된 박막 트랜지스터를 구체된으로 도시한 도 시한 평면도이다. 도 3은 도 2에 도시된 박막 트랜지스터를 I1~I2 선을 따라 절단한 단면도이다.
도 1을 참조하면, 박막 트랜지스터(TFT)는, 게이트 전극(110)을 갖는 게이트 라인(GL), 소오스 전극(130)을 갖는 데이터 라인 및 소오스 전극(130)과 이격된 드레인 전극(140)을 포함한다.
게이트 라인(GL)은 스트라이프 형상을 갖고, 기판 상에 배치되며, 기판의 외부로부터 인가된 게이트 신호를 게이트 전극(110)에 전송한다.
데이터 라인(DL)은 게이트 라인(GL)과 실질적으로 직교하는 방향으로 기판 상에 배치된다. 바람직하게, 데이터 라인(DL)은 게이트 라인(GL)과 전기적으로 절연된다. 데이터 라인(DL)은 외부에서 인가된 데이터 신호를 소오스 전극(130)으로 전송한다.
게이트 라인(GL)으로부터 게이트 전극(110)으로 문턱 전압(threshold voltage) 이상의 레벨을 갖는 게이트 전압이 인가될 경우, 박막 트랜지스터(TFT)에 포함된 채널층은 부도체에서 도체로 전기적 특성이 변경되고, 소오스 전극(130)에 인가된 데이터 신호는 채널층을 통해 드레인 전극으로 인가된다.
도 2 및 도 3을 참조하면, 보다 구체적으로, 박막 트랜지스터(TFT)는 게이트 전극(110), 게이트 절연막(115), 채널 패턴(120), 소오스 전극(130) 및 드레인 전극(140)을 포함한다.
게이트 전극(110)은 기판 상에 라인 형태로 배치된 게이트 라인(GL)으로부터 분기된다. 게이트 전극(110)을 이루는 물질의 예로서는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 구리(Cu), 네오디늄(Nd) 등의 금속 또는 이들의 합금을 들 수 있다. 본 실시예에서, 게이트 전극(110)은 도전성 금속 물질을 포함하는 단일막 또는 예를 들면, 알루미늄-네오디늄(Al-Nd) 및 몰리브덴(Mo)를 포함하는 이중막일 수 있다.
게이트 전극(110)에 문턱 전압 이상 레벨의 게이트 전압이 인가될 경우, 소오스 전극(130)과 드레인 전극(140)에 전기적으로 연결된 채널 패턴(120)에는 채널이 형성된다. 따라서, 데이터 라인(DL)에 인가된 데이터 신호는 소오스 전극(130)을 통해 드레인 전극(140)으로 전달된다. 게이트 라인(GL)으로부터 게이트 전극(110)에 문턱 전압 이하 레벨의 게이트 전압이 인가될 경우, 박막 트랜지스터의 소오스 전극(130)과 드레인 전극(140) 간에 전기적으로 연결된 채널 패턴(120)에는 채널이 형성되지 않고, 이로 인해 데이터 라인으로부터 제공된 데이터 신호는 드레인 전극(140)으로 전달되지 않게 된다.
게이트 절연막(115)은 게이트 전극(110)이 형성된 기판 상에 배치되어, 게이트 전극(110)을 채널 패턴(120)에 대하여 전기적으로 절연시킨다. 게이트 절연막(115)은 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx)을 포함할 수 있다.
채널 패턴(120)은 게이트 절연막(115) 상에, 게이트 전극(110)과 대응하는 위치에 배치된다. 채널 패턴(120)은 반도체 패턴(122)과 제 1 및 제 2 도전성 접합 패턴들(127a, 127b)을 포함할 수 있다.
반도체 패턴(122)은 아몰퍼스 실리콘을 주성분으로 포함할 수 있다. 게이트 전극(110)에 문턱 전압(threshold voltage) 이상 레벨의 전압이 인가될 경우, 채널 패턴(120) 내에 채널(Channel)이 형성되어 소오스 전극(130)과 드레인 전극(140)이 전기적으로 연결된다. 문턱 전압의 레벨은 채널 패턴(120)의 폭과 길이에 의하여 결정되며, 반도체 패턴(122)은 약 2,000 내지 약 2,500 Å의 두께를 갖는 것이 바람직하다..
리세스(recess)는 반도체 패턴(122) 상에 형성되며, 바람직하게 리세스는 게이트 전극(110)과 대응하는 부위에 형성된다. 이때, 리세스 부분에서 반도체 패턴(122)은 약 500Å의 두께를 갖는 것이 바람직하다. 반면, 소오스 및 드레인 전극과 채널 패턴(120)을 형성하는 식각 공정에서, 반도체 패턴(122)에 형성된 리세스에 의해 반도체 패턴(122)의 단선을 방지하기 위해 반도체 패턴(122)은 약 2,000 내지 약 2,500 Å의 두께를 갖는 것이 바람직하다.
제 1 및 제 2 도전성 접합 패턴들(127a, 127b)은 반도체 패턴(122) 상에 상호 이격되어 배치된다. 제 1 및 제 2 도전성 접합 패턴들(127a, 127b)은, n+ 도핑 아몰퍼스 실리콘을 포함한다. 제 1 및 제 2 도전성 접합 패턴들(127a, 127b)은 반도체 패턴(122)과 소오스 및 드레인 전극(130, 140) 간의 콘택 저항을 감소시키고, 이들의 콘택 특성을 향상시킨다. 제 1 및 제 2 도전성 접합 패턴들(127a, 127b)은 약 200 Å의 두께를 가는 것이 바람직하다..
소오스 전극(130)은 제 1 배리어 패턴(131), 소오스 패턴(133) 및 제 1 캡핑 패턴(145)을 포함한다. 드레인 전극(140)은 제 2 배리어 패턴(141), 드레인 패턴(143) 및 제 2 캡핑 패턴(145)을 포함한다.
제 1 및 제 2 배리어 패턴들(131, 141)은 제 1 및 제 2 도전성 접합 패턴들(127a, 127b)의 상에 각각 배치된다. 제 1 및 제 2 배리어 패턴들(131, 141)은 소오스 및 드레인 패턴(143)을 이루는 도전성 금속의 확산을 방지한다.
제 1 및 제 2 배리어 패턴들(131, 141)은 소오스 및 드레인 패턴(133, 143)과 제 1 및 제 2 캡핑 패턴들(135, 145)을 형성할 때 식각 저지막으로 사용될 수 있다. 제 1 및 제 2 배리어 패턴들(131, 141)은 소오스 및 드레인 패턴(133, 143)과 제 1 및 제 2 캡핑 패턴들(135, 145)을 이루는 물질과 동시에 식각될 때 높은 식각 선택비를 갖는 것이 바람직하다. 제 1 및 제 2 배리어 패턴들(131, 141)을 이루는 물질의 예로서는 티타늄(Ti), 탄탈륨(Ta), 텅스턴(W) 또는 크롬(Cr) 등을 들 수 있다.
소오스 및 드레인 패턴(133, 143)은 데이터 라인에 데이터 신호를 인가하는 메인 배선층이다. 표시 장치의 대형화에 따른 소오스 및 드레인 패턴(133, 143)의 길이가 길어짐에 따른 신호 지연, 신호 왜곡 및 신호 변조를 억제하기 위하여, 소오스 및 드레인 패턴(133, 143)은 비저항이 낮은 금속, 예를 들면, 순수 알루미늄 및 알루미늄 합금을 포함할 수 있다. 예를 들어, 순수 알루미늄은 약 2.65 ×10 -6Ω㎝의 낮은 비저항을 가진다.
제 1 및 제 2 캡핑 패턴들(135, 145)은 각각의 소오스 및 드레인 패턴(133, 143)의 상부면 상에 배치된다. 제 1 및 제 2 캡핑 패턴들(135, 145)을 이루는 물질의 예로서는 몰리브덴 또는 몰리브덴 합금 등을 들 수 있다. 몰리브덴 합금을 이루 는 물질의 예로서는 몰리브덴-니오브(MoNb), 몰리브덴-텅스텐(MoW) 또는 몰리브덴-구리(MoCu) 등을 들 수 있다.
제 1 및 제 2 캡핑 패턴들(135, 145)은 열에 의하여 알루미늄을 포함하는 소오스 및 드레인 패턴(133, 143)의 표면에 힐락(hilock)이 발생하는 것을 억제한다. 힐락(hilock)은 열에 의하여 알루미늄에 가해진 압축 응력(compressive stress)에 의하여 소오스 및 드레인 패턴(133, 143)의 표면에 요철이 형성되는 것을 의미한다. 또한, 표시 장치에서 제 2 캡핑 패턴들(145)은 제 2 캡핑 패턴들(145)의 상부에 배치되는 화소 전극과 콘택 특성을 향상시킨다.
제 1 및 제 2 배리어 패턴들(131, 141)과 제 1 및 제 2 캡핑 패턴들(135, 145)이 질소를 포함하는 경우, 질소에 의하여 부산물이 발생할 수 있으므로 제 1 및 제 2 배리어 패턴들(131, 141) 및 제 1 및 제 2 캡핑 패턴들(135, 145)은 질소에 의한 부산물이 형성되는 것을 방지하기 위해 질소를 포함하지 않는 것이 바람직하다.
도 4 내지 도 11은 도 3에 도시한 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 4를 참조하면, 먼저 제 1 기판(105) 상에는 도전성 물질을 포함하는 도전성 박막이 형성된다. 상기 도전성 박막을 이루는 물질의 예로서는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 구리(Cu), 네오디늄(Nd) 또는 이들의 합금을 들 수 있다. 또한, 도전성 박막은 예를 들면, 알루미늄-네오디늄(Al-Nd) 및 몰리브덴(Mo)를 포함하는 이중막일 수 있다.
도전성 박막은 부분적으로 식각되어, 제 1 기판(105) 상에 게이트 전극(110)이 형성된다. 게이트 전극(110)은 게이트 라인으로부터 분기된다. 본 실시예에서는 게이트 라인 및 게이트 전극(110)을 형성하는 도중, 스토리지 커패시터 라인(도시하지 않음)이 함께 형성될 수 있다. 스토리지 커패시터 라인은 게이트 라인들의 사이에 게이트 라인과 평행하게 배치되는 것이 바람직하다.
도 5를 참조하면, 게이트 전극(110)이 형성된 제 1 기판(105)의 전면에는 전면적에 걸쳐 게이트 절연막(115)이 형성된다. 게이트 절연막(115)을 이루는 물질의 예로서는 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 등을 들 수 있다.
도 6을 참조하면, 아몰퍼스 실리콘을 포함하는 아몰퍼스 실리콘층이 게이트 절연막(115) 상에 형성된다. 또한 아몰퍼스 실리콘층 상에는 고농도 n형 불순물이 첨가된 n+ 아몰퍼스 실리콘층이 형성된다. 아몰퍼스 실리콘층은 약 2,000 내지 약 2,500 Å의 두께를 가질 수 있고, n+ 아몰퍼스 실리콘층은 약 500 Å의 두께를 가질 수 있다.
이후에, 아몰퍼스 실리콘을 포함하는 아몰퍼스 실리콘층 및 n+ 아몰퍼스 실리콘층은 사진-식각 공정을 통하여 부분적으로 식각되고, 이 결과 게이트 전극(110)과 오버랩 되도록 게이트 절연막 상에 반도체 패턴(121)이 형성되고, 반도체패턴(121)의 상에는 도전성 접합층(126)을 형성한다.
도시하지 않았으나, 아몰퍼스 실리콘층 및 n+ 아몰퍼스 실리콘층은 후술하는 소오스 및 드레인 전극을 형성하기 위한 사진 식각 공정에서 부분적으로 식각되어, 반도체 패턴과 제 1 및 제 2 도전성 접합 패턴이 형성될 수 있다.
도 7을 참조하면, 배리어층(151), 도전성 박막층(153) 및 캡핑층(155)이 도전성 접합층(126) 상에 순차적으로 형성된다. 예를 들어, 배리어층(151), 도전성 박막층(153) 및 캡핑층(155)은 각각 스퍼터링 공정에 의하여 형성된다.
배리어층(151)은 도전성 접합층(153)의 식각을 저지하는 식각 저지막이기 때문에, 소오스 패턴, 드레인 패턴 및 제 1 및 제 2 캡핑 패턴들을 이루는 물질에 대해 큰 식각 선택비를 갖는 것이 바람직하다. 이를 구현하기 위해, 배리어층(151)을 이루는 물질의 예로서는 티타늄(Ti), 탄탈륨(Ta), 텅스턴(W) 또는 크롬(Cr) 등을 들 수 있다.
도전성 박막층(153)은 비저항이 낮은 금속, 예를 들면 순수 알루미늄(Al) 및 알루미늄 합금(Al alloy)을 포함할 수 있다. 예를 들어, 순수 알루미늄은 약 2.65 ×10 -6Ω㎝의 낮은 비저항을 가진다.
캡핑층(155)을 이루는 물질의 예로서는 몰리브덴 또는 몰리브덴 합금 등을 들 수 있다. 몰리브덴 합금의 예로서는 몰리브덴-니오브(MoNb), 몰리브덴-텅스텐(MoW) 또는 몰리브덴-구리(MoCu) 등을 들 수 있다.
캡핑층(155)은 열에 의하여 알루미늄을 포함하는 소오스 및 드레인 패턴의 표면에 힐락(hilock)이 발생하는 것을 억제한다. 표시 장치에서 캡핑층(155)은 캡핑층(155)의 상부에 배치되는 화소 전극과의 콘택 특성을 양호하게 한다.
캡핑층은 질소를 포함하는 경우, 캡핑층은 예를 들면, 리액티브 스퍼터링(reactive sputtering) 공정에 의하여 형성된다. 리액티브 스퍼터링 공정은, 진공 챔버 내에 아르곤(Ar) 및 질소를 함께 공급하여 캐소드(cathode)에 (-)전압을 가하여 전자를 방출시키고, 방출된 전자는 아르곤(Ar) 기체 원자와 충돌하여 아르곤 이온(Ar+) 및 플라즈마 상태를 형성한다. 아르곤 이온(Ar+)은 타겟(캐소드)쪽으로 가속되면서 타겟의 표면에 충돌하여 중성의 타겟 원자가 튀어나와 기판에 질화물 박막을 형성한다. 이때, 발생하는 리액티브 파티클(reactive particle)은 기판의 형성되는 질화물 박막의 오염을 초래하는 문제가 있다. 따라서, 질소를 포함하지 않는 캡핑층(155)을 형성함이 바람직하다.
도시하지 않았으나, 게이트 전극이 형성된 제 1 기판 상에 게이트 절연막, 아몰퍼스 실리콘층, n+ 아몰퍼스 실리콘층, 배리어층, 도전성 박막층 및 캡핑층을 순차적으로 형성할 수 있다.
도 8을 참조하면, 캡핑층(155)이 형성된 기판 상에 포토레지스트(도시하지 않음)가 형성된다. 마스크를 이용하여 포토레지스트를 노광하고 현상하여 캡핑층 상에 포토레지스트 패턴(129)이 형성된다. 포토레지스트 패턴(129)은 소오스 전극 및 드레인 전극에 대응된다.
도 9를 참조하면, 포토레지스트 패턴(129)을 식각 마스크로 이용하여 캡핑층과 도전성 박막층을 부분적으로 식각하여, 제 1 캡핑 패턴(135)과 제2 캡핑 패턴(145) 및 소오스 패턴(133)과 드레인 패턴(143)이 형성된다. 제 1 캡핑 패턴(135)과 제2 캡핑 패턴(145) 및 소오스 패턴(133)과 드레인 패턴(143)은 예를 들면, 습식 식각(wet etch) 공정에 의하여 형성된다. 이때, 제 1 캡핑 패턴(135)과 제 2 캡핑 패턴(145)이 먼저 형성된 후 다른 공정으로 소오스 패턴(133)과 드레인 패턴 (143)이 형성될 수 있고, 제 1 및 제 2 캡핑 패턴(135, 145) 및 소오스 및 드레인 패턴(133, 143)이 단일 공정으로 형성될 수 있다.
습식 식각 공정에서 식각액의 예로서는 인산(H2PO4), 아세트산(CH3COOH), 질산(HNO3) 또는 이들의 혼합액 등을 들 수 있다. 도전성 박막층의 하부에 배치된 배리어층을 이루는 물질은 습식 공정 중 도전성 박막층을 이루는 물질에 대해 높은 식각 선택비를 가짐으로써 배리어층은 도전성 박막층에 대한 습식 공정중 식각되지 않는다.
도 10을 참조하면, 포토레지스트 패턴(129)을 식각 마스크로 이용하여 배리어층과 도전성 접합층을 부분적으로 식각하여, 제 1 배리어 패턴(131), 제 2 배리어 패턴(141), 제 1 도전성 접합 패턴(127a) 및 제 2 도전성 접합 패턴(127b)을 형성한다. . 제 1 배리어 패턴(131), 제 2 배리어 패턴(141), 제 1 도전성 접합 패턴(127a) 및 제 2 도전성 접합 패턴(127b)은 예를 들면, 건식 식각 공정으로 형성될 수 있다. 건식 식각 공정은, 제 1 및 제 2 도전성 접합 패턴들(127a, 127b)이 실질적으로 수직한 프로파일을 갖도록 하고, 제 1 및 제 2 도전성 접합 패턴들이 소오스 전극 또는 드레인 전극이나 데이터 라인 주위에 외부로 돌출되는 것을 억제할 수 있다. 따라서, 건식 식각 공정을 통하여 트랜지스터의 특성이 향상된다. 또한, 건식 식각 공정은 배리어층과 도전성 접합층을 동시에 식각하기 때문에 도전성 접합층을 식각하기 위한 별도의 공정을 필요로 하지 않음으로써, 공정 수가 증가되지도 않게 된다.
건식 식각 공정의 식각 가스의 예로서는 염소(Chloride) 또는 불소 (Fluorine) 등을 들 수 있다.
염소를 포함하는 식각 가스는 Cl2, HCl, 또는 BCl3 을 포함할 수 있고, 염소를 포함하는 식각 가스와 티타늄을 포함하는 배리어층의 경우, 배리어층은 하기의 반응식1에 의하여 식각된다. 불소를 포함하는 식각 가스는 SF6 또는 CF4를 포함할 수 있고, 염소를 포함하는 식각 가스와 티타늄을 포함하는 배리어층의 경우, 배리어층은 하기의 반응식2에 의하여 식각된다.
Ti + 4Cl- → TiCl4
Ti + 4F- → TiF4
상기 건식 식각 공정 중, 포토레지스트 패턴(129) 또는 챔버의 벽면에 흡착되어 있던 식각 공정의 부산물인 산소 가스(O2)가 배리어층의 금속과 반응하여 금속 산화물을 형성한다. 금속 산화물은 기판의 표면에서 식각율을 저하시키는 문제가 있다. 불소를 포함하는 식각 가스의 경우 금속 산화물은 불소에 의하여 쉽게 제거되는 경향이 있다. 또한, 염화붕소(BCl3)를 식각 가스에 추가하는 경우, 하기의 반응식3에 의하여 금속 산화물, 예를 들면 산화 탄탈륨(TiO2)은 제거된다.
3TiO2 + 2BCl3 → 3TiCl2 + 2B2O3
제 1 및 제 2 배리어 패턴들(131, 141)과 제 1 및 제 2 도전성 접합 패턴들(127a, 127b)을 형성하는 식각 공정에서, 아몰퍼스 실리콘을 포함하는 반도체 패턴(122)이 과도 식각되어 리세스를 형성할 수 있다. 리세스를 갖는 반도체층(122)을 형성함으로써 반도체층의 두께가 조절된다. 따라서, 박막 트랜지스터의 문턱 전압이 제어될 수 있다.
도시하지 않았으나, 소오스 및 드레인 전극을 형성하기 위한 사진 식각 공정에서 아몰퍼스 실리콘층 및 n+ 아몰퍼스 실리콘층이 부분적으로 식각되어, 리세스를 갖는 반도체 패턴과 제 1 및 제 2 도전성 접합 패턴이 형성될 수 있다.
도 11을 참조하면, 포토레지스트 패턴을 제거한다. 이로써, 게이트 전극(110), 게이트 절연막(115), 채널 패턴(120), 소오스 전극(130) 및 드레인 전극(140)을 포함하는 박막 트랜지스터를 완성한다.
표시 장치
도 12는 표시 장치를 설명하기 위한 등가 회로도이다. 도 13은 도 3에 도시한 박막 트랜지스트를 포함하는 표시 장치의 평면도이고, 도 14는 도 13에 도시된 표시 장치를 Ⅱ1-Ⅱ2 선을 따라 절단한 단면도이다.
도 12 내지 도 14를 참조하면, 표시 장치는 제 1 표시 기판, 제 2 표시 기판 및 액정층을 포함한다. 본 실시예에서 표시 장치의 박막 트랜지스터는 실시예 1에서 설명한 것과 동일한 구성 요소을 가짐으로, 실질적으로 동일한 구성 요소에 대하여 동일한 참조 번호를 사용한다.
제 1 표시 기판(10)은 제 1 기판(105), 박막 트랜지스터(100) 및 화소 전극(170)을 포함한다.
제 1 기판(105)은 광을 통과시킬 수 있는 투명한 재질의 유리를 사용한다. 본 실시예에서, 유리는 알칼리이온을 포함하지 않는다. 유리가 알칼리이온을 포함하는 경우, 유리 내의 알칼리 이온이 액정층(30) 내로 용출되어, 액정 비저항이 저하되고, 씰런트(Sealant, 도시되지 않음)와 유리와의 부착력을 저하된다.
박막 트랜지스터(100)는 게이트 전극(110), 게이트 절연막(115), 채널 패턴(120), 소오스 전극(130) 및 드레인 전극(140)을 포함한다.
게이트 전극(110)은 제 1 기판 상에 배치된 게이트 라인(GL)으로부터 분기된다. 게이트 라인(GL)에는 박막 트랜지스터(100)를 구동하기 위한 제어신호가 외부로부터 인가되어 게이트 전극(110)에 전송된다. 게이트 전극(110)을 이루는 물질의 예로서는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 구리(Cu) 또는 이들의 합금을 들 수 있다. 게이트 전극(110)은 도전성 금속 물질을 포함하는 단일막 또는 이중막일 수 있다
게이트 절연막(115)은 게이트 라인(GL) 및 게이트 전극(110)을 포함하는 제 1 기판의 전면에 배치된다. 게이트 절연막(115)은 게이트 라인 및 게이트 전극(110)을 전기적으로 절연시킨다. 게이트 절연막(115)은 투명한 실리콘 질화물(SiNx) 똔느 실리콘 산화물(SiOx)을 포함할 수 있다.
채널 패턴(120)은 반도체 패턴(122)과 제 1 및 제 2 도전성 접합 패턴들(127a, 127b)을 포함한다. 반도체층은 아몰퍼스 실리콘을 주성분으로 할 수 있다. 제 1 및 제 2 도전성 접합 패턴들(127a, 127b)은 n+ 아몰퍼스 실리콘을 주성분으로 할 수 있다.
리세스가 반도체 패턴(122) 상에 형성되며, 바람직하게 리세스는 게이트 전극(110)과 대응하는 부위에 형성된다. 이때, 리세스 부분에서 반도체 패턴(122)의 두께는 약 500Å의 두께를 갖는 것이 바람직하다. 반면, 소오스 및 드레인 전극과 채널 패턴(120)을 형성하는 식각 공정에서, 반도체 패턴(122)에 형성된 리세스에 이해 반도체 oxjs의 단선을 방지하기 위해 반도체 패턴(122)은 약 2,000 내지 2,500 Å의 두께를 갖는 것이 바람직하다.
소오스 전극(130)은 제 1 배리어 패턴(131), 소오스 패턴(133) 및 제 2 캡핑 패턴(145)을 포함하고, 드레인 전극(140)은 제 2 배리어 패턴(141), 드레인 패턴(143) 및 제 2 캡핑 패턴(145)을 포함한다.
제 1 및 제 2 배리어 패턴들(131, 141)은 제 1 및 제 2 도전성 접합 패턴들(127a, 127b) 상에 각각 배치된다. 제 1 및 제 2 배리어 패턴들(131, 141)은 소오스 및 드레인 패턴(133, 143)을 이루는 도전성 금속의 확산을 방지한다.
제 1 및 제 2 배리어 패턴들(131, 141)은 소오스 및 드레인 패턴(133, 143)과 제 1 및 제 2 캡핑 패턴들(135, 145)을 형성할 때 식각 저지막으로 사용될 수 있다. 제 1 및 제 2 배리어 패턴들(131, 141)은 소오스 및 드레인 패턴(133, 143)과 제 1 및 제 2 캡핑 패턴들(135, 145)을 이루는 물질과 동시에 식각될 때 높은 식각 선택비를 갖는 것이 바람직하다. 따라서, 제 1 및 제 2 배리어 패턴들(131, 141)을 이루는 물질은 티타늄(Ti), 탄탈륨(Ta), 텅스턴(W) 또는 크롬(Cr) 등을 들 수 있다.
소오스 및 드레인 패턴(133, 143)은 데이터 라인에 데이터 신호를 인가하는 메인 배선층이다. 표시 장치의 대형화에 따라 소오스 패턴 및 드레인 패턴(133, 143)의 길이가 길어짐에 따른 신호 지연, 신호 왜곡 및 신호 변조를 억제하기 위하여 소오스 및 드레인 패턴(133, 143)은 비저항이 낮은 금속, 예를 들면, 순수 알루미늄 및 알루미늄 합금을 포함할 수 있다. 예를 들어, 순수 알루미늄은 약 2.65 ×10 -6Ω㎝의 낮은 비저항을 가진다.
제 1 및 제 2 캡핑 패턴들(135, 145)은 각각의 소오스 및 드레인 패턴(133, 143)의 상에 배치된다. 제 1 및 제 2 캡핑 패턴들(135, 145)을 이루는 물질의 예로서는 몰리브덴 또는 몰리브덴 합금을 들 수 있다. 몰리브덴 합금을 이루는 물질의 예로서는 몰리브덴-니오브(MoNb), 몰리브덴-텅스텐(MoW) 또는 몰리브덴-구리(MoCu) 등을 들 수 있다.
제 1 및 제 2 캡핑 패턴들(135, 145)은 열에 의하여 알루미늄을 포함하는 소 오스 및 드레인 패턴(133, 143)의 표면에 힐락(hilock)이 발생하는 것을 억제한다. 힐락(hilock)은 열에 의하여 알루미늄에 가해진 압축 응력에 의하여 소오스 및 드레인 패턴(133, 143)의 표면에 요철이 형성되는 것을 의미한다. 또한, 표시 장치에서 제 2 캡핑 패턴(145)은 제 2 캡핑 패턴(145)의 상부에 배치되는 화소 전극과 콘택 특성을 향상시킨다.
제 1 및 제 2 배리어 패턴들(131, 141)과 제 1 및 제 2 캡핑 패턴들(135, 145)이 질소를 포함하는 경우, 질소에 의하여 부산물이 발생할 수 있음으로 제 1 및 제 2 배리어 패턴들(131, 141) 및 제 1 및 제 2 캡핑 패턴들(135, 145)은 질소에 의한 부산물이 형성된느 것을 방지하기 위해 질소를 포함하지 않는 것이 바람직하다.
제 1 표시 기판(10)은 소오스 전극(130) 및 드레인 전극(140)을 포함하는 기판 상에 보호막(160)을 더 포함할 수 있다. 보호막(160)은 박막 트랜지스터를 보호하며, 보호막을 이루는 물질의 예로서는 실리콘 질화물 등을 들 수 있다.
화소 전극(170)은 드레인 전극(140)과 전기적으로 연결된다. 화소 전극을 이루는 물질의 예로서는 산화 주석 인듐 박막(Indium Tin Oxide film; ITO), 산화 주석 인듐 박막 또는 산화 아연 인듐 박막(Indium Zinc Oxide film; IZO) 등을 들 수 있다. 화소 전극(170)은 투명성 도전막을 부분적으로 식각하여 형성한다.
제 2 표시 기판(20)은 제 2 기판(205) 및 공통 전극(210)을 포함한다.
제 2 기판(205)은 상술한 제 1 기판(105)과 동일한 물질, 즉 투명성 유리 기판이다. 제 2 기판(205)은 제 1 기판(105)과 광학적 등방성을 가진다.
공통 전극(210)은 제 2 기판(205)의 전면에 배치된다. 공통 전극(210)을 이루는 물질의 예로서는 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), TO(Tin Oxide) 또는 ZO(Zinc Oxide) 등의 투명한 도전성 물질을 들 수 있다. 공통 전극(210)이 제 1 표시 기판(10) 상에 화소 전극(170)과 나란히 배치될 수도 있다.
제 2 기판(20)은 컬러 필터층(도시하지 않음) 또는 차광 부재(도시하지 않음)를 더 포함할 수 있다.
컬러 필터층는 화소에 대응하는 제 2 기판(20) 상에 배치될 수 있다. 컬러 필터층은 소정의 파장을 갖는 광만을 선택적으로 투과시킨다. 컬러 필터층는 적색 컬러 필터부, 녹색 컬러 필터부 및 청색 컬러 필터부를 포함한다. 컬러 필터층는 광중합 개시제, 모노머, 바인더, 안료, 분산제, 용제, 포토레지스트 등을 포함한다. 이때, 컬러 필터층는 제 1 기판(10) 상에 배치될 수도 있다.
차광 부재는 액정을 제어할 수 없는 영역을 통과하는 광을 차단하여 표시 장치의 빛샘 현상을 방지하여 화질을 향상시킨다. 또한 서로 다른 색의 컬러 필터층을 오버랩시켜서 차광 부재를 생략할 수 있다.
제 1 표시 기판(10)과 제 2 표시 기판(20)은 스페이서(도시되지 않음)에 의해 소정의 간격으로 이격된다. 스페이서는 컬럼 스페이서(Column Spacer), 볼 스페이서(Ball Spacer) 등을 포함한다. 또한, 스페이서가 컬럼 스페이서와 볼 스페이서가 혼합된 스페이서를 포함할 수도 있다.
제 1 표시 기판(10) 및 제 2 표시 기판(20)의 표면에 배향막들(도시되지 않음)이 배치된다.
액정층(30)은 제1 표시 기판(10) 및 제2 표시 기판(20)의 사이에 배치되고, 씰런트(Sealant, 도시되지 않음)에 의해 밀봉된다.
이로써, 제 1 표시 기판(10), 제 2 표시 기판(20) 및 액정층(30)을 포함하는 표시 장치를 완성한다.
도 15 내지 도 24는 도 14에 도시한 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 15를 참조하면, 먼저 제 1 기판(105) 상에 도전성 물질을 포함하는 도전성 박막을 형성한다. 도전성 박막을 이루는 물질의 예로서는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 구리(Cu), 네오디늄(Nd) 또는 이들의 합금 등을 들 수 있다. 도전성 박막은 예를 들면, 알루미늄-네이디늄(Al-Nd) 및 몰리브덴(Mo)을 포함하는 이중막일 수 있다.
도전성 박막을 부분적으로 식각하여 제 1 기판(105) 상에 게이트 전극(110)을 형성한다. 게이트 전극(110)은 게이트 라인(도시되지 않음)으로부터 분기된다.
도 16을 참조하면, 게이트 전극(110)이 형성된 제 1 기판(105)에는 전면적에 걸쳐 게이트 절연막(115)이 형성된다. 게이트 절연막(115)을 이루는 물질의 예로서는 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 등을 들 수 있다.
도 17을 참조하면, 아몰퍼스 실리콘층(121)이 게이트 절연막(115) 상에 형성된다. 또한, 아몰퍼스 실리콘층 상에는 n+ 이온을 포함하는 n+ 아몰퍼스 실리콘층(126)이 형성된다. 아몰퍼스 실리콘층(121)은 약 2,000 내지 약 2,500 Å의 두께를 가질 수 있고, n+ 아몰퍼스 실리콘층(126)은 약 500 Å의 두께를 가질 수 있다.
도 18을 참조하면, 배리어층(151), 도전성 박막층(153) 및 캡핑층(155)이 아몰퍼스 실리콘층(126) 상에 순차적으로 형성된다. 예를 들어, 배리어층(151), 도전성 박막층(153) 및 캡핑층(155)은 각각 스퍼터링 공정에 의하여 형성된다.
배리어층(151)은 도전성 접합층(126)의 식각을 저지하는 식각 저지막이기 때문에, 도전성 박막층(153)과 캡핑층(155)을 이루는 물질에 대해 큰 식각 선택비를 갖는 것이 바람직하다. 따라서, 배리어층(151)을 이루는 물질을 예로서는 티타늄(Ti), 탄탈륨(Ta), 텅스턴(W) 또는 크롬(Cr)을 들 수 있다.
도전성 박막층(153)을 이루는 물질의 예로서는 순수 알루미늄(Al) 및 알루미늄 합금(Al alloy) 등의 낮은 비저항의 금속을 들 수 있다. 예를 들어 순수 알루미늄은 약 2.65 ×10 -6Ω㎝의 낮은 비저항을 가진다.
캡핑층(155)을 이루는 물질의 예로서는 몰리브덴 또는 몰리브덴 합금 등을 들 수 있다. 몰리브덴 합금의 예로서는 몰리브덴-니오브(MoNb), 몰리브덴-텅스텐(MoW) 또는 몰리브덴-구리(MoCu) 등을 들 수 있다.
캡핑층(155)은 열에 의하여 알루미늄을 포함하는 소오스 및 드레인 패턴의 표면에 힐락(hilock)이 발생하는 것을 억제한다. 표시 장치에서 캡핑층(155)은 캡핑층(155)의 상부에 배치되는 화소 전극과의 콘택 특성을 양호하게 한다.
캡핑층은 질소를 포함하는 경우, 캡핑층은 예를 들면, 리액티브 스퍼터링(reactive sputtering) 공정에 의하여 형성된다. 리액티브 스퍼터링 공정은, 진공 챔버 내에 아르곤(Ar) 및 질소를 함께 공급하여 캐소드(cathode)에 (-)전압을 가하 여 전자를 방출시키고, 방출된 전자는 아르곤(Ar) 기체 원자와 충돌하여 아르곤 이온(Ar+) 및 플라즈마 상태를 형성한다. 아르곤 이온(Ar+)은 타겟(캐소드)쪽으로 가속되면서 타겟의 표면에 충돌하여 중성의 타겟 원자가 튀어나와 기판에 질화물 박막을 형성한다. 이때, 발생하는 리액티브 파티클(reactive particle)은 기판의 형성되는 질화물 박막의 오염을 초래하는 문제가 있다. 따라서, 질소를 포함하지 않는 캡핑층(155)을 형성함이 바람직하다.
도 19를 참조하면, 캡핑층(155)이 형성된 기판 상에 포토레지스트(도시하지 않음)가 형성된다. 마스크를 이용하여 포토레지스트를 노광하고 현상하여 캡핑층 상에 포토레지스트 패턴(129)이 형성된다. 포토레지스트 패턴(129)은 소오스 전극 및 드레인 전극에 대응된다.
도 20을 참조하면, 포토레지스트 패턴(129)을 식각 마스크로 이용하여 캡핑층과 도전성 박막층을 부분적으로 식각하여, 제 1 캡핑 패턴(135)과 제2 캡핑 패턴(145) 및 소오스 패턴(133)과 드레인 패턴(143)이 형성된다. 제 1 캡핑 패턴(135)과 제2 캡핑 패턴(145) 및 소오스 패턴(133)과 드레인 패턴(143)은 예를 들면, 습식 식각(wet etch) 공정에 의하여 형성된다. 이때, 제 1 캡핑 패턴(135)과 제 2 캡핑 패턴(145)이 먼저 형성된 후 다른 공정으로 소오스 패턴(133)과 드레인 패턴(143)이 형성될 수 있고, 제 1 및 제 2 캡핑 패턴(135, 145) 및 소오스 및 드레인 패턴(133, 143)이 단일 공정으로 형성될 수 있다.
습식 식각 공정에서 식각액의 예로서는 인산(H2PO4), 아세트산(CH3COOH), 질산(HNO3) 또는 이들의 혼합액 등을 들 수 있다. 도전성 박막층의 하부에 배치된 배 리어층을 이루는 물질은 습식 공정 중 도전성 박막층을 이루는 물질에 대해 높은 식각 선택비를 가짐으로써 배리어층은 도전성 박막층에 대한 습식 공정중 식각되지 않는다.
도 21을 참조하면, 포토레지스트 패턴(129)을 식각 마스크로 이용하여 배리어층(151), 도전성 접합층(126) 및 아몰퍼스 실리콘층(121)을 부분적으로 식각하여, 제 1 배리어 패턴(131), 제 2 배리어 패턴(141), 제 1 도전성 접합 패턴(127a) 및 제 2 도전성 접합 패턴(127b) 및 반도체 패턴(122)을 형성한다. 제 1 및 제 2 도전성 접합 패턴(127a, 127b) 및 반도체 패턴(122)은 채널 패턴(120)을 정의한다.
제 1 배리어 패턴(131), 제 2 배리어 패턴(141), 제 1 도전성 접합 패턴(127a), 제 2 도전성 접합 패턴(127b) 및 반도체 패턴(122)은 예를 들면, 건식 식각 공정으로 형성된다. 건식 식각 공정은, 제 1 및 제 2 도전성 접합 패턴(127a, 127b)들이 실질적으로 수직한 프로파일을 갖는다. 또한 건식 식각 공정은, 제 1 및 제 2 도전성 접합 패턴(127a, 127b)들이 반도체 패턴(122) 주위 및 데이터 라인의 하부에 잔류하는 것을 억제한다. 따라서, 박막 트랜지스터의 특성이 향상된다.
또한, 건식 식각 공정은 배리어층과 도전성 접합층을 동시에 식각하기 때문에 도전성 접합층을 식각하기 위한 별도의 공정을 필요로 하지 않음으로써, 공정 수가 증가되지도 않게 된다.
건식 식각 공정의 식각 가스의 예로서는 염소(Chloride) 또는 불소(Fluorine) 등을 들 수 있다.
염소를 포함하는 식각 가스는 Cl2, HCl, 또는 BCl3 을 포함할 수 있고, 염소 를 포함하는 식각 가스와 티타늄을 포함하는 배리어층의 경우, 배리어층은 하기의 반응식4에 의하여 식각된다. 불소를 포함하는 식각 가스는 SF6 또는 CF4를 포함할 수 있고, 염소를 포함하는 식각 가스와 티타늄을 포함하는 배리어층의 경우, 배리어층은 하기의 반응식5에 의하여 식각된다.
Ti + 4Cl- → TiCl4
Ti + 4F- → TiF4
상기 건식 식각 공정 중, 포토레지스트 패턴(129) 또는 챔버의 벽면에 흡착되어 있던 식각 공정의 부산물인 산소 가스(O2)가 배리어층의 금속과 반응하여 금속 산화물을 형성한다. 금속 산화물은 기판의 표면에서 식각율을 저하시키는 문제가 있다. 불소를 포함하는 식각 가스의 경우 금속 산화물은 불소에 의하여 쉽게 제거되는 경향이 있다. 또한, 염화붕소(BCl3)를 식각 가스에 추가하는 경우, 하기의 반응식6에 의하여 금속 산화물, 예를 들면 산화 탄탈륨(TiO2)은 제거된다.
3TiO2 + 2BCl3 → 3TiCl2 + 2B2O3
제 1 및 제 2 배리어 패턴들(131, 141)과 제 1 및 제 2 도전성 접합 패턴들(127a, 127b)을 형성하는 식각 공정에서, 아몰퍼스 실리콘을 포함하는 반도체 패턴(122)이 과도 식각되어 리세스를 형성될 수 있다. 리세스를 갖는 반도체 패턴(122)을 형성함으로써 반도체 패턴(122)의 두께가 조절된다. 따라서, 박막 트랜지스터의 문턱 전압이 제어될 수 있다.
도 22를 참조하면, 포토 레지스트 패턴을 제거한다. 이로써, 게이트 전극(110), 게이트 절연막(115), 채널 패턴(120), 소오스 전극(130) 및 드레인 전극(140)을 포함하는 박막 트랜지스터를 완성한다.
도 23을 참조하면, 제 2 기판(205) 상에 투명한 도전성 물질을 증착하여 공통 전극(210)을 형성한다.
공통 전극(210)의 형성 전에 제 2 기판(205) 상에 차광 부재(도시하지 않음)와 컬러 필터층을 형성할 수 있다. 먼저, 제 2 기판(205) 상에 불투명한 물질을 증착한다. 계속해서, 불투명한 물질의 일부를 제거하여 차광 부재를 형성할 수 있다. 이때, 불투명한 물질 및 포토레지스트를 제 2 기판(205) 상에 도포한 후에 사진 공정(Photo Process)을 이용하여 차광 부재를 형성할 수 있다. 이때, 차광 부재를 제 1 표시 기판 상에 형성할 수도 있다. 이후, 차광 부재가 형성된 제 2 기판 상에 컬러 필터층을 형성할 수 있다. 이때, 차광 부재 및 컬러 필터층이 형성된 제 2 기판 상에 오버코팅층(도시되지 않음)을 형성할 수도 있다.
따라서, 공통 전극(210)을 포함하는 제 2 표시 기판(20)이 형성된다.
도 24를 참조하면, 계속해서 제 1 표시 기판(10) 및 제 2 표시 기판(20) 사이에 액정을 주입한 후에 씰런트(Sealant, 도시되지 않음)에 의해 밀봉하여 상기 액정층(30)을 형성한다. 이때, 씰런트(도시되지 않음)가 형성된 제 1 표시 기판(10) 또는 제 2 표시 기판(20) 상에 액정을 적하(Drop)한 후에 제1 표시 기판(10) 및 제2 표시 기판(20)을 대향하여 결합하여 액정층(30)을 형성할 수도 있다.
따라서, 제 1 표시 기판(10), 제 2 표시 기판(20) 및 액정층(30)을 포함하는 액정 표시 기판을 완성한다.
이상에서 상세하게 설명한 바에 의하면, 저저항의 금속을 포함하는 데이터 라인, 소오스 전극 및 데이터 라인을 형성하여 배선의 저항이 감소하여 표시 장치의 화질이 향상된다. 또한 저저항의 금속의 상하부에 캡핑층과 배리어층을 형성함으로써, 저저항 금속 원자의 힐락 및 확산을 방지한다.
소오스 및 드레인 전극에 포함되는 배리어 패턴 및 도전성 접합 패턴을 형성하기 위한 건식 식각 공정은 양호한 식각 프로파일을 갖는 배리어 패턴 및 도전성 접합 패턴을 형성하고, 소오스 전극, 드레인 전극 주위에 도전성 접합 패턴의 잔류를 억제하여 표시 장치의 특성을 향상시킨다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상 의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (28)

  1. 기판 상에 형성된 게이트 전극;
    상기 게이트 전극을 절연하기 위해 상기 기판 상에 형성된 게이트 절연막;
    상기 게이트 전극과 오버랩 되도록 상기 게이트 절연막 상에 형성되는 반도체 패턴 및 상기 반도체 패턴 상에 상호 이격된 제 1 및 제 2 도전성 접합 패턴들을 포함하는 채널 패턴;
    상기 제 1 도전성 접합 패턴 상에 제 1 배리어 패턴, 소오스 패턴 및 제 1 캡핑 패턴이 형성된 소오스 전극; 및
    상기 제 2 도전성 접합 패턴 상에 제 2 배리어 패턴, 드레인 패턴 및 제 2 캡핑 패턴이 형성된 드레인 전극을 포함하는 박막 트랜지스터.
  2. 제 1 항에 있어서, 상기 제 1 및 제 2 배리어 패턴들은 티타늄, 탄탈륨, 텅스텐 및 크롬으로 이루어진 그룹으로부터 선택된 어느 하나의 금속을 포함하는 것을 특징으로 하는 박막 트랜지스터.
  3. 제 1 항에 있어서, 상기 소오스 패턴 및 상기 드레인 패턴은 알루미늄 및 알루미늄 합금으로 이루어진 그룹으로부터 선택된 어느 하나의 금속을 포함하는 것을 특징으로 하는 박막 트랜지스터.
  4. 제 1 항에 있어서, 상기 제 1 및 제 2 캡핑 패턴들은 몰리브덴 및 몰리브덴 합금으로 이루어진 그룹으로부터 선택된 어느 하나의 금속을 포함하는 것을 특징으로 하는 박막 트랜지스터.
  5. 제 4 항에 있어서, 상기 몰리브덴 합금은 몰리브덴-니오브 합금인 것을 특징으로 하는 박막 트랜지스터.
  6. 제 1 항에 있어서, 상기 제 1 및 제 2 캡핑 패턴들들, 상기 소오스 패턴 및 드레인 패턴은 경사진 프로파일을 갖는 것을 특징으로 하는 박막 트랜지스터.
  7. 제 1 항에 있어서, 상기 제 1 및 제 2 배리어 패턴들들 및 상기 제 1 및 제 2 도전성 접합 패턴은 실질적으로 수직한 프로파일을 갖는 것을 특징으로 하는 박막 트랜지스터.
  8. 제 1 항에 있어서, 상기 반도체 패턴의 상기 게이트 전극에 대응하는 부위에 리세스가 형성된 것을 특징으로 하는 박막 트랜지스터.
  9. 제 8 항에 있어서, 상기 제 1 및 제 2 도전성 접합 패턴은 상기 리세스의 양쪽에 각각 배치되는 것을 특징으로 하는 박막 트랜지스터.
  10. 기판 상에 게이트 전극을 형성하는 단계;
    상기 기판 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 상기 게이트 전극과 오버랩 되도록 반도체층, 도전성 접합층을 형성하는 단계;
    상기 도전성 접합층을 포함하는 기판 상에 배리어층, 도전성 박막층 및 캡핑층을 전면으로 도포하는 단계;
    상기 캡핑층 및 상기 도전성 박막층을 부분적으로 식각하여, 상기 게이트 전극 상에서 상호 이격된 제 1 및 제2 캡핑 패턴들, 소오스 패턴 및 드레인 패턴을 형성하는 단계; 및
    상기 배리어층, 상기 도전성 접합층을 부분적으로 식각하여, 상기 게이트 전극 상에서 상호 이격된 제 1 및 제 2 배리어 패턴들 및 제 1 및 제 2 도전성 접합 패턴들을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  11. 제 10 항에 있어서, 상기 제 1 배리어 패턴 및 상기 제 2 배리어 패턴은 티타늄, 탄탈륨, 텅스텐, 및 크롬으로 이루어진 그룹으로부터 선택된 어느 하나의 금속으로 형성된 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  12. 제 10 항에 있어서, 상기 소오스 패턴 및 상기 드레인 패턴은 알루미늄 및 알루미늄 합금으로 이루어진 그룹으로부터 선택된 어느 하나의 금속으로 형성된 것 을 특징으로 하는 박막 트랜지스터의 제조 방법.
  13. 제 10 항에 있어서, 상기 제 1 캡핑 패턴 및 상기 제 2 캡핑 패턴은 몰리브덴 및 몰리브덴 합금으로 이루어진 그룹으로부터 선택된 어느 하나의 금속을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  14. 제 13 항에 있어서, 상기 몰리브덴 합금은 몰리브덴-니오브 합금인 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  15. 제 10 항에 있어서, 상기 제 1 및 제 2 배리어 패턴들 및 제 1 및 제 2 도전성 접합 패턴들을 형성하는 단계는 상기 반도체 패턴의 상기 게이트 전극에 대응하는 부위에 리세스가 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  16. 제 15 항에 있어서, 상기 제 1 및 제 2 도전성 접합 패턴들은 상기 리세스의 양쪽에 각각 배치되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  17. 제 10 항에 있어서, 상기 제 1 및 제 2 캡핑 패턴들, 소오스 패턴 및 드레인 패턴을 형성하는 단계는,
    상기 캡핑층을 부분적으로 식각하여 상기 제 1 및 제 2 캡핑 패턴들을 형성 하는 단계; 및
    상기 도전성 박막층을 부분적으로 식각하여 상기 소오스 패턴 및 드레인 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  18. 제 10 항에 있어서, 상기 제 1 및 제2 캡핑 패턴들, 상기 소오스 패턴 및 드레인 패턴은 습식 식각에 의하여 형성되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  19. 제 18 항에 있어서, 상기 제 1 및 제 2 캡핑 패턴들, 상기 소오스 패턴 및 드레인 패턴은 동일 식각액의 습식 습각에 의하여 형성되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  20. 제 10 항에 있어서, 상기 제 1 및 제 2 배리어 패턴들들, 상기 제 1 및 제 2 도전성 접합 패턴들 및 상기 반도체 패턴은 건식 식각에 의하여 형성되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  21. 제 20 항에 있어서, 상기 건식 식각 공정은 염소 또는 불소를 함유하는 식각 가스를 이용하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  22. 제 21 항에 있어서, 상기 건식 식각 공정 중에 형성된 금속 산화물을 제거하 는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  23. 제 22 항에 있어서, 상기 금속 산화물은 상기 염소 또는 불소를 함유하는 식각 가스와의 반응에 의하여 제거되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  24. 제 1 기판 상에 형성된 게이트 전극, 상기 게이트 전극을 절연하기 위해 상기 제 1 기판 상에 형성된 게이트 절연막, 상기 게이트 전극과 오버랩 되도록 상기 게이트 절연막 상에 형성되는 반도체 패턴 및 상기 반도체 패턴 상에 상호 이격된 제 1 및 제 2 도전성 접합 패턴들을 포함하는 채널 패턴, 상기 제 1 도전성 접합 패턴 상에 제 1 배리어 패턴, 소오스 패턴 및 제 1 캡핑 패턴들이 형성된 소오스 전극 및 상기 제 2 도전성 접합 패턴 상에 제 2 배리어 패턴, 드레인 패턴 및 제 2 배리어 패턴들이 연속적으로 형성된 드레인 전극을 포함하는 박막 트랜지스터과 상기 드레인 전극과 전기적으로 연결된 화소전극을 포함하는 제 1 표시기판;
    상기 제 1 기판과 마주보도록 배치된 제 2 기판, 상기 제 2 기판상에 형성되며, 상기 화소전극과 대향하는 공통전극을 갖는 제 2 표시기판; 및
    상기 제 1 표시기판 및 상기 제 2 표시기판의 사이에 개재된 액정층을 포함하는 것을 특징으로 하는 표시장치.
  25. 제 24 항에 있어서, 상기 제 1 배리어 패턴 및 상기 제 2 배리어 패턴은 티 타늄, 탄탈륨, 텅스텐 및 크롬으로 이루어진 그룹으로부터 선택된 어느 하나의 금속을 포함하는 것을 특징으로 하는 표시장치.
  26. 제 24 항에 있어서, 상기 소스 패턴 및 상기 드레인 패턴은 알루미늄 및 알루미늄 합금으로 이루어진 그룹으로부터 선택된 어느 하나의 금속을 포함하는 것을 특징으로 하는 표시장치.
  27. 제 24 항에 있어서, 상기 제 1 캡핑 패턴 및 상기 제 2 캡핑 패턴은 몰리브덴 및 몰리브덴 합금으로 이루어진 그룹으로부터 선택된 어느 하나의 금속을 포함하는 것을 특징으로 하는 표시장치.
  28. 제 1 기판 상에 게이트 전극 및 게이트 절연막을 순차적으로 형성하는 단계;
    상기 게이트 절연막 상에 반도체층, 도전성 접합층, 배리어층, 도전성 박막층 및 캡핑층을 순차적으로 형성하는 단계;
    상기 캡핑층 및 상기 도전성 박막층을 부분적으로 식각하여, 상기 게이트 전극 상에서 상호 이격된 제 1 및 제2 캡핑 패턴들, 소오스 패턴 및 드레인 패턴을 형성하는 단계;
    상기 배리어층, 상기 도전성 접합층을 부분적으로 식각하여, 상기 게이트 전극 상에서 상호 이격된 제 1 및 제 2 배리어 패턴들 및 제 1 및 제 2 도전성 접합 패턴들을 형성하는 단계
    상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계;
    상기 제 1 기판에 대응하는 제 2 기판 상에 상기 화소 전극과 대향하는 공통전극을 형성하는 단계; 및
    상기 제 1 기판 및 상기 제 2 기판의 사이에 액정층을 형성하는 단계를 포함하는 것을 특징으로 하는 표시장치의 제조 방법.
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