KR20060049748A

KR20060049748A - 반도체 장치 및 그 제조 방법

Info

Publication number: KR20060049748A
Application number: KR1020050059121A
Authority: KR
Inventors: 요시오 오자와
Original assignee: 가부시끼가이샤 도시바
Priority date: 2004-07-02
Filing date: 2005-07-01
Publication date: 2006-05-19
Anticipated expiration: 2025-07-01
Also published as: US7109549B2; JP2006019579A; KR100768982B1; US20060001076A1

Abstract

제1 방향 및 제1 방향에 수직인 제2 방향으로 배열된 복수의 메모리 셀을 구비한 반도체 장치로서, 각 메모리 셀은, 반도체 기판 위에 형성된 제1 절연막과, 상기 제1 절연막 위에 형성된 플로팅 게이트와, 상기 플로팅 게이트의 상면에 형성된 제1 부분과, 상기 플로팅 게이트의 상기 제1 방향으로 평행한 측면에 형성된 제2 부분을 포함하는 제2 절연막과, 상기 제2 절연막의 상기 제1 및 제2 부분을 피복하는 컨트롤 게이트를 구비하고, 상기 플로팅 게이트의 상기 제2 방향에서의 폭은 하부로부터 상부를 향하여 증가하고, 상기 제2 절연막의 제2 부분의 상기 제2 방향에서의 폭은 하부로부터 상부를 향하여 감소하고 있다.

메모리 셀, 반도체 기판, 플로팅 게이트, 컨트롤 게이트, 절연막

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}

도 1은 본 발명의 실시예에 따른 반도체 장치의 구성을 모식적으로 도시한 평면도.

도 2는 본 발명의 실시예에 따른 반도체 장치의 등가 회로를 도시한 도면.

도 3a, 도 3b 및 도 3c는 본 발명의 실시예에 따른 반도체 장치의 구성을 모식적으로 도시한 단면도.

도 4a 및 도 4b 내지 도 9a 및 도 9b는, 본 발명의 실시예에 따른 반도체 장치의 제조 공정을 모식적으로 도시한 단면도.

도 10 내지 도 13은 도 8a 및 도 8b의 공정의 상세 내용을 모식적으로 도시한 단면도.

도 14는 본 발명의 실시예에 관한 것으로, 컨트롤 게이트의 변경예를 모식적으로 도시한 단면도.

도 15a, 도 15b 및 도 15c는 본 발명의 실시예에 관한 것으로, 플로팅 게이트의 변경예를 모식적으로 도시한 단면도.

도 16a, 도 16b 및 도 16c는 본 발명의 실시예에 관한 것으로, 전극간 절연막의 변경예를 모식적으로 도시한 단면도.

도 17a, 도 17b 및 도 17c는 본 발명의 실시예에 관한 것으로, 컨트롤 게이트의 변경예를 모식적으로 도시한 단면도.

도 18은 본 발명의 실시예의 비교예의 문제점을 도시한 도면.

<도면의 주요 부분에 대한 부호의 설명>

101 : 실리콘 기판(반도체 기판)

102 : 터널 절연막(게이트 절연막, 제1 절연막)

103 : 플로팅 게이트

107 : 소자 분리 절연막

109 : 전극간 절연막(제2 절연막)

110 : 컨트롤 게이트(워드선)

111 : 마스크막

112 : 공극

113 : 실리콘 산화막

114 : 소스·드레인 확산층

특허 문헌 1 : 일본 특개평 8-316348호 공보

특허 문헌 2 : 일본 특개 2000-22008호 공보

본 출원은 2004년 7월 2일 출원된 일본 특허 출원 제2004-196975호에 기초한 것으로 그 우선권 주장을 하며, 그 전체 내용은 본 명세서에 참조로서 포함된다.

반도체 장치 및 그 제조 방법에 관한 것이다.

최근, EEPROM(Electrically Erasable and Programmable ROM) 등의 전기적으로 소거 가능(# erasable #)한 불휘발성(# nonvolatile #) 반도체 기억 장치(불휘발성 메모리)의 수요가 증대해가고 있다. 불휘발성 메모리의 각 메모리 셀은, 반도체 기판 위에 터널 절연막, 플로팅 게이트, 전극간(# inter-electrode #) 절연막 및 컨트롤 게이트가 순차적으로 적층(# stack #)된 구조를 갖고 있다.

불휘발성 메모리에서는, 메모리 셀의 동작 전압을 내리기 위해서, 플로팅 게이트와 컨트롤 게이트 사이에 형성된 상부 캐패시터의 캐패시턴스 C2와, 반도체 기판과 플로팅 게이트 사이에 형성된 하부 캐패시터의 캐패시턴스 C1과의 비(C2/(C1+C2))를 크게 하는 것이 중요하다.

상기 캐패시턴스비(커플링비)를 크게 하기 위해, 플로팅 게이트의 상면의 폭을 저면의 폭보다 넓게 한 구조(역테이퍼 구조)나, 플로팅 게이트의 상면 및 측면에 전극간 절연막을 형성한 구조가 제안되어 있다. 그러나, 이들의 구조를 조합한 구조에서는, 이하와 같은 문제가 발생한다.

전술한 구조를 얻기 위해서는, 역테이퍼 형상으로 가공된 플로팅 게이트막 사이에 컨트롤 게이트막을 형성할 필요가 있다. 그러나, 플로팅 게이트막이 역테이퍼 형상으로 가공되어 있기 때문에, 플로팅 게이트막 사이의 영역에 컨트롤 게이트막을 완전하게 형성하는 것이 곤란하게 된다. 그 결과, 소자 특성의 악화나 신 뢰성의 저하를 초래하는 것으로 된다.

공지 문헌으로서, 예를 들면 특허 문헌 1 및 특허 문헌 2에는, 역테이퍼 형상의 플로팅 게이트를 갖는 불휘발성 반도체 기억 장치가 기재되어 있지만, 전술한 문제를 해결 가능한 것은 아니다.

이상과 같이, 상부 캐패시터와 하부 캐패시터와의 캐패시턴스비(C2/(C1+C2))를 크게 하기 위해, 플로팅 게이트를 역테이퍼 구조로 한다고 하는 제안이나, 플로팅 게이트의 상면 및 측면에 전극간 절연막을 형성한다고 하는 제안이 이루어져 있다. 그러나, 플로팅 게이트 사이의 영역에 컨트롤 게이트를 완전하게 형성하는 것이 곤란하고, 소자 특성의 악화나 신뢰성의 저하를 초래한다고 하는 문제가 있었다.

본 발명의 제1 시점에 따른 반도체 장치는, 제1 방향 및 제1 방향에 수직인 제2 방향으로 배열된 복수의 메모리 셀을 구비한 반도체 장치로서, 각 메모리 셀은, 반도체 기판 위에 형성된 제1 절연막과, 상기 제1 절연막 위에 형성된 플로팅 게이트와, 상기 플로팅 게이트의 상면에 형성된 제1 부분과, 상기 플로팅 게이트의 상기 제1 방향으로 평행한 측면에 형성된 제2 부분을 포함하는 제2 절연막과, 상기 제2 절연막의 상기 제1 및 제2 부분을 피복하는 컨트롤 게이트를 구비하고, 상기 플로팅 게이트의 상기 제2 방향에서의 폭은 하부로부터 상부를 향하여 증가하고, 상기 제2 절연막의 제2 부분의 상기 제2 방향에서의 폭은 하부로부터 상부를 향하여 감소하고 있다.

본 발명의 제2 시점에 따른 반도체 장치의 제조 방법은, 반도체 기판 위에 제1 절연막을 형성하는 공정과, 상기 제1 절연막 위에 플로팅 게이트막을 형성하는 공정과, 상기 플로팅 게이트막을 패터닝하여, 제1 방향으로 연신한 복수의 연신 구조를 형성하는 공정과, 상기 연신 구조의 상면 및 측면에 제2 절연막을 형성하는 공정과, 상기 제2 절연막을 피복하는 컨트롤 게이트막을 형성하는 공정과, 상기 컨트롤 게이트막, 상기 제2 절연막 및 상기 플로팅 게이트막을 패터닝하고, 플로팅 게이트 및 상기 제1 방향에 수직인 제2 방향으로 연신한 컨트롤 게이트를 형성하는 공정을 구비한 반도체 장치의 제조 방법으로서, 상기 연신 구조의 폭은 하부로부터 상부를 향하여 증가하고 있고, 상기 제2 절연막의 상기 연신 구조의 측면에 형성된 부분의 폭은 하부로부터 상부를 향하여 감소하고 있다.

이하, 본 발명의 실시예를 도면을 참조하여 설명한다. 본 실시예에서는, 전기적으로 소거 가능한 불휘발성 반도체 기억 장치로서 NAND형 플래시 메모리를 예로 설명한다.

도 1은 본 실시예에 따른 NAND형 플래시 메모리의 개략 구성을 모식적으로 도시한 평면도이다(단, 비트선은 도시하지 않음). 도 2는 도 1에 도시한 구성의 등가 회로도이다.

도 1 및 도 2에 도시한 바와 같이 각 NAND 셀 유닛은, 선택 트랜지스터 S1 및 S2 사이에, 직렬 접속된 메모리 셀 M1∼M8을 설치한 구성으로 되어 있다. 선택 트랜지스터 S1 및 S2에는 선택 게이트선 SG1 및 SG2가 접속되어 있고, 메모리 셀 M1∼M8에는 컨트롤 게이트선(워드선) CG1∼CG8이 접속되어 있다. 또한, 각 선택 트랜지스터 S1에는, 비트선 BL1 및 BL2가 접속되어 있다. 또한, 여기서는 메모리 셀이 8개인 경우에 대하여 나타내었지만, 메모리 셀의 수는 8개로 한정되는 것은 아니다.

도 3a, 도 3b 및 도 3c는, 도 1 및 도 2에 도시한 NAND형 플래시 메모리의 단면을 모식적으로 도시한 도면이다. 도 3a는 도 1의 A-A를 따른 단면(워드선 방향(제2 방향)의 단면)에, 도 3b는 도 1의 B-B를 따른 단면(비트선 방향(제1 방향)의 단면)에, 도 3c는 도 1의 C-C를 따른 단면(워드선 방향의 단면)에, 각각 대응하고 있다.

소스·드레인 확산층(114)을 갖는 실리콘 기판(반도체 기판)(101) 위에는, 터널 절연막(게이트 절연막, 제1 절연막)(102)이 형성되고, 터널 절연막(102) 위에 플로팅 게이트(103)가 형성되어 있다. 이 플로팅 게이트(103)는 실리콘 기판(101)으로부터 터널 절연막(102)을 통해서 주입(# inject #)된 전하를 유지하는 것이 가능하다. 도 3a에 도시한 바와 같이 플로팅 게이트(103)의 워드선 방향에서의 폭 Wfg는 하부로부터 상부를 향하여 증가하고 있고, 플로팅 게이트(103)의 워드선 방향으로 평행한 단면은 역테이퍼 형상으로 되어 있다.

인접하는 플로팅 게이트(103) 사이의 영역에는, 소자 분리(# 소자 분리=isolation #) 절연막(107)에 의해서 소자 분리 영역이 형성되어 있다. 플로팅 게이트(103) 및 소자 분리 절연막(107) 위에는 전극간 절연막(제2 절연막)(109)이 형성되고, 플로팅 게이트(103)의 상면 및 비트선 방향으로 평행한 측면은 전극간 절 연막(109)에 의해서 피복되어 있다. 전극간 절연막(109)의 플로팅 게이트(103)의 상면에 형성된 부분(109x)(제1 부분)의 두께는 일정하지만, 전극간 절연막(109)의 플로팅 게이트(103)의 측면에 형성된 부분(109y)(제2 부분)의 폭 Wie는, 하부로부터 상부를 향하여 감소하고 있고, 전극간 절연막(109)의 제2 부분(109y)의 단면은, 순테이퍼 형상으로 되어 있다. 전극간 절연막(109)은, 도 3c에 도시한 바와 같이 제2 부분(109y)으로부터 비트선 방향으로 연신한 부분(109z)(제3 부분)을 갖고 있고, 이 제3 부분(109z)의 폭도 제2 부분(109y)과 마찬가지로, 하부로부터 상부를 향하여 감소하고 있다.

전극간 절연막(109) 위에는 컨트롤 게이트(워드선)(110)가 형성되어 있고, 플로팅 게이트(103)는, 전극간 절연막(109)을 개재하여 컨트롤 게이트(110)로 피복되어 있다. 컨트롤 게이트(110)는, 워드선 방향에서 서로 인접하는 메모리 셀의 플로팅 게이트 사이의 공극에 형성된 부분을 갖고 있고, 컨트롤 게이트(110)에 의해서 공극이 매립되어 있다. 따라서, 컨트롤 게이트(110)의 공극에 형성된 부분의 폭 Wcg는, 하부로부터 상부를 향하여 증가하고 있다. 비트선 방향으로 서로 인접하는 메모리 셀 사이는 절연물(108)에 의해서 전기적으로 분리되어 있다.

이와 같이, 본 실시예에서는, 플로팅 게이트(103)의 폭 Wfg가 하부로부터 상부를 향하여 증가하고 있기 때문에, 플로팅 게이트(103)의 상면의 면적을 저면의 면적보다도 크게 할 수 있다. 또한, 플로팅 게이트(103)의 상면 및 측면을 이용하여 상부 캐패시터를 형성하고 있기 때문에, 상부 캐패시터의 면적을 크게 할 수 있다. 따라서, 메모리 셀의 캐패시턴스비(커플링비)를 크게 할 수 있어, 메모리 셀 의 동작 전압(기입 전압 및 소거 전압)을 내리는 것이 가능해진다.

또한, 전극간 절연막(109)의 플로팅 게이트(103)의 측면에 형성된 부분(109y)의 폭 Wie가, 하부로부터 상부를 향하여 감소하고 있기 때문에, 컨트롤 게이트(110)를 확실하게 플로팅 게이트 사이의 공극에 형성할 수 있다.

따라서, 본 실시예에 따르면, 메모리 셀의 캐패시턴스비를 크게 할 수 있음과 함께, 플로팅 게이트 사이에 컨트롤 게이트를 확실하게 형성함으로써, 특성이 우수하고 신뢰성이 높은 불휘발성 반도체 기억 장치를 얻을 수 있다.

또한, 본 실시예에서는, 도 3c에 도시한 바와 같이 전극간 절연막(109)의 제3 부분(109z)의 폭도 제2 부분(109y)과 마찬가지로, 하부로부터 상부를 향하여 감소하고 있다. 만약, 제3 부분(109z)의 폭이 일정하다고 하면, 컨트롤 게이트막을 패터닝할 때에, 전극간 절연막(109)의 외측의 측면에 컨트롤 게이트막의 일부가 남게 된다. 그 결과, 도 18의 비교예에 도시한 바와 같이 컨트롤 게이트막의 잔부(110a)에 의해서, 비트선 방향에서 인접하는 메모리 셀의 컨트롤 게이트끼리가 단락한다고 하는 문제가 발생한다. 본 실시예에서는, 그와 같은 컨트롤 게이트막의 잔부가 생성되지 않기 때문에, 컨트롤 게이트의 단락을 방지할 수 있다. 그 결과, 단락에 기인하는 메모리 셀의 오동작을 대폭 저감할 수 있다.

이하, 본 실시예의 제조 방법을, 도 4a 및 도 4b∼도 9a 및 도 9b를 참조하여 설명한다. 또한, 도 4a∼도 9a는, 도 1의 A-A를 따른 단면(워드선 방향의 단면)에 대응하고, 도 4b∼도 9b는, 도 1의 B-B를 따른 단면(비트선 방향의 단면)에 대응하고 있다.

우선, 도 4a 및 도 4b에 도시한 바와 같이 불순물을 도핑한 실리콘 기판(101)의 표면에, 게이트 절연막(제1 절연막)으로서 두께 10㎚의 터널 절연막(102)을 열 산화법으로 형성한다. 계속해서, 플로팅 게이트막(103)으로서, 두께 150㎚의 인 도핑 다결정 실리콘막을, 감압(# low pressure #) CVD(chemical vapor deposition)법으로 퇴적한다. 그 후, CMP(chemical mechanical polishing)의 스토퍼막(104) 및 RIE(reactive ion etching)의 마스크막(105)을, 순차적으로 감압 CVD법으로 퇴적한다. 또한, 마스크막(105) 위에, 비트선 방향으로 연신한 레지스트 패턴(도시 생략)을 형성한다.

다음으로, 레지스트 패턴을 마스크로 하여, RIE법에 의해, 마스크막(105) 및 스토퍼막(104)을 순차적으로 에칭한다. 레지스트 패턴을 제거한 후, 마스크막(105)을 마스크로 하여, RIE 법에 의해, 다결정 실리콘막(103)을 역테이퍼 형상으로 가공한다. 또한, 터널 절연막(102), 실리콘 기판(101)의 노출 영역을 순차적으로 에칭하여, 깊이 150㎚의 소자 분리홈(106)을 형성한다. 또한, 다결정 실리콘막(103)을 역테이퍼 형상으로 가공하기 위해서는, 에칭 가스로서 브롬화 수소(HBr)와 염소(Cl₂)와 산소(O₂)와의 혼합 가스를 이용하여, 장시간 에칭을 행하면 된다. 이와 같이 하여, 테이퍼 형상으로 패터닝된 다결정 실리콘막(103)으로 형성되어, 비트선 방향으로 연신한 복수의 연신 구조가 형성된다.

다음으로, 도 5a 및 도 5b에 도시한 바와 같이 노출된 실리콘 기판(101)의 표면에, 두께 5㎚의 실리콘 산화막(도시 생략)을 열 산화법으로 형성한다. 계속해 서, 소자 분리 절연막(107)으로서 400㎚의 실리콘 산화막을 도포법으로 형성하고, 이 실리콘 산화막으로 소자 분리홈(106)을 완전히 매립한다. 그 후, 실리콘 산화막(107)의 표면 영역과 마스크막(105)을 CMP 법으로 제거하여, 표면을 평탄화한다. 이 때, 스토퍼막(104)의 표면이 노출된다.

다음으로, 도 6a 및 도 6b에 도시한 바와 같이 노출된 스토퍼막(104)을 인산 용액으로 에칭 제거한다. 또한, 실리콘 산화막(107)의 노출 표면을 희불산 용액으로 에칭 제거하여, 다결정 실리콘막(103)의 측벽면(측면)을 노출시킨다. 측벽면의 높이는 100㎚이다.

다음으로, 도 7a 및 도 7b에 도시한 바와 같이 전체면에 실리콘 산화막을 감압 CVD법으로 퇴적한다. 계속해서, 다결정 실리콘막(103)의 상면 및 소자 분리 절연막(107)의 상면에 형성된 실리콘 산화막을 RIE법(에치백 RIE법)으로 제거하고, 다결정 실리콘막(103)의 측벽면에만 실리콘 산화막(109a)을 남긴다. 이 때, 실리콘 산화막(109a)의 노출면(측면)이 순테이퍼 형상으로 되도록, 에치백 RIE 조건을 설정한다. 다음으로, 실리콘 산화막/실리콘 질화막/실리콘 산화막 구조의 ONO막(109b)을 전체면에, 감압 CVD법에 의해 두께 15㎚ 형성한다. 이 때, 실리콘 산화막(109a)의 측면이 순테이퍼 형상이기 때문에, ONO막(109b)의 측면도 순테이퍼 형상으로 된다.

이와 같이 하여, 다결정 실리콘막(103)의 표면은, 실리콘 산화막(109a) 및 ONO막(109b)으로 형성된 전극간 절연막(109)으로 피복된다. 다결정 실리콘막(103)의 측벽에는, 실리콘 산화막(109a)으로 형성된 내측막 부분과, ONO막(109b)으로 형 성된 외측막 부분이 형성된다. 내측막 부분(109a)의 폭은 하부로부터 상부를 향하여 감소하고 있기 때문에, 전극간 절연막(109)의 다결정 실리콘막(103)의 측벽에 형성된 부분의 폭도, 하부로부터 상부를 향하여 감소하고 있다.

다음으로, 도 8a 및 도 8b에 도시한 바와 같이 컨트롤 게이트막(110)으로서, 다결정 실리콘막 및 텅스텐 실리사이드(# silicide #)막의 적층막을, 감압 CVD법에 의해 두께 100㎚ 형성한다. 전극간 절연막(109)의 측면이 순테이퍼 형상이기 때문에, 인접하는 플로팅 게이트막(103) 사이의 영역에 확실하게 컨트롤 게이트막(110)을 형성할 수 있다.

또한, 컨트롤 게이트막(110)을 구성하는 다결정 실리콘막에는, 소정의 불순물이 도핑되어 있다. 불순물의 도핑은 비도핑 다결정 실리콘막을 퇴적한 후, 이온 주입(# ion implantation #)에 의해서 행해도 된다. 이 경우에는, 전극간 절연막(109)의 측면이 순테이퍼 형상이기 때문에, 이온 주입 시에 불순물 이온이 전극간 절연막(109)의 측면에서 차단되지 않는다. 따라서, 다결정 실리콘막 중에 확실하게 불순물 이온을 주입할 수 있다.

다음으로, RIE의 마스크막(111)을 감압 CVD법에 의해서 퇴적한다. 그 후, 워드선 방향으로 연신한 레지스트 패턴(도시 생략)을 마스크로서 이용하여, RIE법에 의해, 마스크막(111), 컨트롤 게이트막(110), 전극간 절연막(109), 플로팅 게이트막(103)을 순차적으로 에칭한다. 이에 의해, 컨트롤 게이트(110), 전극간 절연막(109), 플로팅 게이트(103) 및 터널 절연막(102)으로 형성된 복수의 적층 셀 구조가 형성되고, 인접하는 적층 셀 구조는 공극(112)에 의해서 분리된다.

도 10∼도 13은, 전술한 적층 셀 구조를 형성할 때의 에칭 스텝을 나타낸 것으로, 도 1의 C-C 단면에 대응한 단면도이다. 도 10의 공정에서 마스크막(111)을 형성한 후, 마스크막(111)과 컨트롤 게이트막(110)을 에칭함으로써 도 11의 구조가 얻어진다. 계속해서, ONO막(109b)을 이방성(# anisotropic #) 에칭함으로써, 도 12에 도시한 바와 같이 플로팅 게이트막(103)의 측벽에만 ONO막(109b)이 남는다. 또한, 도 13에 도시한 바와 같이 플로팅 게이트막(103)을 에칭하여 제거한다. 그 결과, 적층 셀 구조 사이의 영역에는, 실리콘 산화막(109a) 및 ONO막(109b)이 남지만, ONO막(109b)의 측면이 순테이퍼 형상이기 때문에, 컨트롤 게이트막(110)은 확실히 제거되어 있고, ONO막(109b)의 측면에는 컨트롤 게이트막(110)은 남아 있지 않다.

다음으로, 도 9a 및 도 9b에 도시한 바와 같이 두께 10㎚의 실리콘 산화막(113)을, 열 산화법 및 감압 CVD법을 조합하여 형성한다. 그 후, 이온 주입법을 이용하여 셀 확산층(소스·드레인 확산층)(114)을 형성한다. 또한, 전체면에 층간 절연막(115)으로서 BPSG막을 감압 CVD법으로 형성한다. 그 후는, 주지의 방법으로 배선층 등을 형성하여 불휘발성 반도체 기억 장치가 완성된다.

이상과 같이, 전술한 제조 방법을 이용함으로써, 이미 설명한 바와 같은 여러가지 우수한 효과를 얻는 것이 가능하여, 특성이 우수한 신뢰성이 높은 불휘발성 반도체 기억 장치를 얻는 것이 가능하게 된다.

또한, 전술한 실시예에서는, 인접한 플로팅 게이트(103) 사이의 공극을 컨트롤 게이트(110)로 완전히 매립하도록 하였지만, 도 14에 도시한 바와 같이 컨트롤 게이트(110)가 전극간 절연막(109)을 따라 형성되어 있어도 된다.

또한, 전술한 실시예에서는, 플로팅 게이트(103), 전극간 절연막(109) 및 컨트롤 게이트(110)의 측면의 경사각이 모두 일정하지만, 이하와 같은 변경도 가능하다.

도 15a, 도 15b 및 도 15c는, 플로팅 게이트(103)의 단면 형상의 변경예를 나타낸 도면이다. 도 15a 및 도 15b에 도시한 바와 같이 플로팅 게이트(103)의 측면의 경사각이, 아래로부터 위를 향하여 차차 증가 혹은 감소하고 있어도 된다. 또한, 도 15c에 도시한 바와 같이 플로팅 게이트(103)의 측면이 계단 형상으로 되어 있어도 된다. 이들의 경우에도, 전술한 실시예와 마찬가지의 효과를 얻는 것이 가능하다.

도 16a, 도 16b 및 도 16c는, 전극간 절연막(109)의 플로팅 게이트(103)의 측면에 형성된 부분의 단면 형상의 변경예를 도시한 도면이다. 도 16a 및 도 16b에 도시한 바와 같이 전극간 절연막(109)의 측면의 경사각이 아래로부터 위를 향하여 차차 증가 혹은 감소하고 있어도 된다. 또한, 도 16c에 도시한 바와 같이 전극간 절연막(109)의 측면이 계단 형상으로 되어 있어도 된다. 이들의 경우에도, 전술한 실시예와 마찬가지의 효과를 얻는 것이 가능하다.

도 17a, 도 17b 및 도 17c는, 컨트롤 게이트(110)의 플로팅 게이트(103) 사이에 형성된 부분의 단면 형상의 변경예를 나타낸 도면이다. 도 17a 및 도 17b에 도시한 바와 같이 컨트롤 게이트(110)의 측면의 경사각이 아래로부터 위를 향하여 차차 증가 혹은 감소하고 있어도 된다. 또한, 도 17c에 도시한 바와 같이 컨트롤 게이트(110)의 측면이 계단 형상으로 되어 있어도 된다. 이들인 경우에도, 전술한 실시예와 마찬가지의 효과를 얻는 것이 가능하다.

또한, 도면에서 알 수 있듯이, 전술한 도 15a, 도 16a 및 도 17a의 구조는 서로 조합하는 것이 가능하다. 마찬가지로, 도 15b, 도 16b 및 도 17b의 구조도 서로 조합하는 것이 가능하고, 도 15c, 도 16c 및 도 17c의 구조도 서로 조합하는 것이 가능하다.

또한, 전술한 실시예의 방법은, NAND형 메모리에 한하지 않고, NOR형 메모리에 대해서도 적용 가능하다.

상술한 실시예는 모든 점에서 예시이며 제한적인 것은 아니라고 생각되어야 한다. 본 발명의 범위는 상기한 실시예의 설명이 아니라 특허 청구 범위 내에 의해 정의되며, 또한 특허 청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경을 포함하는 것으로 의도되어야 한다.

본 실시예에 따르면, 메모리 셀의 캐패시턴스비를 크게 할 수 있음과 함께, 플로팅 게이트 사이에 컨트롤 게이트를 확실하게 형성함으로써, 특성이 우수하고 신뢰성이 높은 불휘발성 반도체 기억 장치를 얻을 수 있다.

Claims

제1 방향 및 제1 방향에 수직인 제2 방향으로 배열된 복수의 메모리 셀을 구비한 반도체 장치로서,

각 메모리 셀은,

반도체 기판 위에 형성된 제1 절연막과,

상기 제1 절연막 위에 형성된 플로팅 게이트와,

상기 플로팅 게이트의 상면에 형성된 제1 부분과, 상기 플로팅 게이트의 상기 제1 방향으로 평행한 측면에 형성된 제2 부분을 포함하는 제2 절연막과,

상기 제2 절연막의 상기 제1 및 제2 부분을 피복하는 컨트롤 게이트를 구비하고,

상기 플로팅 게이트의 상기 제2 방향에서의 폭은 하부로부터 상부를 향하여 증가하고,

상기 제2 절연막의 제2 부분의 상기 제2 방향에서의 폭은 하부로부터 상부를 향하여 감소하고 있는 반도체 장치.
제1항에 있어서,

상기 컨트롤 게이트는 상기 제2 방향으로 서로 인접하는 메모리 셀의 플로팅 게이트 사이에 형성된 부분을 갖는 반도체 장치.
제2항에 있어서,

상기 컨트롤 게이트의 상기 플로팅 게이트 사이에 형성된 부분의 상기 제2 방향에서의 폭은, 하부로부터 상부를 향하여 증가하고 있는 반도체 장치.
제1항에 있어서,

상기 제2 절연막은 상기 제2 부분으로부터 상기 제1 방향으로 연신한 제3 부분을 더 포함하고, 상기 제3 부분의 상기 제2 방향에서의 폭은 하부로부터 상부를 향하여 감소하고 있는 반도체 장치.
제1항에 있어서,

상기 제2 절연막의 제2 부분은 상기 플로팅 게이트의 상기 제1 방향으로 평행한 측면에 접하는 내측막 부분과, 상기 내측막 부분 위에 형성된 외측막 부분을 포함하는 반도체 장치.
제5항에 있어서,

상기 내측막 부분의 상기 제2 방향에서의 폭은 하부로부터 상부를 향하여 감소하고 있는 반도체 장치.
제5항에 있어서,

상기 외측막 부분은 상기 제2 절연막의 제1 부분이 연신한 부분인 반도체 장 치.
제1항에 있어서,

상기 플로팅 게이트는, 상기 반도체 기판으로부터 상기 제1 절연막을 통해서 주입된 전하를 유지하는 것이 가능한 반도체 장치.
제1항에 있어서,

상기 컨트롤 게이트는, 불순물을 함유한 반도체막을 포함하고 있는 반도체 장치.
제1항에 있어서,

상기 제2 절연막의 제2 부분의 상기 제1 방향으로 평행한 측면의 경사는, 아래로부터 위를 향하여 차차 급격하게 되어 있는 반도체 장치.
제1항에 있어서,

상기 제2 절연막의 제2 부분의 상기 제1 방향으로 평행한 측면의 경사는 아래로부터 위를 향하여 차차 완만하게 되어 있는 반도체 장치.
제1항에 있어서,

상기 제2 절연막의 제2 부분의 상기 제1 방향으로 평행한 측면은, 계단 형상 으로 형성되어 있는 반도체 장치.
NAND형 메모리 구조를 갖고, 제1 방향 및 제1 방향에 수직인 제2 방향으로 배열된 복수의 메모리 셀을 구비한 반도체 장치로서,

각 메모리 셀은,

반도체 기판 위에 형성된 제1 절연막과,

상기 제1 절연막 위에 형성된 플로팅 게이트와,

상기 플로팅 게이트의 상면에 형성된 제1 부분과, 상기 플로팅 게이트의 상기 제1 방향으로 평행한 측면에 형성된 제2 부분을 포함하는 제2 절연막과,

상기 제2 절연막의 상기 제1 및 제2 부분을 피복하는 컨트롤 게이트를 구비하고,

상기 플로팅 게이트의 상기 제2 방향에서의 폭은 하부로부터 상부를 향하여 증가하고,

상기 제2 절연막의 제2 부분의 상기 제2 방향에서의 폭은 하부로부터 상부를 향하여 감소하고 있는 반도체 장치.
반도체 기판 위에 제1 절연막을 형성하는 공정과,

상기 제1 절연막 위에 플로팅 게이트막을 형성하는 공정과,

상기 플로팅 게이트막을 패터닝하여, 제1 방향으로 연신한 복수의 연신 구조를 형성하는 공정과,

상기 연신 구조의 상면 및 측면에 제2 절연막을 형성하는 공정과,

상기 제2 절연막을 피복하는 컨트롤 게이트막을 형성하는 공정과,

상기 컨트롤 게이트막, 상기 제2 절연막 및 상기 플로팅 게이트막을 패터닝하여, 플로팅 게이트 및 상기 제1 방향에 수직인 제2 방향으로 연신한 컨트롤 게이트를 형성하는 공정

을 포함한 반도체 장치의 제조 방법으로서,

상기 연신 구조의 폭은 하부로부터 상부를 향하여 증가하고 있고,

상기 제2 절연막의 상기 연신 구조의 측면에 형성된 부분의 폭은 하부로부터 상부를 향하여 감소하고 있는 반도체 장치의 제조 방법.
제14항에 있어서,

상기 컨트롤 게이트막을 형성하는 공정은, 서로 인접하는 상기 연신 구조 사이의 공극에 상기 컨트롤 게이트막을 형성하는 공정을 포함하는 반도체 장치의 제조 방법.
제14항에 있어서,

상기 컨트롤 게이트막, 상기 제2 절연막 및 상기 플로팅 게이트막을 패터닝하는 공정은, 상기 제2 절연막의 상기 연신 구조의 측면에 형성된 부분을 남기는 공정을 포함하는 반도체 장치의 제조 방법.